DE69535551T2 - Halbleiteranordnung mit Kontaktlöchern - Google Patents

Halbleiteranordnung mit Kontaktlöchern Download PDF

Info

Publication number
DE69535551T2
DE69535551T2 DE69535551T DE69535551T DE69535551T2 DE 69535551 T2 DE69535551 T2 DE 69535551T2 DE 69535551 T DE69535551 T DE 69535551T DE 69535551 T DE69535551 T DE 69535551T DE 69535551 T2 DE69535551 T2 DE 69535551T2
Authority
DE
Germany
Prior art keywords
circuit substrate
semiconductor chip
semiconductor device
surveys
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69535551T
Other languages
English (en)
Other versions
DE69535551D1 (de
Inventor
Yoshihiko Ashiya-shi Yagi
Kazushi Kadoma-shi Higashi
Norihito Kizu-cho Soraku-gun Tsukahara
Koichi Ikoma-shi Kumagai
Takahiro Neyagawa-shi Yonezawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP6322032A external-priority patent/JPH08181144A/ja
Priority claimed from JP752395A external-priority patent/JP3365879B2/ja
Priority claimed from JP00940195A external-priority patent/JP3363639B2/ja
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of DE69535551D1 publication Critical patent/DE69535551D1/de
Application granted granted Critical
Publication of DE69535551T2 publication Critical patent/DE69535551T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H01L2224/11822—Applying permanent coating, e.g. in-situ coating by dipping, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung befasst sich mit einer Halbleiteranordnung (integrierte Schaltungsanordnung) der Flip-Chip-Art, bei der eine Mehrzahl von Erhebungen auf einer Oberfläche eines Halbleiterchips der Anordnung angeordnet sind, insbesondere befasst sich die vorliegende Erfindung mit Halbleiteranordnungen der Flip-Chip-Art, deren Erhebungen für eine Verbindung mit einem Schaltungssubstrat genutzt werden; dazu wird eine Bondingtechnik oder dergleichen angewendet, bei der die Oberfläche nach unten zeigt und jede der Erhebungen auf einem entsprechenden Elektrodenanschluss der Anordnung angeordnet ist, der als Anschlussfläche für eine äußere Elektrode wirkt. Die Erfindung befasst sich außerdem mit einem Herstellverfahren für die Halbleiteranordnung. Die vorliegende Erfindung betrifft insbesondere ein Verfahren zum Zusammenfügen der Halbleiteranordnung mit dem Schaltungssubstrat in der Weise, dass in einem Fertigungsverfahren für verschiedene elektronische Geräte jeder der Elektrodenanschlüsse der Halbleiteranordnung elektrisch mit der entsprechenden Elektrode des Schaltungssubstrats verbunden wird.
  • Beschreibung des Standes der Technik
  • Während des Fertigungsverfahrens einer Halbleiteranordnung (integrierte Schaltungsanordnung) der Flip-Chip-Art wird im allgemeinen eine Erhebung (vorspringende Elektrode) in einer Technik ausgebildet, wie sie in 8 dargestellt ist. Das heißt, zwischen einer Schmelzelektrode 3 und einem durch eine Kapillarröhre 1 eines Bonding-Werkzeugs zugeführten Golddraht 2 wird eine hohe Spannung angelegt, so dass der Golddraht 2 an seinem unteren Endabschnitt schmilzt und eine Goldkugel 2a am unteren Endabschnitt bildet. Danach wird die Goldkugel 2a mit einem quadratischen Elektrodenanschluss 5, der auf einer Fläche eines Halbleiterchips 4 (IC-Chip) angeordnet ist, durch ein Bondingverfahren der Thermokompressionstechnik oder Ultraschalltechnik verbunden, so dass eine Erhebung 6 gebildet wird.
  • Bei einer solchen konventionellen Technik der Ausbildung von Erhebungen wird jedoch sofort, nachdem die Goldkugel 2a mit dem Elektrodenanschluss 5 verbunden wurde, der untere Endabschnitt des Golddrahts 2 von der Goldkugel 2a getrennt, um sich zur Erhebung 6 zu biegen, wie es durch eine strichpunktierte Linie 2b angezeigt ist. Die Richtung der Biegung des Golddrahts 2 wird durch die Bewegungsrichtung der Kapillarröhre 1 bestimmt. Danach ist die Biegerichtung gegenüber der Schmelzelektrode 3 nicht festgelegt und kann entsprechend der Position oder Richtung einer Erhebung 6 variieren, die im folgenden Schritt gebildet wird. Die Funkenstrecke zwischen dem unteren Ende des Golddrahts 2 und der Schmelzelektrode 3 ist darum nicht gleichmäßig und damit ist der Funkenstrom nicht gleichmäßig. Es besteht also ein Problem darin, eine Mehrzahl von Erhebungen 6 an einer vorbestimmten Position ohne Formunregelmäßigkeiten oder dergleichen zu bilden. Außerdem tritt das Problem auf, dass, wenn die Erhebung 6 aus der Elektrodenanschlussfläche vorsteht, leicht ein Kurzschluss oder eine falsche Verbindung zwischen den Elektroden verursacht wird.
  • Außerdem ist im Fertigungsverfahren einer Halbleiteranordnung S der Flip-Chip-Art eine Nivellierungsbehandlung erforderlich, um die Höhe jeder der Erhebungen 6, die auf der Oberfläche des Halbleiterchips 4 angeordnet sind, auszugleichen. Dabei ist es erforderlich, dass die Nivellierungsbehandlung sehr genau durchgeführt wird.
  • Wie aus 9 hervorgeht, wird gemäß einer konventionellen Nivellierungstechnik der Halbleiterchip 4, auf dessen vorderer Fläche die Erhebungen 6 angeordnet sind, auf einer ebenen Nivellierungsstufe 11 in einer Weise angeordnet, dass die vordere Fläche des Halbleiterchips 4 nach oben weist. In dem Zustand wird eine Druckplatte 12 nach unten bewegt, so dass auf die Erhebungen 6 durch eine ebene und glatte untere Fläche der Druckplatte 12 Druck ausgeübt wird. Im Wesentlichen als Folge dieser Behandlung wird ein Kopfabschnitt jeder der Erhebungen 6 verformt, so dass die Höhe der Erhebungen 6 ausgeglichen wird.
  • Wie oben erwähnt wurde, ist, obwohl die Erhebungen 6 während der Nivellierungsbehandlung umgeformt werden, der Grad der Umformung jeder der Erhebungen 6 nicht vollständig gleich, sondern weist individuelle Unterschiede auf. Bei diesem Schritt ist es darum erforderlich, zu überprüfen, ob die Nivellierungs behandlung ausreichte oder nicht und ob ein Fehler, beispielsweise ein Kurzschluss oder dergleichen, verursacht wurde. Es taucht dabei das Problem auf, dass eine konventionelle Prüftechnik aus einer visuellen Prüfung besteht und damit eine präzise und effiziente Prüfung nicht erwartet werden kann.
  • Wird der Halbleiterchip größer, dann nimmt auch die Anzahl der erforderlichen Erhebungen zu, so dass die zur Durchführung der Nivellierungsbehandlung erforderliche Drucklast (Kraft) sich erhöht. Dann tritt das Problem auf, dass eine große und teure Druckvorrichtung erforderlich wird.
  • Bei dem Fertigungsverfahren unterschiedlicher elektronischer Geräte wird andererseits jede einer Mehrzahl von Elektroden einer Halbleiteranordnung S elektrisch mit einer entsprechenden Elektrode aus einer Mehrzahl von Elektroden eines Schaltungssubstrats gemeinsam elektrisch verbunden, so dass die Halbleiteranordnung S mit dem Schaltungssubstrat zusammengefügt ist. US 4 661 192 A beschreibt ein konventionelles Verfahren, die Halbleiteranordnung S mit dem Schaltungssubstrat entsprechend den 10 bis 13 zusammenzufügen.
  • Wie in 10 gezeigt ist, wird in der Halbleiteranordnung S auf jedem Elektrodenanschluss 5 des Halbleiterchips 4 die Erhebung 6 (vorstehende Elektrode) aus Golddraht, Schmelzdraht oder dergleichen mit Kugelbondingtechnik gebildet. Da es schwierig ist, die Höhe jeder der Erhebungen 6 während des die Erhebungen bildenden Schrittes aneinander anzugleichen, kann es nicht verhindert werden, dass jede Erhebung 6 eine andere Höhe aufweist.
  • Um, was in 11 gezeigt ist, die Höhenunterschiede der Erhebungen 6 zu korrigieren, bevor der Schritt des Zusammenfügens durchgeführt wird, wird die Halbleiteranordnung S zuerst von einem Druckglied 13 nach unten gedrückt und dann werden die Erhebungen 6 der Halbleiteranordnung S gegen eine Fläche einer ebenen Platte 14 gedrückt. Als Folge davon ist der Scheitelabschnitt jeder der Erhebungen 6 umgeformt, so dass die Höhe der Erhebungen gleich ist.
  • Danach werden, wie in 12 gezeigt, die abgeflachten Scheitelabschnitte der Erhebungen 6 der Halbleiteranordnung S gegen eine Fläche einer ebenen Übertragungsplatte 16 gedrückt, auf der elektrisch leitender Klebstoff 15 vorbestimm ter Dicke vorhanden ist, so dass der elektrisch leitende Klebstoff 15 auf die Scheitelabschnitte der Erhebungen 6 übertragen wird.
  • Danach wird, wie in 13 gezeigt, die Halbleiteranordnung S auf einem Schaltungssubstrat 17 auf eine Weise angeordnet, dass der Scheitelabschnitt jeder der Erhebungen 6, auf der der elektrisch leitende Klebstoff 15 aufgetragen ist, auf einer entsprechenden Elektrode der Elektroden 18 angeordnet ist, die auf dem Schaltungssubstrat 17 vorgesehen sind; dann wird die Halbleiteranordnung S mit dem Schaltungssubstrat 17 zusammengefügt.
  • Gemäß der oben beschriebenen konventionellen Technik des Zusammenfügens wird die Höhe jeder Erhebung 6 nivelliert, das heißt, die Höhenunterschiede werden korrigiert. Danach hat der auf den Scheitelabschnitt jeder Erhebung 6 aufgetragene elektrisch leitende Klebstoff 15 eine Schichtdicke von 10 μm. Die Unregelmäßigkeiten der Dicke (Höhe) der Elektroden 18 des Schaltungssubstrats 17, mit dem die Halbleiteranordnung S zusammengefügt wird, müssen also von dem auf den Scheitelabschnitt jeder Erhebung 6 aufgetragenen, elektrisch leitenden Klebstoff 15 von etwa 10 μm Dicke ausgeglichen werden. Folglich tritt dann, wenn das Schaltungssubstrat 17 eine Wölbung von mehr als 10 μm aufweist oder die Unregelmäßigkeiten der Höhe der Elektroden 18 des Schaltungssubstrats 17 größer als 10 μm sind, das Problem auf, dass die Halbleiteranordnung S mit dem Schaltungssubstrat 17 nicht auf angemessene Weise zusammengefügt werden kann.
  • Wie aus 13 hervorgeht, besteht außerdem ein Problem darin, dass der Abstand zwischen dem Scheitelabschnitt der Erhebungen 6 der Halbleiteranordnung S und der entsprechenden Elektrode 18 des Schaltungssubstrats 17 nicht gleichmäßig ist und darum die Festigkeit der Verbindung zwischen Halbleiteranordnung S und Schaltungssubstrat 17 möglicherweise nicht ausreicht und dass die Gleichförmigkeit des Verbindungswiderstandswerts der einzelnen Erhebungen 6 problematisch ist. Beispielsweise kann eine Erhebung 6 gebildet werden, die einen Verbindungswiderstand von 30 mΩ/Erhebung hat, was ein Standardwiderstandswert ist, oder es kann eine Erhebung 6 gebildet werden, deren Verbindungswiderstand 100 mΩ beträgt.
  • EP 0 388 011 A2 definiert den Stand der Technik, der dieser Erfindung am nächsten kommt und von der diese Erfindung ausgeht, und beschreibt ein weiteres konventionelles Verfahren zur Fertigung einer Halbleiteranordnung, die ein Substrat enthält, auf dessen Hauptfläche eine Verdrahtungsschicht ausgebildet ist, und ein Halbleiterelement, auf dessen Hauptfläche eine Elektrode ausgebildet ist, wobei die Hauptfläche der Elektrode an der Hauptfläche der Verdrahtungsschicht auf dem Substrat angebracht ist; welches Verfahren die Schritte umfasst, erste Erhebungen auf der Elektrode des Halbleiterelements zu bilden, zweite Erhebungen auf den ersten Erhebungen zu bilden und die zweiten Erhebungen soweit zu erwärmen, dass ein Schmelzpunkt der zweiten Erhebungen nicht überschritten wird, währenddessen das Halbleiterelement gegen die Verdrahtungsschicht gedrückt wird, um zu bewirken, dass die zweiten Erhebungen in Kontakt mit der Verdrahtungsschicht gebracht werden, um eine elektrisch/mechanische Verbindung zwischen den ersten Erhebungen und der Verdrahtungsschicht herzustellen.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde entwickelt, um die oben genannten konventionellen Probleme zu lösen, und es ist ein Ziel der Erfindung, ein Verfahren zum Verbinden einer Halbleiteranordnung und eines Schaltungssubstrat zu schaffen, bei dem eine Mehrzahl von Erhebungen der Halbleiteranordnung mit einer Mehrzahl von Elektroden des Schaltungssubstrats mit hoher Zuverlässigkeit gemeinsam verbunden werden kann.
  • Um die oben angegebenen Ziele zu erreichen, ist gemäß der vorliegenden Erfindung ein Verfahren geschaffen worden zur Herstellung einer Halbleiteranordnung mit einem Halbleiterchip, der mit einem Schaltungssubstrat derart verbunden wird, dass eine Erhebung, die auf jedem von auf dem Halbleiterchip vorgesehenen Elektrodenanschlüssen angeordnet ist, mit einer entsprechenden Elektrode von Elektroden des Schaltungssubstrats, in welchem eine elektrische Schaltung ausgebildet ist, verbunden wird, mit den Schritten: den Halbleiterchip in Bezug auf das Schaltungssubstrat derart zu positionieren, dass jede der Erhebungen über einer entsprechenden Elektrode der Elektroden des Schaltungssubstrats angeordnet wird; und den Halbleiterchip gegen das Schaltungssubstrat zu drü cken, um einen Scheitelabschnitt von jeder der Erhebungen zu transformieren; dadurch gekennzeichnet, dass der Schritt des Drückens derart ausgeführt wird, dass er nicht zu einer Verbindung des Halbleiterchips mit dem Schaltungssubstrat führt, um die Höhe jeder der Erhebungen an die aktuelle Höhe der entsprechenden Elektrode von Elektroden des Schaltungssubstrats vor Verbindung des Halbleiterchips mit dem Schaltungssubstrat anzupassen.
  • Das genannte kennzeichnende Merkmal bietet den Vorteil, dass die Erhebungen vor dem Bonden mit dem Schaltungssubstrat mit einer größeren Menge des geeigneten Bondingmittels beschichtet werden können.
  • Ein weiterer Vorteil besteht darin, dass der Halbleiterchip vor dem endgültigen Bonden geprüft werden kann. Während der Durchführung der Nivellierungsbehandlung, bei der die Erhebungen gegen die Nivellierungsstufe gedrückt werden, um die Höhe der einzelnen Erhebungen anzugleichen, wird der Funktionstest des Halbleiterchips zusammen mit den anderen Maßnahmen während dieses Schrittes durchgeführt. Es kann also ein präziser Funktionstest auf effiziente Weise durchgeführt und ein übermäßiger oder zu geringer erreichter Grad der Nivellierung kann entsprechend dem Ergebnis des Funktionstests korrigiert werden.
  • Weitere vorteilhafte Ausführungsformen der vorliegenden Erfindung sind in den Unteransprüchen definiert.
  • Kurzbeschreibung der Zeichnungen
  • Diese und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden mit der nachfolgenden Beschreibung verdeutlicht, die sich auf bevorzugte Ausführungsformen und die beigefügten Zeichnungen bezieht. In den Zeichnungen sind gleiche Teile mit gleichen Bezugszeichen versehen. Es zeigt:
  • 1 eine Seitenansicht einer Halbleiteranordnung mit Erhebungen;
  • 2 eine Seitenansicht eines Schaltungssubstrats mit Elektroden;
  • 3 eine Seitenansicht einer Anordnung, die aus der Halbleiteranordnung und dem Schaltungssubstrat besteht und einen Zustand illustriert, bei dem die Höhe jeder der Erhebungen der Halbleiteranordnung an die Höhe der entsprechenden Elektrode der Elektroden des Schaltungssubstrat angepasst ist;
  • 4 eine Seitenansicht der Halbleiteranordnung, bei der die Höhe jeder der Erhebungen korrigiert ist;
  • 5 eine Seitenansicht der Anordnung, die aus der Halbleiteranordnung und dem Schaltungssubstrat besteht und einen Zustand illustriert, bei dem die Höhe jeder der Erhebungen der Halbleiteranordnung an die Höhe der entsprechenden Elektrode der Elektroden des Schaltungssubstrats angepasst ist;
  • 6 eine Seitenansicht der Halbleiteranordnung gemäß der vorliegenden Erfindung, die gegen einen elektrisch leitenden Klebstoff gedrückt wird, der auf einer Fläche einer ebenen Platte aufgetragen ist, um den elektrisch leitenden Klebstoff auf einen Scheitelabschnitt jeder der Erhebungen zu übertragen;
  • 7 eine Seitenansicht einer Anordnung, die aus der Halbleiteranordnung und dem Schaltungssubstrat besteht, der die Halbleiteranordnung angefügt ist;
  • 8 eine teilweise geschnittene Seitenansicht einer Anordnung, die aus einer konventionellen Halbleiteranordnung und einer konventionellen Vorrichtung zur Ausbildung von Erhebungen während eines die Erhebungen formenden Schrittes besteht;
  • 9 eine Seitenansicht einer Anordnung, die aus der konventionellen Halbleiteranordnung und einer konventionellen Vorrichtung zur Durchführung einer Nivellierungsbehandlung der Halbleiteranordnung besteht;
  • 10 eine Seitenansicht der konventionellen Halbleiteranordnung mit den Erhebungen;
  • 11 eine Seitenansicht einer Anordnung, die aus der konventionellen Halbleiteranordnung und einer konventionellen Vorrichtung zum Abflachen der Erhebungen der Halbleiteranordnung besteht;
  • 12 eine Seitenansicht der konventionellen Halbleiteranordnung, die gegen einen auf einer Fläche einer ebenen Platte aufgetragenen elektrisch leitenden Klebstoff gedrückt wird, um den elektrisch leitenden Klebstoff auf einen Scheitelabschnitt jeder der Erhebungen zu übertragen, und
  • 13 eine Seitenansicht einer Anordnung, die aus der konventionellen Halbleiteranordnung und einem konventionellen Schaltungssubstrat besteht, der die Halbleiteranordnung angefügt worden ist.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform
  • Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben, dabei wird Bezug auf die beigefügten Zeichnungen genommen.
  • Wie in 1 dargestellt, ist auf jedem Elektrodenanschluss 5 eines Halbleiterchips 4 einer Halbleiteranordnung SM eine Erhebung 6 (vorstehende Elektrode) unter Verwendung eines Golddrahtes, eines Schmelzdrahtes oder dergleichen in Kugelbondingtechnik ausgebildet worden. Es ist schwierig, im Herstellungsschritt die Höhe der einzelnen Erhebungen 6 gleichmäßig zu gestalten, so dass es unvermeidbar ist, dass jede der Erhebungen 6 eine andere Höhe aufweist.
  • Wie aus 2 hervorgeht, weist wahrscheinlich jede der Mehrzahl von Elektroden 27, die auf einem Schaltungssubstrat 26 vorgesehen sind, mit dem die Halbleiteranordnung SM zusammengefügt wird, Unregelmäßigkeiten in der Dicke auf. Wie oben erwähnt wurde, können die Erhebungen 6 mit den Elektroden 27 mit hoher Zuverlässigkeit verbunden werden, auch wenn jede die Elektroden 27 des Schaltungssubstrats 26 unregelmäßige Dicken oder sogar das Schaltungssubstrat 26 eine Wölbung oder Wellung aufweist, indem der Scheitelabschnitt jeder der Erhebungen 6 der Halbleiteranordnung SM so in seiner Form verändert wird, dass die Höhe des Scheitelabschnitts jeder der Erhebungen 6 der Halbleiteran ordnung SM an die Höhe der jeweils entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 angepasst ist.
  • Es wird folglich kein Abflachschritt zum Abflachen der Erhebungen 6 mit Hilfe einer ebenen Platte durchgeführt, was im konventionellen Verfahren im Allgemeinen der Fall ist. Stattdessen, wie in 3 dargestellt ist, wird in einem Schritt zum Zusammenfügen der Halbleiteranordnung SM und des Schaltungssubstrats 26 die Halbleiteranordnung SM durch die von einer nicht dargestellten Halbleiteranordnungshaltedüse ausgeübte Anziehung (Saugkraft) so in ihrer Lage angeordnet, dass jede der Erhebungen 6 sich an einer Position befindet, wo sie gegenüber einer entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 ausgerichtet ist, mit dem die Halbleiteranordnung SM zu verbinden ist. Das Schaltungssubstrat 26 ist dabei bereits positioniert. Danach wird die Halbleiteranordnung SM gegen das Schaltungssubstrat 26 durch Anwenden einer Last von etwa 50 g/Erhebung gedrückt, wozu ein Wechselstrom-Servomotor oder ein Druckluftzylinder verwendet wird. Dadurch werden die Erhebungen 6 so umgeformt, dass die Höhe jeder der Erhebungen 6 an die Höhe der entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 angepasst ist. Vorzugsweise werden danach die Stärke der drückenden Kraft und die Anwendungszeit dieser drückenden Kraft entsprechend der Form und der Größe der Elektroden 27, der Art des Materials der Erhebungen 6 und der Form und Größe der Erhebungen 6 verändert.
  • In 4 ist die Halbleiteranordnung SM dargestellt, bei der die Höhe jeder der Erhebungen 6 entsprechend der jeweiligen Höhenunregelmäßigkeiten der Elektroden 27 des Schaltungssubstrats 26 angepasst ist.
  • Danach kann die Halbleiteranordnung SM erhitzt werden, wenn sie gegen das Schaltungssubstrat 26 gedrückt wird. Wird die Halbleiteranordnung SM auf etwa 300°C erhitzt, wird die Drucklast auf die Hälfte reduziert und es wird auch die Drucklast verringert. Vorzugsweise wird die Temperaturänderung der Form und Größe der Elektroden 27, der Art des Materials der Erhebungen 6 und der Form und Größe der Erhebungen 6 angepasst.
  • Unter Bezug auf die 5 bis 7 wird nachfolgend ein konkretes Verfahren zum Zusammenfügen der Halbleiteranordnung SM mit des Schaltungssubstrat 26 beschrieben.
  • Wie in 5 dargestellt, wird eine Halbleiteranordnung SM durch die Anziehungskraft einer nicht gezeigten Halbleiterhaltedüse so angeordnet, dass jede der Erhebungen 6 sich an einer Position befindet, wo sie mit einer entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 ausgerichtet ist, mit dem die Halbleiteranordnung SM zusammenzufügen ist. Dabei ist das Schaltungssubstrat 26 bereits positioniert. Dann wird die Halbleiteranordnung SM gegen das Schaltungssubstrat 26 gedrückt, wobei eine Last von etwa 50 g/Erhebung mit Hilfe eines Wechselstrom-Servomotors oder eines Druckluftzylinders ausgeübt wird. Als Folge verändern die Erhebungen 6 ihre Form so, dass die Höhe jeder der Erhebungen 6 an die Höhe der ihr entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 angepasst wird.
  • Wie außerdem aus 6 hervorgeht, werden die Scheitelabschnitte der Erhebungen 6 der Halbleiteranordnung SM, deren Höhe an die Höhe der jeweils entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 angepasst ist, gegen eine ebene Fläche von elektrisch leitendem Klebstoff 15 oder pastösem Lötlot, aufgetragen auf einer ebenen Fläche 16, gedrückt, so dass der elektrisch leitende Klebstoff 15 oder das pastöse Lötlot auf die Scheitelabschnitte der Erhebungen 6 übertragen wird.
  • Danach wird, wie in 7 gezeigt, die Halbleiteranordnung SM, auf deren Scheitelabschnitte der Erhebungen 6 der elektrisch leitende Klebstoff 15 oder das pastöse Lötlot übertragen wurde, so positioniert, dass jede der Erhebungen 6 auf einer entsprechenden Elektrode der Elektroden 27 des Schaltungssubstrats 26 angeordnet ist, um mit dem Schaltungssubstrat 26 verbunden zu werden. Außerdem wird das Schaltungssubstrat 26, mit dem die Halbleiteranordnung SM verbunden ist, über eine erforderliche Zeitspanne erhitzt, um eine vorbereitende Härtung zu erfahren. Nach diesem Schritt der Vorbereitungshärtung wird das Schaltungssubstrat 26 zum nächsten Schritt transportiert, um in einem Ofen erhitzt zu werden, womit der Prozess des Zusammenfügens abgeschlossen ist.
  • Da die Erhebungen 6 der Halbleiteranordnung SM derart auf die Elektroden 27 des Schaltungssubstrats 26, mit dem die Halbleiteranordnung SM verbunden ist, gedrückt werden, dass der Kontakt zwischen den Erhebungen 6 und den Elektroden 27 aneinander angepasst wird, und danach die Halbleiteranordnung SM mit dem Schaltungssubstrat 26 zusammengefügt wird, können die Erhebungen 6 der Halbleiteranordnung SM mit den Elektroden 27 des Schaltungssubstrats 26 einen engen Kontakt haben. Daraus folgt, dass die Verbindungsfestigkeit zwischen der Halbleiteranordnung SM und dem Schaltungssubstrat 26 verbessert und auch der Verbindungswiderstandswert in einem Bereich von 20 bis 30 mΩ stabilisiert werden kann.

Claims (6)

  1. Verfahren zur Herstellung einer Halbleiteranordnung mit einem Halbleiterchip (4), der mit einem Schaltungssubstrat (26) derart verbunden wird, dass eine Erhebung (6), die auf jedem von auf dem Halbleiterchip (4) vorgesehenen Elektrodenanschlüssen (5) angeordnet ist, mit einer entsprechenden Elektrode von Elektroden (27) des Schaltungssubstrats (26), in welchem eine elektrische Schaltung ausgebildet ist, verbunden wird, mit den Schritten: den Halbleiterchip (4) in Bezug auf das Schaltungssubstrat (26) derart zu positionieren, dass jede der Erhebungen (6) über einer entsprechenden Elektrode der Elektroden (27) des Schaltungssubstrats (26) angeordnet wird; und den Halbleiterchip (4) gegen das Schaltungssubstrat (26) zu drücken, um einen Scheitelabschnitt von jeder der Erhebungen (6) zu transformieren; dadurch gekennzeichnet, dass der Schritt des Drückens derart ausgeführt wird, dass er nicht zu einer Verbindung des Halbleiterchips (4) mit dem Schaltungssubstrat (26) führt, um die Höhe jeder der Erhebungen (6) an die aktuelle Höhe der entsprechenden Elektrode von den Elektroden (27) des Schaltungssubstrats (26) vor Verbindung des Halbleiterchips (4) mit dem Schaltungssubstrat (26) anzupassen.
  2. Herstellungsverfahren nach Anspruch 1, bei welchem ein Funktionstest einer elektrischen Schaltung im Halbleiterchip (4) durchgeführt wird, wenn der Halbleiterchip (4) gegen das Schaltungssubstrat (26) gedrückt wird.
  3. Herstellungsverfahren nach Anspruch 1, bei welchem der Halbleiterchip (4) erwärmt wird, wenn der Halbleiterchip (4) gegen das Schaltungssubstrat (26) gedrückt wird.
  4. Verfahren nach Anspruch 1, mit den weiteren Schritten, die Erhebungen (6) des Halbleiterchips (4) gegen eine Oberfläche eines elektrisch leitenden Klebstoffes (5) oder eines pastösen Lötlotes zu drücken, der bzw. das auf einer Oberfläche (16) einer flachen Platte aufgebracht ist, um den elektrisch leitenden Klebstoff oder das pastöse Lötlot auf die Erhebungen (6) zu übertragen; und den Halbleiterchip (4) in Bezug auf das Schaltungssubstrat (26) derart zu positionieren, dass jede der Erhebungen, auf welche der elektrisch leitende Klebstoff (15) oder das pastöse Lötlot übertragen worden ist, auf einer entsprechenden Elektrode von den Elektroden (27) des Schaltungssubstrats (26) angeordnet wird, um den Halbleiterchip (4) mit dem Schaltungssubstrat (26) zu verbinden.
  5. Verfahren nach Anspruch 4, ei welchem ein Funktionstest einer elektrischen Schaltung im Halbleiterchip (4) durchgeführt wird, wenn der Halbleiterchip (4) gegen das Schaltungssubstrat (26) gedrückt wird.
  6. Verfahren nach Anspruch 4, bei welchem der Halbleiterchip (4) erwärmt wird, wenn der Halbleiterchip (4) gegen das Schaltungssubstrat (26) gedrückt wird.
DE69535551T 1994-12-26 1995-12-22 Halbleiteranordnung mit Kontaktlöchern Expired - Fee Related DE69535551T2 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP6322032A JPH08181144A (ja) 1994-12-26 1994-12-26 半導体装置の実装方法
JP32203294 1994-12-26
JP752395 1995-01-20
JP752395A JP3365879B2 (ja) 1995-01-20 1995-01-20 半導体装置の製造方法
JP940195 1995-01-25
JP00940195A JP3363639B2 (ja) 1995-01-25 1995-01-25 集積回路装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE69535551D1 DE69535551D1 (de) 2007-09-20
DE69535551T2 true DE69535551T2 (de) 2008-04-30

Family

ID=27277639

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69535551T Expired - Fee Related DE69535551T2 (de) 1994-12-26 1995-12-22 Halbleiteranordnung mit Kontaktlöchern

Country Status (6)

Country Link
US (1) US5686353A (de)
EP (1) EP0720226B1 (de)
KR (1) KR100239286B1 (de)
CN (2) CN1051641C (de)
DE (1) DE69535551T2 (de)
TW (1) TW288194B (de)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2951882B2 (ja) * 1996-03-06 1999-09-20 松下電器産業株式会社 半導体装置の製造方法及びこれを用いて製造した半導体装置
JPH09252005A (ja) * 1996-03-15 1997-09-22 Shinkawa Ltd バンプ形成方法
DE69739125D1 (de) * 1996-10-01 2009-01-02 Panasonic Corp Kapillare zum Drahtverbinden zur Herstellung von Höckerelektroden
JP3400279B2 (ja) * 1997-01-13 2003-04-28 株式会社新川 バンプ形成方法
JP3377934B2 (ja) * 1997-07-22 2003-02-17 松下電器産業株式会社 バンプボンディング方法およびバンプボンディング装置
JPH11233554A (ja) * 1998-02-17 1999-08-27 Mitsubishi Electric Corp 半田バンプの矯正方法
JP3942738B2 (ja) * 1998-07-17 2007-07-11 松下電器産業株式会社 バンプ接合装置及び方法、並びに半導体部品製造装置
WO2000011718A1 (de) * 1998-08-22 2000-03-02 Mci Computer Gmbh Elektronisches bauelement vom flip-chip-typ
US6329832B1 (en) * 1998-10-05 2001-12-11 Micron Technology, Inc. Method for in-line testing of flip-chip semiconductor assemblies
JP2000138249A (ja) * 1998-10-29 2000-05-16 Matsushita Electric Ind Co Ltd 突起電極形成方法及び実装方法
US6255208B1 (en) * 1999-01-25 2001-07-03 International Business Machines Corporation Selective wafer-level testing and burn-in
US6348739B1 (en) * 1999-04-28 2002-02-19 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
TW504779B (en) * 1999-11-18 2002-10-01 Texas Instruments Inc Compliant wirebond pedestal
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US7129575B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US6984576B1 (en) 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US7414319B2 (en) 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US7132741B1 (en) 2000-10-13 2006-11-07 Bridge Semiconductor Corporation Semiconductor chip assembly with carved bumped terminal
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US6949408B1 (en) 2000-10-13 2005-09-27 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US7319265B1 (en) 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
US7264991B1 (en) 2000-10-13 2007-09-04 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using conductive adhesive
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US7075186B1 (en) 2000-10-13 2006-07-11 Bridge Semiconductor Corporation Semiconductor chip assembly with interlocked contact terminal
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US7071089B1 (en) 2000-10-13 2006-07-04 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a carved bumped terminal
US7094676B1 (en) 2000-10-13 2006-08-22 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
US6908788B1 (en) 2000-10-13 2005-06-21 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using a metal base
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US6872591B1 (en) 2000-10-13 2005-03-29 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a conductive trace and a substrate
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
JP3765778B2 (ja) * 2002-08-29 2006-04-12 ローム株式会社 ワイヤボンディング用キャピラリ及びこれを用いたワイヤボンディング方法
US7229906B2 (en) * 2002-09-19 2007-06-12 Kulicke And Soffa Industries, Inc. Method and apparatus for forming bumps for semiconductor interconnections using a wire bonding machine
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7784670B2 (en) * 2004-01-22 2010-08-31 Bondtech Inc. Joining method and device produced by this method and joining unit
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US7446419B1 (en) 2004-11-10 2008-11-04 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar of stacked metal balls
US7518384B2 (en) * 2005-01-31 2009-04-14 Agilent Technologies, Inc. Method and apparatus for manufacturing and probing test probe access structures on vias
JP4110421B2 (ja) * 2005-07-27 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
JP4343177B2 (ja) 2006-02-06 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
JP5877645B2 (ja) * 2011-02-15 2016-03-08 東レエンジニアリング株式会社 実装方法および実装装置
KR101896972B1 (ko) 2011-09-19 2018-09-11 삼성전자주식회사 패키지 기판 및 이를 갖는 반도체 패키지
DE102013222433A1 (de) * 2013-11-05 2015-05-21 Robert Bosch Gmbh Verfahren zum Herstellen einer Flip-Chip-Schaltungsanordnung und Flip-Chip-Schaltungsanordnung
US9087815B2 (en) * 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
DE102014201166A1 (de) * 2014-01-23 2015-08-06 Robert Bosch Gmbh Verfahren zum Herstellen einer Flip-Chip-Schaltungsanordnung und Flip-Chip-Schaltungsanordnung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6149432A (ja) * 1984-08-18 1986-03-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS61219159A (ja) * 1985-03-25 1986-09-29 Toshiba Corp 金ボ−ルバンプの製造方法
US4661192A (en) * 1985-08-22 1987-04-28 Motorola, Inc. Low cost integrated circuit bonding process
GB2201545B (en) * 1987-01-30 1991-09-11 Tanaka Electronics Ind Method for connecting semiconductor material
US5014111A (en) * 1987-12-08 1991-05-07 Matsushita Electric Industrial Co., Ltd. Electrical contact bump and a package provided with the same
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
US5060843A (en) * 1989-06-07 1991-10-29 Nec Corporation Process of forming bump on electrode of semiconductor chip and apparatus used therefor
JP2830109B2 (ja) * 1989-07-19 1998-12-02 日本電気株式会社 バンプ形成方法およびバンプ形成装置
JPH03208354A (ja) * 1990-01-10 1991-09-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5172851A (en) * 1990-09-20 1992-12-22 Matsushita Electronics Corporation Method of forming a bump electrode and manufacturing a resin-encapsulated semiconductor device
JP3116412B2 (ja) * 1991-05-16 2000-12-11 セイコーエプソン株式会社 半導体装置のバンプ電極形成方法、表示装置及び電子印字装置
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps

Also Published As

Publication number Publication date
DE69535551D1 (de) 2007-09-20
TW288194B (de) 1996-10-11
CN1248062A (zh) 2000-03-22
EP0720226A3 (de) 1997-11-19
EP0720226A2 (de) 1996-07-03
KR960028730A (ko) 1996-07-22
KR100239286B1 (ko) 2000-01-15
CN1130306A (zh) 1996-09-04
EP0720226B1 (de) 2007-08-08
CN1051641C (zh) 2000-04-19
CN1153267C (zh) 2004-06-09
US5686353A (en) 1997-11-11

Similar Documents

Publication Publication Date Title
DE69535551T2 (de) Halbleiteranordnung mit Kontaktlöchern
DE69831100T2 (de) Montagemethode für Halbleiterbauteile auf einer Leiterplatte
DE19744266B4 (de) Drahtbondierungsverfahren
DE69938582T2 (de) Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
DE69935009T2 (de) Gedruckte leiterplatte und deren herstellungsverfahren
DE69729759T2 (de) Integrierte Schaltung oder Platine mit einer Höckerelektrode und Verfahren zu Ihrer Herstellung
DE69834064T2 (de) Montagestruktur einer Halbleiteranordnung und Verfahren zum Montieren einer Halbleiteranordnung
DE102005041058A1 (de) Verfahren zur Herstellung einer mehrschichtigen Karte
DE19848834A1 (de) Verfahren zum Montieren eines Flipchips und durch dieses Verfahren hergestellte Halbleiteranordnung
DE60003243T2 (de) Testverfahren für Halbleiter und anisotroper Leiterfilm dazu
DE2608250A1 (de) Verfahren zum kontaktieren von auf halbleiterkoerpern befindlichen anschlusskontakten
DE69532012T2 (de) Einbau von Anschlussstiften in einem Substrat
DE102006032960A1 (de) Verkapselungsverfahren
EP0487782B1 (de) Verfahren zum Beloten von Leiterplatten
DE69628964T2 (de) Harzvergossenes Halbleiterbauteil und Herstellungsverfahren
DE69833401T2 (de) Oberflächenmontierte Anordnung von elektronischen Bauteilen
DE10227854B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
EP0610360A1 (de) Verfahren zur herstellung einer gedruckten schaltung sowie gedruckte schaltung.
EP0867932B1 (de) Verfahren zur Herstellung von Bonddrahtverbindungen
DE10111389A1 (de) Verbund aus flächigen Leiterelementen
DE112014006848T5 (de) Verfahren zum Verbinden eines Anschlusselements und einer elektrischen Leitung und ein Verbindungsanschlusselement für eine elektrische Leitung
DE19924239A1 (de) Kontaktstelle und Verfahren zur Herstellung einer Kontaktstelle
EP0420050A2 (de) Verfahren zum Auflöten von Bauelementen auf Leiterplatten
DE2054526A1 (de) Vorrichtung zum Kontaktieren von Mikro schaltelementen, vorzugsweise integrierten Halbleiterplattchen, sowie Verfahren zum Kontaktieren
EP1128476A2 (de) Steckverbinder sowie Verfahren zur Herstellung eines Steckverbinders

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PANASONIC CORP., KADOMA, OSAKA, JP

8339 Ceased/non-payment of the annual fee