DE69534838T2 - Vertikaler Leistungs-MOSFET mit dicker Metallschicht zur Verminderung des verteilten Widerstandes und Verfahren zur Herstellung - Google Patents

Vertikaler Leistungs-MOSFET mit dicker Metallschicht zur Verminderung des verteilten Widerstandes und Verfahren zur Herstellung Download PDF

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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

  • Die vorliegende Erfindung betrifft vertikale Leistungstransistoren, die in Form einer integrierten Schaltung gefertigt werden.
  • In vertikaler Leistungs-MOSFET-Technologie konnten außerordentlich niedrige Einschaltwiderstände durch das Abwärtsskalieren der Durchbruchspannung der Leistungsvorrichtung bzw. des Leistungsbausteins sowie durch das Hinzufügen von Graben-Gate-Strukturen erreicht werden. Mit der Entwicklung dieser Leistungs-MOSFETs mit ultra-niedrigem Einschaltwiderstand wurde die Bedeutung der Minimierung des parasitären Widerstands in der Halbleitereinheit sowie in den metallischen Zwischenverbindungen auf der Oberfläche des Halbleiterchips wieder untermauert. Diese Frage wird in einem Artikel mit dem Titel „Benefits of DMOS Voltage Scaling on Synchronous Buck Regulator Efficiency", International Symposium on Power Semiconductor Devices (1993), S. 151, 5, erörtert.
  • Ein vertikaler Leistungstransistor, der in der Abbildung aus 1A in beispielhafter Ausführung dargestellt ist, ist eine Vorrichtung, in welcher der Strom von einer Oberfläche der Halbleiterscheibe vertikal zu einem Bereich in dem Inneren der Halbleiterscheibe oder auf der gegenüber liegenden Oberfläche der Halbleiterscheibe fließt. In dem in der Abbildung aus 1A dargestellten MOSFET strömen Elektronen zum Beispiel aus einem Source-Bereich 10 durch einen Körperbereich 11 und einen leicht dotierten oder „Drift-Bereich" 12 zu einem Drain-Bereich 13. Der Stromfluss wird durch ein Gate 14 geregelt, das in einem Graben 15 ausgebildet ist. Wenn das Gate 14 eingeschaltet wird, bildet sich in dem Körperbereich 11 an der Oberfläche des Grabens 15 ein Kanalbereich. Ein Drain-Kontakt kann auf der unteren Oberfläche der Struktur ausgebildet werden oder in so genannten „quasivertikalen" Vorrichtungen kann der Drain-Anschluss von der oberen Oberfläche der Halbleiterscheibe zum Beispiel durch einen „Sinker" kontaktiert sein, der sich von der oberen Oberfläche der Struktur nach unten erstreckt.
  • Ein Kontakt mit den Source-Bereichen, die für gewöhnlich mit dem Körperbereich kurzgeschlossen werden, wird durch eine dünne Metallschicht 16 hergestellt, die häufig durch Verdampfung oder Sputtern abgeschieden wird. Die Abbildung aus 1B zeigt eine Draufsicht der dünnen Metallschicht 16 auf einer Halbleiterscheibe 17. Wie dies ersichtlich ist, bedeckt die dünne Metallschicht 16 im Wesentlichen die ganze obere Oberfläche der Halbleiterscheibe, mit Ausnahme der für die Gate-Anschlussfläche, die für den Kontakt mit dem Gate verwendeten Busse und einen schmalen Streifen um den Perimeter der Halbleiterscheibe reservierten Positionen. Die Abbildung aus 1C zeigt eine Detailansicht eines Bereichs 16A der dünnen Metallschicht 16, welche offenbart, dass das Gate 14 tatsächlich in einem Rastermuster gebildet wird, das die einzelnen Zellen 18 umgibt, welche die frei liegenden Oberflächen des Source-Bereichs 10 und des Körperbereichs 11 aufweisen. Innerhalb jeder Zelle 18 umgibt die frei liegende Oberfläche der Source 10 die frei liegende Oberfläche des Körpers 11.
  • Wenn angenommen wird, dass die Metallschicht ausreichend leitfähig ist, so dass kein Spannungsabfall über die Oberfläche der Halbleiterscheibe erfolgt, so kann von einem Kurzschluss des Source-Kontakts jeder Zelle mit den anderen Source-Kontakten ausgegangen werden, d.h. dass die Zellen parallel verbunden sind, wie dies in der Prinzipskizze aus 2 dargestellt ist, wobei der Verbindungsdrahtwiderstand tatsächlich einem idealen Reihenelement entspricht, selbst wenn mehr als ein Verbindungsdraht eingesetzt wird. Bei MOSFETs mit einem Widerstand von mehreren hundert Milliohm ist diese Annahme allgemein gültig.
  • Diese Annahme ist jedoch bei niedrigeren Widerstandswerten nicht gültig, im Besonderen, wenn der Widerstand der MOSFETs durch eine Spannungsskalierung oder durch Graben-Gate-Technologien mit hoher Dichte reduziert wird. Wenn in Bezug auf den MOSFET 30 gemäß der Abbildung aus 3A zum Beispiel die Metallschicht 31 einen nicht zu vernachlässigenden Widerstand beiträgt, so muss die äquivalente Schaltung des MOSFET Widerstände aufweisen, die sich zwischen allen Source-Kontakten befinden, wie dies in der Abbildung aus 3B dargestellt ist. In der Abbildung aus 3B zeigt Rwire den Widerstand des Verbindungsdrahtes, und Rmetal stellt den Widerstand der Metallschicht 31 zwischen allen Source-Kontakten dar. Die Transistoren (z.B. MOSFET 32), die am weitesten von der Position des Verbindungsdrahtes entfernt angeordnet sind, weisen einen höheren Reihenwiderstand auf als die Transistoren (z.B. MOSFET 33), die nah an dem Verbindungsdraht angeordnet sind. Folglich können die MOSFET-Zellen nicht parallel berücksichtigt werden, und die Vorrichtung weist einen höheren Einschaltwiderstand insgesamt auf, als wie dies ansonsten erwartet werden würde.
  • Eine Erhöhung der Dicke der Metallschicht 31 vor der Bildung der Passivierungsschicht ist keine Lösung für das Problem. Zuerst ist die Dicke, die praktisch gefertigt werden kann, auf etwa 4 μm beschränkt, und wobei es sich dabei um eine Größenordnung handelt, die um eine Größenordnung dünner ist als wie dies erforderlich wäre, um einen Graben von 60 Volt oder eine planare doppelt diffundierte (DMOS) Vorrichtung mit 30 Volt zu ignorieren. Ferner birgt die Fabrikation einer dicken Metallschicht das Risiko der Rissbildung der Passivierungsschicht in sich, wobei die Passivierungsschicht das Metall am Rand der Halbleiterscheibe überlappt (als „Übergangsabschluss" bezeichnet) oder entlang der Gate-Busse innerhalb der Vorrichtung. Die Abscheidung und das Ätzen einer dicken Metallschicht ist ebenfalls ein Problem und kann mit der Fertigungsausrüstung inkompatibel sein. Zum Beispiel leiden lange Metallabscheidungszyklen unter den Effekten der Zielüberhitzung und der Zielverarmung, was den Einsatz einer Mehrzahl von Source-Zielen erforderlich macht. Das Trockenätzen einer dicken Metallschicht setzt eine sehr dicke Schicht Photoresist (z.B. 6 μm) im Vergleich zu der normalen Dicke von etwa 1 μm voraus. Das Nassätzen einer dicken Metallschicht setzt große Metall-Metall-Zwischenabstände (z.B. 15 μm) voraus und kann Kerben („Mäusezähnchen") an den Gate-Busleitungen erzeugen.
  • Wie dies in der Draufsicht aus 4 dargestellt ist, wurden mehrere Source-Verbindungsdrähte eingesetzt, in dem Bestreben, den Widerstand der Metallschicht 31 durch Kurzschließen auszuschließen. Wie dies jedoch in der äquivalenten Schaltung aus 5 dargestellt ist, ist dies jedoch nur eine teilweise Lösung. Da jeder Verbindungsdraht einen Widerstand von 30 bis 50 mΩ aufweisen kann, kompensieren die zusätzlichen Verbindungsdrähte nicht vollständig den Widerstand der Metallschicht. Ferner kann es sein, dass das Pinout bzw. die Stiftbelegung der MOSFET-Einheit die Anzahl der gewünschten Verbindungsdrähte oder die ideale Platzierung der Drähte nicht unterbringt bzw. bereitstellt. Die resultierende Uneinheitlichkeit der Stromverteilung ist in der 5 eines Artikels mit dem Titel „P-DMOSFET and TSSOP Turns On With 2.7 Vgs" von Frank Goodenough, Electronic Design, 2. Mai 1994, Seiten 89 bis 95, das hierin durch Verweis vollständig enthalten ist, dargestellt, wobei in dem Artikel der höhere äquivalente Widerstand der Halbleiterscheibe beschrieben wird.
  • Der der Metallschicht zuweisbare Widerstand kann einen erheblichen prozentualen Anteil des Gesamtwiderstands eines Leistungs-MOSFET berücksihtigen. Bei einem MOSFET mit 12 mΩ kann der Widerstand der Metallschicht ganze 5 mΩ des Gesamtwertes berücksichtigen.
  • Das Problem ist so schwer wiegend, dass in einigen Fällen sogar extreme Lösungen versucht worden sind. Ein derartiger Ansatz ist das „Nähverbinden", das in den Abbildungen der 6A und 6B dargestellt ist, wobei der Verbindungsdraht wiederholt mit der Oberfläche der Halbleiterscheibe in einem Schlangenmuster verbunden ist. Dieser Ansatz leidet unter zahlreichen Problemen. Er setzt spezielle Verbindungseinrichtungen voraus. Der Verbindungsdraht muss einer geraden Linie folgen, während die Gate-Busse vermieden werden. Dies ist in einer besonderen Halbleiterscheibe unter Umständen nicht möglich. Die Anzahl und die Winkel der Nähverbindungen sind darüber hinaus unter Umständen nicht mit einer bestimmten Einheit und einem bestimmten Pinout kompatibel, und das wiederholte Verbinden mit engen Zwischenabständen setzt die Halbleiterscheibe höheren mechanischen Belastungen als wie bei einer normalen Drahtverbindung aus. Die Mehrzahl der Bindungen verwendet ferner Verbindungen, die länger sind als normal, so dass sich der Produktionsdurchsatz verringert.
  • Benötigt wird somit eine einfache, kostenwirksame Technik zum Reduzieren des verteilten Widerstands der Source-Metallschicht in einem vertikalen Leistungstransistor. Die ideale Lösung würde den Zwischenabstand zwischen dem Source-Metall und dem Gate-Metal nicht beeinflussen, sie würde eine einfache Drahtverbindung mit Gold- oder Aluminiumdraht ermöglichen, und sie würde die Integrität der Passivierungsschicht an dem Rand der Halbleiterscheibe oder entlang jeder Metallstufe nicht nachteilig beeinflussen. Schließlich sollte die Lösung nicht mehr als einen Source-Verbindungsdraht voraussetzen (mit Ausnahme zur Reduzierung des Drahtwiderstands selbst), und sie sollte die Platzierung oder den Winkel des Source-Verbindungsdrahts nicht einschränken. Ein vertikaler Leistungstransistor gemäß dem vorkennzeichnenden Abschnitt des gegenständlichen Anspruchs 1 ist aus JP-A-60 225 467 bekannt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Vorgesehen ist gemäß einem Aspekt der vorliegenden Erfindung ein vertikaler Leistungstransistor, der folgendes umfasst:
    einen Chip, der ein Halbleitermaterial umfasst; eine Mehrzahl von Transistorzellen, die an dem genannten Chip angeordnet sind, wobei jede der genannten Zellen einen Source-Bereich (N+) aufweist, der sich in der Nähe einer Oberfläche des genannten Chips und mit einem Steuerelement, und mit einer Anordnung, die einen Stromfluss zwischen dem Source-Bereich (N+) und einem Drain-Bereich ermöglicht, der an einer von der genannten Oberfläche getrennten Position angeordnet ist, wobei die Höhe des genannten Stroms durch ein elektrisches Signal geregelt wird, das dem genannten Steuerelement zugeführt wird; eine dünne Metallschicht, die sich in elektrischem Kontakt mit dem genannten Source-Bereich (N+) jeder der genannten Zellen befindet; eine dicke Metallschicht, die auf der genannten dünnen Metallschicht abgeschieden ist, so dass ein niederohmiger Pfad zwischen den Source-Bereichen (N+) jeder der genannten Zellen gebildet wird; und eine Passivierungsschicht über einem Abschnitt einer oberen Oberfläche des genannten Chips, wobei die genannte Passivierungsschicht eine obere Oberfläche der genannten dicken Metallschicht nicht überlappt, wobei mindestens ein Abschnitt der genannten Passivierungsschicht unbedeckt bleibt.
  • In einem bevorzugten Ausführungsbeispiel kann eine verhältnismäßig dünne Adhäsions-Teilschicht direkt über der dünnen Metallschicht ausgebildet werden, gefolgt von einer dicken plattierten Teilschicht und einer verhältnismäßig dünnen Verbindungsteilschicht. Ein Draht wird an einer gewünschten Position mit der dicken Metallschicht verbunden. Die dicke Metallschicht stellt im Wesentlichen keinen Widerstand zwischen den Transistorzellen bereit, und somit wird der Gesamtwiderstand des Leistungstransistors drastisch reduziert.
  • Vorgesehen ist gemäß einem zweiten Aspekt der vorliegenden Erfindung ein Verfahren zur Fertigung eines vertikalen Stromflussbausteins in einem Halbleiterchip, wobei das genannte Verfahren die folgenden Schritte umfasst: das Bilden einer Anordnung von Bausteinzellen in dem genannten Chip, wobei jede der genannten Zellen durch ein Steuerelement begrenzt ist und einen Halbleiterbereich mit einer ausgesuchten Leitfähigkeit angrenzend an eine obere Oberfläche des genannten Chips aufweist; das Abscheiden einer verhältnismäßig dünnen Metallschicht über dem genannten Chip, wobei sich die genannte verhältnismäßig dünne Metallschicht in elektrischem Kontakt mit den genannten Halbleiterbereichen befindet; das Abscheiden einer Passivierungsschicht über der genannten dünnen Metallschicht; das Ätzen einer Öffnung in die genannte Passivierungsschicht, so dass ein frei liegender Bereich der genannten verhältnismäßig dünnen Metallschicht über den genannten Bausteinzellen erzeugt wird; wobei der genannte Schritt des Ätzens einer Öffnung einen Abschnitt der genannten ersten Metallschicht entlang eines Perimeters des genannten frei liegenden Bereichs hinterlässt, der durch die genannte Passivierungsschicht abgedeckt wird; das Abscheiden einer Zinkschicht auf den genannten frei liegenden Bereich und auf mindestens einen Abschnitt der genannten Passivierungsschicht; das Abscheiden einer Nickelschicht auf die genannte Zinkschicht; das Bilden einer verhältnismäßig dicken Metallschicht, so dass sich die genannte dicke Metallschicht in elektrischem Kontakt mit dem genannten frei liegenden Bereich der genannten verhältnismäßig dünnen Metallschicht befindet und so dass die genannte Passivierungsschicht an eine laterale Kante der genannten Zinkschicht anstößt, wobei die genannte verhältnismäßig dicke Metallschicht zumindest teilweise durch Plattieren gebildet wird; und das Bilden einer Goldschicht auf der genannten dicken Metallschicht bis auf eine Dicke zwischen 0,1 bis 0,3 Mikron.
  • Die dicke Metallschicht kann in der Öffnung abgeschieden werden, vorzugsweise durch Abscheiden einer dünnen Adhäsions-Teilschicht und das folgende Plattieren einer dicken Metall-Teilschicht auf die Oberseite der Adhäsions-Teilschicht. Eine dünne Verbindungsteilschicht wird vorzugsweise oben auf die dicke Metall-Teilschicht abgeschieden. In dem bevorzugten Ausführungsbeispiel handelt es sich bei der Adhäsions-Teilschicht um Zink, bei der dicke plattierten Teilschicht um Nickel und bei der Verbindungsteilschicht um Gold.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1A eine Querschnittsansicht eines vertikalen Leistungstransistors mit einer herkömmlichen dünnen Metallschicht, die zur Herstellung eines Kontakts mit den einzelnen Zellen der Vorrichtung verwendet wird;
  • 1B eine Draufsicht des Leistungstransistors aus 1A, und 1C eine detaillierte Draufsicht auf einen Abschnitt der Metallschicht aus 1B;
  • 2 eine äquivalente Schaltung eines idealen Leistungstransistors;
  • die 3A und 3B eine Draufsicht und eine äquivalente Schaltung eines Leistung-MOSFET, wobei die Abbildung aus 3B den Widerstand der oberen Metallschicht zeigt;
  • 4 einen Leistungstransistor mit mehreren Verbindungsdrähten;
  • 5 eine äquivalente Schaltung des Transistors aus 4;
  • die 6A und 6B entsprechend Drauf- und Seitenansichten eines Leistungstransistors, wobei der Verbindungsdraht über „Naht" mit der oberen Metallschicht verbunden ist;
  • 7A eine Querschnittsansicht eines vertikalen Leistungs-MOSFET gemäß der vorliegenden Erfindung, wobei eine Kante der dicken Metallschicht die Passivierungsschicht überlagert;
  • 7B eine Draufsicht mehrerer der MOSFET-Zellen aus der Abbildung aus 7A;
  • 8 eine Querschnittsansicht eines alternativen Ausführungsbeispiels eines vertikalen Leistungs-MOSFET gemäß der vorliegenden Erfindung, wobei die dicke Metallschicht die Passivierungsschicht nicht überlappt;
  • die 9A und 9B entsprechend Querschnitts- und Draufsichten eines vertikalen Leistungstransistors, wobei eine dicke Metallschicht über den Transistorzellen und der Gate-Kontaktanschlussfläche dargestellt ist; und
  • die 10A bis 10C alternative Ausführungen von Transistorzellen, die in einem Leistungstransistor gemäß der vorliegenden Erfindung enthalten sein können.
  • BESCHREIBUNG DER ERFINDUNG
  • Die Abbildung aus 7A zeigt eine Querschnittsansicht eines vertikalen Leistungs-MOSFET gemäß der vorliegenden Erfindung. Der Leistungs-MOSFET 70 wird in einer N-Typ Epitaxialschicht 71 gebildet, die auf der oberen Oberfläche eines N+ Substrats 72 gewachsen wird. Der Leistungs-MOSFET 70 weist einzelne Transistorzellen 70A bis 70D auf, die entsprechend zwischen den Gräben 71A bis 71E ausgebildet sind. Wie dies in der Draufsicht aus 7B dargestellt ist, sind die Gräben 71A bis 71E in dem vorliegenden Ausführungsbeispiel in einem geradlinigen Muster ausgebildet, wobei sie in anderen Ausführungsbeispielen aber auch in einem anderen polygonalen Muster oder als eine Reihe von parallelen Gräben ausgebildet werden können. Wie dies aus der Abbildung aus 7B deutlich wird, sind die Gräben innerhalb der Gates 71A bis 71E in der Realität in einem Raster miteinander verbunden. Die Abbildung aus 7A ist entlang dem Querschnitt 7A–7A vorgesehen, der teilweise in der Abbildung aus 7B dargestellt ist.
  • Der MOSFET 70 ist ein N-Kanal-Baustein. Wenn die Spannung an dem Gate-Anschluss somit erhöht wird, fließt ein Elektronenstrom von den N+ Source-Bereichen, die an der Oberfläche der N-Epitaxialschicht 71 angeordnet sind, nach unten durch einen an den Graben angrenzenden Kanal und in den Drain, der durch die Epitaxialschicht 71 und das Substrat 72 dargestellt ist.
  • Der Kontakt mit den N+ Source-Bereichen wird über eine dünne Metallschicht 73 hergestellt, die für gewöhnlich aus Aluminium besteht, wobei die Schicht auf der oberen Oberfläche der Epitaxialschicht 71 ausgebildet ist. Die Dicke der dünnen Metallschicht 73 liegt für gewöhnlich im Bereich von 0,8 bis 2,8 μm. Wie dies in Leistungsbausteinen üblich ist, wird der P-Körperbereich innerhalb jeder Zelle mit dem N+ Source-Bereich durch die dünne Metallschicht 73 kurzgeschlossen. Eine Passivierungsschicht 74, die in dem vorliegenden Ausführungsbeispiel aus Si3N4 besteht, ist über der oberen Oberfläche des MOSFET 70 ausgebildet.
  • Gemäß der vorliegenden Erfindung ist eine Öffnung 75 in der Passivierungsschicht 74 über der dünnen Metallschicht 73 ausgebildet. Eine dicke Metallschicht 76 ist in der Öffnung 75 ausgebildet. In dem vorliegenden Ausführungsbeispiel weist die dicke Metallschicht 76 vier Teilschichten auf. Die dünne metallische Adhäsions-Teilschicht 76A stellt Kontakt mit der Metallschicht 73 her. Wenn angenommen wird, dass die dünne Metallschicht 73 aus Aluminium besteht, kann die Adhäsions-Teilschicht 76A aus Zink gebildet werden, und die Teilschicht 76B kann aus Aluminium gebildet oder weggelassen werden. Die Adhäsions-Teilschicht 76A ist so dünn wie möglich, jedoch dünner als 1.000 A. Alternativ kann die Teilschicht 76A aus Titan bestehen, und wobei es sich bei der Teilschicht 76B um Nickel handeln kann.
  • Auf die Oberseite der Adhäsions-Teilschichten 76A und 76B wird eine dicke metallische Teilschicht 76C abgeschieden, vorzugsweise mit einer Dicke im Bereich von 10 bis 30 μm. In dem vorliegenden Ausführungsbeispiel wird die dicke metallische Teilschicht 76C aus Nickel gebildet. Schließlich wird eine dünne Oberflächen-Teilschicht 76D auf der Oberseite der Teilschicht 76C abgeschieden In dem vorliegenden Ausführungsbeispiel wird die Oberflächen-Teilschicht 76D aus gold gebildet, um eine einfache Drahtverbindung mit der dicken Metallschicht 76 zu ermöglichen. Alternativ kann es sich bei der dicken Teilschicht 76C um Gold handeln, wobei in diesem Fall auf die Oberflächen-Teilschicht 76D verzichtet werden kann. In der Abbildung aus 7A ist ein Aluminiumdraht 77 mit der oberen Oberfläche der Metallschicht 76 verbunden.
  • Wie dies aus der Abbildung aus 7A ersichtlich ist, überlappt die dicke Metallschicht 76 die Kanten bzw. die Ränder der Passivierungsschicht 74. Wie dies nachstehend im Text näher beschrieben wird, wird dadurch die dünne Metallschicht 73 während dem Ätzen der Teilschichten 76A und 76B geschützt.
  • Die dicke Metallschicht 76 schließt durch Kurzschluss im Wesentlichen die Metallschicht 73 aus, was dazu führt, dass die Transistorzellen 70A bis 70D parallel miteinander verbunden sind. Der Einschaltwiderstand des Leistungs-MOSFET 70 insgesamt wird somit deutlich reduziert im Vergleich zu einem Ausführungsbeispiel, in dem auf die dicke Metallschicht 76 verzichtet wird.
  • Die Abbildung aus 8 zeigt ein ähnliches Ausführungsbeispiel mit der Ausnahme, dass die dicke Metallschicht 80 die Ränder bzw. Kanten der Passivierungsschicht 74 nicht überlappt und stattdessen auf den Bereich der Öffnung 75 begrenzt ist. Die dicke Metallschicht 80 besteht aus einer Zink-Adhäsions-Teilschicht 80A, einer dicken Nickel-Teilschicht 80B und einer Oberflächen-Teilschicht 80C aus Gold.
  • Es folgt eine Beschreibung eines Verfahrens zur Bildung der dicken Metallschicht 76. Das Verfahren beginnt, nachdem die Passivierungsschicht 74 gebildet worden ist.
    • 1. Die gleiche Maske, die zur Bildung der Anschlussflächenöffnungen in der Passivierungsschicht 74 verwendet wird (siehe zum Beispiel 1B), wird zur Begrenzung der Position der Öffnung 75 über der dünnen Metallschicht 73 verwendet, bei der es sich in dem vorliegenden Ausführungsbeispiel um Aluminium handelt.
    • 2. Die Passivierungsschicht 74 wird mit einem nassen chemischen oder einem trockenen Ätzmittel geätzt, so dass die Öffnung 75 gebildet wird. Zum Beispiel kann reaktives Ionenätzen (RIE) verwendet werden.
    • 3. Die frei liegende Oberfläche der dünnen Metallschicht 73 wird mit Trichlorethan (TCA) entfettet, und unmittelbar vor dem folgenden Schritt wird Fluorwasserstoffsäure (HF) zum Ätzen jedes Oxids verwendet, das sich auf der frei liegenden Oberfläche gebildet hat.
    • 4. In Bezug auf das in der Abbildung aus 7A dargestellte Ausführungsbeispiel wird eine Zinkschicht durch Bedampfung oder Sputtern auf die obere Oberfläche der Metallschicht 73 und der Passivierungsschicht 74 abgeschieden. Die Zinkschicht ist vorzugsweise mehrere Monoschichten dick, und darauf folgt die Abscheidung einer dünnen Nickelschicht durch Bedampfung oder Besputtern. Die Zink- und Nickelschichten werden danach maskiert und geätzt, zum Beispiel unter Verwendung von reaktivem Ionenätzen (RIE), so dass die Teilschichten 76A und 76B gebildet werden. Wie dies in der Abbildung aus 7A dargestellt ist, erstrecken sich die Teilschichten 76A und 76B über die Kanten der Passivierungsschicht 74 (vorzugsweise um etwa 5 μm). Diese Überlappung wird empfohlen, um sicherzustellen, dass die dünne Metallschicht 73 während dem Ätzen der Zink- und Nickelschichten oder während folgenden Ätzvorgängen oder die Nasschemikalien nicht beschädigt wird.
    • 5. Danach wird die dicke Nickel-Teilschicht 76C chemisch bzw. autokatalytisch auf die obere Oberfläche der dünnen Nickelschicht 76B plattiert. In einem bevorzugten Ausführungsbeispiel ist die Nickel-Teilschicht 76C vorzugsweise 10 bis 30 μm dick, wobei aber auch andere Dicken möglich sind. Während dem chemischen Plattierungsvorgang haftet Nickel nicht an der oberen Oberfläche der Passivierungsschicht 74. In dem veranschaulichten Ausführungsbeispiel aus 8 wird eine Zinkatlösung verwendet, um eine dünne Zinkschicht chemisch zu plattieren, und die Oberfläche der Zinkschicht wird mit Schwefelsäure geätzt, vorzugsweise mehrfach, so dass eine glatte, einheitliche Zinkschicht gebildet wird. Das Ergebnis ist eine Zink-Teilschicht 80A, die vorzugsweise eine Monoschicht darstellt. Dies macht das Maskieren und das Ätzen der Adhäsionsschicht überflüssig. Danach wird die dicke Nickel-Teilschicht 80B chemisch auf die obere Oberfläche der Zink-Teilschicht 80A plattiert.
    • 6. Die dicke Nickel-Teilschicht (Teilschicht 76C aus 7A, Teilschicht 80B aus 8) wird chemisch plattiert unter Verwendung einer Hypophosphat-Nickellösung bis auf eine Zieldicke (z.B. 12 bis 25 μm).
    • 7. Die frei liegende Oberfläche der Nickel-Teilschicht wird mit Wasser gespült.
    • 8. Der Wafer wird in eine Goldlösung getaucht, so dass eine dünne Goldschicht mit einer Dicke von 0,1 bis 0,3 μm auf die Nickel-Teilschicht plattiert wird.
    • 9. Die Goldschicht wird mit Chlorwasserstoffsäure gereinigt.
    • 10. Gold wird chemisch auf die dünne Goldschicht plattiert, und zwar unter Verwendung einer autokatalytischen Cyanid-/Goldlösung. Das Ergebnis ist eine Goldschicht 76D aus 7A bzw. 80C aus 8.
    • 11. Es wird ein abschließender Wasserspülvorgang ausgeführt. Nach der Anbringung der Halbleiterscheibe werden die Drähte mit dem frei liegenden Gold verbunden, vorzugsweise nahe dem Rand der Halbleiterscheibe. Es können Gold- oder Aluminiumdrähte verwendet werden.
    • 12. Die Oberseite des Wafers wird danach mit Plastikfolie geschützt, und der Wafer wird mechanisch dünner gestaltet. Danach wird das Band entfernt. Darauf folgt das elektrische Prüfen der Halbleiterscheiben, woraufhin diese sortiert und auf herkömmliche Art und Weise geritzt werden. Die Halbleiterscheiben, die die Tests erfolgreich bestanden haben, werden ausgewählt und mit Epoxidharz an der Einheit angebracht, und die Stifte für die Source- und Gate-Anschlüsse werden mittels Draht mit der Source (Schichten 76 und 80) und dem Gate (nicht abgebildet) des MOSFET verbunden. Die Einheit wird danach mit Kunststoffformstoff gefüllt oder versiegelt, und es wird der Leadframe bzw. das Stanzgitter gebildet. Alternativ kann der Chip auch ohne Einheit vorgesehen werden, wobei er zum Beispiel in einer hybriden integrierten Schaltung verwendet werden kann. Ferner können die Verbindungen zu dem Chip auf herkömmliche Art und Weise durch automatisches Filmbonden (TAB als englische Abkürzung von Tape Automated Bonding) hergestellt werden.
  • Weitere Informationen zu diesem Verfahren finden sich in Engineering Handbook von Lawrence Durani, 4. Ausgabe, Seite 438.
  • Die Abbildungen der 9A und 9B zeigen entsprechend eine Querschnittsansicht und eine Draufsicht eines Halbleiterchips 90, der eine dicke Metallschicht 91 zur Verbindung mit den aktiven Zellen und eine zweite dicke Metallschicht 92 zur Verbindung mit der Gate-Anschlussfläche aufweist. Die Abbildung aus 9A ist im Aufriss 9A-9A aus 9B dargestellt. Ferner abgebildet sind die Drähte 92 und 93, die mit der dicken Metallschicht 91 verbunden sind, und ein Draht 94, der mit der dicken Metallschicht 92 verbunden ist.
  • Die vorstehend beschriebenen Ausführungsbeispiele weisen zwar Leistungs-MOSFETs auf, die ein Gate mit Graben aufweisen, wobei die Grundsätze der vorliegenden Erfindung im weiteren Sinne auch auf jede Art von vertikalem Leistungstransistor anwendbar sind, der eine Anordnung von Zellen aufweist, die mit einem einzelnen Anschluss verbunden werden sollen. Zum Beispiel können die Zellen jeweils einen planaren vertikalen DMOS-Feldeffekttransistor (10A), einen vertikalen bipolaren Leistungstransistor (10B) oder einen vertikalen isolierten bipolaren Gate-Transistor (IGBT als englische Abkürzung von Insulated Gate Bipolar Transistor) (10C) aufweisen. Die einzelnen Zellen können in einem vierseitigen, hexagonalen oder jedem andersartigen Muster angeordnet sein. In Bezug auf die Abbildung aus 10B wird hiermit festgestellt, dass die dicke Metallschicht 76 „Finger" aufweist, die sich über die Emitter der Transistorzellen erstrecken, wodurch Platz für Metallkontakte mit dem Basisbereich in jeder Zelle ermöglicht wird.
  • Die vorstehende Beschreibung dient Veranschaulichungszwecken und schränkt die Erfindung nicht ein. Die Grundsätze der vorliegenden Erfindung im weiteren Sinne sind ausschließlich in den folgenden Ansprüchen definiert.

Claims (29)

  1. Vertikaler Leistungstransistor, der folgendes umfasst: einen Chip, der ein Halbleitermaterial umfasst; eine Mehrzahl von Transistorzellen (70), die an dem genannten Chip angeordnet sind, wobei jede der genannten Zellen einen Source-Bereich (N+) aufweist, der sich in der Nähe einer Oberfläche des genannten Chips und mit einem Steuerelement, und mit einer Anordnung, die einen Stromfluss zwischen dem Source-Bereich (N+) und einem Drain-Bereich (72) ermöglicht, der an einer von der genannten Oberfläche getrennten Position angeordnet ist, wobei die Höhe des genannten Stroms durch ein elektrisches Signal geregelt wird, das dem genannten Steuerelement zugeführt wird; eine dünne Metallschicht (73), die sich in elektrischem Kontakt mit dem genannten Source-Bereich (N+) jeder der genannten Zellen befindet; eine dicke Metallschicht (76, 80), die auf der genannten dünnen Metallschicht (73) abgeschieden ist, so dass ein niederohmiger Pfad zwischen den Source-Bereichen (N+) jeder der genannten Zellen gebildet wird; und eine Passivierungsschicht (74) über einem Abschnitt einer oberen Oberfläche des genannten Chips, wobei die genannte Passivierungsschicht eine obere Oberfläche der genannten dicken Metallschicht (76, 80) nicht überlappt, wobei mindestens ein Abschnitt der genannten Passivierungsschicht unbedeckt bleibt, dadurch gekennzeichnet, dass die genannte Passivierungsschicht an eine laterale Kante der genannten dicken Metallschicht anstößt.
  2. Leistungstransistor nach Anspruch 1, wobei die genannte Passivierungsschicht (74) Siliziumnitrid umfasst.
  3. Leistungstransistor nach Anspruch 1 oder 2, wobei die genannte dicke Metallschicht (76, 80) eine Adhäsions-Teilschicht (76A, 80A) aufweist, die sich in Kontakt mit der genannten dünnen Metallschicht befindet.
  4. Leistungstransistor nach Anspruch 3, wobei die genannte dicke Metallschicht (76, 80) eine dicke Metall-Teilschicht (76C, 80B) aufweist, die sich in Kontakt mit der genannten Adhäsionsschicht befindet.
  5. Leistungstransistor nach Anspruch 4, wobei die genannte dicke Metallschicht (76, 80) eine Oberflächen-Teilschicht (76D, 80C) aufweist, die sich in Kontakt mit der genannten dicken Metall-Teilschicht (76C, 80B) befindet.
  6. Leistungstransistor nach Anspruch 5, wobei die genannte Oberflächen-Teilschicht (76D, 80C) Gold umfasst.
  7. Leistungstransistor nach einem der Ansprüche 3 bis 6, wobei die genannte Adhäsions-Teilschicht (76A, 80A) Zink umfasst.
  8. Leistungstransistor nach einem der Ansprüche 1 bis 7, wobei der genannte Leistungstransistor einen MOSFET umfasst, und wobei das Steuerelement ein in einem Graben des genannten Chips ausgebildetes Gate umfasst.
  9. Leistungstransistor nach Anspruch 8, wobei dieser ferner einen Gate-Anschlusspfad umfasst.
  10. Leistungstransistor nach Anspruch 9, wobei der genannte Gate-Anschlusspfad aus dem gleichen Material wie die genannte dicke Metallschicht gebildet wird.
  11. Leistungstransistor nach einem der Ansprüche 1 bis 10, wobei der genannte Leistungstransistor einen planaren, vertikalen DMOS-Feldeffekttransistor umfasst.
  12. Leistungstransistor nach einem der Ansprüche 1 bis 11, wobei der genannte Leistungstransistor einen vertikalen, bipolaren Transistor umfasst.
  13. Leistungstransistor nach einem der Ansprüche 1 bis 10, wobei der genannte Leistungstransistor einen vertikalen, isolierten Gate-Bipolartransistor umfasst.
  14. Vertikaler Leistungstransistor nach Anspruch 1, wobei dieser ferner einen Anschlussdraht umfasst, der mit der genannten dicken Metallschicht (76, 80) verbunden ist.
  15. Vertikaler Leistungstransistor nach einem der Ansprüche 1 bis 14, wobei die genannte dicke Metallschicht (76, 80) eine Kante der genannten Passivierungsschicht (74) überlappt.
  16. Vertikaler Leistungstransistor nach einem der Ansprüche 1 bis 14, wobei die Passivierungsschicht (74) eine Kante der genannten dünnen Metallschicht (16, 73) überlappt.
  17. Leistungstransistor nach Anspruch 1, wobei die genannte dicke Metallschicht (76, 80) eine Sandwich-Konstruktion aus Nickel-, Zink- und Gold-Teilschichten umfasst.
  18. Leistungstransistor nach Anspruch 14, wobei der genannte Anschlussdraht Aluminium umfasst.
  19. Leistungstransistor nach Anspruch 14, wobei der genannte Anschlussdraht Gold umfasst.
  20. Verfahren zur Fertigung eines vertikalen Stromflussbausteins in einem Halbleiterchip, wobei das genannte Verfahren die folgenden Schritte umfasst: das Bilden einer Anordnung von Bausteinzellen (70) in dem genannten Chip, wobei jede der genannten Zellen durch ein Steuerelement begrenzt ist und einen Halbleiterbereich mit einer ausgesuchten Leitfähigkeit angrenzend an eine obere Oberfläche des genannten Chips aufweist; das Abscheiden einer verhältnismäßig dünnen Metallschicht (73) über dem genannten Chip, wobei sich die genannte verhältnismäßig dünne Metallschicht in elektrischem Kontakt mit den genannten Halbleiterbereichen befindet; das Abscheiden einer Passivierungsschicht (74) über der genannten dünnen Metallschicht; das Ätzen einer Öffnung in die genannte Passivierungsschicht (74), so dass ein frei liegender Bereich der genannten verhältnismäßig dünnen Metallschicht über den genannten Bausteinzellen erzeugt wird; wobei der genannte Schritt des Ätzens einer Öffnung einen Abschnitt der genannten ersten Metallschicht entlang eines Perimeters des genannten frei liegenden Bereichs hinterlässt, der durch die genannte Passivierungsschicht abgedeckt wird; das Abscheiden einer Zinkschicht (76A) auf den genannten frei liegenden Bereich und auf mindestens einen Abschnitt der genannten Passivierungsschicht; das Abscheiden einer Nickelschicht (76B) auf die genannte Zinkschicht; das Bilden einer verhältnismäßig dicken Metallschicht (76C), so dass sich die genannte dicke Metallschicht in elektrischem Kontakt mit dem genannten frei liegenden Bereich der genannten verhältnismäßig dünnen Metallschicht befindet und so dass die genannte Passivierungsschicht an eine laterale Kante der genannten Zinkschicht anstößt, wobei die genannte verhältnismäßig dicke Metallschicht zumindest teilweise durch Plattieren gebildet wird; und das Bilden einer Goldschicht (76D) auf der genannten dicken Metallschicht bis auf eine Dicke zwischen 0,1 bis 0,3 Mikron.
  21. Verfahren nach Anspruch 20, wobei die Fläche der genannten verhältnismäßig dicken Metallschicht größer ist als die genannte Öffnung, so dass ein Abschnitt der genannten dicken Metallschicht die genannte Passivierungsschicht überlappt.
  22. Verfahren nach Anspruch 20, wobei die genannte verhältnismäßig dicke Metallschicht stromlos plattiert wird.
  23. Leistungstransistor nach einem der Ansprüche 1 bis 19 oder Verfahren nach einem der Ansprüche 21 oder 22, wobei die genannte verhältnismäßig dicke Metallschicht primär Nickel umfasst.
  24. Verfahren nach Anspruch 20, wobei der Schritt des Ätzens das Ätzen einer Öffnung in die genannte Passivierungsschicht für einen Gate-Anschlusspfad aufweist.
  25. Verfahren nach Anspruch 20, wobei der genannte Schritt des Bildens der genannten verhältnismäßig dicken Metallschicht das Abscheiden einer Metall-Adhäsions-Teilschicht auf die genannte verhältnismäßig dicke Metallschicht aufweist.
  26. Verfahren nach Anspruch 20, wobei der genannte Schritt des Bildens der genannten verhältnismäßig dicken Metallschicht das Abscheiden einer Oberflächen-Teilschicht über eine plattierte Schicht aufweist.
  27. Leistungstransistor nach Anspruch 8, wobei das genannte Substrat eine Epitaxialschicht umfasst, wobei sich die genannten Gräben in die genannte Epitaxialschicht erstrecken.
  28. Leistungstransistor nach Anspruch 8, wobei eine Dicke der genannten dünnen Metallschicht im Bereich von 0,8 bis 2,8 μm liegt.
  29. Leistungstransistor nach Anspruch 8, wobei eine Dicke der genannten dicken Metallschicht im Bereich von 10 bis 30 μm liegt.
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