DE69530509T2

DE69530509T2 - Herstellung eines prüfkopfs auf siliziumbasis zum prüfen nackter halbleiterchips

Info

Publication number: DE69530509T2
Application number: DE69530509T
Authority: DE
Inventors: Salman Akram; M. Warren FARNWORTH; G. Alan WOOD
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1994-11-07
Filing date: 1995-11-06
Publication date: 2004-03-04
Anticipated expiration: 2015-11-07
Also published as: DE69530509D1; KR970707578A; US5483741A; EP0792518B1; JP3195359B2; JPH10506196A; EP0792518A1; AU4232396A; WO1996014660A1; KR100285224B1; ATE238606T1

Description

Die vorliegende Erfindung bezieht sich im Allgemeinen auf die Halbleiter-Herstellung, und im Besonderen auf Verfahren zur Herstellung einer Verbindung bzw. einer Verdrahtung zum Testen der Funktionsfähigkeit einer integrierten Schaltung auf einem nackten, diskreten Halbleiter-Chip.
Eines der am schnellsten wachsenden Segmente der Halbleiter-Industrie ist die Herstellung von Multichip-Modulen (MCM). Multichip-Module werden immer häufiger in Computern, um PC-Chip-Sätze herzustellen, und in Telekommunikationsvorrichtungen wie Modems und Mobiltelefonen verwendet. Darüber hinaus umfassen auch Konsumelektronikprodukte wie Uhren und Taschenrechner typischerweise Multichip-Module.
Mit Hilfe eines Multichip-Moduls werden nicht eingekapselte Substrate (d. h. Chips) mittels eines Klebers auf einem Substrat befestigt. Auf jedem Chip werden dann direkt mit den Kontaktflächen sowie mit den elektrischen Anschlüssen auf dem Substrat elektrische Verbindungen erstellt. Multichip-Module werden bevorzugt, da sie gegenüber gekapselten Chips deutliche Kosten- und Leistungsverbesserungen aufweisen. Schätzungen zufolge werden bis zum Jahr 2000 25% aller Chips in ihrer nackten oder ungekapselten Form verwendet.
Hinsichtlich des Trends in Richtung Multichip-Module müssen Halbleiter-Hersteller nicht eingekapselte Chips produzieren, die getestet und als „known good die" (KGD) zertifiziert worden sind. Dies hat dazu geführt, dass Testvorrichtungen entwickelt worden sind, die sich zum Testen einzelner oder diskreter Halbleiter-Chips eignen. Ein Beispiel dafür sind die in der US-A-4.899.107 (Corbett et al.) und in der US-A-5.302.891 (Wood et al.), die an von Micron Technology Inc. übertragen worden ist, offenbarten Testvorrichtungen zum Durchführen von Burn-In-Tests für diskrete Chips. Weitere Testvorrichtungen für diskrete Chips sind in der US-A-5.123.850 an Elder et al. und in der US-A-5.073.117 (Malhi et al.), die an Texas Instruments übertragen worden ist, offenbart.
Bei dieser Art von Testvorrichtungen muss eine nicht-permanente elektrische Verbindung zwischen den Kontaktflächen oder anderen Kontaktstellen auf einem nackten, diskreten Chip und der externen Test-Schaltungsanordnung der Testvorrichtung hergestellt werden. Die Kontaktflächen stellen eine Anschlussstelle für das Testen der integrierten Schaltungsanordnung des Chips bereit. Kontaktflächen auf Halbleiter-Chips sind typischerweise entweder aus Aluminium, Gold oder Lot, wobei unterschiedliche Flächen-Metallurgien verwendet werden. Darüber hinaus kann eine Kontaktfläche flach und planar oder als erhabener Vorsprung ausgebildet sein.
In den Testvorrichtungen für diskrete Chips werden unterschiedliche Verfahren zum Herstellen einer nicht-permanenten Verbindung zu den Bond-Kontaktflächen des Chips herangezogen. In der oben erwähnten Vorrichtung von Wood et al. wird z. B. ein Chip-Kontaktelement verwendet, das auf nicht-gebondeter TAB-Technologie (tape automated bonding, Filmbonden) beruht. In der Vorrichtung von Elder et al. wird ein flexibles Zwischenverbindungselement eingesetzt, das eine Anordnung von Test-Kontakthöckern oder -Elementen aufweist, um die Kontaktflächen zu kontaktieren. Die Vorrichtung von Malhi et al. verfügt über eine Anordnung von freitragenden Tastspitzen, die die Band-Kontaktflächen kontaktieren.
Als Alternative dazu kann nicht-permanentes Drahtbonden eingesetzt werden, um die elektrische Verbindung zu bewirken. Die US-A-5.173.451 (Kinsman), die an Micron Technology Inc. übertragen worden ist, offenbart ein Verfahren, bei dem jeder Chip in einem Träger befestigt ist, und die Kontaktdrähte mittels Ultraschall-Keilbondierung nicht-dauerhaft mit den Kontaktflächen verbunden sind. Die Träger mit den Chips werden in der Testvorrichtung angeordnet und die Kontaktdrähte mit der externen Test-Schaltungsanordnung verbunden, um die integrierten Schaltungen auf den Chips zu testen. Nach erfolgtem Testverfahren werden die vorübergehend angebrachten Kontaktdrähte von den Kontaktflächen getrennt und der Chip aus dem Träger entfernt.
Neben Drahtbondierung, TAB-Verbindungen und Tastspitzen sind auch andere Verbindungsstrukturen verwendet worden, um die Kontaktflächen auf einem Chip mit der Schaltungsanordnung einer Testvorrichtung zu verbinden. Die US-A-5.177.439 (Liu et al.) beschreibt z. B. eine Testvorrichtung, die eine Tastkarte umfasst, um einen elektrischen Kontakt mit den Kontaktflächen eines Chips herzustellen. Die Tastkarte ist eine Verbindungsstruktur, die aus einem Halbleiter-Material wie Silizium ausgebildet ist. Die Tastkarte von Liu schließt spitze Siliziumvorsprünge ein, die mit einer leitenden Schicht zum Kontaktieren der Kontaktflächen überzogen sind. In der US-A-5.207.585 (Byrnes et al.) wird eine Verbindungsstruktur offenbart, die als eine flexible Membran ausgebildet ist, die Elektroden zum Herstellen einer vorübergehenden Verbindung mit den Kontaktflächen, die als ebene Fläche oder leitender Höcker gestaltet sind, aufweist.
Unabhängig davon, welche Kontaktflächen-Verbindungstechnik angewendet wird, ist es wünschenswert, eine Verbindung zu bewirken, die die Kontaktfläche so wenig wie möglich beschädigt. Wenn die vorübergehende Verbindung zu einer Kontaktfläche diese beschädigt, dann ist der gesamte Chip fehlerhaft. Da die Verbindung auch einen geringen Widerstand oder ohmschen Kontakt zur Kontaktfläche aufweisen muss, ist dies nur schwer zu erreichen. Eine Kontaktfläche schließt typischerweise eine Metalloxid-Schicht ein, die durchdrungen werden muss, um einen ohmschen Kontakt herzustellen. Einige Verbindungsstrukturen nach dem Stand der Technik, wie z. B. Tastkarten, rauhen die Kontaktflächen auf, wodurch die Oxidschicht entfernt wird und die Kontaktflächen schwer beschädigt werden. Tastspitzen können sowohl die Oxidschicht als auch die Metall-Kontaktfläche durchdringen und hinterlassen somit eine tiefe Rille. Mit anderen Verbindungsstrukturen, wie z. B. Tastvorsprüngen, kann nicht einmal die Oxidschicht durchdrungen werden, und somit auch kein ohmscher Kontakt erzeugt werden.
Eine weitere wichtige Überlegung, die bei KGD-Testverfahren zu berücksichtigen ist, ist die Auswirkung der Wärmeexpansion während des Testverfahrens. Beim Burn-In-Testverfahren wird ein Chip auf eine erhöhte Temperatur erhitzt. Dies führt zu einer Wärmeexpansion des Chips sowie der Test-Fixiervorrichtung. Wenn sich die Kontaktflächen und die Verbindungsstruktur in einem unterschiedlichen Ausmaß ausdehnen, kann es zwischen diesen Komponenten zu Spannungen kommen, wodurch die elektrische Verbindung zwischen diesen nachteilig beeinträchtigt wird. Des Weiteren kann dadurch auch schwerer Schaden an den Bond-Kontaktflächen entstehen.
Im Allgemeinen stellen derzeitig verfügbare physikalische Testvorrichtungen zum Testen diskreter Halbleiter-Chips ein Hindernis für das Bereitstellen von KGD mit optimalen Resultaten dar. Es ist offensichtlich, dass verbesserte Testverfahren sowie -strukturen für diskrete Chips auf diesem Gebiet benötigt werden, die wirtschaftlich sind und in vorhandene industrielle Halbleiter-Herstellungstechnologie eingegliedert werden können.
Die US-A-5.326.428 offenbart ein Verfahren zum in Eingriff bringen von elektrisch leitenden Testflächen auf einem Halbleiter-Substrat, das eine integrierte Schaltungsanordnung zum Testen der Funktionsfähigkeit desselben aufweist, das Folgendes umfasst:

a) Bereitstellen einer Eingriffssonde mit einer Außenfläche, die eine Anordnung einer Vielzahl von elektrisch leitenden, vorragenden Spitzen aufweist, die nahe beieinander liegen, um mit einer Einzel-Testfläche auf einem Halbleiter-Substrat in Eingriff gebracht zu werden;
b) In Eingriff bringen der Anordnung von Spitzen mit der Einzel-Testfläche auf dem Halbleiter-Substrat;
c) Senden eines elektrischen Signals zwischen der Anordnung von Spitzen und der Testfläche, um die Funktionsfähigkeit der integrierten Schaltungsanordnung auf dem Halbleiter-Substrat zu überprüfen.

Darüber hinaus ist ein Verfahren zum Herstellen der Eingriffssonde offenbart, worin erhabene Kontaktelemente, die vorragende Spitzen aufweisen, auf einem Substrat ausgebildet und durch Elektroplattierung oder stromloses Plattieren mit einem Metall überzogen werden.
Dementsprechend ist es ein Ziel der vorliegenden Erfindung ein verbessertes Verfahren zur Herstellung vorübergehender Verbindungen zum Testen diskreter Halbleiter-Chips bereitzustellen. Ein weiteres Ziel der vorliegenden Erfindung besteht darin, ein verbessertes Verfahren zur Herstellung vorübergehender Verbindungen vorzusehen, das mit industriellen Halbleiter-Herstellungsverfahren kompatibel ist und eine verbesserte Verbindungsstruktur bereitstellt. Darüber hinaus hat sich die vorliegende Erfindung zum Ziel gesetzt, ein verbessertes Verfahren zu Herstellung vorübergehender Verbindungen bereitzustellen, dadurch gekennzeichnet, dass Kontaktelemente eine leitende Spitze und einen Leiterzug mit geringem Widerstand für die Verbindung zur externen Test-Schaltungsanordnung aufweisen.
Gemäß der vorliegenden Erfindung wird nach Anspruch 1 ein Verfahren zur Herstellung einer Verbindung bereitgestellt, die für die Verwendung beim Testen nackter, diskreter Halbleiter-Chips geeignet ist. Die Verbindung beinhaltet ein Substrat, das vorragende Kontaktelemente besitzt, die angepasst sind, um Kontaktflächen oder andere Kontaktstellen auf einem Chip zu kontaktieren. Die Kontaktelemente sind auf dem Substrat so angeordnet, dass sie in Größe und Abstand mit den Kontaktflächen auf dem Chip übereinstimmen. Die Spitze jedes Kontaktelements ist mit einer leitenden Schicht überzogen. Die leitende Schicht ist ein Silicid. Leiterzüge oder -kanäle sind in elektrischem Kontakt mit der leitenden Schicht ausgebildet. Kontaktdrähte können an den Leiterzügen befestigt sein, um einen Leiterpfad zur externen Test-Schaltungsanordnung bereitzustellen. Zusätzlich dazu beinhaltet die Spitze jedes Kontaktelements einen oder mehrere erhabene Vorsprünge, die mit der leitenden Schicht überzogen und dazu ausgebildet sind, dass sie die Kontaktflächen des Chips durchdringen, um einen ohmschen Kontakt herzustellen. In einer illustrativen Ausführungsform sind die erhabenen Vorsprünge als gespitzte Messerblätter oder Schneidklingen ausgebildet. Wie tief die erhabenen Vorsprünge die Kontaktfläche durchdringen, ist durch die Dimensionen und die Struktur der Kontaktelemente und der erhabenen Vorsprünge vorgegeben. Im Konkreten dient eine Deckfläche der Kontaktelemente als Eindringanschlagebene für die erhabenen Vorsprünge.
Das Verfahren der Endung umfasst allgemein formuliert ein Verfahren zum Ausbilden der Kontaktelemente, der leitenden Schicht auf den Spitzen der Kontaktelemente und der Leiterzüge zur leitenden Schicht. Zum Ausbilden der leitenden Silicidschicht werden eine siliziumhältige Schicht (z. B. Polysilizium, amorphes Silizium) und eine Metallschicht (z. B. Platin, Titan) auf dem Kontaktelement abgelagert und umgesetzt, um ein Silicid (z. B. PtSi2, TiSi2) zu erzeugen. Die siliziumhältige Schicht und die Metallschicht werden dann durch Ätzen selektive bezüglich der Silicidschicht entfernt. In einer bevorzugten Ausführungsform folgt auf die Ausbildung der Silcidschicht die Ablagerung einer leitenden Schicht (z.B. Aluminium) (zur Herstellung des Kontakts zur Silicidschicht), die so gestaltet ist, dass sie die Leiterzüge ausbildet.
Vorzugsweise wird auf einem Einzelsubstrat oder einem Wafer eine Vielzahl an Verbindungen ausgebildet. Dieses Substrat kann anschließend in Chips zerschnitten werden (d. h. mit der Säge geschnitten), um die Verbindungen zu vereinzeln.
Das Verfahren der Erfindung umfasst im Detail folgende Schritte: das Ausbilden einer Anordnung erhabener Kontaktelemente auf einem Substrat, wobei jedes Kontaktelement eine vorragende Spitze (z. B. Schneidklinge, spitzer Vorsprung) aufweist, um eine Kontaktfläche auf dem Chip zu durchdringen; das Ausbilden einer siliziumhältigen Schicht auf dem Substrat; das Ausbilden einer Isolierungsschicht auf der siliziumhältigen Schicht; das Entfernen der zweiten Isolierungsschicht auf dem Kontaktelement, um die darunterliegende siliziumhältige Schicht freizulegen; das Ablagern einer Metallschicht auf den Kontaktelementen und dem Substrat; das Reagieren lassen der Metallschicht mit der siliziumhältigen Schicht, um eine Silicidschicht auszubilden; das Ätzen der Metallschicht selektiv bezüglich der Silicidschicht, um einen Silicidschicht-Überzug auf dem Kontaktelement beizubehalten; das Entfernen der Isolierungsschicht und das Ätzen der siliziumhältigen Schicht selektiv bezüglich der Silicidschicht; und das Ausbilden von Leiterzügen in Kontakt mit der Silicidschicht.
Ein weiterer Vorteil des Verfahrens liegt darin, dass es ein einfaches Ausbilden der Kontaktelemente mit einer selbstausrichtenden Silicidschicht mit geringem spezifischen Widerstand zulässt. Außerdem verwendet dieses Verfahren Standard-Photoresist-Musterverfahren, die einfach und kostenverringernd durchgeführt werden können. Die Leiterzüge zur Silicidschicht besitzen zudem einen geringen spezifischen Widerstand. Weitere Ziele, Vorzüge und Eigenschaften der vorliegenden Endung werden im Zuge der fortschreitenden Beschreibung offensichtlicher werden.
1 zeigt eine schematische Querschnittsansicht eines Abschnittes eines Halbleiter-Substrats, das einen ersten Verfahrensschritt zum Ausbilden einer Verbindung gemäß einer Ausführungsform der Erfindung veranschaulicht;
2 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in einer Ausführungsform des Verfahrens der Erfindung zeigt;
3 zeigt eine Ansicht von 2 von oben;
4 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in einer Ausführungsform des Verfahrens der Erfindung zeigt;
5 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in einer Ausführungsform des Verfahrens der Erfindung zeigt;
6 zeigt eine Ansicht von 5 von oben;
7 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in einer Ausführungsform des Verfahrens der Erfindung zeigt;
8 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in einer Ausführungsform des Verfahrens der Erfindung zeigt;
9 zeigt eine schematische Perspektive, die einen weiteren Schritt in einer Ausführungsform der Erfindung zeigt, wobei teilweise fertiggestellte Kontaktelemente veranschaulicht werden;
10 ist eine schematische Querschnittsansicht, die einen weiteren Schritt in einer Ausführungsform des Verfahrens der Erfindung zeigt, wobei eine leitende Silicidschicht auf der Spitze des Kontaktelements ausgebildet wird;
11 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in der Ausbildung der Silicidschicht zeigt;
12 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in der Ausbildung der leitenden Silicidschicht zeigt;
13 ist eine schematische Querschnittsansicht des Substrats, die einen weiteren Schritt in der Ausbildung der Silicidschicht zeigt;
14 ist eine schematische Querschnittsansicht des Substrats, die die fertiggestellten Kontaktelemente und Leiterzüge zeigt;
15 ist eine schematische Querschnittsansicht, die eine Verbindung, die mittels eines Verfahrens gemäß einer Ausführungsform der Erfindung hergestellt worden ist, in elektrischem Kontakt mit den Kontaktflächen eines Halbleiter-Chips während dem Testen des Chips zeigt;
16 ist eine schematische Querschnittsansicht, die eine alternative Ausführungsform des fertigen Kontaktelements und der Leiterzüge zeigt; und
17 ist eine Draufsicht auf die fertige Verbindung, wobei ein Chip darauf angeordnet ist.
Mit Verweis auf 1 ist eine detaillierte Ausführungsform des Verfahrens zum Ausbilden einer Verbindung 10 zum Testen diskreter Halbleiter-Chips dargestellt. Die Verbindung 10 beinhaltet ein Substrat 12, das auf einem Halbleiter-Material wie monokristallines Silizium ausgebildet ist. Das Substrat 12 umfasst eine planare Außenfläche 14, auf der eine Maskenschicht 16 aus einem Material wie Siliziumnitrid (Si₃N₄) angeordnet ist. Die typische Dicke der Maskenschicht 16 liegt bei etwa 500 Å bis 3000 Å (10 Å = 1 nm). Die Maskenschicht 16 kann mittels eines geeigneten Bedampfungsverfahrens wie CVD (chemical vapour desposition, chemisches Aufdampfen) erzeugt werden.
Als nächstes wird die Maskenschicht 16, wie in 2 veranschaulicht wird, mit einem Muster versehen und selektiv bezüglich des Substrats 12 geätzt, um eine harte Maske auszubilden, die Maskierungselemente 18, 20, 24 und 26 einschließt. Je nach den für die Maskenschicht 16 verwendeten Materialien kann der Ätzschritt durch Nass- oder Trocken-Ätzen vorgenommen werden. Beispielsweise kann eine Schicht aus Siliziumnitrid mittels heißer Phosphorsäure (z. B. 180°C) geätzt werden.
Wie in der Ansicht von 3 ersichtlich wird, sind die Maskierungselemente 18, 20 24 und 26 parallel beabstandet angeordnet und weisen eine solche Größe und einen solchen Abstand auf, dass sie in den Umfang einer im Allgemeinen rechteckig oder quadratisch ausgebildeten Kontaktfläche eines Halbleiter-Chips (z. B. 100 μm × 100 μm) passen. Es ist offensichtlich, dass eine derartige parallel beabstandete Anordnung rein beispielhaft ist und auch andere Konfigurationen möglich sind. Weitere geeignete Anordnungsmöglichkeiten für die Maskierungselemente schließen geschlossene Rechtecke, Quadrate, Dreiecke, T-Formen oder X-Formen ein.
Nun werden, wie in 4 gezeigt ist, durch ein isotropes oder anisotropes Nass- oder Trocken-Ätzverfahren vorragende Spitzen 40, 42, 44 und 46 auf dem Substrat ausgebildet. Für anisotropes Ätzen, bei dem die Ätzgeschwindigkeit je nach Richtung unterschiedlich ist, kann eine Ätzlösung aus einem Gemisch von KOH und H₂O verwendet werden. Derartiges Ätzen führt, wie in 5 dargestellt, zur Bildung von dreieckigen Spitzen, was ein Resultat der unterschiedlichen Ätzgeschwindigkeiten des monokristallinen Siliziums entlang der verschiedenen Kristallausrichtungen ist. Für isotropes Ätzen, bei dem die Ätzgeschwindigkeit in alle Richtungen gleich ist, kann eine Ätzlösung aus einem Gemisch von HF, HNO₃ und H₂O verwendet werden.
Alternativ dazu kann das Substrat anstatt einem isotropen oder anisotropen Ätzverfahren auch einer oxidierenden Atmosphäre ausgesetzt werden, um Teile des Substrats 12, die nicht von den Maskierungselementen 18, 20, 24 und 26 der Maskenschicht 16 bedeckt sind, zu oxidieren. Die oxidierende Atmosphäre kann z. B. Dampf und O₂ bei einer erhöhten Temperatur (z. B. 950°C) umfassen. Die oxidierende Atmosphäre oxidiert die freiliegenden Abschnitte des Substrats 12 und bildet eine Isolierungsschicht 49 (z. B. Siliziumoxid). Gleichzeitig entstehen unter den Maskierungselementen vorragende Spitzen 40, 42, 44 und 46. Die vorragenden Spitzen 40, 42, 44 und 46 können auch durch ein Bedampfungsverfahren aus einem unterschiedlichen Material als das Substrat ausgebildet werden.
Als nächstes werden die Maskierungselemente 18, 20, 24 und 26, wie in 5 veranschaulicht, mittels eines Nass-Ätzmittels wie H₃PO₄ gestrippt, das selektiv bezüglich des Substrats 12 ist. Durch einen Oxidierungsvorgang mit einem geeigneten Nass-Ätzmittel wie HF wird die Isolierungsschicht 49 gestrippt.
Durch die Musterbildungs-, Ätz- und Stripschritte werden, wie in 6 deutlich wird, vorragende Spitzen 40, 42, 44 und 46 ausgebildet, die die Form von parallel beabstandeten Schneidklingen aufweisen. Die vorragenden Spitzen 40, 42, 44 und 46 bilden einen Spitzengruppe 43, die einen Gesamtumfang besitzt, der innerhalb der Grenzen einer im Allgemeinen rechteckigen oder quadratischen Kontaktfläche eines Halbleiter-Chips liegt. Obwohl auf jeder Kontaktfläche zahlreiche Schneidklingen ausgebildet werden, ist es zu verstehen, dass eine einzige Schneidklinge pro Kontaktfläche ebenso geeignet wäre.
Die vorragenden Spitzen 40, 42, 44 und 46 ragen von einer Oberfläche 56 des Substrats 12 vor und schließen Spitzen 58 und Grundflächen 60 ein. Die Grundflächen 60 der aneinander angrenzenden vorragenden Spitzen 40, 42, 44 und 46 sind voneinander ausreichend beabstandet, um zwischen ihnen eine Eindringanschlagebene 62 zu definieren. Der Abstand zwischen den Spitzen kann beispielsweise 10 μm betragen, während die Länge einer einzelnen Anschlagebene 62 beispielsweise von 3 bis 10 μm reichen könnte. Die Funktion der Eindringanschlagebene wird aus der nachfolgenden Erläuterung ersichtlich. Die Spitze 58 und die Grundfläche 60 jeder vorragenden Spitze 40, 42, 44 und 46 ist in einem Schutzabstand beabstandet, der vorzugsweise etwa der halben Dicke einer Kontaktfläche auf einem Halbleiter-Chip entspricht. Der Schutzabstand kann z. B. im Bereich von 0,5 bis 1 μm liegen. Nach der Ausbildung der vorragenden Spitzen 40, 42, 44 und 46 kann durch weiteres Ätzen ein zusätzliches Schärfen der Spitzen 40, 42, 44 und 46 vorgenommen werden.
Wie in 7 dargestellt ist, werden nun alle vorragenden Spitzen 40, 42, 44 und 46 der Spitzengruppe 43 mit einer Nitrid-Maskenschicht 64 überzogen und einem Photomusterverfahren unterzogen. Anschließend wird das Substrat 12, wie in 8 ersichtlich, um die Maskenschicht 64 geätzt, um erhabene Kontaktelemente 65 auszubilden. Typische Ätzverfahren umfassen anisotropes Nass-Ätzen mit einem Gemisch aus KOH : H₂O. Diese Art von Ätzverfahren ist auf dem Gebiet der Erfindung auch unter dem Begriff Mikro-Materialbearbeitung bekannt. Die Kontaktelemente 65 weisen eine solche Größe und einen solchen Abstand auf, das sie eine Kontaktfläche eines Halbleiter-Chips kontaktieren. Jedes Kontaktelement 65 weist, von oben betrachtet, einen im Allgemeinen quadratisch-rechteckigen Umfang auf und ist so dimensioniert, dass er innerhalb des Umfangs einer Kontaktfläche liegt. Die Kontaktelemente 65 können auch andere Umfangsformen aufweisen, wie z. B. Dreiecke, Polygone oder Kreise. Die Höhe jedes Kontaktelements 65 liegt normalerweise im Bereich von 50 bis 100 μm, und die Breite jeder Seite bei etwa 40 bis 80 μm. 9 veranschaulicht zwei aneinander grenzende Kontaktelemente 65a und 65b, die sich vom Substrat weg erstrecken. Die Abstände zwischen den Kontaktelementen 65a und 65b entsprechen den Abständen der aneinander angrenzenden Kontaktflächen auf dem Halbleiter-Chip (z. B. 50 bis 100 μm).
Das Verfahren der Erfindung bildet auf der Spitze jedes Kontaktelements 65 eine leitende Silicidschicht 78A aus (14). Zusätzlich dazu sind Leiterzüge 80 ( 14) ausgebildet, um einen Leiterpfad zur Silicidschicht 78A (14) bereitzustellen. Eine detaillierte Ausführungsform dieser Komponente des Verfahrens ist in den 10– 14 dargestellt.
Anfänglich, wie in 10 gezeigt ist, wird auf dem Substrat 12 und den Kontaktelementen 65 eine Isolierungsschicht 68 (z. B. SiO₂) ausgebildet. Die Isolierungsschicht 68 wird durch Oxidation auf dem Substrat 12 gebildet und kann erzeugt werden, indem das Substrat 12 für kurze Zeit einer oxidierenden Atmosphäre ausgesetzt wird. SiO₂ kann auch durch CVD aufgebracht werden. Ein weiteres häufig verwendetes Isolationsmittel, das für diesen Zweck geeignet ist, ist Si₃N₄.
Wie in 10 ebenso ersichtlich ist, ist auf der Isolierungsschicht 68 eine siliziumhältige Schicht wie die Polysiliziumschicht 70 ausgebildet. Die Polysiliziumschicht 70 muss im Zuge der nachfolgenden Bearbeitung mit einer Metallschicht 78 (13) ein Silicid bilden. Die Polysiliziumschicht 70 kann aus einem gedopten oder einem ungedopten Polysilizium bestehen. Als Alternative dazu können anstelle von Polysilizium auch andere siliziumhältige Schichten wie gedoptes oder ungedoptes amorphes Silizium verwendet werden. Für die meisten Anwendungen wird jedoch Polysilizium bevorzugt, da es einen geringeren spezifischen Widerstand sowie bessere elektrische und strukturelle Eigenschaften aufweist und sich einfacher Ätzverfahren unterziehen lässt. Die Polysiliziumschicht 70 kann auf der Isolierungsschicht 68 mittels eines geeigneten Abscheidungsverfahrens, wie z. B. CVD (chemical vapour deposition), oder eines Epitaxial-Wachstumsprozesses aufgebracht werden. Die Dicke der Polysiliziumschicht 70 würde typischerweise von 500 Å bis 3000 Å betragen.
Als nächstes wird, wie in 11 gezeigt wird, eine zweite Isolierungsschicht 72 (z. B. SiO₂) auf der Polysiliziumschicht 70 ausgebildet. Die zweite Isolierungsschicht 72 kann mittels CVD-Verfahren aufgebracht oder durch das Aussetzen der Polysiliziumschicht 70 einer oxidierenden Atmosphäre erzeugt werden. Die Dicke der zweiten Isolierungsschicht 72 würde typischerweise von 500 Å bis 3000 Å betragen.
Wie in 12 dargestellt ist, wird nun durch ein Aufschleuderverfahren oder ein anderes geeignetes Bedampfungsverfahren eine Photoresistschicht 74 auf dem Substrat 12 ausgebildet. Die Photoresistchicht 74 wird anschließend entwickelt, so dass die Kontaktelemente 65 freigelegt sind. Dies kann relativ einfach durchgeführt werden, da die Photolackschicht 74 dazu neigt, sich auf den niedrigeren Abschnitten der Struktur, wie z. B. die Oberfläche des Substrats 12, abzusetzen, wodurch die vorragenden Kontektelemente 65 freiliegen.
Nach der Entwicklung des Photoresists 74 wird die zweite Isolierungsschicht 72 (11) auf dem Kontaktelement 65 entfernt, wodurch die Polysiliziumschicht 70 auf der Spitze des Kontaktelements 65 freiliegt. Dies kann durch ein Trocken-Ätzverfahren mit einem Ätzmittel auf Chlor- oder Fluor-Basis, wie CF₄, CHF₃, C₂F₆ oder C₃F₈, erfolgen.
Nun wird, wie in 13 dargestellt, die Photolackschicht 74 entfernt und auf der freiliegenden Polysiliziumschicht 70 eine Metallschicht 78 aufgebracht. Die Metallschicht 78 bedeckt die Polysiliziumschicht 70 auf der Spitze und den Seitenflächen der Kontaktelemente 65 sowie die gesamte Spitzengruppe 43. Zusätzlich dazu bedeckt die Metallschicht 78 die zweite Isolierungsschicht 72 auf dem Substrat 12. Die Metallschicht 78 kann bis zu einer Dicke von etwa 500 Å bis 3000 Å mittels eines geeigneten Bedampfungsverfahrens wie Niederdruck-CVD (LPCVD, low pressure chemical vapour deposition) oder mittels Standard-Metall-Sputtern oder Bedampfungsverfahren aufgetragen werden.
Die Metallschicht 78 besteht aus einem Metall, das mit der Polysiliziumschicht 70 umgesetzt wird, um ein Metallsilicid auszubilden. Zu den geeigneten Metallen gehören schwerschmelzende Metalle, wie Titan (Ti), Wolfram (W), Tantal (Ta), Platin (Pt) und Molybdän (Mo). Im Allgemeinen werden Silicide dieser Metalle (WSi₂, TaSi₂, MOSi₂, PtSi₂ und TiSi₂) durch Legieren mit einer Siliziumoberfläche erzeugt. Andere geeignete Metalle beinhalten Kobalt (Co), Nickel (Ni), Molybdän (Mo), Kupfer (Cu), Gold (Au) und Iridium (Ir).
Nachdem die Metallschicht 78 aufgebracht worden ist, wird ein Sintervorgang durchgeführt, in welchem die Metallschicht 78 erhitzt und der Polysiliziumschicht 70 umgesetzt wird, um ein Silicid auszubilden. Diese Art von Sinterverfahren ist auf dem Gebiet auch unter dem Begriff Salicid-Sintern bekannt. Ein solcher Salicid-Sintervorgang kann durch Erhitzen der Polysiliziumschicht 70 und der Metallschicht 78 auf eine Temperatur von etwa 650°C bis 820°C durchgeführt werden, um eine typische Dicke in einem vierstelligen Angstrom-Bereich (z. B. 2000 Å–3000 Å) zu erzielen. Das Sinterverfahren kann in einem einzigen Schritt oder in mehreren Temperaturschritten ausgeführt werden. An der Grenzfläche zwischen der Metallschicht 78 und der Polysiliziumschicht 70 bildet sich eine Silicidschicht 78A.
Als nächstes werden, wie in 14 ersichtlich ist, die unreagierten Abschnitte der Metallschicht 78 und der Polysiliziumschicht 70 entfernt, während die Silicidschicht 78A auf der Spitze des Kontaktelements 65 bestehen bleibt. Dies kann durch Ätzen der Metallschicht 78 und der Polysiliziumschicht 70 selektiv bezüglich der Silicidschicht 78A erfolgen. Beispielsweise wird beim TiSi₂ ein Nass-Ätzmittel, wie eine Lösung aus Ammoniak und Wasserstoffperoxid oder ein Gemisch aus H₂SO₄ und N₂O₂, zum Ätzen der unreagierten Abschnitte einer Titan-Metallschicht 78 verwendet, das die Metallschicht 78 aber nicht die Silicidschicht 78A angreift. Als Alternative dazu kann ein Trocken-Ätzverfahren mit einem Ätzmittel wie Cl₂ oder BCl₃ herangezogen werden, um die Metallschicht 78 selektiv bezüglich der Silicidschicht 78A zu ätzen.
Zum Ätzen des unreagierten Abschnitts der Polysiliziumschicht 70 selektiv bezüglich der Silicidschicht 78A, kann ein Nass-Ätzmittel wie ein Säuregemisch aus HF : NNO₃: H₂O (übliches Verhältnis 1 : 10 : 10) verwendet werden, um den unreagierten Abschnitt zu entfernen. Es kann auch ein isotropes Nass-Ätzmitttel für diesen Zweck verwendet werden. Alternativ dazu kann die Polysiliziumschicht 70 selektiv bezüglich der Silicidschicht 78A mittels eines Trocken-Ätzverfahrens und eines Ätzmittels wie NF₃ bei Niederdruck (üblicherweise 30 m Torr) oder CL₂ und HBr bei 130 m Torr geätzt werden. Die restliche zweite Isolierungsschicht 72 auf dem Substrat 12 muss vor obiger Polysiliziumätzung entfernt werden. Dies kann durch Verwendung eines Trockenätz-Prozesses, wie zuvor beschrieben, erreicht werden. Wie in 14 veranschaulicht ist, beinhaltet die fertige Verbindung 10 eine Silicidschicht 78A ein, die die Spitze des Kontaktelements 65, die Spitzengruppe 43 und einen Abschnitt der Seitenflächen des Kontaktelements 65 bedeckt. Alternativ dazu kann die Silicidschicht 78A verlängert werden, so dass sie einen Teil der Grundfläche des Kontaktelements 65, wie in 16 dargestellt bedeckt.
Der spezifische Widerstand der Silicidschicht 78A kann durch ein Ausglühverfahren gesenkt werden. Dies kann durch das Erhitzen des Substrats 12 sowie der Silicidschicht 78A auf eine Temperatur zwischen etwa 780°C und 850°C für mehrere Minuten erzielt werden.
In 14 wird zudem gezeigt, dass Leiterzüge 80 auf dem Substrat 12 ausgebildet werden, um einen Leiterpfad in Kontakt mit der Silicidschicht 78A bereitzustellen. Die Leiterzüge 80 entstehen durch Abscheidung und Ätzen einer zweiten Metallschicht, die ein gut leitendes Metall wie Aluminium, Kupfer oder Legierungen dieser Metalle oder ein schwerschmelzendes Metall wie Titan, Wolfram, Tantal und Molybdän oder Legierungen dieser Metalle umfasst. Andere leitende Materialien wie Polysilizium können ebenso verwendet werden, um die Leiterzüge 80 auszubilden. Die Leiterzüge 80 können durch ein Standard-Metallisierungverfahren wie Mantel-CVD-Abscheiden oder Sputtern gefolgt durch ein Photomusterverfahren und Ätzen hergestellt werden. Ein Nass-Ätzmittel wie HP₃O₄ kann z. B. verwendet werden, um eine mit einem Muster versehene Aluminiumschicht selektiv bezüglich der gewünschten Bereiche auf dem Substrat 12 zu ätzen, um Aluminium-Leiterzüge 80 auszubilden.
17 veranschaulicht ein eine exemplarische Anordnung der Leiterzüge 80 und der Kontaktelemente 65 in der fertigen Verbindung 10. Die Anordnung ist von der Konfiguration der Kontaktflächen des zu testenden Chips abhängig. Vorzugsweise kann durch Halbleiterschaltungs-Herstellungsverfahren eine Vielzahl an Verbindungen 10 auf einem einzelnen Substrat oder einem Wafer (nicht dargestellt) ausgebildet werden. Der Wafer kann dann zersägt (d. h. in Chips zerschnitten) werden, um die Verbindungen 10 zu vereinzeln.
Unter Verweis auf 14 sind Kontaktdrähte 82 durch ein herkömmliches Drahtkontaktierungsverfahren (z. B. Lötperle) mit den Leiterzügen 80 verbunden, um einen Leiterpfad von der fertigen Verbindung 10 hin zur externen Test-Schaltungsanordnung bereitzustellen. Wie in 17 gezeigt wird, beinhaltet jeder Leiterzug eine Kontaktstelle 92 für die Drahtkontaktierung der Kontaktdrähte 82. Anstatt eines Drahtkontaktierungsverfahrens können auch andere Leiterpfade wie externe Verbindungsflächen, Gleitverbindungselemente und andere mechanische Verbindungsanordnungen verwendet werden (nicht dargestellt).
Mit Verweis auf 15 ist eine Verbindung 10 dargestellt, die in einen Halbleiter-Chip 85 als Prüfling (DUT, die under test) eingreift. Der Chip 85 beinhaltet ein Substrat 86 sowie eine Anordnung freiliegender Kontaktflächen 88. Eine Schutzschicht 90 bedeckt den Chip 85, so dass lediglich die Kontaktflächen 88 freiliegen. Die Kontaktflächen 88 weisen eine Dicke „A" auf und können, je nach der für die Kontaktflächen verwendeten Metallisierung, von einer dünnen Oxidschicht (nicht dargestellt) überzogen sein.
Bei der Verwendung der Verbindung 10 durchdringen die vorragenden Spitzen 40, 42, 44 und 46, die durch die Spitzengruppe 43 eines Kontaktelements 65 repräsentiert werden, die Kontaktfläche 88 sowie dessen Oxidbeschichtung. Das Eindringen der Spitzengruppe 43 ist durch die Anschlagebene 62 (8) begrenzt, die durch die Oberfläche des Kontaktelements 65 gebildet wird. Als Hinweis auf die Eindringtiefe kann auch die Kraft überwacht werden, die notwendig ist, um die Spitzengruppe 43 in die Kontaktfläche 88 zu drücken. Im optimalen Fall erstreckt sich die Spitzengruppe 43 durch etwa die Hälfte der Dicke der Kontaktfläche 88 (d. h. die Hälfte der Distanz A in 15). Dies führt zwischen der Silicidschicht 78A und der Kontaktfläche 88 zu einem ohmschen Kontakt mit geringem Widerstand. Gleichzeitig ist die Eindringtiefe in der Kontaktfläche 88 durch die Abmessungen der vorragenden Spitzen 40, 42, 44 und 46 sowie durch die Anschlagebene begrenzt, die durch die Deckfläche des erhabenen Kontaktelements 65 bereitgestellt wird.
Der Leiterzug 80 und der Kontaktdraht 82 stellen eine Verbindung von der Silicidschicht 78A zur Test-Schaltungsanordnung zum Testen des Chips 85 her. Das gegenüberliegende Ende des Kontaktdrahtes 82 kann z. B. mit einem vorübergehenden Halteelement für den Chip 85 verbunden sein, das dazu ausgebildet ist, zusammen mit der Verbindung 85 in einer Testvorrichtung (nicht dargestellt) angeordnet zu werden. Die Testvorrichtung kann eine Verbindung zum vorübergehenden Halteelement sowie zur Test-Schaltungsanordnung umfassen. Eine derartige Anordnung ist in der US-A-5.302.891 mit dem Titel „Discrete Die Burn-In For Non-Packaged Die" (Verfahren zum Einbrennen diskreter Chips für ungekapselte Chips) detaillierter beschrieben.
Die Endung sieht somit ein Verfahren zur Herstellung einer Verbindung vor, die bei der Erstellung einer elektrischen Verbindung zu den Kontaktflächen eines Halbleiter-Chips, um diesen zu testen, oder für andere Zwecke nützlich eingesetzt werden kann. Obwohl bevorzugte Materialien beschrieben worden sind, ist es zu verstehen, dass auch andere Materialien verwendet werden können. Zudem ist zwar das Verfahren der Erfindung mit Verweis auf gewisse bevorzugte Ausführungsformen erläutert worden, es wird aber für Fachleute auf dem Gebiet offensichtlich sein, dass bestimmte Veränderungen und Modifikationen vorgenommen werden können, ohne dass dabei vom Schutzumfang, wie er in den nachfolgenden Ansprüchen definiert ist, abgewichen wird.

Claims

Verfahren zur Herstellung einer Verdrahtung zum Testen eines Halbleiter-Chips mit einer integrierten Schaltung, umfassend: das Ausbilden einer Anordnung erhabener Kontaktelemente (65) auf einem Substrat (12), wobei die Kontaktelemente (65) eine solche Größe und einen solchen Abstand zueinander aufweisen, dass sie an elektrisch leitende Kontaktstellen auf dem Chip angreifen; worin die Kontaktelemente eine vorragende Spitze (40, 42, 44, 46) umfassen, die dazu ausgebildet ist, die Kontaktstellen auf dem Chip zu durchdringen, um einen ohmschen Kontakt herzustellen; das Ausbilden einer siliziumhältigen Schicht (70) aus Material auf den Kontaktelementen (65) und auf dem Substrat (12) in den Bereichen zwischen den Kontaktelementen; das selektive Ausbilden einer Isolierungsschicht (72) auf der siliziumhältigen Schicht (70) in den Bereichen zwischen den Kontaktelementen; das Ausbilden einer Metallschicht (78) auf den Kontaktelementen (65) und in den Bereichen zwischen den Kontaktelementen; das Reagieren lassen der siliziumhältigen Schicht (70) mit der Metallschicht (78), um auf den Kontaktelementen (65) eine Silicidschicht (78A) auszubilden; das Ätzen der verbleibenden unreagierten Abschnitte der Metallschicht (78) selektiv bezüglich der Silicidschicht (78A), gefolgt vom Entfernen der Isolierungsschicht (72) und dann dem Ätzen der (freiliegenden) unreagierten Abschnitte auf der siliziumhältigen Schicht (70) selektiv bezüglich der Silicidschicht; und das Ausbilden von Leiterzügen (80) auf dem Substrat in Kontakt mit der Silicidschicht (78A).
Verfahren nach Anspruch 1, worin die siliziumhältige Schicht (70) und die Metallschicht (78) erwärmt werden, um die Silicidschicht (78A) zu bilden.
Verfahren nach Anspruch 1, worin die siliziumhältige Schicht (70) aus der Gruppe von Materialien ausgewählt ist, die aus Polysilizium und amorphem Silizium besteht.
Verfahren nach Anspruch 1, worin die Metallschicht (78) aus der Gruppe von Materialien ausgewählt ist, die aus Titan, Platin, Wolfram, Cobalt, Tantal, Nickel, Molybdän, Kupfer, Gold und Iridium besteht.
Verfahren nach Anspruch 1, worin die vorragende Spitze (40, 42, 44, 46) als Schneidklinge ausgebildet ist, die dazu ausgebildet ist, die Kontaktflächen (88) zu durchdringen und eine Anschlagebene bereitzustellen, um das Eindringen in die Kontaktflächen (88) zu begrenzen.
Verfahren nach Anspruch 1, worin das Substrat (12) monokristallines Silizium umfasst, auf dessen Oberfläche eine Isolierungsschicht (68) ausgebildet ist.
Verfahren nach Anspruch 1, das weiters das Ausglühen der Silicidschicht (78A) umfasst, um ihren spezifischen Widerstand zu senken.
Verfahren nach Anspruch 1, das weiters das Befestigen von Kontaktdrähten (82) an den Leiterzügen (80) umfasst.
Verfahren nach Anspruch 1, das weiters das Ausbilden einer Vielzahl von Verdrahtungen (10) auf einem einzigen Substrat und anschließend das Vereinzeln der Verdrahtungen umfasst.
Verfahren nach Anspruch 1, worin die Leiterzüge (80) durch ein Metallisierungsverfahren aus einem Metall gebildet werden, das aus der aus Aluminium, Kupfer, Platin, Titan, Wolfram, Tantal, Molybdän und Legierungen dieser Metalle bestehenden Gruppe ausgewählt ist.
Verfahren nach Anspruch 1, das weiters das Anordnen der Verdrahtung (10) in einer Testvorrichtung umfasst, um eine vorübergehende elektrische Verbindung zwischen dem Chip und einer Testschaltung herzustellen.
Verfahren nach Anspruch 1, worin der Schritt des selektiven Ausbildens einer Isolierungsschicht auf der siliziumhältigen Schicht in den Bereichen zwischen dem Kontaktelement die folgenden Schritte umfasst: das Ausbilden einer Isolierungsschicht (72) auf der siliziumhältigen Schicht (70); das Ausbilden einer Maske (74) in den Bereichen zwischen den Kontaktelementen, wobei die Kontaktelemente (65) freiliegend bleiben; das Entfernen der Isolierungsschicht (72) auf den Kontaktelementen (65); und das Entfernen der Maske.