DE69432401T2

DE69432401T2 - Vorrichtung zur Integrierung von Bus-Master-Besitzrecht von Lokalbuslast

Info

Publication number: DE69432401T2
Application number: DE69432401T
Authority: DE
Inventors: Chih-Siung Saratoga Wu; Chen-Jen San Jose Kuo
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-01-21
Filing date: 1994-12-28
Publication date: 2004-03-04
Anticipated expiration: 2014-12-29
Also published as: DE69432401D1; EP0664514B1; EP0664514A1; US5682483A; JPH07262131A; TW240300B; KR950033873A; US5611053A

Description

Die Erfindung betrifft im Allgemeinen digitale Systeme, welche eine Busmasterarchitektur für den Austausch von Daten verwenden. Die Erfindung bezieht sich insbesondere auf ein Verfahren und eine Vorrichtung zum Koppeln von mehreren Kommunikationskanälen wie zum Beispiel Ethernet und SCSI an einen lokalen Bus wie zum Beispiel einen PCI-Lokalbus.
Diese Anwendung umfasst eine Auflistung eines HDL (Hardware-Beschreibungssprache) Quellcodes zur Benutzung mit einem Computerprogramm, das den Quellcode zu einer Implementierungsbeschreibung der entsprechenden Hardware kompiliert.
In dem Umfang, in dem der HDL Quellcode ein urheberrechtlich zu schützendes Computerprogramm ist, beansprucht der Anmelder derartigen urheberrechtlichen Schutz für die genannte Auflistung des HDL Quellcodes. Der Anmelder hat jedoch keine Einwände bezüglich der Reproduktion dieser Auflistung durch andere, wenn eine solche Reproduktion für den alleinigen Zweck des Studiums derselben ist, um die Erfindung zu verstehen. Der Anmelder behält sich alle anderen verfügbaren Urheberrechte an der Auflistung einschließlich des Rechts, die Auflistung als Teil eines Computerprogramms, das heißt in maschinenausführbarer Form, zu reproduzieren, vor.
Von der/den folgenden Publikationen) wird geglaubt, dass sie die vorliegende Anmeldung betrifft/betreffen und wird/werden hier zum Zweck der Bezugnahme zitiert:

(a) PCI Local Bus Specification, Revision 2.0, April 30, 1993; erhältlich bei der PCI Special Interest Group, 5200 N.E. Elam Young Parkway, Hillsboro, Oregon (USA) 97124; und
(b) Verilog-XL^TMReference Manual, Version 1.6, March 1991, erhältlich bei Cadence Design Systems Inc.

VerilogHDL ist eine Marke von Cadence Software aus San Jose, Kalifornien.
Ethernet ist eine Marke der Xerox Corporation.
MicroChannel ist eine Marke von International Business Machines (IBM), Armonk, New York.
Tristate ist eine Marke von National Semiconductor aus Sunnyvale, Kalifornien.
Busmasterarchitekturen werden immer populärer als ein Mittel für den schnellen Austausch von digitalen Daten zwischen Daten verarbeitenden und/oder empfangenden Einheiten.
Das Kleincomputer-Standard-Interface (SCSI) ist ein Beispiel für eine Industrie-Standard Datenaustauscharchitektur, bei welchem eine Form des Busmastering statt findet. So viel wie acht Geräte können gleichzeitig an einen SCSI-Bus angeschlossen sein. Eines der acht Geräte (der Busmaster) übernimmt die Kontrolle des geteilten Busses und bestimmt die Richtung und das Routing von einem Datenaustausch zwischen sich selbst und einem anderen Gerät (Zielgerät) auf dem Bus.
Obwohl sie sehr beliebt sind, leiden die SCSI-1 und SCSI-2 Datenprotokolle an dem Problem, dass nicht ausreichend Bandbreite für umfangreiche Datenaustausche mit hoher Geschwindigkeit zur Verfügung steht. Die Datendurchsatzrate eines SCSI Kommunikationskanals wird begrenzt durch die relativ große maximale Länge (etwa 10 Meter), die für SCSI kompatible Busse er laubt ist, und durch die relative langsame Pulsanstiegszeit (etwa 35 Nanosekunden), die durch Spezifikationen des Leitungsabschlusses vorgegeben sind.
Es gibt einen steigenden Bedarf in der Industrie für einen Standard für den Austausch von Daten, der eine erheblich breitere Bandweite für die Kommunikation unterstützt. Ein Teil des Bedarfs rührt von einer ansteigenden Beliebtheit von Multimediaanwendungen her, bei denen animierte Video- und Tonsignale übertragen und zusammen in Echtzeit verarbeitet werden. Ein weiterer Teil des Bedarfs kommt von dem steigenden Vertrauen in Systeme mit mehreren Prozessoren, in welchen mehrere Datenprozessoren durch ein lokales Netzwerk (LAN) wie zum Beispiel Ethernet miteinander verbunden sind. Noch ein weiterer Aspekt des wachsenden Bedarfs nach größerer Bandbreite entsteht durch fortgesetzte Verbesserungen in der Auflösung der graphischen Anzeigesysteme.
Ein kürzlich vorgestellter „PCI Local Bus" Standard verspricht, die Datendurchsatzrate eines so genannten Personal Computers um einen erheblichen Betrag zu erweitern. Die Annahme des PCI Lokalbus Standards verspricht, Multimediaaktivitäten mit hoher Geschwindigkeit und andere Anwendungen, die eine hohe Bandbreite erfordern, zu ermöglichen. (PCI steht für periphere Komponentenverbindung und der Standard wird von der PCI Special Interest Group aus Hillsboro, Oregon (USA) spezifiziert).
Der PCI Lokalbus bietet einen 32 Bit breiten, gemultiplexten Adress-Daten (AD) Busbereich, der fähig ist, mit bis zu 132 Megabytes pro Sekunde (132 MB/s Spitze) zu laufen. Ein bereits definierter Verbesserungsweg für die Leistungsfähigkeit erlaubt eine Erweiterung auf einen 64 Bit breiten AD Busbe- reich, der fähig ist, mit bis zu 264 MB/s Spitze zu laufen.
Der Zugriff auf den PCI Bus basiert auf der Schlichtung zwischen konkurrierenden Agenten. Jedes Gerät (Agent), das ein Busmaster sein will, gibt eine Busmasteranfrage (REQ#) an einen zentralen Arbiter aus. Der zentrale Bus arbiter gibt an den Gewinner ein aktives Busbewilligungs- (GNT#-) Signal aus. Das Konzept der Schlichtung kann auf einer rotierenden Priorität oder einem anderen gerechten Konzept basieren.
Es kann passieren, dass eine große Anzahl von Geräten (Agenten) sich gleichzeitig um Zugriff auf einen PCI Lokalbus in einem Computersystem mit hoher Leistungsfähigkeit bemühen. Beispiele von derartigen potentiellen Bewerbern umfassen, sind aber nicht beschränkt auf, eine SCSI-Adaptermodul, ein Ethernet-Interfacemodul, eine CPU zu Speicher Brückeneinheit, ein Motion-Video-Verarbeitungseinheit, eine Ton-Verarbeitungseinheit und eine Erweiterungsbus-Intertaceeinheit (zum Beispiel ein EISA zu PCI Interface).
Ein Problem entwickelt sich, wenn Designer mehr als einige wenige Geräte (zum Beispiel mehr als 10 „Lasten") an einen PCI Lokalbus anschließen wollen. Die hohe Datendurchsatzrate des PCI Lokalbusses kommt teilweise zu Stande wegen einer festen Begrenzung, die für die Anzahl der elektrischen Wechselstrom- und Gleichstrom- „Lasten" gesetzt ist, die an den Bus angeschlossen werden können, während die Spitzenleistungsfähigkeit (zum Beispiel eine 33 MHz Taktrate) noch beibehalten werden kann. Die Geschwindigkeit auf dem PCI Lokalbus kommt zu einem weiteren Teil wegen einer anderen Beschränkung zu Stande, die für die physische Länge und für die Kapazität der Leiterbahnen und der Anschlusspins, welche den Bus bilden, gesetzt ist. Jede PCI „Last" hat üblicherweise eine Kapazität zwischen 15 und 25 Picofarad (15–25 pF) pro Pin. Die elektrische Last, die Kapazität und Parameter der physischen Größe eines Busses nach dem PCI Standard müssen gemeinsam konfiguriert werden, um ein Nachlaufen des Taktes von weniger als einem vorbestimmten ersten Betrag (2 ns) für synchrone Operationen zwischen zwei beliebigen Geräten auf dem Bus und eine Ausbreitungszeit von einem Datensignal von weniger als einer zweiten vorher spezifizierten Zeit (10 ns) sicher zu stellen. Daher sind physische und elektrische Zwänge vorhanden, welche die Anzahl der Steckplätze und der Eingangs/Ausgangspuffer, die entlang eines PCI Lokalbusses vorgesehen sein können, begrenzen.
Die derzeitige Technologie scheint nicht mehr als vier Steckplätze auf jedem beliebigen PCI Lokalbus zu erlauben. Jede Kombination von einem konventionellen Erweiterungsanschluss und von einem konventionellen Erweiterungsboard verbraucht zwei „Lasten". Jeder IC Chip, der direkt an den PCI Lokalbus angeschlossen ist, verbraucht eine „Last". An dem PCI Lokalbus sind gemäß derzeitiger Spezifikationen nicht mehr als 10 Lasten erlaubt. Daher verbrauchen vier Steckplätze und ein direkt angeschlossener IC 9 der erlaubten 10 Lasten. Es scheint, dass die Anzahl der Geräte, die Designer bald schon an den PCI Bus anzuschließen wünschen, das Maximum von 10 Lasten schnell überschreiten wird. Ein Bedarf entwickelt sich innerhalb der Industrie nach der Fähigkeit, viele verschiedene Gerätetreiber, wie zum Beispiel SCSI ,Ethernet, Echtzeit Audio/Video, Cachespeicher, Erweiterungsbusse, wie zum Beispiel EISA, VESA oder MicroChannel, und so weiter mit dem PCI Lokalbus oder mit einen ähnlichen in Last und Abmessungen beschränkten lokalen Bus zu koppeln, während jedem angeschlossenen Gerät eine angemessene Möglichkeit gegeben wird, als Busmaster zu agieren.
Die US Patentschrift U5-A-4 313 160 offenbart bereits ein DMA verteiltes Eingangs/Ausgangssystem (DMA DIOS), welches den Anschluss einer Vielzahl von peripheren Geräten an einen lokalen Bus eines PCs erlaubt. Die einzelnen. peripheren Geräte werden direkt an das DMA DIOS und nicht über einen in der Mitte liegenden weiteren Bus angeschlossen.
Diese Erfindung befasst sich mit den oben erwähnten Problemen durch die Schaffung einer integrierten Schaltung, wie sie im Anspruch 1 definiert ist, und besonderen Ausführungsbeispielen davon, wie sie in den abhängigen Ansprüchen 2 bis 15 definiert sind.
Kurze Beschreibung der Zeichnungen
Die folgende detaillierte Beschreibung nimmt Bezug auf die beigefügten Zeichnungen. Es zeigen:
1 ein Blockdiagramm eines Computersystems in Übereinstimmung mit der Erfindung, das einen IC Chip nach dem PCI Standard umfasst, der sowohl an eine SCSI-Schnittstelle als auch an eine Ethernet-Schnittstelle anschließbar ist;
2 ein Funktionsdiagramm eines IC Chips nach dem PCI Standard in Übereinstimmung mit der Erfindung; und
3 eine Draufsicht auf eine Gehäuseanschlussbelegung eines IC Chips nach dem PCI-Standard in Übereinstimmung mit der Erfindung, der auch eine integrierte Fähigkeit zum Anschließen an einen SCSI-Bus und an ein Ethernet-Kabel hat;
4 eine Draufsicht auf eine Anschlussbelegung eines Layouts einer Halbleiterschaltung für einen IC-Chip nach dem PCI-Standard in Übereinstimmung mit der Erfindung.
Detaillierte Beschreibung
1 zeigt ein Blockdiagramm eines Computersystems 100 in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der Erfindung.
Das Computersystem 100 umfasst eine gedruckte Schaltungsplatine (PC Bd.) 101, auf welcher ein Satz von Leiterbahnen vorgesehen ist, der einen PCI Lokalbus 102 definiert, und auf welcher des weiteren ein integrierter Schaltungschip 105 nach dem PCI Standard vorgesehen ist.
Die Anschlüsse und das interne Layout des IC Chips 105 sind in 3 dargestellt. Der IC Chip 105 ist vorzugsweise in einem PQFP Gehäuse 300 mit 132 Pins verpackt. Und die physikalische Pinbelegung ist vorzugsweise wie gezeigt. Der Bereich des Dies auf dem Chip 105 ist physisch unterteilt, und zwar in Ausdrücken der Energieverteilung, in: (a) einen analogen Signalbereich 301, der analoge Schaltungen zur Unterstützung der Verarbeitung von analogen Signalen aufweist (zum Beispiel solche, wie sie bei dem Senden und dem Empfangen von Ethernetsignalen verwendet werden); (b) einen SCSI-Interfacebereich 302, der Eingangs- und Ausgangspuffer zum Empfangen beziehungsweise Ausgeben von SCSI Bussignalen aufweist; (c) einen SCSI-Interfacebereich 303, der Eingangs- und Ausgangspuffer zum Empfangen beziehungsweise Ausgeben von PCI Lokalbussignalen aufweist und (d) einen digitalen Steuerkernbereich 304, der eine digitale Steuerlogik aufweist.
Nun Bezug nehmend auf 1 umfasst das IC Chip Gehäuse 300 eine erste Vielzahl von PCI Interfacepins 180, welche direkt mit den gedruckten Schaltkreisen des PCI Lokalbusses 102 verbunden sind. Während es nicht gezeigt ist, muss verstanden werden, dass die gedruckte Schaltungsplatine 101 aus 1 einen oder mehrere an dem PCI Lokalbus 102 angebrachte Erweiterungsanschlüsse nach dem PCI Standard umfassen kann. Es ist ferner zu verstehen, dass auf der gedruckten Schaltungsplatine 101 eine CPU (zentrale Verarbeitungseinheit) und Speicher (zum Beispiel DRAM) montiert sein können, um ein Mikrocomputersystem darauf zu definieren, und dass auf der gedruckten Schaltungsplatine 101 des weiteren ein oder mehrere Oszillatorkristalle montiert sein können, um Frequenzen von verschiedenen Taktsignalen einzurichten. Typischerweise werden die CPU und ihr Hochgeschwindigkeitsspeicher mittels einer PCI Brückenschaltung direkt an die Leiterbahnen des auf dem Board befindlichen PCI Lokalbusses 102 angeschlossen.
Die PCI Pins 180 des IC Chips 105 sind in 1 entsprechend in Übereinstimmung mit den Standard PCI Spezifikationen bezeichnet als: AD{31:0}, C/BE#{3:0}, PAR, FRAME#, TRDY#, IRDY#, STOP#, DEVSEL#, IDSEL#, PERR#, SERR#, CLK und RST#. Die Bezeichnungen REQ#-1 (Pinreferenznummer 186) und GNT#-1 (Pin 187) entsprechen den REQ# und GNT# Anschlüssen eines ersten Busmastergeräts nach dem PCI Standard. Die Bezeichnungen REQ#-2 (Pin 188) und GNT#-2 (Pin 189) entsprechen den REQ# und GNT# Anschlüssen eines zweiten Busmastergeräts nach dem PCI Standard.
Die AD{31:0} Bezeichnung stellt einen Satz von 32 IC Pins (Pingruppe 181) und einen entsprechenden Satz von 32 Leiterbahnen auf der gedruckten Schaltungsplatine dar, die PCI Adressen und Datensignale in zeitgemultiplexter Weise übertragen. Die C/BE{3:0} Bezeichnung stellt einen Satz von 4 IC Pins (Pingruppe 182) und einen entsprechenden Satz von 4 Leiterbahnen auf der gedruckten Schaltungsplatine dar, die PCI Befehle und Byte-Freigabesignale in zeitgemultiplexter Weise übertragen. Die PAR Bezeichnung stellt einen IC Pin (Pin 183) und eine entsprechende Leiterbahn auf der gedruckten Schaltungsplatine dar, die das PCI Paritätsbitsignal überträgt. Auf ähnliche Weise stellt jede der Bezeichnungen FRAME#, TRDY#, IRDY#, STOP#, DEVSEL#, IDSEL#, PERR#, SERR#, CLK (Pin 184) und RST# (Pin 185) einen Pin des IC Chips 105 und eine entsprechende Leiterbahn auf der gedruckten Schaltungsplatine dar, die das entsprechende PCI Signal überträgt.
Zusätzlich zu den PCI Pins hat der IC Chip 105 nach dem PCI Standard eine Vielzahl von SCSI Interfacepins und Leitungen 118, die sich davon auswärts zur direkten Verbindung an einen SCSI Bus erstrecken, und eine Vielzahl von Ethernet Interfacepins/Leitungen 128, die sich davon auswärts zur direkten Verbindung an einen Ethernet Isolationstransformator (oder ein Ethernet "Transceiver Modul", wie es auch bekannt ist, nicht gezeigt) erstrecken, welches dann direkt mit einem Ethernetkabel über einen Ethernetstecker (nicht gezeigt) verbunden ist.
Ein PCI Bus-Arbiter 190 ist auf der gedruckten Schaltungsplatine 101 vorgesehen und mit einer Vielzahl von Busmasteranfrage- (REQ#) und -gewährungs- (GNT#-) Leitungen des PCI Lokalbusses 102 verbunden. In dieser bestimmten Implementierung stellt der Bus-Arbiter 190 Gewährungen auf einer rotierenden Prioritätsbasis für bis zu vier Anfragende unparteiisch zur Verfügung. Dementsprechend hat der Bus-Arbiter 190 vier Anfrage-Eingangsleitungen (186, 188, 192 und 194) und entsprechende vier Gewährungs-Ausgangsleitungen (187, 189, 193 und 195). Falls Anfragen auf allen vier REQ# Leitungen des Bus-Arbiters 190 gleichzeitig geltend gemacht werden, gewährt der Bus-Arbiters 190 aufeinander folgende Zeitschlitze von gleicher Länge an jedes der anfragenden Geräte.
Der IC Chip 105 nach dem PCI Standard hat vier Arbitrierungs-Handshake-Pins bezeichnet als REQ#-1 (186), GNT#-1 (187), REQ#-2 (188) beziehungsweise GNT#-2 (189). Jeder REQ# Pin (186, 188) hat einen Tristate-Ausgangspuffer (nicht gezeigt), der innerhalb des IC Chips 105 vorgesehen ist, um die entsprechende Anfrage durch das Ziehen seines Pins auf logisch niedrig (zum Beispiel Masse) in Übereinstimmung mit den Spezifikationen des PCI Lokalbusses geltend zu machen. (Das Pfundsymbol "#" wird hier als ein Suffix bei der Benennung von Signalen verwendet, welche durch das Ziehen ihrer Leitungen auf Niedrig geltend gemacht werden). Jeder GNT# Pin (187, 189) hat einen entsprechenden Eingangspuffer (nicht gezeigt), der innerhalb des IC Chips 105 zu Empfangen des entsprechenden Gewährungssignals vorgesehen ist. Der PCI Lokalbus 102 kann entweder in einem 5 V Modus oder in einem 3,3 V Modus arbeiten und die PCI Eingangs/Ausgangs-Puffer (IBs und OBs) des IC Chips 105 sind dementsprechend entworfen, so dass sie konfiguriert werden können, um in jedem Spannungsmodus (5V oder 3,3V) arbeiten zu können.
Der IC Chip 105 nach dem PCI Standard ist des weiteren konfigurierbar, um in entweder einem ersten Extern-Arbitrierungs-Modus, in dem der Chip 105 ein Anfragesignal auf lediglich der REQ#-1 Leitung (über Pin 186) geltend macht, oder einem zweiten Extern-Arbitrierungs-Modus, in dem der Chip 105, auf einer sich ausschließenden exklusiven Basis, Anfragesignale sowohl auf der REQ#-1 Leitung als auch auf der REQ#-2 Leitung (über Pin 186 beziehungsweise Pin 188) geltend macht, zu funktionieren.
Wenn der erste Extern-Arbitrierungs-Modus (MODE-1) aktiv ist, erscheint der IC Chip 105 nach dem PCI Standard für den Lokalbus-Arbiter 190 als ein einzelnes Busmaster-Gerät und optionale Verbindungen (OCs) auf der REQ#-2 Leitung zu dem Pin 188 des Chips und auf der GNT#-2 Leitung zu dem Pin 189 des Chips werden nicht gemacht. In einem derartigen Fall können die REQ#-2 und GNT#-2 Leitungen des Lokalbus-Arbiters 190 verwendet werden, um einen weiteren PCI Busmaster-Agenten (nicht gezeigt) zu bedienen. Ein von dem Benutzer zu programmierender Konfigurationsbereich auf dem Chip (siehe 2) bestimmt, ob der IC Chip 105 sich im Arbitrierungs-MODE-1 oder MODE-2 befindet.
Wenn der zweite Extern-Arbitrierungs-Modus (MODE-2) aktiv ist, erscheint der IC Chip 105 nach dem PCI Standard für den Lokalbus-Arbiter 190 als zwei unabhängige Busmaster-Geräte und die optionalen Verbindungen (OCs) auf der REQ#-2 Leitung zu dem Pin 188 des Chips und auf der GNT#-2 Leitung zu dem Pin 189 des Chips werden gemacht.
In jedem Fall, unabhängig ob Arbitrierungs-MODE-1 oder MODE-2 aktiv ist, erscheint der IC Chip 105 als eine einzelne „Last" für den Rest auf dem PCI Lokalbus 102, wie in Kürze verstanden werden wird.
Ein Businterface-Besitzzustands-Sequenzermodul (BOSS Modul) 150 ist innerhalb des IC Chips 105 vorgesehen, um entweder das REQ#-1 Signal (im MODE-1) oder sowohl das REQ#-1 Signal als auch das REQ#-2 Signal (auf sich gegenseitig ausschließender Basis im MODE-2) auf dem externen PCI Bus 102 geltend zu machen und um entsprechend das GNT#-1 Signal (mittels des IC Pins 187) und das GNT#-2 Signal (mittels des IC Pins 189) von dem externen PCI Bus 102 zu empfangen.
Das BOSS Modul 150 hat einen Satz von „Chip internen" Anfrage- und Gewährungsleitungspaaren 151–152 und 154–155, welche verwendet werden, um Handshakes innerhalb des IC Chips 105 zwischen dem BOSS Modul 150 und einem entsprechenden Satz auszutragen. Die Transceivereinheiten 110–120 sind mit einem entsprechenden Satz von Kommunikationskanälen (zum Beispiel SCSI und Ethernet) verbunden.
Daten-Transceivereinheiten 110–120 können von vielen verschiedenen Typen sein (zum Beispiel SCSI, Ethernet, ISDN, FDDI, RS232, IEEE 488, usw.). Die Anzahl solcher Transceivereinheiten kann größer sein als die dargestellten zwei. In der bestimmten Implementierung 100 aus 1 ist jedoch eine erste der Kommunikationskanal-Transceivereinheiten 110–120 eine SCSI Kommunikations-Steuerungseinheit 110, die eine Schnittstelle mit einem normalen SCSI Bus mittels der SCSI Interfaceleitungen 118 eine Schnittstelle bildet. Und eine zweite der Daten-Transceivereinheiten ist eine Ethernet Kommunikations-Steuerungseinheit 120 (einschließlich einer AUI und einer MAU), die eine Schnittstelle mit einem normalen Ethernetkabel mittels der Ethernet Interfaceleitungen 128 und eines Isolationstransformators (nicht gezeigt) eine Schnittstelle bildet. Beide Steuerungen, SCSI und Ethernet, sind integriert innerhalb des einen IC Chips 105 nach dem PCI Standard definiert. Die funktionale Organisation dieser Anordnung ist in 2 gezeigt.
Die auf dem Chip befindliche SCSI Kommunikations-Steuerungseinheit 110 (1) wird hier auch, zum Zweck der Verallgemeinerung, als „OWNER-1" oder „OWNER-a" bezeichnet. Die OWNER-1 Steuerungseinheit 110 umfasst einen entsprechenden ersten Kommunikationszustands-Sequenzer 111 (eine 53CF94 kompatible SCSI-2 Kernschaltung), der die verschiedenen Eigentümlichkeiten der Kommunikation auf der Seite des SCSI Busses handhabt.
Die Steuerungseinheit 110 (OWNER-1) enthält des weiteren ein erstes DMA gesteuertes FIFO 115 zum temporären Speichern und Übertragen von digitalen Daten, wenn die Daten sich zwischen dem ersten Kommunikationszustands-Sequenzer 111 und dem PCI Lokalbus 102 bewegen. Ein „FIFO" ist, wie von den Fachleuten auf diesem Gebiet verstanden wird, eine zuerst rein, zuerst raus Datenspeichervorrichtung, welche, wie im Stand der Technik gut bekannt ist, zum Übertragen von Daten zwischen synchronen Modulen, die unter verschiedenen Takten arbeiten, verwendet werden. Das FIFO agiert gewissermaßen wie ein Akkordeon, es absorbiert Datenschübe von einer ersten Seite mit einer ersten Transferrate (und/oder Phase) und gibt die Datenschübe an die andere Seite mit einer zweiten Transferrate (und/oder Phase) ab, wenn der Zugriff verfügbar wird.
Das FIFO 115 hat eine Fast-Voll (NF) Statusleitung zum Anzeigen, wann das FIFO vor dem Überlaufen ist und eine Fast-Leer (NE) Statusleitung zum Anzeigen, wann das FIFO davor ist, eine Unterlauf-Bedingung zu erfahren. Wie in 1 zu sehen ist, sind die NF und NE Statusleitungen des FIFOs 115 mit entsprechenden Eingängen eines ersten interne Anfragen erzeugenden Multiplexers 135 verbunden. Der Multiplexer 135 gibt an das BOSS Modul 150 ein iREQ-1 Signal (152) aus. Eine Lese/Schreib-Richtungsleitung (R/W) ist an den Auswahlanschluss des Multiplexers 135 angeschlossen, um das NF (fast voll) Statussignal auszuwählen, wenn Daten von dem FIFO 115 (das SCSI FIFO) zu dem PCI Lokalbus 102 fließen sollen, und um das NE (fast leer) Statussignal auszuwählen, wenn Daten in die andere Richtung von dem PCI Lokalbus 102 fließen sollen, von dem PCI Lokalbus 102 zu dem FIFO 115 (das SCSI FIFO).
Die Steuereinheit 110 (OWNER-1) enthält auch eine erste DMA Steuerung 112 zum bidirektionalen Übertragen von Daten (DATA-1) zwischen dem OWNER-1 FIFO (SCSI FIFO) 115 und dem PCI Lokalbus 102 mittels eines bidirektionalen AD Multiplexers 160. Die Richtung des Transfers wird durch das R/W Signal angezeigt, das von der ersten DMA Steuerung 112 an den interne Anfragen erzeugenden Multiplexers 135 ausgegeben wird.
Der AD Multiplexer 160 empfängt Daten von dem PCI Lokalbus 102 mittels eines AD Eingangspuffers 170 (IB 170) und gibt Daten an den PCI Lokalbus 102 mittels eines AD Ausgangspuffers 171 (OB 171) aus. Es sollte verstanden werden, dass der gezeigte AD Eingangspuffer 170 ein Verstärker mit 32 unabhängigen Eingängen darstellt, der mit den entsprechenden 32 AD Busleitungen 181 verbunden ist, und dass der gezeigte AD Ausgangspuffer 171 32 unabhängige Tristate-Treiber darstellt, deren Ausgänge ebenso mit den entsprechenden 32 AD Busleitungen 181 verbunden sind.
Die erste DMA Steuerung 112 sendet Adresssignale (Adrss-1), die einem gegebenen Satz von Daten (Data-1) entsprechen, mittels des AD Multiplexers 160, und der AD Multiplexer 160 gibt die Adressinformation an den PCI Lokalbus 102 mittels des AD Ausgangspuffers 171 aus. Der zeitliche Ablauf von dieser Übertragung der Adressen wird durch einen Satz von Besitzer- und Phasen-Steuersignalen 156 und 157 gesteuert, die von dem BOSS Modul 150 an die Auswahlsteuereingänge des AD Multiplexers 160 geschickt werden. Die Besitzer- und Phasen-Steuersignale 156 und 157 definieren auch die Zeitschlitze, durch welche Datentransfers (lesen oder schreiben) zwischen den AD Busleitungen 181 und dem OWNER-1 FIFO 115 (dem SCSI FIFO) statt finden.
Die auf dem Chip befindliche Ethernet Kommunikations-Steuerungseinheit 120 (1) wird hier auch, zum Zweck der Verallgemeinerung, als „OWNER-2" oder „OWNER-b" bezeichnet. Die OWNER-2 Steuerungseinheit 120 umfasst einen entsprechenden ersten Kommunikationszustands-Sequenzer 121 (eine 802.3 kompatible Medienzugriffssteuerungs-Kernschaltung), der die verschiedenen Eigentümlichkeiten der Kommunikation auf der Seite des Ethernet Busses handhabt.
Die Steuerungseinheit 120 (OWNER-2) enthält des weiteren ein zweites DMA gesteuertes FIFO 125 zum temporären Speichern und Übertragen von digitalen Daten, wenn die Daten sich zwischen dem zweiten Kommunikationszu stands-Sequenzer 121 und dem PCI Lokalbus 102 bewegen. Das FIFO 125 hat eine Fast-Voll (NF) Statusleitung zum Anzeigen, wann das FIFO vor dem Überlaufen ist und eine Fast-Leer (NE) Statusleitung zum Anzeigen, wann das FIFO davor ist, eine Unterlauf-Bedingung zu erfahren. Wie in 1 zu sehen ist, sind die NF und NE Statusleitungen des FIFOs 125 mit entsprechenden Eingängen eines zweiten interne Anfragen erzeugenden Multiplexers 145 verbunden. Der Multiplexer 145 gibt an das BOSS Modul 150 ein iREQ-2 Signal (154) aus. Eine Lese/Schreib-Richtungsleitung (R/W) ist an den Auswahlanschluss des Multiplexers 145 angeschlossen, um das NF (fast voll) Statussignal auszuwählen, wenn Daten von dem FIFO 125 (das Ethernet FIFO) zu dem PCI Lokalbus 102 fließen sollen, und um das NE (fast leer) Statussignal auszuwählen, wenn Daten in die andere Richtung von dem PCI Lokalbus 102 fließen sollen, von dem PCI Lokalbus 102 zu dem FIFO 125 (das Ethernet FIFO). Die Steuereinheit 120 (OWNER-2) enthält auch eine zweite DMA Steuerung 112 zum bidirektionalen Übertragen von Daten (DATA-2) zwischen dem OWNER-2 FIFO (Ethernet FIFO) 125 und dem PCI Lokalbus 102 mittels eines bidirektionalen AD Multiplexers 160. Die zweite DMA Steuerung 122 sendet Adresssignale (Adrss-2), die einem gegebenen Satz von Daten (Data-2) entsprechen, mittels des AD Multiplexers 160, und der AD Multiplexer 160 gibt die Adressinformation an den PCI Lokalbus 102 mittels des AD Ausgangspuffers 171 aus. Der zeitliche Ablauf von dieser Übertragung der Adressen wird durch einen Satz von Besitzer- und Phasen-Steuersignalen 156 und 157 gesteuert, die von dem BOSS Modul 150 an die Auswahlsteuereingänge des AD-Multiplexers 160 geschickt werden. Die von Besitzer- und Phasen-Steuersignale 156 und 157 definieren auch die Zeitschlitze, durch welche Datentransfers (lesen oder schreiben) zwischen den AD Busleitungen 181 und dem OWNER-2 FIFO 125 (dem Ethernet FIFO) statt findet.
In dem gezeigten Beispiel ist das OWNER-2 FIFO 125 (das Ethernet FIFO) 128 Byte lang, während das OWNER-1 FIFO 115 (das SCSI FIFO) 96 Byte lang ist. Es sollte jedoch verstanden werden, dass für das FIFO andere Längen verwendet werden können, in Übereinstimmung mit der auf dem IC Chip 105 verfügbaren Die-Fläche und in Übereinstimmung mit der schlechtmöglichsten Datentransferrate und Phasenunterschieden zwischen dem PCI Lokalbus 102 und dem jeweiligen zweiten Kommunikationskanälen 118 und 128.
Das BOSS Modul 150 kann entweder die SCSI Kommunikations-Steuerungseinheit 110 oder die Ethernet Kommunikations-Steuerungseinheit 120 als den „derzeitigen OWNER" an dem auf dem Chip befindlichen Interface zu dem PCI Lokalbus 102 bezeichnen. Die jeweiligen Eingangs- und Ausgangspuffer 170 und 171 definieren einen Teil dieses auf dem Chip befindlichen Interfaces. (Es sollte verstanden werden, dass in einem allgemeineren Sinn eine der Transceivereinheiten in einem Satz von zwei oder mehr Kommunikationskanal-Transceivereinheiten 110–120 als der „derzeitige OWNER" an dem auf dem Chip befindlichen Interface zu dem PCI Lokalbus 102 bezeichnet wird).
Wenn eine bestimmte Daten-Transceivereinheit aus dem Satz 110–120 als der „derzeitige OWNER" bezeichnet wird, setzt das BOSS Modul 150 den Besitzerauswahleingang 156 (OwnerSel) auf den AD Multiplexer 160, um den entsprechenden Adressausgangsbus (Adrss-1 oder Adrss-2) und Datentransferbus (Data-1 oder Data-2) des bezeichneten derzeitigen Besitzers auszuwählen.
Obwohl nicht dargestellt (wegen der Beschränkungen des Platzes auf dem Zeichnungsblatt), sollte verstanden werden, dass der IC Chip 105 zusätzliche auf dem Chip befindliche Multiplexer wie MUX 160 und zusätzliche Eingangs/Ausgangspuffer (Lokalbus Interfacemittel) wie IB 170 und OB 171 umfasst, die operativ mit den jeweiligen der verbleibenden PCI Interfacepins verbunden sind: C/BE#{3:0}, PAR, FRAME#, TRDY#, IRDY#, STOP#, DEVSEL#, IDSEL#, PERR#, SERR#, CLK und RST#. Das von dem BOSS Modul 150 ausgegeben Besitzerauswahlsignal 156 wird mit diesen anderen Multiplexern verbunden (nicht gezeigt), um die jeweiligen PCI Intertacesignale zwischen dem PCI Lokalbus 102 und der Steuerung (110–120) des bezeichneten derzeiti gen Besitzers zu leiten. Die Zeitschlitze der zeitgemultiplexten Felder werden bestimmt durch entsprechende Phasensteuersignale wie zum Beispiel 157, die von dem BOSS Modul 150 ausgegeben werden. Da ist zum Beispiel ein C/BE-Multiplexer (nicht gezeigt) innerhalb des IC Chips 105, der verwendet wird, um selektiv Daten für Befehle und zur Freigabe von Bytes von der Steuerung (110–120) des bezeichneten derzeitigen Besitzers zu den C/BE Busleitungen 182 zu leiten. Die Auswahl der Daten für Befehle und zur Freigabe von Bytes wird von den entsprechenden Phasensteuerleitungen ausgeführt. Die Aktivierung von Tristate-Ausgangstreibern wird von entsprechenden OEN Leitungen wie zum Beispiel 158 ausgeführt. Die Phasen- und OEN Leitungen, die sich von dem BOSS Modul 150 zu den nicht gezeigten Multiplexern und Tristate-Ausgangstreibern erstrecken, werden durch den Ausgang 159 dargestellt.
Um eine derzeitige Besitzerschaft zu erlangen, hat die jeweilige der mehreren Daten-Transceivereinheiten 110–120 zuerst eine interne Anfrage (iREQ-1 oder iREQ-2) an das BOSS Modul 150 zu senden. Das BOSS Modul 150 gibt dann, abhängig von dem Zustandssequenzer innerhalb des BOSS Moduls 150, die derzeitige Besitzerschaft an dem auf dem Chip befindlichen Interface an die früher anfragende Daten-Transceivereinheit 110–120 , wenn das Interface nicht bereits im Besitz ist. Das BOSS Modul 150 gibt dann auf Nachfrage, in Abhängigkeit von dem internen Zustand des BOSS Moduls 150, eine entsprechende Busmaster-Anfrage (REQ#-1 (Pin 186) oderEQ#-2 (Pin 188)) an den außerhalb des Chips befindlichen, zentralen Bus-Arbiter 190 aus.
Auf den Empfang einer entsprechenden Gewährung (GNT#-1 (Pin 187) oder GNT#-2 (Pin 189)) von dem außerhalb des Chips befindlichen, zentralen Bus-Arbiter 190 aktiviert das BOSS Modul 150 die PCI Ausgangspuffer (OBs wie 171) durch das Senden jeweiliger Ausgangsfreigabe- (OEN) Signale an die Tristate-Steueranschlüsse des jeweiligen Tristate-Treibers.
Die empfangene externe entsprechende Gewährung (GNT#-1 (Pin 187) oder GNT#-2 (Pin 189)) wird zu der selben Zeit zu dem entsprechenden Besitzer (zum Beispiel 110 oder 120) geleitet wie eine interne Gewährung (iGNT#-1 oder iGNT#-2) und dies startet eine entsprechende Datetitransfer-Steuersequenz innerhalb der DMA Steuerung (112 oder 122) auf dem Besitzer des Interfaces, der eine derartige interne Gewährung erhält. Daher erhält der derzeitige Besitzer Zugriff auf das auf dem Chip befindliche PCI Interface und ist fähig, die Daten- und Adresssignale zu definieren, die auf den AD Busleitungen 181 des PCI Lokalbusses 102 weiter geleitet werden; und ist des weiteren fähig, die Befehls- und Bytefreigabesignale zu definieren, welche auf den C/BE Busleitungen 182 des PCI Lokalbusses 102 weiter geleitet werden; und so weiter.
Eines der wichtigen Dinge, die von dieser Anordnung festzuhalten sind, ist, dass die Lokalbus-Interfacemittel (zum Beispiel die PCI Eingangspuffer 170 und Ausgangspuffer 171) für den PCI Lokalbus 102 eine einzelne „Last" darstellen und trotzdem stellen sie einen Zugriff auf zwei unabhängige, ereignisgesteuerte Kommunikationskanäle (zum Beispiel SCSI und Ethernet) zur Verfügung. Ein weiteres wichtiges fest zu haltendes Merkmal ist, dass die Kopplung der verschiedenen unabhängigen Kommunikationskanäle (zum Beispiel SCSI und Ethernet) keinen erheblichen Bereich der begrenzten physischen Länge verbraucht, die entlang des PCI Lokalbusses 102 verfügbar ist. Die verbleibende physische Länge des PCI Lokalbusses 102 wird daher verfügbar gemacht für die Benutzung durch Erweiterungssteckplätze oder andere auf dem Board befindliche Lasten. Auch können, weil die Kopplung der verschiedenen unabhängigen Kommunikationskanäle (zum Beispiel SCSI und Ethernet) an den PCI Lokalbus 102 durch im wesentlichen einen einzigen integrierten Schaltungschip geschafft wird, die Kosten solch einer Verbindung stark reduziert werden, wenn der IC Chip 105 massenweise gefertigt und auf dem Motherboard eines Personal Computers oder auf einer einsetzbaren Unterplatine platziert wird. Die interne Konfiguration des BOSS Moduls 150 wird hier durch die unten eingeschlossene VerilogHDL^TM Auflistung beschrieben. Die Fachleute auf dem Gebiet werden erkennen, dass die Auflistung von einem geeigneten Schaltungserzeugungsprogramm (zum Beispiel einem Logikgene rator wie zum Beispiel dem DesignCompiler erhältlich von Synopsys aus Mountain View, Kalifornien) kompiliert werden kann, um die Implementierung des Gatepegels und des Transistorpegels der in der Auflistung aufgerufenen Funktionen zu definieren.
Die folgenden einleitenden Hinweise werden bei dem Verständnis der folgenden VerilogHDL Auflistung helfen: die Bezeichnung „GNTAFQ" in der Auflistung entspricht sowohl dem GNT#-1 Signal (Pin 187) aus 1 als auch dem internen Gewährungssignal iGNT-1 (Pin 151) aus 1 (sie sind logischerweise identisch in dieser Implementierung). Auf ähnliche Weise entspricht die Bezeichnung „GNTBFQ" in der Auflistung sowohl dem GNT#-2 Signal (Pin 189) aus 1 als auch dem internen Gewährungssignal iGNT-2 (Pin 155) aus 1 (sie sind logischerweise identisch in dieser Implementierung). Die Bezeichnungen „DREQA" und „DREQB" in der Auflistung entsprechen den chipinternen Anforderungsleitungen iREQ-1 (152) beziehungsweise iREQ-2 (154) aus 1.
Die Bezeichnungen „REQAF_OEN" und „REQBF_OEN" in der Auflistung entsprechen jeweils, aber invers, den direkten Anforderungsleitungen REQ#-1 (Pin 186) und REQ#-2 (Pin 188) aus 1. Die auf dem Chip befindlichen Ausgangspuffer, welche die direkten Anforderungsleitungen REQ#-1 (Pin 186) beziehungsweise REQ#-2 (Pin 188) treiben, sind Tristate-Treiber, deren Eingänge niedrig gelegt werden (auf Masse). Die „REQAF_OEN" und „REQBF_OEN" Signale werden jeweils an die Ausgangsfreigabeanschlüsse von diesen Tristate-Treibern angelegt, um die niedrig wahren REQ# Signale geltend zu machen.
Jeder der Namen aus der folgenden Auflistung, der auf „ OEN" oder „ OE" endet, soll als Ausgangsvariable für einen Tristate-Treiber verstanden werden. Jeder der Namen aus der folgenden Auflistung, der den Ausdruck „_PHASE" in seiner Endung hat, soll als zeitgemultiplextes Steuersignal verstanden werden, das definiert, wann das entsprechende Daten- oder Adresssignal auf den jeweiligen zeitgemultiplexten Bus (zum Beispiel auf den AD Busbereich 181) ausgegeben werden soll. Der Ausdruck „hilance" bezieht sich auf auf das Ethernet bezogene Signale. Wenn OWNA wahr ist, bedeutet das, dass die Ethernet Kommunikations-Steuerungseinheit 120 der derzeitige Besitzer des Lokalbus-Interfaces ist.
Das doppelte Et Zeichen „&&" zeigt eine logische AND Operation an. Das doppelte Symbol des vertikalen Strichs „||" zeigt eine logische OR Operation an. Das Ausrufungszeichen-Symbol „!" zeigt eine logische NOT Operation an.
Das dreifache Gleichheitszeichen-Symbol „===" unten könnte mit einem doppelten Gleichheitszeichen-Symbol „==" ersetzt werden müssen, um Syntaxfehler in manchen Entwurfskompilern zu vermeiden.
Hardware beschreibende Sprachdefinition des BOSS Moduls

Mit Bezug auf 3 ist der IC Chip 105 etwa 300 bis 400 mil auf jeder Seite. Ein 0,8 Micron, Doppelmetall Prozess wird verwendet, um seine Schaltungen zu definieren. Das Layout des IC Chips 105 ist unterteilt wie allgemein in 3 gezeigt ist, und wie besser in 4 gezeigt ist, um Probleme zu begrenzen, die mit der Kombination von analogen und digitalen Schaltungen auf einem einzelnen Chip verbunden sind. Eines dieser Probleme mit solchen hybriden Chips ist, dass Schaltungsrauschen (einschließlich Massesprüngen) dazu tendiert, von dem digitalen Bereich eines derartigen Chips in den analogen Be reich gekoppelt zu werden. Das Schaltungsrauschen könnte zu fehlerhaften Operationen in dem analogen Bereich führen.
Von einer weiteren Patentanmeldung wird erwartet, dass sie bald eingereicht wird, sie hat den Titel, Integrierte SCSI- und Ethernet-Steuerung auf einem PCI Lokalbus [Attorney Docket Nr. AMDI8019] und benennt Chih-Siung Wu als einen Erfinder. Diese andere Anmeldung wird Details zur Verfügung stellen, wie die Kopplung des Schaltungsrauschens zwischen den Chipbereichen reduziert wird.
Nur als kurze Erklärung, werden die voneinander getrennten Energieleitungen der Drainspannung (V_DD) und der Sourcespannung (V_SS) zu jeder der in 3 gezeigten Bereiche 301–304 geleitet, so dass Massesprünge, die durch das gleichzeitige Schalten von vielen Ausgangspuffern in dem PCI Interfacebereich 303 und/oder in dem SCSI Interfacebereich 302 erzeugt werden, daran gehindert werden, die Operationen des analogen Signalbereichs 301 zu ändern. Der analoge Signalbereich 301 wird im wesentlichen als eine „ruhige Zone" aufrecht erhalten, die im wesentlichen ohne Massesprung-Rauschen ist.
Wie von den Fachleuten auf dem Gebiet verstanden wird, beziehen sich Massesprünge auf Spannungsänderungen, welche über induktiven Energie- und Masseleitungen aufgrund des L(di/dt) Effekts induziert werden. Wenn mehrere Ausgangspuffer ihre Ausgänge gleichzeitig auf niedrig schalten, um den Strom einer externen Quelle zu senken, kann ein plötzliches und starkes Anschwellen des Stroms von den Masseanschlüssen der auf dem Chip befindlichen Ausgangspuffer zu dem Masseanschluss des Chipgehäuses fließen. Die Massesprünge können verringert werden, indem dieser Fluss zwischen einer Vielzahl von Massepins (V_SS) verteilt wird, die gleichmäßig auf dem Umfang des Chipgehäuses verteilt sind.
Das Chipgehäuse 300 ist dahingehend einzigartig, dass das Verhältnis der Sourcespannungs- (V_SS) Pins zu den Drainspannungs- (V_DD) Pins erheblich größer als eins ist (etwa gleich zwei zu eins). Ein spezieller Satz von V_SS3B Pins und V_DD3B Pins sind vorgesehen, um entweder 3,3 V oder 5 V Betriebsspannung an die Ausgangspuffer des PCI Interfacebereichs 303 zu liefern. Ein separater Satz von V_SSB Pins und V_DDB Pins ist vorgesehen, um 5 V Betriebsspannung an die Ausgangspuffer des SCSI Interfacebereichs 302 zu liefern. Noch ein weiterer unabhängiger Satz von DV_SS Pins und DV_DD Pins ist vorgesehen, um 5 V Betriebsspannung an einen Ethernetbereich 304a (siehe 4) des digitalen Steuerungskernbereichs 304 zu liefern. Ein weiterer unabhängiger Satz von V_SS Pins und V_DD Pins ist vorgesehen, um 5 V Betriebsspannung an den Rest des digitalen Steuerungskernbereichs 304 zu liefern. Und noch ein weiterer unabhängiger Satz von AV_SS Pins und AV_DD Pins ist vorgesehen, um 5 V Betriebsspannung an den analogen Signalbereich 301 zu liefern. Ein Satz von Rücken an Rücken SCRs (Silizium-Steuergleichrichter) sind mit Absicht zwischen den Bereichen 301–304 derart gebildet, dass die SCRs verriegeln (in einen leitenden Zustand) und Energie durch die Energieverteilungsnetzwerke der Bereiche 301–304 ausgeben, falls einer der unabhängig versorgten Bereiche 301–304 zu der gleichen Zeit Energie empfängt zu der ein anderer der Bereiche 301–304 keine empfängt. (Zum Beispiel falls eine Energiequelle spät einschaltet). Dies wird gemacht, so dass nicht ein Bereich hoch gefahren werden kann, ohne dass gleichzeitig den anderen Bereichen etwas Energie zugeführt wird. Anderenfalls besteht die Gefahr, dass ein isolierender PN Übergang durchbrochen wird und übermäßige Ströme durch fließen und den Chip schädigen.
Zu bemerken ist, dass die Pins des Ethernet-Interfaces von 3 um eine Ecke des rechteckförmigen Dies positioniert sind und dass die Pins des PCI-Interfaces um eine diagonal gegenüber liegende zweite Ecke positioniert sind und von den Pins des Ethernets räumlich getrennt sind. Dies wird gemacht, um Übersprechen von digitalem Schaltungsrauschen auf dem üblicherweise aktiven PCI Lokalbus zu der analogen Schaltung der weniger oft aktiven Ethernetleitungen zu begrenzen.
Bezugnehmend auf 4 ist das Layout eines IC Chips 105 nach dem PCI Standard in Übereinstimmung mit der Erfindung maßstäblich gezeigt. Weiße Streifen sind um die Bereiche 301, 304a, 304b und 304c gezeichnet, um sie besser hervorzuheben. Das Die des Chips liegt mit der Schaltungsseite nach unten, wenn es in dem Gehäuse 300 verpackt wird. Die Anschlussbelegung in 4 ist daher ein gespiegeltes Abbild von dem in 3 gezeigten. Das Bonding-Pad für den Gehäusepin mit der Nummer PP-99 zum Beispiel, ist in 4 nahe oben entlang der linken Kante des in 4 gezeigten Layouts, während die entsprechende Gehäusepin-Nummer PP-99 (XTAL) nahe oben entlang der rechten Kante der in 3 gezeigten Anschlussbelegung des Gehäuses positioniert ist.
Die Kombination des analogen Signalbereichs für das Ethernet 301 und des digitalen Steuerbereichs für das Ethernet 304a bildet im wesentlichen eine quadratische Form in 4, wobei der Bereich 301 einen oberen linken Quadranten von dieser quadratischen Form definiert. Der digitale Steuerbereich für SCSI 304b ist als ein Rechteck positioniert, dessen lange Seite sich unterhalb und benachbart zu dem Boden des digitalen Steuerbereichs für das Ethernet 304a erstreckt. Der digitale Steuerbereich für PCI 304c ist als ein Rechteck positioniert, dessen lange Seite sich zur rechten und benachbart zu den rechten Seiten sowohl des digitalen Steuerbereichs für das Ethernet 304a als auch des digitalen Steuerbereichs für SCSI 304b erstreckt.
Die digitalen Ausgangspuffer sind um die peripheren Kanten der digitalen Steuerbereiche 304a bis 304c angeordnet. Jeder Ausgangspuffer ist so nah wie möglich an seinem entsprechenden I/O Pad und ebenso nah wie möglich zu einem entsprechenden V_SS Pin positioniert, um die Leitungslänge und den damit verbundenen Massesprung zu minimieren.
Die grundlegende Idee ist es, die Kopplung von digitalem Schaltungsrauschen von den digitalen Ausgangspuffern mit starken Strömen zu denjenigen Schaltungen, welche am empfindlichsten gegen derartiges Rauschen sind (zum Bei spiel der analoge Signalbereich für das Ethernet 301), zu minimieren. Insbesondere ist zu bemerken, dass die Ausgangspuffer, von denen erwartet wird, dass sie am meisten Schaltungsrauschen auf einer höchst kontinuierlichen Basis erzeugen, dies sind in diesem PCI/SCSI/Ethernet Ausführungsbeispiel die PCI A/D und C/BE Puffer, derart angeordnet sind, dass sie so weit wie möglich entfernt (das bedeutet diagonal gegenüber liegend) von der Schaltung positioniert werden, die am empfindlichsten gegenüber derartigem Rauschen ist, dies ist in diesem PCI/SCSI/Ethernet Ausführungsbeispiel der analoge Signalbereich für das Ethernet 301.
Die PCI Ausgangspuffer erzeugen das meiste Rauschen, weil sie bei den höchsten Schaltfrequenzen (zum Beispiel 33 MHz) arbeiten und jeder derartige PCI Ausgangspuffer sowohl relativ große Beträge an Strom (zum Beispiel 44 mA pro Pin) von innerhalb des Chips 105 ausgibt als auch relativ große Beträge an Strom aufnimmt, die von außerhalb des Chips 105 (von anderen Geräten auf dem PCI Lokalbus) zur Verfügung gestellt werden. Die SCSI Ausgangspuffer (zum Beispiel jene, die mit den Gehäusepins mit den Nummern PP-68 bis PP-78 verbunden sind) haben, auf der anderen Seite, offene Kollektoren und geben daher keine großen Beträge an Strom von innerhalb des Chips aus. Die SCSI Ausgangspuffer nehmen relativ große Beträge an Strom auf, aber sie neigen auch dazu, bei Schaltfrequenzen zu arbeiten, die erheblich niedriger sind als diejenigen auf dem PCI Lokalbus. Stromausgebendes Rauschen sollte unterschieden werden von Rauschen, das durch stromaufnehmende Mechanismen innerhalb des Chips 105 erzeugt wird. Der stromausgebende Teil des Schaltungsrauschens tendiert dazu, der problematischste zu sein, weil es von einem Bereich (zum Beispiel dem PCI Interfacebereich 303) in einen anderen (zum Beispiel dem analogen Signalbereich für das Ethernet 301) durch den Massebereich des Substrats (und insbesondere durch die V_DD Energieversorgungsleitungen auf dem IC Chip 105) eingekoppelt werden kann. Aber da die PCI A/D und C/BE Ausgangspuffer und ihre dazu gehörigen Pads und Energieversorgungsleitungen am weitesten von dem analogen Signalbereich für das Ethernet 301 entfernt positioniert sind, wird dieser Typ der Kopplung des Rauschens durch die Masse minimiert.
Auf aufgenommenem Strom basierendes Schaltungsrauschen ist am störendsten im Hinblick auf seine Tendenz zur Erzeugung von Massesprüngen. Der dargestellte Chip 105 verwendet ein großes Verhältnis von Strom aufnehmenden Versorgungsspannungs-Pins (V_SS Pins) im Vergleich zu V_DD Pins, um so die Stromdichte durch eine Vielzahl von vielen kurzen Leitungen zu verteilen anstatt es di/dt Strömen zu erlauben, große Pegel in einer beliebigen bestimmten Leitung aufzubauen. Wo es möglich ist, ist jeder V_SS Pin im Hinblick auf die Gruppe von Ausgangspuffern, denen er dient, zentral angeordnet, um so die induktive Leitungslänge zu minimieren. Zum Beispiel ist festzustellen, dass der V_SS3B Pin PP-55 zentral im Hinblick auf die Ausgangspuffer angeordnet ist, welche die AD0 bis AD3 Leitungen auf dem PCI Bus treiben. Eine separate Masseleitung (nicht gezeigt) ist von jedem der vier Ausgangspuffer (AD0–AD3) zu dem zentralen V_SS3B Pin (PP-55) geführt, um den di/dt Strom in jedem zu minimieren. Der Gehäusepin mit der Nummer PP-50 dient als der zentrale V_SS3B Pin für die nächsten vier Ausgangspuffer (AD4–AD7) und so weiter.
Pin kompatible, herunter gestufte Versionen des IC Chips 105 nach dem PCI-Standard können hergestellt und verwendet werden, um ein einfaches Aufrüstungsverfahren zu ermöglichen. Die herunter gestuften Versionen des IC-Chips 105 nach dem PCI Standard umfassen einen nur-SCSI Chip ebenfalls nach dem PCI Standard, der keinen analogen Signalbereich 301 enthält, und einen nur-Ethernet Chip ebenfalls nach dem PCI Standard, der keinen SCSI-Interfacebereich 302 enthält. Derartige herunter gestufte Versionen können auf einer kleineren Die-Fläche gestaltet werden und kostengünstiger produziert werden, da die Ausbeute einer Massenproduktion mit kleiner werdender Die-Fläche zum Ansteigen neigt.
Das Aufrüstungsverfahren umfasst die folgenden Schritte: (a) zunächst die Herstellung eines Computers mit einer herunter gestuften, aber Pin kompatiblen, Version des darin installierten IC Chips nach dem PCI Standard und (b) anschließend das Ersetzen der herunter gestuften Version mit einer Version mit vollem Funktionsumfang (integriertes SCSI und Ethernet) des IC Chips 105 nach dem PCI Standard. Eine Konfigurationssoftware ist auf jedem Computer installiert und wird verwendet, um die Betriebsmodi der herunter gestuften Versionen oder des mit allen Merkmalen versehenen IC Chips 105 nach dem PCI Standard angemessen zu konfigurieren.
Die Haupt- oder Nebenplatine des Computers ist mit einem üblichen Layout für sowohl die herunter gestuften Versionen als auch für den mit allen Merkmalen versehenen IC Chips 105 nach dem PCI Standard entworfen. Einsetzplätze sind auf der Haupt/Nebenplatine vorgesehen, um einen Ethernet-Isolierungstransformator und einen entsprechenden Oszillatorkristall hinzuzufügen, wenn eine Aufrüstung vorgenommen wird vom PCI und nur-SCSI Betrieb zu einem integrierten PCI/SCSI/Ethernet Betrieb. Weitere Einsetzplätze sind auf der Haupt/Nebenplatine vorgesehen, um einen Ethernetanschluss und/oder SCSI Busanschlüsse hinzuzufügen. Dann ist eine Leistungssteigerung eine einfache Sache des Auswechselns der herunter gestuften Version des Chips mit der Version mit vollem Funktionsumfang (integriertes SCSI und Ethernet) des IC Chips 105 nach dem PCI Standard und, je nach Bedart, des Hinzufügens weniger externer Komponenten (zum Beispiel Ethernetanschluss, Ethernet-Isolierungstransformator und ein optionaler Oszillatorkristall) zu der gedruckten Schaltungsplatine.
Die obige Offenbarung ist als erläuternd für die Endung anzusehen, nicht als limitierend im Umfang. Zahlreiche Modifikationen und Variationen werden den Fachleuten auf diesem Gebiet nach dem Studium der obigen Offenbarung sichtbar werden.
Mit der obigen Offenbarung von allgemeinen Konzepten und speziellen Ausführungsbeispielen, wird der Umfang des ersuchten Schutzes durch die hier angefügten Ansprüche definiert.

Claims

Integrierte Schaltung mit: (a) einer ersten Vielzahl von Interface-Anschlüssen (180) zum Verbinden mit einem externen Lokalbus (102), dem eine vorspezifizierte maximale Gesamtlast zugeordnet ist, die zu einem vorgegebenen Zeitpunkt auf dem externen Lokalbus vorhanden sein kann, wobei die maximale Gesamtlast eine maximale Datensignalausbreitungszeit für den externen Lokalbus definiert; (b) einer zweiten Vielzahl von Interface-Anschlüssen (118) zum Verbinden mit einem ersten externen Datenübertragungskanal; (c) einer dritten Vielzahl von Interface-Anschlüssen (128) zum Verbinden mit einem zweiten externen Datenübertragungskanal; (d) einer lokalen Bus-Interface-Einrichtung (170,171), die zum Anschließen an den entsprechenden Lokalbus (102) und Aufbringen einer vorbestimmten Last auf den Lokalbus mit der ersten Vielzahl von Interface-Anschlüssen (180) verbunden ist, wobei die vorbestimmte Last wesentlich kleiner ist als die vorspezifizierte maximale Gesamtlast des externen Lokalbusses, um ein Aufbringen von mindestens zwei weiteren Lasten, die jeweils der vorbestimmten Last im wesentlichen gleich sind, auf den externen lokalen Bus zu ermöglichen, während eine Gesamtlast auf dem externen Lokalbus, die die vorspezifizierte maximale Gesamtlast nicht übersteigt, aufrechterhalten wird; (e) einer Multiplexereinrichtung (160), die betriebsmäßig mit der Lokalbus-Interface-Einrichtung (170,171), über die zweite Vielzahl von Interface-Anschlüssen (118) mit dem ersten Datenübertragungskanal und über die dritte Vielzahl von Interface-Anschlüssen (128) mit dem zweiten Datenübertragungskanal gekoppelt ist, und zwar zum selektiven Leiten von Signalen zwischen der Lokalbus-Interface-Einrichtung (170,171) und dem ersten oder dem zweiten Datenübertragungskanal; und (f) einer Interface-Besitz-Bestimmungseinrichtung (150), die betriebsmäßig mit der Multiplexereinrichtung (160) gekoppelt ist, und zwar zum Bestimmen des ersten oder des zweiten Datenübertragungskanals als den aktuellen Besitzer der Lokalbus-Interface-Einrichtung (170,171) und zum Steuern der Multiplexereinrichtung (160) zum Leiten von Signalen zwischen der Lokalbus-Interface-Einrichtung (170,171) und dem bestimmten aktuell zugewiesenen Besitzer der Lokalbus-Interface-Einrichtung (170,171).
Integrierte Schaltung nach Anspruch 1, bei der der externe Lokalbus (102) ein Peripheriekomponentenverbindungs- (PCI-) Bus ist.
Integrierte Schaltung nach Anspruch 1, bei der der erste externe Datenübertragungskanal ein Kleincomputer-Standard-Interface (SCSI) ist.
Integrierte Schaltung nach Anspruch 3, wobei die integrierte Schaltung ferner eine SCSI-Datenübertragungs-Steuerungseinheit (110) aufweist, die betriebsmäßig mit der zweiten Vielzahl von Interface-Anschlüssen (118) gekoppelt ist.
Integrierte Schaltung (105) nach Anspruch 4, bei der die SCSI-Datenübertragungs-Steuerungseinheit (110) aufweist: einen SCSI-Datenübertragungskanal-Zustands-Sequencer (111) zum sequentiellen Ordnen vorbestimmter Datenübertragungsprotokolle des SCSI-Datenübertragungskanals; einen SCSI-FIFO (115) zum temporären Speichern und Übertragen von SCSI-Daten; und eine SCSI-DMA-Steuerungseinrichtung (112) zum Steuern von Datenblockübertragungen zwischen dem SCSI-FIFO (115) und der Lokalbus-Interface-Einrichtung (170,171).
Integrierte Schaltung (105) nach Anspruch 1, bei der der zweite externe Datenübertragungskanal ein Ethernet-Kanal ist.
Integrierte Schaltung (105) nach Anspruch 6, wobei die integrierte Schaltung ferner eine Ethernet-Datenübertragungs-Steuerungseinheit (120) aufweist, die betriebsmäßig mit der dritten Vielzahl von Interface-Anschlüssen (128) gekoppelt ist.
Integrierte Schaltung (105) nach Anspruch 7, bei der die Ethernet-Datenübertragungs-Steuerungseinheit (120) aufweist: einen Ethernet-Datenübertragungskanal-Zustands-Sequencer (121) zum sequentiellen Ordnen vorbestimmter Datenübertragungsprotokolle des Ethernet-Datenübertragungskanals; einen Ethernet-FIFO (125) zum temporären Speichern und Übertragen von Ethernet-Daten; und eine Ethernet-DMA-Steuerungseinrichtung (122) zum Steuern von Datenblockübertragungen zwischen dem Ethernet-FIFO (125) und der Lokalbus-Interface-Einrichtung (170,171).
Integrierte Schaltung (105) nach Anspruch 7, bei der der erste externe Datenübertragungskanal ein Kleincomputer-Standard-Interface (SCSI) ist.
Integrierte Schaltung (105) nach Anspruch 9, wobei die integrierte Schaltung ferner eine SCSI-Datenübertragungs-Steuerungseinheit (110) aufweist, die betriebsmäßig mit der zweiten Vielzahl von Interface-Anschlüssen (118) gekoppelt ist.
Integrierte Schaltung (105) nach Anspruch 10, bei der die SCSI-Datenübertragungs-Steuerungseinheit (110) aufweist: einen SCSI-Datenübertragungskanal-Zustands-Sequencer (111) zum sequentiellen Ordnen vorbestimmter Datenübertragungsprotokolle des SCSI-Datenübertragungskanals; einen SCSI-FIFO (115) zum temporären Speichern und Übertragen von SCSI-Daten; und eine SCSI-DMA-Steuerungseinrichtung (112) zum Steuern von Datenblockübertragungen zwischen dem SCSI-FIFO (115) und der Lokalbus-Interface-Einrichtung (170,171).
Integrierte Schaltung (105) nach Anspruch 1, bei der der zweite externe Datenübertragungskanal ein Kanal auf Analogsignalbasis ist.
Integrierte Schaltung (105) nach Anspruch 12, bei der die erste Vielzahl von Lokalbus-Intertace-Anschlüssen (180) auf einem ersten Teilbereich der Peripherie des Substrats der integrierten Schaltung angeordnet ist und die dritte Vielzahl von Intertace-Anschlüssen (128) auf einem gegenüberliegenden zweiten Teilbereich der Peripherie des Substrats der integrierten Schaltung angeordnet ist.
Integrierte Schaltung (105) nach Anspruch 13, bei der das Substrat der integrierten Schaltung eine rechteckige Form aufweist, wobei der sich erste Teilbereich der Peripherie der integrierten Schaltung um eine erste Ecke der rechteckigen Form erstreckt und sich der zweite Teilbereich der Peripherie der integrierten Schaltung um eine diagonal gegenüberliegende Ecke der rechteckigen Form erstreckt.
Integrierte Schaltung (105) nach Anspruch 13, bei der die ersten und zweiten Teile der Peripherie der integrierten Schaltung voneinander beabstandet sind.