DE69133446T2

DE69133446T2 - BiCMOS-Verfahren mit Bipolartransistor mit geringem Basis-Rekombinationsstrom

Info

Publication number: DE69133446T2
Application number: DE69133446T
Authority: DE
Inventors: Paul C.F. San Jose Tong
Original assignee: Samsung Semiconductor Inc
Current assignee: Samsung Semiconductor Inc
Priority date: 1990-11-14
Filing date: 1991-08-13
Publication date: 2006-02-09
Anticipated expiration: 2011-08-14
Also published as: JPH073813B2; JPH04286154A; KR950010287B1; EP0486134A1; EP0768709A3; DE69133446D1; KR920010894A; US5336625A; EP0768709B1; DE69126596T2; EP0768709A2; EP0486134B1; US5304501A; DE69126596D1

Description

HINTERGRUND DER ERFINDUNG
Bereich der Erfindung
Die vorliegende Erfindung betrifft den Bereich der Herstellung integrierter Halbleiterschaltungen (IC) und insbesondere den Bereich der Herstellung von Halbleiter-ICs, an denen bipolar-komplementäre Metalloxidhalbleiter- (BiCMOS) Schaltungen beteiligt sind.
Beschreibung der verwandten Technik
Wie in der Technik bekannt ist, werden CMOS-Transistoren, einschließlich PMOS- (p-Kanal-Metalloxidhalbleiter) und NMOS- (n-Kanal-Metalloxidhalbleiter) Transistoren, und Bipolartransistoren auf demselben Substrat in einem BiCMOS-Prozess hergestellt. Eine Beschreibung der BiCMOS-Technik und der Gerätekenndaten befindet sich (i) in einem Artikel mit dem Titel „Advanced BiCMOS Technology for High Speed VLSI" von T. Ikeda et al., IEDM Technical Digest, International Electron Devices Meeting, Los Angeles, 7.–10. Dezember 1986, S. 408–411, und (ii) in einem Artikel mit dem Titel „A Production Proven High Performance 1.0 μm Double-Level Polysilicon BiCMOS Technology" von P. Tong et al., Semiconductor Technical Journal, Bd. 5, Nr. 1, 1990, S. 106–112.
Ein Verfahren zur Herstellung von integrierten BiCMOS-Schaltungen ist in 1 dargestellt.
1a zeigt eine in einem BiCMOS-Prozess hergestellte Halbleiterstruktur in einem Schritt nach der Entwicklung einer Struktur der Fotoresistschicht 103 in Vorbereitung zum Ätzen der unmittelbar darunter liegenden Silicid-Polysilicium-Schicht 104. Die Silicid-Polysiliciumschicht 104 kann z.B. ein Wolframsilicid/Polysilicium-Stapel sein. Die mit dem Ätzschritt aus der Silicid-Polysilicium-Schicht 104 geschnittene Struktur bildet das Gate eines NMOS-Transistors. Wie in 1a gezeigt, sind die Regionen 100 und 101 jeweils Regionen, in denen ein Bipolartransistor und ein NMOS-Transistor hergestellt werden sollen. Die Region 100 beinhaltet eine vergrabene n-Typ-Schicht 108 unter einer N-Mulde 110, die eine Kollektorsteckerregion 109 enthält. Die Region 101 beinhaltet eine vergrabene p-Typ-Schicht 107 unter einer P-Mulde 106.
Auf der Waferoberfläche ist auf der P-Mulde 106 und der N-Mulde 110 eine Oxidschicht dargestellt, die eine Region aus einem Gateoxid 105a und eine Region aus einem Feldoxid 105b beinhaltet. Auf den Oxidschichten 105a und 105b wird eine Silicid-Polysilicium-Schicht 104 ausgebildet. In dem dargestellten Verfahren umfasst die Silicid-Polysilicium-Schicht 104 Wolframsilicid auf phosphordotiertem Polysilicium.
1b zeigt die Halbleiterstruktur nach einer selektiven Ätzung einer Silicid-Polysilicium-Schicht 104 zum Bilden des Gates aus dem NMOS-Transistor und das Entfernen der Fotoresistschicht 103. Darauf folgt ein Ausheilungsschritt für das Silicid-Polysilicium-Gate 104, worauf das Auftragen einer Schicht 111 aus einem Niedertemperaturoxid folgt (1c). Diese Niedertemperatur-Oxidschicht 111 wird dann anisotrop geätzt, so dass die Abschnitte 111a und 111b (1d), Oxidabstandshalter genannt, an den Seitenwänden des Silicid-Polysilicium-Gates 104 zurückbleiben. Im Allgemeinen wird die Oxidschicht 111 beim Bilden von Abstandshaltern 111a und 111b überätzt, um eine gleichförmige Übergangstiefe über den Wafer und einen gleichförmigen Schichtwiderstand an den Source- und Drain-Regionen der MOS-Transistoren zu erzielen. Gleichförmigkeit in diesen Regionen ist deshalb wichtig, weil der Implantatbereich der Dotierungsmittelspezies, wie z.B. Arsen- oder Bordifluorid, für die Oxiddicke empfindlich ist, die nach der Abstandshalterätzung auf den aktiven Regionen zurückbleibt. Ein(e) gleichförmige(r) Übergangstiefe und Schichtwiderstand sind für die Herstellung von Bauelementen notwendig, deren tatsächliche elektrische Kenndaten näher an den Vorhersagewerten liegen, die für ihr Design verwendet werden.
Die Fotoresistschicht 112 wird dann aufgebracht und zum Implantieren von p-Typ-Ionenspezies in der Bipolarregion 100 strukturiert, um die Basis 113 eines bipolaren Transistors zu bilden (1e). Während dieses Schrittes wird eine Ionenspezies wie z.B. Bor in die blanke Siliciumoberfläche implantiert, die nach der Abstandshalterätzung exponiert ist. Dieser Implantationsschritt kann „Tunnelung" verursachen, wenn keine speziellen Vorsichtsmaßnahmen getroffen werden. Zu Tunnelung kommt es, wenn Atome einer implantierten Spezies in einem solchen Winkel in das Kristallgitter eingeleitet werden, dass sie auf wenig Widerstand im interatomaren Raum treffen, bis sie ihre große Tiefe erreichen. Dieser Effekt bewirkt eine kleine, aber signifikante Verunreinigungskonzentrationstiefe in die implantierte Oberfläche mit der Bezeichnung „channeling tail" (Tunnelschwanz). Der Tunnelschwanz ist ein großes Hindernis für die Erzielung einer geringen Basisbreite, die in fortschrittlichen bipolaren Bauelementen wünschenswert ist.
Eine Methode zum Abstellen des Tunnelungseffekts besteht darin, die Ionenspezies in einem Winkel von beispielsweise 7 Grad von der Normalen der Oberfläche des Implantats in die Gitterstruktur zu implantieren. Solche achsenversetzten Implantate verursachen jedoch andere Bauelementleistungsprobleme aufgrund der uneinheitlichen Konzentration über der Oberfläche durch die „Schatten", die von anderen Strukturen auf die Halbleiteroberfläche geworfen werden, was die Kenndaten des Bauelements nachteilig beeinflusst, so dass Effekte wie Umfangsdurchgriff und Tunnelungsleckströme auftreten. Beispiele für Effekte gibt es in „Effect of Off-Axis Implant on the Characteristics of Advanced Self-Aligned Bipolar Transistors" von C. T. Chuang et al., IEEE Electron Device Letters, Bd. EDL-8, Nr. 7, Juli 1987, S. 321–23.
Nach dem Basisimplantationsschritt und nach dem Ablösen des Fotoresists 112 wird eine neue Fotoresistschicht 114 aufgebracht und strukturiert, um den Kollektorkontakt 114c in der Kollektorsteckerregion 109 des Bipolartransistors in der Bipolarregion 100 zu öffnen. Bei diesem Schritt werden auch die Regionen von Source 114a und Drain 114b des NMOS-Transistors in der Region 101 exponiert. In die exponierten Regionen werden dann n-Typ-Ionenspezies implantiert (1f). Nach einem Sauerstoffplasmareinigungsschritt (gewöhnlich Lackentfernung genannt) zum Entfernen von Fotoresist 114 werden die Basiskontaktbereiche 116a und 116b des Bipolartransistors sowie die Source- und Drain-Regionen des PMOS-Transistors (nicht dargestellt) durch geeignetes Strukturieren auf der Fotoresistschicht 115 und Implantieren von p-Typ-Ionenspezies gebildet (1g).
Nach dem Ablösen der Fotoresistschicht 115 wird eine Deckschicht aus Niedertemperaturoxid 117b auf die gesamte Oberfläche einschließlich der an elektronischen Zuständen reichen blanken Siliciumbasisregion 113 aufgebracht. Die Niedertemperaturoxidschicht wird dann strukturiert und selektiv geätzt, um eine Kontaktregion für die Verwendung mit einem zweiten Polysiliciumfilm (siehe unten), z.B. dem gezeigten Emitterkontakt 117a, zu bilden.
Dann wird ein zweiter Polysiliciumfilm („POLY II") aufgebracht. Danach wird eine Schicht aus Fotoresist über dieser POLY II Schicht aufgebracht und im Einklang mit einer POLY II Maske auf geeignete Weise strukturiert und zum Definieren von zweiten Polysiliciummerkmalen geätzt, einschließlich dem Emitter des bipolaren Transistors 117 in der bipolaren Region 100. Auf die verbleibenden Abschnitte der POLY II Schicht wird eine Schicht aus Fotoresist gelegt, die auf geeignete Weise strukturiert und im Einklang mit einer POLY II Implantatmaske entwickelt wird, um leitende Abschnitte für eine Ionenimplantation zu exponieren. Solche Regionen für eine Ionenimplantation beinhalten prospektive Emitterregionen in den verbleibenden Abschnitten der POLY II Schicht. Ein POLY II Implantat wird dann mit einem n-Typ-Dotierungsmittel hergestellt.
Die Fotoresistschicht, die die exponierten POLY II Merkmale definiert, wird dann beseitigt. Das implantierte n-Typ-Dotierungsmittel in den POLY II Merkmalen wird dann mit einem Oxidationszyklus durch den Emitterkontakt 117a in die Basisregion 113 getrieben. Die Oberfläche des Wafers wird dann mit einer Schicht aus undotiertem Oxid versehen, gefolgt von einer Schicht aus Borphosphosilicatglas (BPSG) 119, die strukturiert und selektiv geätzt wird, so dass die Schaltungselemente mit einer oder mehreren Metallisierungsschicht(en) 118 verbunden werden können, die durch eine dielektrische Zwischenmetallschicht 120 isoliert sind. Die gesamte Oberfläche wird dann mit einer Passivierungsschicht 121 passiviert. Die vollständige Halbleiterstruktur ist in 1h dargestellt.
In dem soeben beschriebenen BiCMOS-Prozess neigen die fertigen bipolaren Transistoren zu übermäßig großen Emitter-Basis-Übergang-Rekombinationsströmen. Solche Ströme werden in einer speziellen Fallstudie „Increased Current Gain and Suppression of Peripheral Base Currents in Silicided Self-Aligned Narrow-Width Polysilicon-Emitter Transistors of an Advanced BiCMOS Technology", IEEE Electron Device Letters, Bd. EDL-9, Nr. 5, S. 247–49, Mai 1988, von M. H. El-Diwany et al., in einem anderen Zusammenhang beobachtet.
Um Schäden an der aktiven Bipolarregion zu verhüten, wurde der Schritt des Ätzens des Oxidabstandshalters so ausgelegt, dass er eine geeignete Oxiddicke (z.B. 15 nm) auf den aktiven Regionen zurücklässt. Dieser Ansatz verursacht jedoch unerwünschte Variationen der CMOS-Bauelementleistung aufgrund (i) der inhärenten Dickenvariationen der Oxidschicht 111 (die die Oxidabstandshalter 111a und 111b bildet) und (ii) der Selektivität der Ätzung und der durch das Oxidätzmittel verursachten Ungleichförmigkeit. Beobachtungen zufolge ist dies hauptsächlich auf die Konfiguration des Oxidätzmittels zurückzuführen, das in der Mitte des Wafers und am Rand des Wafers mit unterschiedlichen Geschwindigkeiten ätzt. Variationen von bis zu 35 nm über den Wafer sind üblich.
PATENT ABSTRACTS OF JAPAN, Bd. 012, Nr. 393 (E-670), 19. Oktober 1988 & JP 63 133662 A (NEC CORP), 6. Juni 1988, beschreibt die Bildung eines MOS-Bauelementes und eines bipolaren Bauelementes auf einer identischen Struktur ohne Herabsetzung der Kenndaten des bipolaren Bauelementes mit einem Verfahren, bei dem an einer Emitterdiffusionsschicht und einer Basiskontaktschicht gleichzeitig eine Öffnung gemacht wird, während eine dicke Isolierfilmschicht auf einem bipolaren Transistor wegfällt.
Die EP 0 226 892 beschreibt ein Verfahren zur gleichzeitigen Herstellung von Bipolar- und CMOS-Transistoren unter Verwendung eines Schutzoxids über den aktiven Zonen der CMOS-Transistoren. Diese Schutzschicht bildet nachfolgend einen Teil der Emitterzone. Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen gemäß Anspruch 1.
Gemäß einer bevorzugten Ausgestaltung der Erfindung umfasst das Verfahren ferner die folgenden Schritte:
Bilden der genannten Schutzstruktur so, dass sie geeignet ist, die Bildung von Halbleiteroxid selektiv über den aktiven Bereichen des bipolaren Transistors zu verhindern;
Bilden einer Schicht aus Halbleiteroxid auf der Oberfläche der genannten Halbleiterstruktur, die nicht von der genannten Schutzstruktur geschützt wird.
Gemäß einer Ausgestaltung der vorliegenden Erfindung erzielt ein Verfahren zur Herstellung einer Halbleiterstruktur von BiCMOS-Schaltungen einen niedrigen Basisrekombinationsstrom durch Ausbilden einer Schutzstruktur von Material, das geeignet ist, die Bildung von Halbleiteroxid zu verhüten, selektiv über den aktiven Bereichen der bipolaren Transistoren. Es werden dann Halbleiteroxide gebildet, wo die Halbleiterstrukturen nicht von der Schutzstruktur geschützt werden. Die Schutzstruktur wird nachfolgend entfernt, um den aktiven Bereich des bipolaren Transistors vor der Bildung der Basisregion des bipolaren Transistors zu exponieren.
Zusätzlich zum Erleichtern der Herstellung von bipolaren Transistoren mit reduziertem Basisrekombinationsstrom trennt die vorliegende Erfindung auch die prozessbezogenen Leistungsparameter der Bipolar- und CMOS-Transistoren voneinander. Ein Verfahren gemäß der vorliegenden Erfindung erzeugt basisaktive Regionen, die vor Partikelkontamination des LTO-Auftragsschritts geschützt sind, und verhindert Plasmaschäden bei den Lackentfernungs- und Resistablöseschritten nach dem NMOS-Transistor-Source/Drain-Implantationsschritt.
Ein weiterer Vorteil der vorliegenden Erfindung ist die Vermeidung einer Bortunnelung während des Basisimplantationsschrittes.
Die vorliegende Erfindung wird nach einer Betrachtung der nachfolgenden ausführlichen Beschreibung in Verbindung mit den Begleitzeichnungen besser verständlich.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1a–h zeigen verschiedene Schritte eines Verfahrens des Standes der Technik.
2a–j zeigen verschiedene Schritte in einer Ausgestaltung der vorliegenden Erfindung.
3a–e zeigen verschiedene Schritte in einer zweiten Ausgestaltung der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSGESTALTUNGEN
In dieser Beschreibung werden die Bereiche, in denen die Kanäle, Sources und Drains von MOS-Transistoren sowie die Basis-Emitter- und Basis-Kollektor-Übergänge von bipolaren Transistoren gebildet werden, jeweils als die aktiven Bereiche der Feldeffekttransistoren und die aktiven Bereiche der Bipolartransistoren bezeichnet. Solche aktiven Bereiche können in einem Substrat aus Silicium oder einem anderen geeigneten Halbleiter, in epitaxialem Silicium oder in einem anderen geeigneten Material ausgebildet werden, das für die Bildung von Halbleiterbauelementen geeignet ist.
Es wurde beobachtet, dass das anisotrope Überätzen der Niedertemperaturoxidschicht zum Bilden der Oxidabstandshalter an den Seitenwänden des Silicid-Polysilicium-Gates eines MOS-Feldeffekttransistors tatsächlich in die aktiven Regionen ätzen kann. Man glaubt, dass dieser Überätzungsschritt Oberflächenzustände unterhalb des Niedertemperaturoxids ähnlich den elektronischen Zuständen erzeugt, die in blankem Silicium vorliegen. Diese Oberflächenzustände können den in Durchlassrichtung vorgespannten Emitter-Basis-Übergang-Rekombinationsstrom beträchtlich erhöhen, was zu einer Herabsetzung der Stromverstärkung („Beta") im fertigen Bipolartransistor führt, und sind für die Zuverlässigkeit von bipolaren Bauelementen schädlich.
Die vorliegende Erfindung stellt das verschärfte Rekombinationsstromproblem aufgrund von Oberflächenzuständen im Bipolartransistor ab.
Die Schritte einer ersten Ausgestaltung der vorliegenden Erfindung sind in 2a–j illustriert.
2a zeigt eine BiCMOS-Halbleiterstruktur in einer frühen Herstellungsstufe. Die Regionen 200 und 201 sind jeweils Regionen eines Halbleiterwafers, in denen ein Bipolartransistor und ein NMOS-Transistor ausgebildet werden sollen. (Nachfolgend wird die Region 200 als die Bipolarregion 200 und die Region 201 als die NMOS-Region 201 bezeichnet). Der PMOS-Transistor ist in dieser Figur nicht zu sehen. Die Bipolarregion 200 beinhaltet eine vergrabene n-Typ-Schicht 208 unter einer N-Mulde 210, die eine Kollektorsteckerregion 209 aufweist. Ebenso beinhaltet die NMOS-Region 201 eine vergrabene p-Typ-Schicht 207 unter einer P-Mulde 206.
Auf der P-Mulde 206 und der N-Mulde 210 wird auf eine beliebige geeignete Weise eine Oxidschicht ausgebildet, die die Regionen des Gateoxids 205a und des Feldoxids 205b beinhaltet. Die Gateoxid- und Feldoxidschichten werden gewöhnlich in separaten Herstellungsschritten gebildet. Die Gateoxidschicht 205a und die Feldoxidschicht 205b haben häufig auch verschiedene Qualitäten.
Eine Silicid-Polysilicium-Schicht 204, die das Material ist, das zum Bilden der Gates des NMOS- und des PMOS-Transistors verwendet wird, ist auf den Oxidschichten 205a und 205b vorgesehen. Diese Silicid-Polysilicium-Schicht 204 umfasst Wolframsilicid und phosphordotiertes Polysilicium. Diese Silicid-Polysilicium-Schicht 204 wird durch ein erstes Auftragen eines Polysiliciumfilms mit einer Dicke von etwa 300 nm mit einem beliebigen geeigneten Auftragsgerät wie z.B. einem LPCVD-Rohr, das von Thermco Corporation in Kalifornien erhältlich ist, mit einer Auftragstemperatur von 615°C gebildet. Der Polysiliciumfilm wird mit 24 Ohm/cm² mit einem beliebigen geeigneten Gerät wie z.B. einem POCl₃-Rohr dotiert, das ebenfalls von Thermco Corporation erhältlich ist. Nach den Schritten Deglasieren und Schwefelsäurereinigung wird ein Wolframsilicidfilm von etwa 200 nm Dicke mit einem beliebigen geeigneten Gerät wie z.B. einem CVD-Reaktor Modell #8402, erhältlich von Genus Corporation aus Mountain View in Kalifornien, aufgebracht. Die Kombination aus phosphordotiertem Polysilicium und Wolframsilicid wird kollektiv als die Silicid-Polysilicium-Schicht 204 bezeichnet. Andere Materialien als Silicid-Polysilicium, wie z.B. Molybdän, können ebenfalls zum Bilden der Gates von NMOS- und PMOS-Transistoren verwendet werden.
Eine Silicid-Polysilicium-Maske 203 wird aus einer strukturierten Fotoresistschicht 203 gebildet. Die Silicid-Polysilicium-Maske 203 maskiert nicht nur die Gate-Region des NMOS-Transistors in der NMOS-Region 201 und allgemein die Gateregionen anderer Feldeffekttransistoren, sondern maskiert auch die aktiven Regionen des Bipolartransistors in der Bipolarregion 200 und allgemein die aktiven Regionen anderer Bipolartransistoren. Die Silicid-Polysilicium-Schicht 204 wird selektiv geätzt, um das Gate 204a des NMOS-Transistors in der NMOS-Region 201 und eine Schutzstruktur 204b auf der aktiven Region des Bipolartransistors in der Bipolarregion 200 zurückzulassen (2b). Bei diesem Schritt wird auch das Gate eines beliebigen PMOS-Transistors (nicht dargestellt) ausgebildet. Nach einem Ausheilungsschritt für die übrigen Silicid-Polysilicium-Strukturen (z.B. Gate 204a und Schutzstruktur 204b) wird eine Niedertemperaturoxid-(LTO)-Schicht 211 von etwa 300 nm Dicke auf eine geeignete Weise aufgebracht, wie z.B. mit einem CVD-Reaktor, der von Anicon Inc. aus San Jose in Kalifornien erhältlich ist (2c). Wie in 2c leicht zu sehen ist, trennt die Schutzstruktur 204b die LTO-Schicht 211 von der aktiven Region der Bipolarregion 200. Da das Gateoxid 205a die Oberfläche der aktiven Bipolarregion 200 bedeckt, wird diese Oberfläche von dieser Schicht aus thermisch gewachsenem Gateoxid 205a natürlich passiviert, was zu einer reduzierten Dichte von elektronischen Fangstellen an der Siliciumoberfläche führt. Während des LTO-Auftragsschritts wird die aktive Region der Bipolarregion 200 von der Schutzstruktur 204b vor Partikelkontamination geschützt.
Das die Schutzstruktur 204b über der Basisregion des Bipolartransistors bildende Material kann ein beliebiges Material sein, das zum Bilden der Gates von Feldeffekttransistoren geeignet ist. Die Wahl des Materials ist hauptsächlich von den Anforderungen der Feldeffekttransistoren abhängig. So ist z.B. reines Wolfram aufgrund seiner Anfälligkeit für Tunnelungseffekte während der zum Bilden der Sources und Drains der Feldeffekttransistoren angewendeten Ionenimplantationsschritte nicht geeignet. Eine Tunnelung führt zu Kontamination durch die implantierten Ionenspezies in der Kanalregion des Transistors, was seine Betriebseigenschaften beeinträchtigt.
Wie oben erwähnt, wird, da das Gatematerial für die Schutzstruktur 204b über der aktiven Region 200 des Bipolartransistors gewählt wird, die Oberfläche der bipolaren Region durch die Schicht von thermisch gewachsenem Gateoxid 205a natürlich passiviert. Eine solche Passivierung reduziert die Dichte von elektronischen Fangstellen an der Siliciumoberfläche in der Basisregion merklich, so dass ein stabilerer bipolarer Transistor mit elektrischen Kenndaten erhalten wird, die näher an einem idealen Bipolartransistor liegen. E. H. Nicollian et al. beschreiben diesen Effekt in „MOS (Metal Oxide Semiconductor) Physics & Technology", John Wiley & Sons, New York, 1982, S. 756–759.
Diese LTO-Schicht 211 wird dann anisotrop geätzt, z.B. mit einem AMT8310 RIE Plasmaätzer, der von Applied Materials, Inc. aus Santa Clara, Kalifornien, erhältlich ist, um beide Oxidabstandshalter 211a und 211b an den Seitenwänden von Gate 204a und Oxidabstandshalter 211c und 211d an den Seitenwänden der Schutzstruktur 204b zu bilden. Aufgrund der inhärenten Oxiddickenvariation über den Wafer, der Selektivität der zum Ätzen verwendeten reaktiven Ionen sowie der Konfiguration des Ätzers, der dazu neigt, in der Mitte und am Rand des Wafers mit unterschiedlichen Geschwindigkeiten zu ätzen, ist es schwierig, die Oxiddicke über den Wafer präzise zu regeln. Es werden Variationen von bis zu 350 Å von der Wafermitte zu seinem Rand hin festgestellt. Da jedoch die Schutzstruktur 204b eine Barriere zwischen der LTO-Schicht 211 und dem darunter liegenden, thermisch gewachsenen Gateoxid 205a bildet, die die Siliciumoberfläche der Basisregion in der Bipolarregion 200 passiviert, kann die LTO-Schicht 211 auf den aktiven Regionen der Feldeffekttransistoren, wie z.B. in der NMOS-Region 201, praktisch vollständig (2d) ohne nachteilige Effekte auf der Gateoxidschicht 205a und ohne Verursachen von Defekten in der Bipolarregion 200 geätzt werden, so dass ein zu starker Basisrekombinationsstrom im fertigen Bipolartransistor vermieden wird. Die vorliegende Erfindung macht es somit unnötig, eine präzise geregelte Oxiddicke auf den aktiven Regionen zu hinterlassen, um Schäden an der Basisregion des Bipolartransistors zu vermeiden. Gleichzeitig führt die Beseitigung von im Wesentlichen allem Oxid von der aktiven Region der Feldeffekttransistoren zu gleichförmigen und regelbaren elektrischen Kenndaten in den Feldeffekttransistoren und Widerständen, die von denselben Source/Drain-Implantaten gebildet werden.
Die Fotoresistschicht 213 wird aufgetragen und strukturiert, um Öffnungen für ein n-Typ-Ionenimplantat im Kollektorkontakt 212c in der Kollektorsteckerregion 209 der Bipolarregion 200, und den Source- und Drain-Regionen 212a und 212b der NMOS-Region 201 zu bilden (2e). Die für dieses Implantat verwendeten n-Typ-Ionenspezies können Phosphor, Arsen oder beides sein. Wenn Arsen und Phosphor verwendet werden, dann betragen geeignete Implantationsdosen 8,0 × 10¹⁵ bei 65 KeV bzw. 1,5 × 10¹⁴ bei 65 KeV.
Die Fotoresistschicht 213 wird durch einen Lackentfernungsschritt mit Sauerstoffplasma, gefolgt von einem Resistablösungsschritt mit einem Reagens beseitigt, das gewöhnlich als „Piranha"-Lösung bezeichnet wird. Während der Lackentfernungs- und Resistablöseschritte schirmt die Schutzstruktur 204b den passivierten aktiven Bereich der Bipolarregion 200 ab.
Die Fotoresistschicht 214 wird dann aufgetragen und strukturiert, um Öffnungen für ein Ionenimplantat im aktiven Bereich der Bipolarregion zu bilden (2f). Ein Nassätzschritt, gepuffertes Oxidätzen genannt, mit einer 7:1 (nach Volumen) Lösung aus HF und Ammoniumfluorid bei 30°C, beseitigt die Oxidabstandshalterstrukturen 211c und 211d von den Seitenwänden der Schutzstruktur 204b (2g). Nach dem gepufferten Oxidätzen wird durch Silicid-Polysilicium-Ätzen unter Verwendung eines beliebigen geeigneten Plasmaätzers wie z.B. dem LAM-Modell 490, das von de LAM Research Corporation aus Fremont in Kalifornien erhältlich ist, die Schutzstruktur 204b beseitigt, um das Gateoxid 205a auf dem aktiven Bereich der Bipolarregion 200 zu exponieren. Der Nassätzschritt zum Entfernen der Oxidabstandshalter 211c und 211d verbessert die Planarität, aber die Oxidabstandshalter 211c und 211d können bei Bedarf gelassen werden. Eine verbesserte Planarität verhütet Brüche der Metallverbindungen, die dann auftreten können, wenn die BPSG-Schicht in einem nachfolgenden Schritt zu dünn aufgetragen wird. Bei dem Silicid-Polysilicium-Ätzschritt ist ein Überätzen bis 15% zulässig, um ein vollständiges Beseitigen der Silicid-Polysilicium-Schutzstruktur 204b zu gewährleisten.
Dann werden Ionen des p-Typs in das Gateoxid 205a auf der aktiven Region der Bipolarregion 200 implantiert. Die implantierten Ionen, wie z.B. Bor, penetrieren das Silicium unter dem Gateoxid 205a und bilden die Basis 215 des Bipolartransistars in der Bipolarregion 200 (2h). Da die Borionen durch eine Oxidschicht 205a implantiert werden, die von der Schutzstruktur 204b geschützt wird, wird der Tunnelschwanzeffekt in Verbindung mit einem Implantat aus Bor und blankem Silicium vermieden, da es in einer Oxidschicht nicht zu Tunnelung kommt. Infolgedessen wird eine sehr enge Basisbreite erzielt, die für eine hohe Bipolartransistorleistung notwendig ist. Ferner dient die Gateoxidschicht 205a zum Passivieren der Oberfläche des aktiven Basisbereichs durch Eliminieren der Bildung von Fangstellen und nichtpaarigen Bindungen auf der Siliciumoberfläche. Dieser Passivierungseffekt verbessert die Zuverlässigkeit des Bipolartransistors.
Nach dem Beseitigen der Fotoresistschicht 214 durch Lackentfernung und Resistablösung unter Verwendung geeigneter Reagenzien wie Sauerstoffplasma bzw. Schwefelsäure, wird die Fotoresistschicht 217 erzeugt und strukturiert, um Öffnungen für eine Ionenimplantation in die Basiskontaktbereiche 216a und 216b (2i) des Bipolartransistors und die Source- und Drain-Regionen von PMOS-Transistoren (nicht dargestellt) zu erzeugen. Eine geeignete Ionenspezies zum Bilden von Source- und Drain-Regionen von PMOS-Transistoren ist Bordifluorid (BF₂) unter Verwendung einer Implantationsdosis von 3,0 × 10¹⁵ bei 45 KeV.
Nach dem Ablösen der Fotoresistschicht 217 wird eine 2000 Å dicke Niedertemperaturoxid-(LTO)-Schicht 224 mit einem geeigneten Verfahren für einen Niedertemperaturoxidauftrag, wie z.B. einem CVD-Reaktor von Anicon Inc. aus San Jose in Kalifornien, aufgebracht. Diese Niedertemperaturoxidschicht 224 wird dann strukturiert und selektiv geätzt, um Kontaktregionen für eine zweite Polysiliciumschicht („Poly II") zu bilden. Solche Kontaktregionen beinhalten die Emitterkontaktregion 217a.
Eine strukturierte zweite Schicht 218 aus Silicid-Polysilicium oder Polysilicium bildet den Emitter des Bipolartransistors (2j). Der Emitter wird gebildet, während das Dotierungsmittel des n-Typs, z.B. Arsen, im Polysilicium in die Siliciumoberfläche darunter diffundiert. Die Oberfläche des Wafers wird dann mit einer Schicht 220 aus Borphosphosilicatglas (BPSG) versehen, die strukturiert und selektiv geätzt wird, damit die Schaltungselemente durch eine oder mehrere Metallisierungsschichten 219, isoliert durch die dielektrische Zwischenmetallschicht 221, verbunden werden können. Diese dielektrische Schicht 221 umfasst ein Niedertemperaturoxid (LTO) von etwa 1550 nm Dicke, mit einer geeigneten Vorrichtung wie dem ACVD-Reaktor aufgebracht, der von Anicon Inc. erhältlich ist, wie oben erläutert.
Eine Glättung dieser dielektrischen Oberfläche wird durch ein Zurückätzen der LTO-Schicht 221 erzielt, bis 1750 nm Oxid in den Feldregionen verbleibt. Auf den Rückätzschritt folgt das Auftragen eines Films von undotiertem Plasmaoxid mit einer Dicke von etwa 800 nm mit einer geeigneten Vorrichtung wie z.B. dem Concept One (Warenzeichen) Reaktor, der von Novellus Systems Inc. aus San Jose in Kalifornien erhältlich ist. Beide Kontaktlöcher und eine zweite Metallschicht können auf geeignete Weise strukturiert werden, um zusätzliche Verbindungen zu erzeugen, wie in der Technik hinlänglich bekannt ist.
Die gesamte Oberfläche wird dann mit einer Passivierungsschicht 222 passiviert. Die Passivierungsschicht 222 kann eine jede geeignete Passivierungsschicht wie z.B. ein aufgetragener Film aus Polysiliciumglas von etwa 600 nm Dicke sein, gefolgt von einem ähnlich dicken Nitrid. Beide Filme können durch den oben in Verbindung mit dem Auftragen von Plasmaoxid in der dielektrischen Schicht 221 erörterten Novellus-Reaktor aufgebracht werden. Die fertige Halbleiterstruktur ist in 2j dargestellt.
Bisher wurde ein Ansatz zum Erhalten eines äußerst gut herstellbaren bipolaren Transistors mit minimalem Basisrekombinationsstrom in einer BiCMOS-Technik beschrieben, ohne dass zusätzliche Fotomaskierungsschritte notwendig sind. Es ist aber auch möglich, einen alternativen anderen dünnen Film als Schutzstruktur als das oben für die Schutzstruktur 204b beschriebene Gate-Material zu verwenden. Die 3a–3e illustrieren eine zweite Ausgestaltung der vorliegenden Erfindung. 3a zeigt einen Querschnitt einer Halbleiterstruktur mit den Regionen 300 und 301, die jeweils für die Bildung eines Bipolar- und eines NMOS-Transistors bestimmt sind. Wie in 3a gezeigt, befindet sich in der Region 300 eine mit einem geeigneten Verfahren gebildete vergrabene Schicht 308 des n-Typs unter einer N-Mulde 310, die ebenfalls mit einem geeigneten Verfahren gebildet wurde. In der Region 301 befindet sich eine mit einem geeigneten Verfahren hergestellte vergrabene Schicht 307 des p-Typs unter der P-Mulde 306, die ebenfalls mit einem geeigneten Verfahren gebildet wurde.
Ein thermisch gewachsenes Kontaktstellenoxid 305a mit einer Dicke von 38 nm wird auf der Oberfläche der Regionen 300 und 301 vorgesehen. Eine Schicht 303 aus Nitrid wird mit einer LPCVD-Technik bei 800°C für eine Stunde in einem 3:1 Gasgemisch aus Dichlorsilan und Ammoniak bis zu einer Dicke von etwa 170 nm aufgebracht und selektiv strukturiert.
Die Nitridschicht 303 dient in dieser Ausgestaltung zwei Zwecken. Zunächst dient sie als Oxidationsmaske für die Feldoxidschicht, die als Nächstes aufwachsen gelassen werden soll. Zweitens bildet die Nitridschicht 303 in der Bipolarregion 300 eine Schutzstruktur über der aktiven Bipolarregion 300 ähnlich dem Zweck, den die Schutzstruktur 204b der 2a–g erfüllt.
Eine standardmäßige lokale Oxidation von Silicium (LOCOS) bei 950°C und in einer Dampfumgebung für sechs Stunden ergibt das 600 nm dicke Feldoxid 305b. Die Nitridschicht 303 schirmt zwar einen großen Teil der Siliciumoberfläche vor Oxidation ab, aber trotzdem bildet sich eine dünne Oxidschicht, die in 3a als Schicht 303a dargestellt ist. 3a repräsentiert eine Halbleiterstruktur nach dem LOCOS-Schritt.
Es wird eine Fotoresistschicht 303b aufgebracht und geeignet strukturiert, so dass sie die dünne Oxidschicht 303a, die Siliciumnitridschicht 303 und das Kontaktstellenoxid 305a auf der Basisregion in der Bipolarregion 300 während der nächsten Schritte des Nassoxidätzens und des Nassnitridätzens schützt (3b).
Die Fotoresistschicht 303b wird so strukturiert, dass sie nur die Bipolarregion 300 schützt und den NMOS-Transistor 301 und den PMOS-Transistor (nicht dargestellt) exponiert, so dass der Abschnitt der Nitridschicht 303 in der Region 300 bis nach einem nachfolgenden Überätzen während der Bildung der oben erörterten Oxidabstandshalter bleiben kann.
Das Nassoxidätzen soll die dünne Oxidschicht 303a auf der Nitridschicht 303 beseitigen. Dieses Nassoxidätzen ist ein 7:1 gepuffertes Oxidätzen (HF und Ammoniumfluorid) bei 30°C für etwa 25 Sekunden, das ausreichen sollte, damit die Nitridschicht 303 in den Feldeffekttransistorregionen, wie z.B. den NMOS-Regionen 301, exponiert wird. Das Nassnitridätzen erfolgt in heißer Phosphorsäure bei 170°C für 75 Minuten. Das Nassätzen endet mit einem Reinigungsschritt unter Verwendung eines gepufferten Oxidätzens von 10 Sekunden, um eventuelle Verunreinigungen oder Unregelmäßigkeiten auf der Halbleiteroberfläche zu beseitigen.
3b zeigt die resultierende Halbleiterstruktur nach dem Nassoxid- und dem Nassnitridätzschritt.
Nach diesen Nassoxid- und Nassnitridätzschritten wird die Fotoresistschicht 303b abgelöst. Es erfolgt ein Opferoxidationsschritt, um eine Oxidschicht von etwa 26 nm Dicke auf der durch das Nitridätzen exponierten Siliciumoberfläche aufwachsen zu lassen. Diese Oxidschicht wird dann mit einem 7:1 (nach Volumen) gepufferten Oxidätzmittel (HF und Ammoniumfluorid) beseitigt. Diese Opferoxidations- und Beseitigungsschritte sollen eine vollständige Beseitigung des Nitrids von den Feldeffekttransistorregionen, z.B. den NMOS-Regionen 301, gewährleisten. Opferoxidation und Beseitigung vermeiden das „Kooi-Effekt"- oder „Weißband"-Phänomen.
Nach Abschluss des Opferoxidationsschrittes wird die Halbleiteroberfläche auf geeignete Weise für eine tiefe N+ Implantation der Kollektorsteckerregion strukturiert, die in 3c als Region 309 dargestellt ist. Bei der tiefen N+ Implantation wird Phosphor als Ionenspezies bei einer Dosis von 5,0 × 10¹⁵ bei 100 KeV verwendet.
Nach dem Schritt des Beseitigens der Kollektorimplantatmaske wird ein Gateoxid 305c (3c) bis zu einer Dicke von 24,5 nm in einer trockenen Sauerstoffatmosphäre bei 950°C für etwa 50 Minuten aufwachsen gelassen. (Die Opferoxidations-, Kollektorsteckerimplantations- und Gateoxidationsschritte sind in P. Tong et al. in „A Production Proven High Performance 1,0 μm Double-Level Polysilicon BiCMOS Technology", Semiconductor Technical Journal, herausgegeben von Samsung Semiconductor, Bd. 5, Nr. 1, S. 106–112, Juni 1990, beschrieben).
Eine Silicid-Polysilicium-Schicht 304 wird durch Auftragen an einer ersten Zwischenschicht aus 50 nm dickem Polysilicium 303d mit einem beliebigen geeigneten Auftragsgerät wie z.B. dem LPCVD-Rohr von Thermco Corporation in Kalifornien bei einer Auftragstemperatur von 615°C gebildet. Ein VT- (Schwellenspannung) Implantat von Borionen bei einer Dosis von 8,5 × 10'' bei 45 KeV wird durch diese Polysiliciumzwischenschicht implantiert. Dieses VT-Implantat stellt die Schwellenspannungen der NMOS- und der PMOS-Feldeffekttransistoren ein (3c).
In der oben erörterten ersten Ausgestaltung erfolgt die VT-Implantation vor dem Auftragen der Silicid-Polysilicium-Schicht 204 in 2a, so dass die VT-Implantation nicht nur in die aktiven NMOS-, PMOS-Regionen, sondern auch in die aktive Bipolarbasisregion geht. Im Gegensatz dazu schützt die Nitridstruktur 303 der zweiten Ausgestaltung die aktive Basisregion bei der VT-Implantation vor den Ionenspezies.
Dann erfolgt das Auftragen eines weiteren 250 nm dicken Polysiliciumfilms mit einem beliebigen geeigneten Auftragsgerät, wie z.B. einem LPCVD-Rohr, das von der Thermco Corporation in Kalifornien erhältlich ist, mit einer Auftragstemperatur von 615°C. Dieser Polysiliciumfilm wird mit 24 Ohm/cm² mit einem beliebigen geeigneten Gerät wie z.B. einem POCl₃-Rohr dotiert, das ebenfalls von der Thermco Corporation erhältlich ist. Nach den Deglasierungs- und Schwefelsäurereinigungsschritten wird ein Film aus Wolframsilicid von etwa 200 nm Dicke mit einem beliebigen geeigneten Gerät wie z.B. dem CVD-Reaktor Modell #8402 aufgebracht, der von der Genus Corporation aus Mountain View in Kalifornien erhältlich ist. Die Kombination aus phosphordotiertem Polysilicium und Wolframsilicid wird kollektiv als Silicid-Polysilicium-Schicht 304 bezeichnet.
Dann wird Fotoresist 303c aufgebracht und entwickelt, um die Gatebereiche der Feldeffekttransistoren zu definieren. 3d zeigt einen Querschnitt der Halbleiterstruktur nach dem Aufbringen und Entwickeln des Fotoresist 303c.
Der nächste Schritt ist Silicid-Polysilicium-Ätzen, das bereits in Verbindung mit der in den 2a–j gezeigten ersten Ausgestaltung der vorliegenden Erfindung beschrieben wurde. Oxidabstandshalter 311a und 311b werden nach dem Auftragen einer LTO-Schicht und nachfolgendem Abstandshalterätzen gebildet. Die Bildungsschritte der Abstandshalter 311a und 311b sind mit denen für die Oxidabstandshalter 211a und 211b der in den 2a–j gezeigten Ausgestaltungen der vorliegenden Erfindung identisch. Aufgrund der Nitridschutzstruktur 303 wird die Oberfläche der aktiven Basisregion in der Bipolarregion 300 vor Überätzungsschäden geschützt. Daher werden die Vorteile der Schutzstruktur 204b, die oben in Verbindung mit der ersten Ausgestaltung beschrieben wurden, auch mit der Schutzstruktur 303 dieser zweiten Ausgestaltung erzielt.
Die nächsten Schritte in dieser zweiten Ausgestaltung, die die Bildung des Kollektorkontakts 312c, der Source- 312a und Drain- 312b Regionen der NMOS-Region 301 beinhalten, sind mit den Schritten zur Bildung entsprechender Strukturen in der ersten Ausgestaltung identisch.
Die bei dem Ätzschritt aus der Silicid-Polysilicium-Schicht 304 geschnittene Struktur bildet das Gate 304a und die Silicid-Polysilicium-Abstandshalter 304b und 304c an den Seitenwänden der Schutzstruktur 303 (3e).
Dann wird die Fotoresistschicht 314 aufgetragen und strukturiert, um Öffnungen für eine Ionenimplantation im aktiven Bereich der Bipolarregion 300 zu bilden (3e). Ein Silicid-Polysilicium-Ätzen mittels eines beliebigen geeigneten Plasmaätzers, z.B. dem Modell 490, das von der LAM Research Corporation aus Fremont in Kalifornien erhältlich ist, beseitigt die Silicid-Polysilicium-Abstandshalter 304b und 304c von den Seitenwänden der Schutzstruktur 303, wonach ein kurzes Nassoxideintauchen, gefolgt von einem Plasmanitridätzen, unter Verwendung eines beliebigen geeigneten Plasmaätzers wie z.B. dem LAM 490-2, das von der LAM Research Corporation aus Fremont in Kalifornien erhältlich ist, die Schutzstruktur 303 entfernt.
In dem Kontaktstellenoxid 305a auf der aktiven Region der Bipolarregion 300 wird eine p-Typ-Ionenimplantation durchgeführt. Das implantierte Bor penetriert das Silicium unter dem Kontaktstellenoxid 305a zur Bildung der Basis des Bipolartransistors in der Bipolarregion 300 (nicht dargestellt). Ab diesem Punkt sind alle nachfolgenden Prozessschritte mit denen nach der in der ersten Ausgestaltung beschriebenen Basisimplantation identisch.
Meine Erfindung wurde zwar mit Bezug auf die obigen Ausgestaltungen beschrieben, aber auch andere Ausgestaltungen und Variationen, die hierin nicht beschrieben sind, fallen in den Umfang meiner Erfindung. So ist meine Erfindung beispielsweise nicht auf die spezifische beschriebene BiCMOS-Prozesssequenz oder auf die Bereiche oder spezifischen Werte von Prozessparametern und vorgegebenen Materialien begrenzt, da die Wahl der Parameterwerte und Materialien von den Kenndaten abhängig ist, die von den integrierten Schaltungsbauelementen in einer in der Technik hinlänglich bekannten Weise gewünscht werden. Darüber hinaus ist meine Erfindung allgemein auf Prozesse anwendbar, die die Bildung von Feldeffekttransistoren und Bipolartransistoren beinhalten, wie z.B. Bipolar-NMOS-Prozesse.

Claims

Verfahren zur Herstellung von Halbleiterbauelementen, umfassend die folgenden Schritte: Bilden eines Gate (204a) über einer Kanalzone (206) in einem aktiven Bereich (200) eines Feldeffekttransistors aus einem Gatematerial (204) über einem Gatedielektrikum (205), Bilden einer Schutzstruktur (204b) über einem aktiven Bereich (200) eines bipolaren Transistors, und Bilden von Source- (212a) und Drain- (212b) Zonen in dem aktiven Bereich des genannten Feldeffekttransistors, während die genannte Schutzstruktur (204b) über dem aktiven Bereich (200) des genannten bipolaren Transistors intakt ist, und vollständiges Entfernen der genannten Schutzstruktur (204b), um die Oberfläche des genannten aktiven Bereichs (200) des bipolaren Transistors vor dem Bilden der Basis (216) des genannten bipolaren Transistors zu exponieren.
Verfahren nach Anspruch 1, wobei der genannte Schritt des Bildens des Gate (204a) und der Schutzstruktur (204b) ein einzelner Maskierungsschritt ist.
Verfahren nach Anspruch 1 oder 2, wobei das Gatematerial (204) einen Silizid-Polysiliziumfilm umfasst.
Verfahren nach Anspruch 1 oder 2, wobei das Gatematerial (204) einen dotierten Silizid-Polysiliziumfilm umfasst.
Verfahren nach einem der Ansprüche 1 bis 4, wobei der genannte Schritt des Bildens von Source- (212a) und Drain- (212b) Zonen den Schritt des Durchführens einer selektiven Implantation von Ionenspezies umfasst.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die genannte Schutzstruktur (204b; 303) geeignet ist, die Bildung einer Halbleiteroxidschicht über aktiven Bereichen (200; 300) des bipolaren Transistors selektiv zu verhüten; und ferner umfassend den Schritt des Bildens einer Halbleiteroxidschicht (211) auf der Oberfläche der genannten Halbleiterstruktur, die nicht von der genannten Schutzstruktur (204b; 303) geschützt wird.
Verfahren nach Anspruch 6, wobei die genannte Schutzstruktur (204b; 303) Siliciumnitrid umfasst.
Verfahren nach Anspruch 6, das zwischen dem genannten Schritt des Bildens einer Halbleiteroxidschicht (211) und dem genannten Entfernungsschritt den Schritt des Bildens des Gate (204a; 304) und der Kanalzonen des genannten Feldeffekttransistors (201; 301) umfasst.
Verfahren nach Anspruch 8, wobei der genannte Schritt des Bildens des Gate und der Kanalzonen des genannten Feldeffekttransistors (201; 301) ferner einen Schritt des Implantierens einer Ionenspezies in den genannten Feldeffekttransistor umfasst, um eine Schwellenspannung für den genannten Feldeffekttransistor (201; 301) zu definieren.
Verfahren nach Anspruch 8, das zwischen dem genannten Schritt des Bildens des Gate und der Kanalzonen des genannten Feldeffekttransistors (201; 301) die folgenden Schritte umfasst: Bilden einer Oxidschicht (211) über den Oberflächen des genannten bipolaren Transistors (200; 300) und der aktiven Zonen (201; 301) des genannten Feldeffekttransistors; und Wegätzen des genannten Oxids (211), um Oxidabstandshalter (211a, b; 311a, b) auf der Seite des genannten Gate (204a; 304a) des genannten Feldeffekttransistors (201; 301) zu lassen.
Verfahren nach Anspruch 6, das zwischen dem genannten Schritt des Bildens einer Halbleiteroxidschicht (214) und dem genannten Entfernungsschritt ferner den Schritt des Bildens einer Kollektorstopfenzone (209; 309) des genannten bipolaren Transistors umfasst.
Verfahren nach Anspruch 6, das zwischen dem genannten Schritt des Bildens einer Halbleiteroxidschicht (211) und dem genannten Entfernungsschritt ferner den Schritt des Bildens einer Kollektorkontaktzone des genannten bipolaren Transistors (200; 300) umfasst.
Verfahren nach Anspruch 6, das zwischen dem genannten Schritt des Bildens einer Halbleiteroxidschicht (211) und dem genannten Entfernungsschritt ferner den Schritt des Bildens von Source- und Drainzonen des genannten Feldeffekttransistors (201; 301) umfasst.
Verfahren nach Anspruch 6, das nach dem genannten Entfernungsschritt der genannten Schutzstruktur ferner die folgenden Schritte umfasst: Implantieren eines Dotierungsmittels in den aktiven Bereich (200) des genannten bipolaren Transistors, um eine Basis des genannten bipolaren Transistors (200) zu bilden; und Bilden eines Emitters (218) des genannten bipolaren Transistors (200).
Verfahren nach Anspruch 14, wobei die genannte Halbleiterstruktur PMOS- und NMOS-Feldeffekttransistoren beinhaltet, wobei der genannte bipolare Transistor ein NPN-Transistor ist und wobei der genannte Basiskontaktimplantationsschritt ferner den Schritt des Implantierens eines P-Typ-Dotierungsmittels in einen aktiven Bereich des PMOS-Transistors umfasst, um die Source- und Drainzonen des genannten PMOS-Transistors zu bilden.