DE60225005T2

DE60225005T2 - Nichtflüchtiger speicher mit verbessertem programmieren und verfahren dafür

Info

Publication number: DE60225005T2
Application number: DE60225005T
Authority: DE
Inventors: Geoffrey Los Altos Gongwer; Daniel.C. Fremont Guterman
Original assignee: SanDisk Corp
Current assignee: SanDisk Corp
Priority date: 2001-02-26
Filing date: 2002-02-22
Publication date: 2009-02-12
Anticipated expiration: 2022-02-23
Also published as: US20070002633A1; KR20030014207A; EP1978526A1; WO2002069346A2; US7139465B2; EP1393323A2; AU2002242219A1; DE60225005D1; JP2004519804A; US20040174744A1; US20050213361A1; US20070091681A1; WO2002069346A3; CN1460268A; US6738289B2; EP1393323B1; TW556194B; ATE386327T1; US20020118574A1

Description

Die vorliegende Erfindung betrifft allgemein nichtflüchtige Halbleiterspeicher wie beispielsweise elektrisch löschbare und programmierbare Nur-Lese-Speicher (EEPROM) und Flash-EEPROM und betrifft spezieller Schaltungen und Verfahren zum Programmieren der Speicherzustände dieser.
Halbleiterspeicher, die nichtflüchtig Ladung speichern können, insbesondere in Form von EEPROM- und Flash-EEPROM-Speichern, sind in jüngerer Zeit zum Speicher der Wahl in Mobil- und Handgeräten geworden, insbesondere für Datenanwendungen und Consumer-Elektronik-Produkte. Im Gegensatz zu einem RAM (Direktzugriffsspeicher), der auch einen Halbleiterspeicher darstellt, ist ein Flash-Speicher nichtflüchtig, indem die in diesem gespeicherten Daten selbst dann erhalten bleiben, nachdem die Stromversorgung abgeschaltet ist. Trotz der höheren Kosten werden Flash-Speicher zunehmend für Massenspeicheranwendungen genutzt. Herkömmliche Massenspeicher, die auf einem sich drehenden magnetischen Medium basieren, beispielsweise Festplatten und Disketten, sind im Umfeld von Mobil- und Handgeräten ungeeignet. Dies ist der Fall, weil Plattenlaufwerke tendenziell voluminös sind, anfällig für mechanische Ausfälle sind und eine hohe Reaktionszeit sowie einen hohen Energiebedarf haben. Diese unerwünschten Attribute machen einen auf Platten basierenden Speicher in den meisten mobilen und tragbaren Anwendungen unpraktisch. Flash-Speicher andererseits sind im Umfeld von mobilen und tragbaren Anwendungen wegen ihrer kleinen Größe, geringen Leistungsaufnahme, hohen Geschwindigkeit und hohen Zuverlässigkeit ideal geeignet.
EEPROMs und elektrisch programmierbare Nur-Lese-Speicher (EPROMs) stellen nichtflüchtige Speicher dar, die gelöscht werden können und in deren Speicherzellen neue Daten geschrieben oder "programmiert" werden können.
Ein EPROM nutzt ein schwebendes (nicht angeschlossenes) leitfähiges Gate, ein so genanntes Floating-Gate, in einer Feldeffekttransistor-Struktur, das über einem Kanalbereich in einem Halbleitersubstrat zwischen Source- und Drain-Gebieten angeordnet ist. Ein Steuergate wird dann über dem Floating-Gate bereitgestellt. Die Schwellspannungscharakteristik des Transistors wird durch die Menge an Ladung gesteuert, die auf dem Floating-Gate gehalten wird. Das bedeutet, für einen gegebenen Ladungswert auf dem Floating-Gate muss eine entsprechende Spannung (Schwellspannung) an das Steuergate angelegt werden, bevor der Transistor "anschaltet", um eine Leitung zwischen dessen Source- und Drain-Gebiet zu ermöglichen.
Das Floating-Gate kann Ladung in einem bestimmten Bereich halten, und daher kann eine EPROM-Speicherzelle auf einen beliebigen Schwellspannungspegel in einem Schwellspannungsfenster programmiert werden. Die Größe des Schwellspannungsfensters wird durch den minimalen und den maximalen Schwellspannungspegel des Bauelements begrenzt, welcher wiederum dem Bereich der Ladungen entspricht, der auf dem Floating-Gate programmiert werden kann. Das Schwellspannungsfenster hängt im Allgemeinen von den Charakteristika, den Betriebsbedingungen und der Verlaufshistorie des Speicherbauelements ab. Jeder eindeutig auflösbare Schwellspannungspegel in dem Fenster kann prinzipiell zum Festlegen eines definierten Speicherzustands der Zelle genutzt werden.
Für EPROM-Speicher wird der als Speicherzelle dienende Transistor typischerweise auf einen programmierten Zustand programmiert, indem Elektronen aus dem Kanalbereich des Substrats heraus durch ein dünnes Gate-Dielektrikum hindurch und auf das Floating-Gate beschleunigt werden. Der Speicher kann als Block gelöscht werden, indem die Ladung auf dem Floating-Gate durch ultraviolette Bestrahlung entfernt wird.
1A stellt schematisch einen nichtflüchtigen Speicher in Form einer EEPROM-Zelle mit einem Floating-Gate zum Speichern von Ladung dar. Ein elektrisch löschbarer und programmierbarer Nur-Lese-Speicher (EEPROM) weist eine ähnliche Struktur wie ein EPROM auf, bietet zusätzlich aber einen Mechanismus zum elektrischen Hinzufügen und Entfernen von Ladung von dessen Floating-Gate beim Anlegen geeigneter Spannungen, ohne dass eine Belichtung mit UV-Strahlung erforderlich ist.
Ein Array aus solchen EEPROM-Zellen wird als "Flash"-EEPROM-Array bezeichnet, wenn ein gesamtes Zellen-Array oder eine beträchtliche Gruppe von Zellen des Arrays zusammen elektrisch gelöscht werden kann (d. h. blitzartig). Wenn die Gruppe von Zellen gelöscht ist, kann sie danach erneut programmiert werden.
1B stellt schematisch einen nichtflüchtigen Speicher in Form einer NROM-Zelle mit einer dielektrischen Schicht zur Ladungsspeicherung dar. Anstatt Ladung auf einem Floating-Gate zu speichern, weist diese eine dielektrische Schicht zum Speichern von Ladung auf. Zum Beispiel offenbaren die US-Patente Nr. 5,768,192 und 6,011,725 eine nichtflüchtige Speicherzelle mit einem einfangenden Dielektrikum, das in Zwischenlage zwischen zwei Siliciumdioxid-Schichten angeordnet ist.
ZELLEN- UND ARRAY-STRUKTUR
1C stellt schematisch eine Flash-EEPROM-Zelle mit sowohl einem Auswahlgate als auch einem Control- oder Steuergate dar. Speicherbauelemente mit einer solchen Zellenstruktur sind in US-Patent Nr. 5,313,421 beschrieben. Die Speicherzelle 10 weist einen "gespaltenen Kanal" 12 zwischen Source- 14 und Drain- 16 Diffusionsgebieten auf. Eine Zelle wird effektiv mit zwei Transistoren T1 und T2 in Reihe gebildet. T1 dient als Speichertransistor, wobei er ein Floating-Gate 20 und ein Control-Gate 30 aufweist. Das Control-Gate wird auch als Steuergate 30 bezeichnet. Das Floating-Gate kann eine wählbare Menge an Ladung speichern. Die Stromstärke, die durch den Abschnitt des Kanals von T1 fließen kann, hängt von der Spannung an dem Steuergate 30 und von der Menge an Ladung, die auf dem dazwischen liegenden Floating-Gate 20 vorhanden ist, ab. T2 dient als Auswahltransistor, indem er ein Auswahlgate 40 aufweist. Wenn T2 durch eine Spannung an dem Auswahlgate 40 angeschaltet ist, ermöglicht er, dass der in dem Abschnitt des Kanals von T1 vorhandene Strom zwischen Source und Drain fließen kann.
1D stellt schematisch eine weitere Flash-EEPROM-Zelle mit zwei Floating-Gates und unabhängigen Auswahl- und Steuergates dar. Speicherbauelemente, die eine solche Zellenstruktur aufweisen, sind in der gleichzeitig anhängigen US-Patentanmeldung Nr. 09/343,493, eingereicht am 30. Juni 1999 und als US 6,103,573 erteilt, beschrieben. Die Speicherzelle 10' ähnelt derjenigen aus 1C, außer dass sie effektiv drei in Reihe geschaltete Transistoren aufweist. Zwischen einem Paar Speichertransistoren, T1-links und T1-rechts, befindet sich ein Auswahltransistor T2. Die Speichertransistoren weisen Floating-Gates 20' und 20'' und Steuergates 30' bzw. 30'' auf. Der Auswahltransistor T2 wird durch ein Auswahlgate 40' gesteuert. Zu einem bestimmten Zeitpunkt wird jeweils nur auf einen der beiden Speichertransistoren zugegriffen, zum Lesen oder Programmieren. Wenn auf die Speichereinheit T1-links zugegriffen wird, wird sowohl der T2 als auch der T1-rechts angeschaltet, sodass der in dem Abschnitt des Kanals von T1-links vorhandene Strom zwischen Source und Drain fließen kann. Analog werden, wenn auf die Speichereinheit T1-rechts zugegriffen wird, der T2 und der T1-links angeschaltet. Eine Löschung erfolgt dadurch, dass sich ein Abschnitt des Auswahlgate-Polysiliciums nahe dem Floating-Gate befindet und eine beträchtliche positive Spannung (z. B. 20 V) an das Auswahlgate angelegt wird, sodass die in dem Floating-Gate gespeicherten Elektronen zu dem Auswahlgate-Polysilicium tunneln können.
2 stellt ein schematisches Blockdiagramm eines adressierbaren Arrays aus Speicherzellen in Zeilen und Spalten zusammen mit Decodern dar. Ein zweidimensionales Array 100 ist aus Speicherzellen gebildet, wobei die Speicherzellen jeder Zeile über ihre Source- und Drain-Elektroden in Reihe geschaltet sind. Jede Speicherzelle 50 weist eine Source-Elektrode 54, eine Drain-Elektrode 56 und ein Steuergate 60 sowie ein Auswahlgate 70 auf. Die Auswahlgates der Zellen in einer Zeile sind mit einer Wortleitung 110 verbunden. Die Source- und Drain-Elektroden der Zellen in einer Spalte sind mit Bitleitungen 124 bzw. 126 verbunden. Außerdem sind die Steuergates der Zellen in einer Spalte durch eine Steuerleitung 130 verbunden.
Wenn die Zelle 50 zum Programmieren oder Lesen adressiert wird, müssen jeweils geeignete Programmier- oder Lesespannungen (V_S, V_D, V_STG, V_SLG) an Source 54 und Drain 56 der Zelle, an das Steuergate 60 und an das Auswahlgate 70 angelegt werden. Ein Wortleitungsdecoder 112 verbindet selektiv eine ausgewählte Wortleitung mit einer Auswahlspannung V_SLG. Ein Bitleitungsdecoder 122 verbindet selektiv das Bitleitungspaar 124, 126 in einer adressierten Spalte mit einer Source-Spannung V_S bzw. einer Drain-Spannung V_D. Analog verbindet ein Steuerleitungsdecoder 132 die Steuerleitung 130 in der adressierten Spalte selektiv mit einer Steuer- oder Control-Gate-Spannung V_STG.
Somit wird eine spezielle Zelle des zweidimensionalen Arrays aus Flash-EEPROM-Zellen zum Programmieren oder Lesen durch Auswahl oder Decodierung in der Spaltenrichtung eines Paares von Bitleitungen und einer Steuerleitung und in der Zeilenrichtung einer Wortleitung adressiert. Um das Leistungsverhalten zu verbessern, ermöglichen die Spaltendecoder 122 und 132, eine Gruppe von Spalten auszuwählen und daher auf eine entsprechende Gruppe oder einen Block von Zellen parallel zuzugreifen, indem auf die Zeile von Zellen Block für Block zugegriffen wird.
Früher hatten viele Flash-EEPROM-Bauelemente eine Wortleitung, die sämtliche Steuergates der Zellen entlang einer jeweiligen Zeile verband. Somit hatte die Wortleitung grundsätzlich zwei Funktionen auszuführen: die Zeilenauswahl und das Anlegen einer Steuergate-Spannung an sämtliche Zellen in der Zeile zum Lesen oder Programmieren. Es ist oft schwierig, diese beiden Funktionen in optimaler Weise mit einer einzigen Spannung auszuführen. Wenn die Spannung zur Auswahl einer Zeile ausreicht, kann sie zum Programmieren höher als gewollt sein. Bei einer Zelle jedoch, die ein unabhängiges Steuergate und Auswahlgate aufweist, braucht die Wortleitung, die an die Auswahlgates der Zellen in einer Zeile angeschlossen ist, nur die Auswahlfunktion auszuführen, während die Steuerleitung die Funktion des Anlegens einer optimalen, unabhängigen Steuergate-Spannung an einzelne Zellen in einer Spalte ausführt.
ZELLEN-CHARAKTERISTIKA
Bei der üblichen EEPROM-Zelle mit zwei Zuständen wird zumindest ein Stromstärke-Kipppunktwert festgelegt, um so das Leitungsfenster in zwei Bereiche zu unterteilen. Wenn eine Zelle gelesen wird, indem vorgegebene feste Spannungen angelegt werden, wird deren Source/Drain-Strom durch Vergleich mit dem Kipppunktwert (oder der Referenzstromstärke I_REF) auf einen Speicherzustand aufgelöst. Wenn die gelesene Stromstärke größer als diejenige des Kipppunktwertes oder I_REF ist, wird für die Zelle ein bestimmter logischer Zustand festgestellt (z. B. ein Zustand "Null"), während, wenn die Stromstärke geringer als der Kipppunktwert ist, für die Zelle der andere logische Zustand festgestellt wird (z. B. ein Zustand "Eins"). Somit speichert eine solche Zelle mit zwei Zuständen ein Bit an digitalen Daten. Eine Referenzstromquelle, die extern programmierbar sein kann, wird oft als Teil eines Speichersystems bereitgestellt, um die Stromstärke des Kipppunktwertes zu erzeugen.
Um die Speicherkapazität zu erhöhen, werden im Zuge der Fortschritte in der Halbleitertechnologie EEPROM-Bauelemente mit immer höherer Dichte hergestellt. Eine andere Methode zum Erhöhen der Speicherkapazität besteht darin, in jeder Speicherzelle mehr als zwei Zustände zu speichern.
Für eine Mehrzustands- oder Mehrpegel-EEPROM-Speicherzelle wird das Leitungsfenster in mehr als zwei Bereiche unterteilt, durch mehr als einen Kipppunkt, sodass jede Zelle mehr als ein Bit Daten speichern kann. Die Informationen, die ein gegebenes EEPROM-Array speichern kann, steigen also mit der Anzahl der Zustände, die in jeder Zelle gespeichert werden können. EEPROMs oder Flash-EEPROMs mit Mehrzustands- oder Mehrpegel-Speicherzellen sind in US-Patent Nr. 5,172,338 beschrieben.
In der Praxis wird der Speicherzustand einer Zelle üblicherweise gelesen, indem die Leitungsstromstärke zwischen der Source- und der Drain-Elektrode der Zelle ermittelt wird, wenn eine Referenzspannung an das Steuergate angelegt ist. Somit kann für jede gegebene Ladung auf dem Floating-Gate einer Zelle eine entsprechende Leitungsstromstärke in Bezug auf eine feste Steuergate-Referenzspannung erkannt werden. Analog definiert der Bereich an Ladung, die auf das Floating-Gate programmiert werden kann, ein entsprechendes Schwellspannungsfenster oder ein entsprechendes Leitungsstromfenster.
Alternativ ist es, anstatt den Leitungsstrom in einem unterteilten Stromstärkefenster zu ermitteln, möglich, die Schwellspannung an dem Steuergate zu bestimmen, welche bewirkt, dass der Leitungsstrom gerade eben "einsetzt" oder eine feste Referenzstromstärke übersteigt. Somit erfolgt die Ermittlung anhand einer Schwellspannung in einem unterteilten Schwellspannungsfenster.
3 stellt die Beziehung zwischen der Source-Drain-Stromstärke-I_D und der Steuergate-Spannung V_STG für vier unterschiedliche Ladungen Q1–Q4 dar, die das Floating-Gate wahlweise zu einem bestimmten Zeitpunkt speichern kann. Die vier durchgezogenen Kurven für I_D in Abhängigkeit von V_STG stellen vier mögliche Ladungswerte dar, die auf einem Floating-Gate einer Speicherzelle programmiert werden können, wobei sie jeweils vier möglichen Speicherzuständen entsprechen. Beispielsweise kann das Schwellspannungsfenster einer Population von Zellen von 0,5 V bis 3,5 V reichen. Es können sechs Speicherzustände abgegrenzt werden, indem das Schwellspannungsfenster in fünf Bereiche mit einem Intervall von jeweils 0,5 V unterteilt wird. Wenn zum Beispiel eine Referenzstromstärke I_REF von 2 μA genutzt wird, wie gezeigt, dann kann die mit Q1 programmierte Zelle als in einem Speicherzustand "1" befindlich betrachtet werden, da deren Kurve I_REF im Bereich des Schwellspannungsfensters schneidet, das durch V_STG = 0,5 V und 1,0 V begrenzt ist. Analog befindet sich Q4 in einem Speicherzustand "5".
Wie anhand der vorstehenden Beschreibung zu ersehen ist, wird das Schwellspannungsfenster einer Speicherzelle umso feiner unterteilt, für je mehr Zustände die Speicherzelle ausgelegt ist. Dadurch wird eine höhere Genauigkeit bei Programmier- und Lesevorgängen erforderlich sein, um die geforderte Auflösung erreichen zu können.
US-Patent Nr. 4,357,685 offenbart ein Verfahren zum Programmieren eines EPROM mit 2 Zuständen, bei welchem, wenn eine Zelle auf einen gegebenen Zustand programmiert wird, diese aufeinanderfolgenden Programmierspannungsimpulsen ausgesetzt wird, wobei jedes Mal eine inkrementelle Ladung auf dem Floating-Gate ergänzt wird. Zwischen den Impulsen wird die Zelle zurückgelesen oder verifiziert, um deren Source-Drain- Stromstärke in Bezug auf den Kipppunktwert zu bestimmen. Die Programmierung wird gestoppt, wenn verifiziert worden ist, dass der Stromstärkezustand den gewünschten Zustand erreicht hat. Die genutzte Programmierimpulsfolge kann eine zunehmende Periode oder Amplitude aufweisen.
Bei Programmierschaltungen gemäß dem Stand der Technik werden einfach Programmierimpulse angelegt, um das Schwellspannungsfenster von dem gelöschten oder Grundzustand aus zu durchschreiten, bis der Soll-Zustand erreicht ist. Praktisch wäre es, um eine adäquate Auflösung zu ermöglichen, erforderlich, dass für jeden unterteilten oder begrenzten Bereich zumindest ungefähr fünf Programmierschritte durchlaufen werden. Das Leistungsverhalten ist für Speicherzellen mit 2 Zuständen akzeptabel. Für Mehrzustands-Zellen jedoch erhöht sich die Anzahl der erforderlichen Schritte mit der Anzahl der Unterteilungen, und daher muss die Genauigkeit oder Auflösung der Programmierung erhöht werden. Zum Beispiel können für Zellen mit 16 Zuständen im Mittel zumindest 40 Programmierimpulse zum Programmieren auf einen Soll-Zustand erforderlich sein.
Die US 6,014,330 offenbart ein System, bei welchem Speicherzellen durch aufeinanderfolgendes Anlegen von Programmierimpulsen auf eine Mehrzahl von Speicherzuständen programmiert werden. Die Oberbegriffe der unabhängigen Ansprüche basieren auf dem Offenbarungsgehalt des Dokuments US 5,910,915 .
Dementsprechend besteht eine allgemeine Aufgabe der vorliegenden Erfindung darin, ein Speicherbauelement mit hoher Dichte und hoher Leistungsfähigkeit und dennoch zu geringen Kosten zur Verfügung zu stellen.
Insbesondere besteht eine allgemeine Aufgabe der vorliegenden Erfindung darin, einen Flash-EEPROM mit hoher Leistungsfähigkeit zur Verfügung zu stellen, der im Wesentlichen mehr als zwei Speicherzustände unterstützen kann.
Eine weitere allgemeine Aufgabe der vorliegenden Erfindung besteht darin, Flash-EEPROM-Halbleiterchips zur Verfügung zu stellen, die in Computersystemen Magnetplatten-Speichereinrichtungen ersetzen können.
Aufgabe der vorliegenden Erfindung ist es, verbesserte Programmierschaltungen und -verfahren für Flash-EEPROM-Bauelemente zur Verfügung zu stellen.
Weiterhin ist es Aufgabe der Erfindung, Programmierschaltungen zur Verfügung zu stellen, die einfacher und leichter hergestellt werden können und die eine bessere Genauigkeit und Zuverlässigkeit über eine längere Nutzungsdauer hin aufweisen.
Diese und weitere Aufgaben werden gelöst durch Verbesserungen an Programmierschaltungen und -verfahren für nichtflüchtige Bauelemente mit Floating-Gate. Verschiedene Aspekte der vorliegenden Erfindung helfen das Leistungsverhalten zu verbessern, wobei gleichzeitig die erforderliche genaue Programmierauflösung erreicht wird.
Entsprechend einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Programmieren einer Gruppe von Speicherzellen wie in Anspruch 1 beansprucht zur Verfügung gestellt.
Entsprechend einem weiteren Aspekt der vorliegenden Erfindung wird ein nichtflüchtiger Speicher wie in Anspruch 16 beansprucht zur Verfügung gestellt.
Ein Merkmal einer bevorzugten Ausführungsform der vorliegenden Erfindung besteht darin, Programmierimpulse zu nutzen, deren Stärke für die zu programmierenden Daten (Soll-Zustand) optimiert sind, sodass die Zelle innerhalb des ersten Schritts oder der ersten wenigen Schritte so nah wie möglich an den Soll-Zustand heran programmiert wird, ohne diesen zu überschreiten. Ein zweites Merkmal besteht darin, die Programmierung über eine Reihe von Betriebsphasen zu iterieren, wobei bei jeder Phase die Programmierwellenform zunehmend feinere Programmierschritte erzeugt. Ein weiteres Merkmal besteht darin, die ersten beiden Merkmale in einem Programmiervorgang zu realisieren, der auf eine Gruppe von Zellen parallel angewendet werden kann. Auf diese Weise können gleichzeitig sowohl eine hohe Auflösung als auch eine schnelle Konvergenz auf den Soll-Zustand hin erreicht werden, wobei die parallele Funktionsweise das Leistungsverhalten weiter verbessert.
Die Verbesserung umfasst eine Programmierschaltung und ein Programmierverfahren, die auf eine Gruppe von Speicherzellen parallel angewendet werden können. Die an jede der Zellen parallel angelegten Programmierimpulse sind für die in dieser Zelle zu speichernden Daten optimiert. Auf diese Weise wird jede der Zellen mit einem Minimum an Programmierimpulsen auf ihren Soll-Zustand programmiert. In der bevorzugten Ausführungsform wird dies durch Bereitstellen eines Programmierspannungsbusses erreicht, der eine Mehrzahl von Spannungspegeln bereitstellt, und dadurch, dass die Programmierschaltung für jede Zelle in der Gruppe von dem Spannungsbus einen optimalen Spannungspegel auswählen kann, der zum Programmieren der jeweiligen Zelle auf ihren Soll-Zustand geeignet ist.
Die Programmierimpulse können über eine Mehrzahl von Programmierbetriebsphasen angelegt werden, mit einer zunehmend feineren Programmierauflösung. Bei der bevorzugten Ausführungsform wird während jeder Phase eine Programmierspannung in Form einer Treppen-Wellenform an jede der Zellen parallel angelegt. Eine Zelle in der Gruppe wird aus der weiteren Programmierung ausgeschlossen, wenn diese soweit programmiert worden ist, dass sie einen vorbestimmten Pegel überschritten hat, der geringfügig zu dem Soll-Pegel versetzt ist, welcher dem Soll-Zustand entspricht. Der Versatz ist derart vorgesehen, dass ein Programmierimpuls, der eine Zelle über den vorbestimmten Pegel hinaus programmiert, den Soll-Pegel nicht um mehr als einen vorgegebenen Toleranzwert übersteigt. Die vorgegebene Toleranz wird implizit durch die Größe der Programmierschritte festgelegt. Während der letzten Phase ist der vorgegebene Pegel gleich dem Soll-Pegel, wobei der Versatz Null beträgt. Auf diese Weise ist eine schnelle Konvergenz auf den Soll-Zustand hin möglich, wobei gleichzeitig eine hohe Auflösung erreicht wird.
Die verbesserten Programmierschaltungen und -verfahren ermöglichen es, den Bereich der Leitungszustände oder Schwellspannungen der Zelle fein zu unterteilen, um eine höhere Speicherdichte zu unterstützen. Bei der bevorzugten Ausführungsform kann eine Flash-EEPROM-Zelle mit 16 unterschiedlichen Zuständen mit ungefähr 10–20 Programmierschritten programmiert werden. Wenn die verbesserten Merkmale der datenabhängigen Programmierspannungen und der Mehrphasenprogrammierung in einem stark parallelen Betrieb implementiert werden, ist ein Flash-EEPROM mit hoher Dichte und hohem Leistungsverhalten und dennoch geringen Kosten möglich.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung ihrer bevorzugten Ausführungsformen verständlich werden, wobei die Beschreibung im Zusammenhang mit den beigefügten Zeichnungen gelesen werden sollte.
1A stellt schematisch einen nichtflüchtigen Speicher in Form einer EEPROM-Zelle dar;
1B stellt schematisch einen nichtflüchtigen Speicher in Form einer NROM-Zelle dar;
1C stellt schematisch eine Flash-EEPROM-Zelle mit sowohl einem Auswahlgate als auch einem Control- oder Steuergate dar;
1D stellt schematisch eine weitere Flash-EEPROM-Zelle mit zwei Floating-Gates und einem unabhängigen Auswahl- und Steuergate dar;
2 stellt ein schematisches Blockdiagramm eines adressierbaren Arrays aus Speicherzellen in Zeilen und Spalten mit Decodern dar;
3 stellt die Beziehung zwischen dem Source-Drain-Strom I(t) und der Steuergate-Spannung V_STG für vier unterschiedliche Ladungen Q1–Q2 dar, die das Floating-Gate zu einem bestimmten Zeitpunkt speichern kann;
4 stellt ein Blockdiagramm dar, das ein Programmiersystem zum parallelen Programmieren einer Gruppe von Speicherzellen entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht;
5 zeigt detaillierter den Mehrphasen-Programmierspannungsgenerator und den Zellen-ProgrammierController der Mehrphasen-Programmierschaltung aus 4; die
6(a)–6(e) stellen Taktungsdiagramme für den Abtast- und Haltebetrieb des Mehrphasen-Programmierspannungsgenerators aus 5 dar; die
7(a)–7(i) stellen Taktungsdiagramme für die Funktionsweise ersten Phase des Mehrphasen-Programmierspannungsgenerators dar, der in 5 gezeigt ist; die
8(a)–8(j) stellen Taktungsdiagramme für die Funktionsweise der zweiten Phase des in 5 gezeigten Mehrphasen-Programmierspannungsgenerators dar;
9 stellt ein Ablaufdiagramm der mehrphasigen, parallelen Programmierung einer Gruppe von Speicherzellen entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung dar.
4 stellt ein Blockdiagramm dar, das ein Programmiersystem zum parallelen Programmieren einer Gruppe von Speicherzellen entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht. Das Programmiersystem 200 umfasst einen Satz von Mehrphasen-Programmierschaltungen 210, ..., 210' zum Bereitstellen optimierter einzelner Programmierspannungen V_STG(1), ..., V_STG(k) für die Steuergates 60, ..., 60' einer Gruppe aus k Speicherzellen 50, ..., 50'. Bei einer bevorzugten Ausführungsform wird ein Block in einer Größe von k = 4096 Zellen parallel programmiert.
Die Mehrphasen-Programmierschaltung 210 stellt im Wesentlichen eine Reihe von Programmierspannungsimpulsen an dem Steuergate der Zelle 50 bereit. Wenn die Zelle 50 auf einen Soll-Zustand S₁ programmiert werden soll, werden die zugeführten Spannungsimpulse derart optimiert, dass die Zelle exakt und schnell auf S₁ programmiert wird. Bei einer bevorzugten Ausführungsform ist das Schwellspannungsfenster jeder Zelle 50 derart unterteilt, dass einer von sechzehn Zuständen bestimmt wird. Zum Beispiel wäre bei einer Zelle, bei welcher ein Schwellspannungsfenster von 0,5 bis 3,5 V reicht, eine Unterteilung in Intervalle von ungefähr 0,2 V erforderlich, um 16 Zustände abzugrenzen. Dies ist ungefähr eine Größenordnung mehr als die Auflösung, die bei einer Unterteilung in 2 Zustände genutzt wird.
Ein Mehrspannungsbus 220 wird von einer Spannungsversorgung 222 getrieben, um eine Mehrzahl von optimalen Startspannungen V₀ zum Programmieren und Lesen der unterteilten Zustände bereitzustellen. Allgemein ist die Optimierung der Startspannungen umso feiner, je mehr Spannungen zur Verfügung stehen. Bei der bevorzugten Ausführungsform wird der Mehrspannungsbus Spannungen bereitstellen, die ungefähr gleich jeder der unterteilten Schwellspannungen sind. Beim vorliegenden Beispiel umfasst der Bus 16 Spannungsleitungen, wobei die Spannungen 0,4; 0,6; 0,8; 1,0; 1,2; 1,4; 1,6; 1,8; 2,0; 2,2; 2,4; 2,6; 2,8; 3,0; 3,2 und 3,4 V betragen.
Wenn die Zelle 50 auf einen Soll-Zustand S₁ programmiert werden soll, werden die Daten in einem Daten-Latch 232 gespeichert. Ein Spannungswähler 230, der auf die Soll-Zustandsdaten D(S₁) (die mehrere Bits ausmachen können) in dem Daten-Latch 232 anspricht, wählt eine der Spannungen der Busleitung V₀(S₁) aus, die für die Programmierung der Zelle auf den Soll-Zustand S₁ optimiert ist.
Wie bereits beschrieben, erfolgt die Programmierung durch abwechselndes Anlegen eines Programmierimpulses an die Zelle, gefolgt von einem Zurücklesen, um den resultierenden Speicherzustand der Zelle festzustellen. Während der Verifizierungs-(Zurücklese-)Vorgänge wird die Spannung V₀(S₁) an das Steuergate 60 der Zelle angelegt. Während der Programmierung bildet die Spannung V₀(S₁) die Basis zum Aufbau einer Programmierspannung mit einem vorgegebenen Wellenformprofil. In Abhängigkeit von der gewünschten Programmierrate kann das Wellenformprofil ein flaches Profil bis zu ansteigenden Profilen darstellen, die zu einer erhöhten Programmierrate führen. Bei einer bevorzugten Ausführungsform stellt das vorbestimmte Wellenformprofil eine treppenförmige Wellenform dar.
Während eines Verifizierungsvorgangs aktiviert ein Signal VERIFIZIERUNG einen Pfad 234, damit V₀(S₁) von dem Spannungswähler 230 an dem Steuergate 60 der Zelle 50 bereitgestellt wird. Der resultierende Source-Drain-Strom wird von einem Leseverstärker 240 mit einem Referenzstrom verglichen. Vor dem Beginn der Programmierung befindet sich die Zelle 50 in einem gelöschten Zustand, in welchem der Source-Drain-Strom größer als der Referenzstrom ist. Im Zuge der fortschreitenden Programmierung der Zelle 50 sammeln sich Ladungen auf dem Floating-Gate, wodurch der Feldeffekt von V₀(S₁) des Steuergates auf den Kanal vermindert wird, sodass der Source-Drain-Strom abnimmt, bis er während der Verifizierung unter den Referenzstrom, I_REF, abgefallen ist. An diesem Punkt ist die Zelle auf einen gewünschten Pegel programmiert, und das Ereignis wird dadurch signalisiert, dass ein Ausgangssignal DURCH* von dem Leseverstärker 240 auf LOW (niedrigen Pegel) kommt.
Während eines Programmierungsvorgangs nutzt ein Mehrphasen-Programmierspannungsgenerator 250 V₀(S₁), um die Basis zum Erzeugen verschiedener Wellenformen zu bilden, die an dem Steuergate 60 der Zelle bereitgestellt werden sollen. Der Mehrphasen-Programmierspannungsgenerator 250 erzeugt in unterschiedlichen Betriebsphasen unterschiedliche Wellenformen und wird durch einen Zellenprogrammier-Controller 260 gesteuert, welcher auf den Zustand der lokalen Zellen 50 wie auch auf die Zustände sämtlicher Zellen in der Gruppe aus k Zellen anspricht.
Der Zellenprogrammier-Controller 260 spricht außerdem auf das von dem Leseverstärker 240 ausgegebene Signal an. Wie bereits beschrieben kommt, wenn die Zelle auf einen gewünschten Pegel programmiert ist, das Ausgangssignal DURCH* des Leseverstärkers auf LOW, was wiederum bewirkt, dass der Controller 260 ein Signal PGM₁* ausgibt, um eine Programmiersperrschaltung 280 zu aktivieren. Wenn die Programmiersperrschaltung 280 aktiviert ist, sperrt sie die Zelle 50 grundsätzlich für die weitere Programmierung, durch Anlegen geeigneter Spannungen an Drain und die Steuergates.
Zum parallelen Programmieren von k Zellen kommt ein Satz von Mehrphasen-Programmierschaltungen 210, ..., 210' zur Anwendung, jeweils eine Programmierschaltung für jede Zelle. Ein Parallel-Programmier-Controller 290, der auf den Status PGM₁*, ..., PGM_k* jeder der k Mehrphasen-Programmierschaltungszellen anspricht, koordiniert die Programmiervorgänge für den Satz von Programmierschaltungen. Wie später noch detaillierter beschrieben wird, beginnt eine neue Phase, nachdem sämtliche k Zellen auf ihre jeweils gewünschten Pegel programmiert worden sind, was gleichbedeutend damit ist, dass jede Zelle mit der Referenzstromstärke ihres Leseverstärkers einsetzt. Infolgedessen sind PGM₁ bis PGM_k* alle LOW geworden, d. h. auf niedrigen Pegel gekommen.
5 zeigt detaillierter den Mehrphasen-Programmierspannungsgenerator 250 sowie den Zellenprogrammier-Controller 260 der Mehrphasen-Programmierschaltung 210 aus 4. Die Funktionsweise der verschiedenen Komponenten lässt sich am besten in Verbindung mit den in den 6–8 gezeigten Taktungsdiagrammen beschreiben.
Grundsätzlich wird der Mehrphasen-Programmierspannungsgenerator 250 in einer Anfangsphase des Betriebs, die dadurch festgelegt ist, dass ein Steuersignal ABTASTUNG einen hohen Impuls aufweist, die optimierte Spannung V0(S1) in einer Abtast-und-Halte-Schaltung 300 abtasten und speichern. Die Abtast-und-Halte-Schaltung 300 weist einen Ausgangsknoten 307 auf, an welchem Spannungen von anderen Quellen (beispielsweise 330, 350, die noch beschrieben werden) aufsummiert werden, sodass sich eine resultierende Spannung, V_letzte, bildet. Diese Spannung, V_letzte, treibt dann einen Sourcefolger 310, um die Programmierspannung V_STG(1) an dem Steuergate der Zelle 50 bereitzustellen.
Die Abtast-und-Halte-Schaltung 300 umfasst einen Eingang, der durch zwei in Reihe geschaltete Transistoren 302, 304 torgesteuert wird, mit einem gemeinsamen Knoten 303 zwischen diesen und mit dem Ausgangsknoten 307. Der gemeinsame Knoten 303 kann auf eine Spannung V_HALTEN gelegt werden, die durch einen weiteren Transistor 308.
Bei der bevorzugten Ausführungsform werden die anderen Quellen für Spannungen, die an dem Ausgangsknoten 307 aufsummiert werden, um V_letzte zu ergeben, durch einen Wellenformgenerator 320 für eine erste Phase mit einem zugehörigen Wechselspannungskoppler 330 sowie einen Wellenformgenerator 340 für eine zweite Phase mit einem zugehörigen Wechselspannungskoppler 350 erzeugt.
Die 6(a)–6(e) stellen Taktungsdiagramme für den Abtast-und-Halte-Betrieb des Mehrphasen-Programmierspannungsgenerators aus 5 dar. Im Betrieb sorgt der Parallelprogrammier-Controller 290 (siehe 4) für das Signal ABTASTUNG, das die beiden in Reihe geschalteten Transistoren 302 und 304 anschaltet, damit die Eingangsspannung V₀(S₁) an einem Kondensator C₁ des Wechselspannungskopplers 330 anliegen kann. Im Abtast-und-Halte-Betrieb tragen die Wellenformgeneratoren 320 und 340 nicht zu V_letzte bei, da deren Pfade durch die Ansteuersignale G₁ bzw. G₂ (6(c)) blockiert sind. Somit nimmt die Spannung V_letzte an dem Ausgangsknoten 307 anfangs den Wert von V₀(S₁) an (6(e)). Danach werden die beiden in Reihe geschalteten Transistoren abgeschaltet, indem ABTASTUNG auf LOW kommt (6(a)), und der gemeinsame Knoten 303 kann die Spannung V_HALTEN annehmen, nachdem ein Signal HALTEN (6(b)) an dem Gate des Transistors 308 angelegt ist. Mit dieser Vorspannungsaufhebungsanordnung wird ein Lecken von V_letzte zurück über den Transistor 304 um mehrere Größenordnungen reduziert und die Genauigkeit der an dem Knoten 307 gespeicherten abgetasteten Spannung wird sichergestellt.
Der in 5 gezeigte Zellenprogrammier-Controller 260 umfasst ein S/R-(Set/Reset-)Latch 262. Wenn die Zelle 50 derart programmiert ist, dass deren Leitungsstrom unterhalb eines Referenzstromwertes liegt, gibt der Leseverstärker das Signal DURCH* aus, das von HIGH auf LOW übergeht. Dieses wird genutzt, um das S/R-Latch 262 derart zu setzen, dass sich ein gelatchtes Ausgangssignal PGM₁* von HIGH auf LOW ändert, wodurch wiederum die Programmiersperrschaltung 280 aktiviert wird.
Die 7(a)–7(i) stellen Taktungsdiagramme für die Funktionsweise der ersten Phase des in 5 gezeigten Mehrphasen-Programmierspannungsgenerators dar. Bei der bevorzugten Ausführungsform wird vor der Programmierung ein Verifizierungsvorgang ausgeführt. Ein RESET-Signal setzt den S/R-Latch 262 zurück, sodass das gelatchte Ausgangssignal PGM₁* HIGH ist. Ein Verifizierungsvorgang wird immer dann aktiviert, wenn das Signal VERIFIZIERUNG auf HIGH kommt. Im Gegensatz dazu kann ein Programmiervorgang stattfinden, wenn das Signal VERIFIZIERUNG LOW ist. Wenn die Zelle 50 richtig gelöscht ist, wird das Ausgangssignal DURCH* des Leseverstärkers 240 HIGH sein, wodurch eine Programmierung stattfinden kann, weil dieses nicht die Programmiersperrschaltung 280 aktivieren wird (siehe auch 4).
Während der ersten Phase des Programmiervorgangs wird der erste Wellenformgenerator 320 durch ein Steuersignal Φ₁ (7(e)) von dem Parallelprogrammier-Controller 290 aktiviert. Er erzeugt dann V₁(t) (7(h)) in Form eines oder mehrerer treppenförmiger Impulse, wenn das Durchlass-Gatesignal G₁ dies gestattet. Der Anfangsanstieg des ersten Impulses ist vorzugsweise abgeschrägt, um den ansonsten steilen Anstieg moderater zu gestalten, wodurch etwaige unerwünschte Spannungen in der Speicherzelle gemildert werden. Mit jedem nachfolgenden Impuls der Wellenform wird der programmierte Pegel der Zelle zu einem Soll-Pegel hin angehoben, welcher als ein bevorzugter Pegel festgelegt ist, der den Soll-Zustand für die Zelle bestimmt. Wegen der diskreten Natur der Programmierschritte werden die programmierten Pegel, die einen gegebenen Speicherzustand repräsentieren sollen statistisch verteilt sein. Bei der vorliegenden Ausführungsform wird eine Zelle als auf einen gegebenen Speicherzustand programmiert betrachtet, wenn der programmierte Schwellspannungspegel in den diesem Zustand zugeordneten Bereich von Programmierpegeln fällt. Der Bereich von Programmierpegeln wird am unteren Ende durch den Soll-Pegel und am oberen Ende durch den diesem Zustand zugeordneten vorgegebenen Toleranzwert begrenzt.
Um ein Überschreiten des Bereichs von Programmierpegeln zu vermeiden, nutzt die Programmierschaltung einen vorbestimmten Pegel knapp vor dem Bereich, um zu ermitteln, wann die Programmierung während jeder Phase abzubrechen ist. Dieser vorbestimmte Pegel ist geringfügig zu dem Soll-Pegel versetzt, sodass, wenn ein Programmierimpuls den programmierten Pegel an dem vorbestimmten Pegel vorbei verschiebt, dieser den Soll-Pegel nicht um mehr als die zugeordnete vorbestimmte Toleranz überschreiten wird. Mit anderen Worten ist, sobald der vorbestimmte Pegel überschritten ist, die Zelle auf einen Pegel programmiert, der das obere Ende des Programmierpegelbereichs für diesen Zustand nicht übersteigt. In diesem Fall werden die Programmierimpulse der momentanen Phase nicht länger angelegt. Somit gibt es im Hinblick auf die Anstiegsrate der treppenförmigen Wellenform und den vorbestimmten Pegel der ersten Phase folgende Überlegungen: Der Soll-Pegel wird mit aufeinanderfolgenden Impulsen so schnell wie möglich angenähert, aber kein einzelner Impuls wird bewirken, dass die Schwellspannung der Speicherzelle den für die erste Phase vorbestimmten Pegel als auch die zugehörige vorbestimmte Toleranzgrenze jenseits des Soll-Pegels überschreitet.
V₁(t) wird an einem Knoten 333 dadurch zugelassen, dass das Steuersignal PGM₁* HIGH ist, und wird über den Wechselspannungskoppler 330 zu dem Ausgangsknoten 307 addiert. (Man vergleiche die 7(d), 7(h)). Somit beträgt die Spannung an dem Ausgangsknoten 307 V_letzte = V₀(S₁) + b₁V₁(t) (wobei b₁ ein Kopplungsverhältnis nahe Eins ist), und sie passiert den Sourcefolger 310, um als Spannung an das Steuergate der Zelle 50 angelegt zu werden. (Man vergleiche 7(i)). Mit dem Anlegen der Programmierimpulse nacheinander wird die Zelle 50 schließlich auf den für die erste Phase vorbestimmten Pegel programmiert. An dieser Stelle kommt das Signal DURCH* (7(c)) auf LOW und bewirkt wiederum, dass das Signal PGM₁* auf LOW kommt (7(d)), welches seiner seits die Programmiersperrschaltung 280 aktiviert, um die Zelle 50 für eine weitere Programmierung zu sperren. Gleichzeitig damit, dass PGM₁* LOW wird, wird bewirkt, dass G₁ auf LOW kommt (7(f)), wodurch der Wechselspannungskoppler 330 von dem ersten Wellenformgenerator 320 abgeschnitten wird, wodurch V₁ bei der Amplitude der Wellenform zum Zeitpunkt des Abschaltens eingefroren wird. Wenn T_1f der Zeitpunkt ist, zu dem PGM₁* auf LOW kommt, dann ist V₁ = V₁(T_1f), sodass V_letzte(T_1f) = V₀(S₁) + b₁V₁(T_1f) ist.
In der Zwischenzeit wird die Programmierung für die anderen Zellen in dem Block fortgesetzt, wobei immer mehr Zellen ihren zugehörigen vorbestimmten Pegel für die erste Phase erreichen und aus dem parallelen Programmiervorgang herausfallen. Wenn die jeweilige Zelle herausfällt, bleibt durch die dieser jeweils zugehörige V_letzte die entsprechende zum Zeitpunkt der Sperrung der Programmierung an das Steuergate angelegte Spannung erhalten. Schließlich sind sämtliche Zellen in dem Block auf die entsprechenden vorgegebenen Pegel programmiert, und dieses Ereignis wird signalisiert, indem PGM₁* bis PGM_k* alle auf LOW gekommen sind. Dadurch wird der Parallelprogrammier-Controller 290 veranlasst, die nächste Phase einzuleiten.
Die 8(a)–8(j) stellen Taktungsdiagramme für die Funktionsweise der zweiten Phase des in 5 gezeigten Mehrphasen-Programmierspannungsgenerators dar. Die zweite Phase gleicht der ersten Phase insofern, als sie mit einem Verifizieren beginnt, das vor dem Programmieren erfolgt, außer dass der erste Wellenformgenerator dadurch deaktiviert ist, dass das Steuersignal Φ₁ LOW ist (8(e)). Stattdessen wird der zweite Wellenformgenerator 340 durch ein Steuersignal Φ₂ (8(f)) von dem Parallelprogrammier-Controller 290 aktiviert und erzeugt V₂(t) in Form eines oder mehrerer treppenförmiger Impulse (8(i)). Durch jeden aufeinanderfolgenden Impuls der Wellenform wird der programmierte Pegel der Zelle zu einem für die zweite Phase vorbestimmten Pegel hin verschoben, der zu dem Soll-Pegel versetzt ist. Die Anstiegsrate der Treppenwellenform und der für die zweite Phase vorbestimmte Pegel sind derart gewählt, dass der Soll-Pegel mit aufeinanderfolgenden Impulsen so schnell wie möglich angenähert wird, aber kein einzelner Impuls bewirken wird, dass die Schwellspannung der Speicherzelle den für die zweite Phase vorbestimmten Pegel als auch die zugehörige vorbestimmte Toleranzgrenze jenseits des Soll-Pegels überschreitet. Allgemein werden die Anstiegsrate der Treppenwellenform und der vorbestimmte Pegel viel feiner sein als diejenigen der ersten Phase.
V₂(t) wird an einem Knoten 335 dadurch zugelassen, dass ein Rücksetz-Steuersignal PGM₁* HIGH ist ((8(d)) (wobei sämtliche S/R-Latches zu Beginn der zweiten Phase zurückgesetzt worden sind (8(a))) und wird über den Wechselspannungskoppler 350 zu dem Knoten 333 addiert. Somit beträgt die Spannung an dem Ausgangsknoten 307 V_letzte = V₀(S₁) + b₁V₁(T_1f) + b2[V₂(t) – V_2i], wobei b₂ ein weiteres Kopplungsverhältnis ist und V_2i der Wert von V₂ ist, wenn G₁ auf LOW kommt und einen vorgegebenen Versatz darstellt (z. B. 0,4 V), der vor dem Ende der ersten Phase anliegt. V_letzte passiert den Sourcefolger 310, um als Spannung an dem Steuergate der Zelle 50 angelegt zu werden. (Man vergleiche 8(j)). Während die Programmierimpulse nacheinander angelegt werden, wird die Zelle 50 schließlich auf den für die momentane Phase vorbestimmten Pegel programmiert. An dieser Stelle kommt das Signal DURCH* (8(c)) auf LOW und bewirkt seinerseits, dass das Signal PGM₁* LOW wird (8(d)), was wiederum bewirkt, dass die Programmiersperrschaltung 280 aktiviert wird, um die Zelle 50 für die weitere Programmierung zu sperren. Gleichzeitig damit, dass PGM₁* auf LOW kommt, wird bewirkt, dass G₂ LOW wird (8(g)), wodurch der Wechselspannungskoppler 350 durch das deaktivierende Steuersignal G₂ von dem zweiten Wellenformgenerator 340 abgeschnitten wird, wodurch V₂ bei der Amplitude der Wellenform zum Zeitpunkt des Abschaltens eingefroren wird. Wenn T_2f der Zeitpunkt ist, zudem PGM₁* LOW wird, dann ist V₂ = V₂(T_2f), sodass V_letzte(T_2f) = V₀(S₁) + b₁V₁(T_1f) + b₂[V₂(T_2f) – V_2i] ist.
Analog wird die parallele Programmierung für die anderen Zellen in dem Block fortgesetzt, während immer mehr Zellen ihre Soll-Zustände erreichen und aus dem parallelen Programmiervorgang herausfallen und bei jeder für deren V_letzte die zum Zeitpunkt der Sperrung der Programmierung an dem Steuergate anliegende Spannung erhalten bleibt. Schließlich sind sämtliche Zellen in dem Block auf den vorbestimmten Pegel programmiert, und dieses Ereignis wird dadurch signalisiert, dass PGM₁* bis PGM_k* alle auf LOW gekommen sind. Dies wird den Parallelprogrammier-Controller 290 veranlassen, die nächste Phase einzuleiten.
Eine analoge Gestaltung kommt bei höheren Phasen zur Anwendung, wobei ein Wellenformgenerator eine Spannung erzeugt, die zu dem Pegel der am Ende der vorhergehenden Phase eingefrorenen V_letzte hinzuaddiert wird. In der letzten Phase ist der vorgegebene Pegel gleich dem Soll-Pegel, der dem Soll-Zustand entspricht.
Bei einer weiteren Ausführungsform wird V_letzte von einem einzigen Mehrphasen-Wellenformgenerator erzeugt.
Die Implementierung einer mehrphasigen Programmierung ermöglicht unterschiedliche Anstiegsraten für die Treppenwellenform während der unterschiedlichen Phasen. Der Soll-Zustand, der programmiert werden soll, wird durch eine Hierarchie von Programmierschritten angenähert, wobei die erste Phase die gröbste darstellt, in welcher der Soll-Zustand mit den wenigsten Schritten angenähert wird, ohne dass dieser überschritten wird, worauf die nächste Phase mit einer Reihe feinerer Schritte folgt, mit denen der Soll-Zustand wiederum mit den wenigsten Schritten weiter angenähert wird, ohne dass er überschritten wird, und so weiter. Auf diese Weise werden eine Reihe von ansteigenden Programmierimpulsen an das Steuergate 60 der Zelle 50 angelegt, wobei die Anstiegsrate während jeder Phase im Hinblick auf eine schnelle Konvergenz zu dem Soll-Zustand hin optimiert ist.
Wie vorstehend beschrieben, wird für jede Phase bis kurz vor der Endphase ein Pegel kurz vor dem Soll-Zustand als Soll genutzt, sodass ein Überschreiten desselben in einem Programmierschritt für diese Phase nicht zu einem Überschreiten des eigentlichen Soll-Zustands führen wird. In der Endphase stellt der eigentliche Soll-Zustand das Soll dar. Bei der bevorzugten Ausführungsform wird der von der Phase abhängige Pegel implementiert, indem ein vorgegebener Spannungswert, der während des Verifizierungsvorgangs an ein Steuergate angelegt ist, V_STG, nach unten verschoben wird. Dies wird dazu führen, dass der Leseverstärker 240 (siehe 4) auslöst, bevor der eigentliche Soll-Zustand erreicht ist. Die Spannungsquelle 222 (siehe 4), die auf den Zustand der Phase anspricht, passt die Spannungen auf dem Mehrspannungsbus 220 dementsprechend an.
Bei einer alternativen Ausführungsform erfolgt die von der Phase abhängige Verifizierung durch Anpassen der Referenzstromstärke I_REF, die von dem in 4 gezeigten Leseverstärker 240 genutzt wird, auf inkrementell niedrigere Werte.
Bei einer noch weiteren Ausführungsform erfolgt die von der Phase abhängige Verifizierung durch eine Kombination aus Verschieben einer während des Verifizierungsvorgangs an das Steuergate angelegten Spannung um einen vorgegebenen Wert nach unten und Anpassen der von dem Leseverstärker genutzten Referenzstromstärke.
Es ist festgestellt worden, dass eine Reihe von Ausführungsformen ermöglichen, dass eine Programmierung auf einen Soll-Zustand für eine in 16 Zustände unterteilte Zelle innerhalb von ungefähr 10–20 Schritten konvergiert. Zum Beispiel besteht eine bevorzugte Ausführungsform aus einem zweiphasigen Programmiervorgang, wobei die erste Phase eine erste ansteigende Wellenform aufweist, auf welche eine zweite Phase mit einer zweiten, sanfter ansteigenden Wellenform folgt. Eine weitere Ausführungsform besteht aus einem dreiphasigen Vorgang, bei dem die erste Phase einen einzigen Impuls darstellt, auf welchen zwei Serien von Treppenwellenformen folgen. Verschiedene Kombinationen sind möglich und werden erfindungsgemäß in Betracht gezogen.
Ein Vorteil des beschriebenen Programmiersystems 200 besteht darin, dass wenngleich eine große Gruppe von Zellen parallel programmiert wird, die Zellen alle denselben Leitungsbus 220 gemeinsam nutzen können, um datenabhängige Programmierspannungen zu realisieren. Analog können die phasenabhängigen Wellenformgeneratoren wie etwa 320, 340, ... von sämtlichen Zellen in der Gruppe gemeinsam genutzt werden.
9 stellt ein Ablaufdiagramm für die mehrphasige parallele Programmierung einer Gruppe von Speicherzellen entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung dar.

Schritt 400: BEGINNE INITIALISATION, setze Phase = 0, Phase_letzte = 2 (als Beispiel).
Schritt 410: BEGINNE DATENABHÄNGIGE SPANNUNG ZU ERHALTEN.
Schritt 412: bearbeite den Zellenblock mit i = 1 bis k parallel.
Schritt 414: Speichere D(S_i), den Soll-Zustand der i-ten Zelle, in dem Latch.
Schritt 416: Nutze D(S_i), um eine Anfangsspannung V₀(D(S_i)) auszuwählen, die für die Programmierung der i-ten Zelle auf D(S_i) optimiert ist.
Schritt 418: Speichere V₀(D(S_i)) zur Verwendung als Basislinienspannung für die Steuergate-Spannung, d. h. V_letzte(i) = V₀(D(S_i)).
Schritt 420: BEGINNE NEUE PHASE DER PARALLELEN PROGRAMMIERUNG.
Schritt 422: Phase = Phase + 1.
Schritt 430: BEGINNE BLOCKPROGRAMMIERUNG, für i = 1 bis k parallel.
Schritt 432: Setze Steuergate-Spannung auf eine phasenabhängige Wellenform in Bezug auf die Basislinie V_letzte(i).
Schritt 434: Fahre mit paralleler Programmierung des Zellenblocks fort.
Schritt 436: Verifiziere, um festzustellen, ob die i-te Zelle auf einen für den Soll-Zustand vorgegebenen Pegel programmiert worden ist. Der Pegel ist phasenabhängig und liegt ausreichend knapp vor dem Soll-Zustand, sodass bei einem Programmierschritt, bei dem der Pegel überschritten wird, nicht der Soll-Zustand überschritten wird. Wenn der Pegel überschritten ist, fahre mit Schritt 440 fort, wenn nicht, gehe zu Schritt 438 über.
Schritt 438: Lege einen Programmierimpuls V_STG(i) an die i-te Zelle an. Kehre zu Schritt 436 zurück.
Schritt 440: Sperre die i-te Zelle für die weitere Programmierung während der momentanen Phase.
Schritt 442: Speichere die momentane Programmierspannung, d. h. V_letzte(i) = V_STG(i) als eine Basislinienspannung für die nächste Phase.
Schritt 450: Sind sämtliche Zellen über den für die momentane Phase geltenden Pegel hinaus programmiert? Ist dies der Fall, fahre mit Schritt 460 fort. Ansonsten kehre zu Schritt 434 zurück, um die Programmierung der verbleibenden Zellen in dem Block fortzusetzen, bis die letzte den Pegel für die momentane Phase überschritten hat. Wenn bei der Programmierung eine vorgegebene maximal zulässige Anzahl von Impulsen überschritten worden ist, wird eine vorgegebene Ausnahmebehandlung eingeleitet, und bei dieser setzt typischerweise eine Fehlerbehandlungsroutine ein.
Schritt 460: Ist Phase = Phase_letzte? Wenn nicht, fahre mit Schritt 420 fort, um die nächste Phase zu beginnen. Ansonsten fahre mit Schritt 470 fort.
Schritt 470: FERTIG. Die Programmierung des Zellenblocks für i = 1 bis k ist abgeschlossen.

Die Ausführungsformen der vorliegenden Erfindung wurden unter Bezugnahme auf nichtflüchtige Halbleiterspeicher diskutiert, die ein Ladung speicherndes Floating-Gate oder eine Ladung speichernde dielektrische Schicht enthalten. Die verschiedenen Aspekte der vorliegenden Erfindung können jedoch auch auf eine beliebige Art von nichtflüchtigem Speicher angewandt werden, bei dem eine exakte Programmierung durch das Anlegen von zustandsabhängigen, optimal gesteuerten Programmierspannungsimpulsen ausgeführt werden kann. Zum Beispiel kann diese Methode auf Speicherbauelemente mit mehreren Dielektrika, beispielsweise Metall-Nitrid-Oxid-Silicium-(MNOS-)- oder Polysilicium-Nitrid-Oxid-Silicium-(SONGS-)Bauelemente angewandt werden. In ähnlicher Weise ist sie auf MROM-Bauelemente anwendbar.
Wenngleich die Ausführungsformen der vorliegenden Erfindung, die beschrieben worden sind, bevorzugte Realisierungen darstellen, werden Fachleute auf dem Gebiet verstehen, dass auch Varianten zu diesen möglich sein können. Daher beansprucht die Erfindung Schutz mit dem vollständigen Schutzumfang der anhängenden Ansprüche.

Claims

Verfahren zum Programmieren einer Gruppe von Speicherzellen (50) in einem Array von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei sich die Gruppe von Speicherzellen (50) entlang einer Zeile erstreckt, wobei jede Zelle (50) ein Auswahlgate (70) und ein Steuergate (60) zum Anlegen einer Programmierspannung zum Programmieren eines Ladungsspeichers auf einen Soll-Ladungspegel entsprechend einem Soll-Speicherzustand aus einer Mehrzahl von Speicherzuständen für diese aufweist, wobei eine Mehrzahl von Spannungspegeln zum Programmieren einer Speicherzelle (50) auf einen jeweiligen der mehreren Speicherzustände bereitgestellt wird; dadurch gekennzeichnet, dass jede Speicherzelle (50) der Gruppe mit einer separaten Bitleitung (56) verbunden ist, und dass das Verfahren folgende Schritte umfasst: Auswählen der Gruppe von Speicherzellen (50) durch Auswählen einer gemeinsamen Wortleitung (110), die mit dem Auswahlgate (70) jeder Zelle in der Gruppe von Speicherzellen (50) gekoppelt ist; Auswählen eines der mehreren Spannungspegel für jede Speicherzelle (50) der Gruppe, wobei der ausgewählte Spannungspegel eine Funktion des Soll-Speicherzustands der Speicherzelle ist, und Generieren einer Programmierspannung als Funktion der ausgewählten Spannung für jede Speicherzelle; und paralleles Programmieren der Speicherzellen (50) der Gruppe, wobei jede Speicherzelle (50) der Gruppe ihre Programmierspannung aufweist, die unabhängig an deren Steuergate (60) angelegt wird.
Verfahren nach Anspruch 1, welches folgenden Schritt umfasst: Generieren einer Programmierspannungswellenform für jede Zelle (50) der Gruppe, wobei jede Programmierspannungswellenform eine Anfangsamplitude aufweist, die eine Funktion des für die jeweilige Zelle (50) ausgewählten Spannungspegels ist.
Verfahren nach Anspruch 2, wobei die Programmierspannungswellenform eine Serie von Spannungsimpulsen umfasst.
Verfahren nach Anspruch 3, wobei durch Anlegen eines anfänglichen Spannungsimpulses der Serie von Spannungsimpulsen jede Zelle (50) im Wesentlichen zu ihrem Soll-Speicherzustand hin programmiert wird, diesen aber nicht überschreitet.
Verfahren nach Anspruch 3 oder Anspruch 4, wobei die Serie von Spannungsimpulsen eine Amplitude aufweist, die sich im Zeitverlauf erhöht.
Verfahren nach einem der Ansprüche 3 bis 5, welches folgende Schritte umfasst: (a) paralleles Programmieren der Gruppe von Speicherzellen (50) durch Anlegen eines Impulses aus der Serie von Spannungsimpulsen der Programmierspannungswellenform, die jeder Zelle (50) zugeordnet ist, an jede Zelle (50); (b) paralleles Verifizieren der Gruppe von Speicherzellen (50) durch Feststellen, ob jede Zelle (50) auf einen vorbestimmten Pegel programmiert worden ist, der dem Soll-Zustand für jede Speicherzelle (50) zugeordnet ist; und (c) Sperren einer Zelle (50) aus der Gruppe für die weitere Programmierung, wenn diese Zelle (50) auf ihren vorgegebenen Pegel programmiert worden ist; und (d) Wiederholen von (a), (b) und (c), bis sämtliche Zellen (50) in der Gruppe auf ihre jeweils vorgegebenen Pegel programmiert sind.
Verfahren nach Anspruch 6, wobei der Wiederholungsschritt auch dann endet, wenn er über mehr als eine vorgegebene Anzahl von Malen iteriert worden ist.
Verfahren nach Anspruch 6, wobei der wiederholte Durchlauf von (a)–(d) bis zur Beendigung eine Programmierphase darstellt, wobei das Verfahren eine oder mehr zusätzliche Programmierphasen umfasst, jeweils mit diesen zugeordneten Serien von Spannungsimpulsen und vorgegebenen Pegeln.
Verfahren nach Anspruch 8, wobei bei jeder nachfolgenden Phase eine Serie von Spannungsimpulsen verwendet wird, die einen feineren Programmierungsschritt als in der vorhergehenden Phase ergeben.
Verfahren nach Anspruch 8, wobei bei jeder nachfolgenden Phase vorgegebene Pegel angewandt werden, die den Soll-Zuständen näher liegen.
Verfahren nach Anspruch 8, wobei bei einer vorgegebenen letzten Phase vorgegebene Pegel angewandt werden, mit denen jede Zelle der Gruppe auf ihren jeweiligen Soll-Zustand programmiert wird.
Verfahren nach einem der Ansprüche 8 bis 11, wobei jede Zelle (50) nicht mehr als zwanzig Programmierimpulse erhält.
Verfahren nach einem der vorhergehenden Ansprüche, wobei jede Zelle (50) einen von zwei Speicherzuständen speichert.
Verfahren nach einem der Ansprüche 1 bis 12, wobei jede Zelle (50) mehr als zwei Speicherzustände speichert.
Verfahren nach einem der Ansprüche 1 bis 12, wobei jede Zelle (50) einen von sechzehn Speicherzuständen speichert.
Nichtflüchtiger Speicher, umfassend: ein Array aus Speicherzellen (50), die in Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle (50) ein Auswahlgate (70) und ein Steuergate (60) aufweist, zum Anlegen einer Programmierspannung zum Programmieren eines Ladungsspeichers auf einen zugehörigen Soll-Ladungspegel, der einem Soll-Speicherzustand aus einer Mehrzahl von Speicherzuständen für diese entspricht; einen Leistungsbus (220) zum Zuführen einer Mehrzahl von Spannungen zum Programmieren einer Speicherzelle (50) in dem Array auf einen jeweiligen der mehreren Speicherzustände; und ein System zum Programmieren einer Gruppe von Speicherzellen (50) in dem Array, dadurch gekennzeichnet, dass die Gruppe von Speicherzellen (50) durch eine gemeinsame Wortleitung (110) ausgewählt werden kann, die mit dem Auswahlgate (70) jeder Zelle in der Gruppe von Speicherzellen (50) gekoppelt ist; das Programmiersystem (200) dafür ausgelegt ist, die Gruppe von Speicherzellen (50), die sich entlang einer Zeile des Speicherzellenarrays erstrecken, parallel zu programmieren, und wobei es jeder Zelle (50) in der Gruppe zugeordnet eine Programmier- und Leseschaltung (210) aufweist, wobei jede Schaltung ferner einen Spannungsselektor (230) umfasst, der eine der mehreren Spannungen von dem Leistungsbus auswählt, um eine Programmierspannung in Funktion der ausgewählten Spannung an das Steuergate (60) der zugehörigen Speicherzelle (50) in der Gruppe anzulegen, wobei die ausgewählte Spannung eine Funktion des Soll-Zustands der zugehörigen Speicherzelle (50) ist, und zwar in solcher Weise, dass die ausgewählte Spannung optimal für die Programmierschaltung ist, um die Programmierspannung zum Programmieren des Speicherzustands auf seinen Soll-Speicherzustand zu erzeugen; und dass jede Speicherzelle (50) der Gruppe mit einer separaten Bitleitung (56) verbunden ist.
Nichtflüchtiger Speicher nach Anspruch 16, wobei die Programmierschaltung umfasst: einen ersten Programmierspannungswellenform-Generator (320), welcher derart gekoppelt ist, dass er die ausgewählte Spannung erhält, um eine erste Programmierspannungswellenform mit einer Anfangsamplitude zu erzeugen, die eine Funktion der ausgewählten Spannung ist; einen Leseverstärker (240) zum Bestimmen des programmierten Zustands der Speicherzelle; und eine Programmiersperrschaltung (280), die auf den Leseverstärker anspricht, indem sie eine weitere Programmierung der Zelle (50) immer dann sperrt, wenn der programmierte Zustand der Speicherzelle (50) einen ersten vorgegebenen Pegel überschritten hat.
Nichtflüchtiger Speicher nach Anspruch 17, umfassend: ein Speicherelement zum Speichern der letzten Programmierspannung, welche bewirkt, dass der programmierte Zustand der zugehörigen Zelle (50) den ersten vorgegebenen Pegel überschreitet; einen zweiten Programmierspannungswellenform-Generator (340), der auf die gespeicherte letzte Programmierspannung anspricht, indem er eine zweite Programmierspannung generiert; und einen Controller (290) zum Aktivieren des zweiten Programmierspannungswellenform-Generators, nachdem sämtliche Speicherzellen in der Gruppe den ersten vorgegebenen Pegel überschritten haben.