DE60220339T2 - Layout-Technik für ein induktives C3MOS Breitband - Google Patents
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Description
- HINTERGRUND DER ERFINDUNG
- Die Konstruktion einer integrierten Schaltung (IC) macht es erforderlich, ein Layout zu entwerfen, das die Anordnung der verschiedenen Schaltungskomponenten auf der Hauptoberfläche eines Halbleitersubstrats, z.B. eines Siliziumkristalls, angibt.
- Da viele Schaltungselemente mehrmals verwendet werden, werden diese Schaltungselemente auf Zellen reduziert. Das Layout kann durch Anordnen der Zellen und Verbinden derselben unter Verwendung leitfähiger Verbindungen erzeugt werden. Das Layout wird für gewöhnlich unter Verwendung hochentwickelter Software-Tools ausgeführt, die Fachleuten auf dem Gebiet wohlbekannt sind.
- Das Layout der Verbindungen stellt ein komplexes geometrisches Problem dar. Bei Hochfrequenz-ICs muss das Layout jedoch auch elektromagnetische Effekte berücksichtigen, die parasitären Widerstand und parasitäre Kapazität verursachen, welche die Leistung der IC verschlechtern können. Ein Beispiel dafür ist in der Patentschrift
US 6,194,961 angegeben. -
1 stellt eine Standardausführung einer Zelle10 , ein Layout zweier Zellen und die Verbindung der Zellen dar, wobei jede Zelle10 einen Induktionsspulenbereich12 , einen Widerstandsbereich14 und einen Transistorbereich16 umfasst. Ein Beispiel einer solchen Schaltung ist in der vorstehend erwähnten Anmeldung offenbart. - In
1 verbindet ein erster Satz Leitungsdrähte18 den Induktionsspulenbereich12 mit dem Widerstandsbereich14 und ein zweiter Satz Leitungsdrähte20 den Widerstandsbereich14 mit dem Transistorbereich16 . Ein Satz Zelle-zu-Zelle-Signalverbindungen22 verbindet die Ausgangsknoten der ersten Zelle mit den Eingängen des Transistorbereichs der zweiten Zelle. Alle Bereiche12 ,14 und16 sind rechteckig und haben eine charakteristische Seitenabmessung: DL für den Induktionsspulenbereich12 , DR für den Widerstandsbereich14 und DT für den Transistorbereich. Wie aus1 hervorgeht, entspricht die Seitenabmessung der Zelle10 in etwa der Abmessung des größten Schaltungselements, in diesem Falle der Induktionsspule und ist ungefähr gleich DL. Aufgrund der symmetrischen Ausführung der Induktionsspulen-, Widerstands- und Transistorbereiche sind diese Bereiche häufig miteinander ausgerichtet und die Länge der Leitungsdrähte, die die Bereiche miteinander verbinden, minimiert. Die Länge der Zelle-zu-Zelle-Verbindungen, die Hochfrequenz signale übertragen, ist daher aufgrund der großen Seitenabmessung der Induktionsspule im Vergleich zu den anderen Bereichen sehr groß. - Bei Anwendungen mit sehr hohen Frequenzen bilden die miteinander verbundenen parasitären Widerstände und Kondensatoren ein RC-Netzwerk, das eine sehr wichtige Rolle spielt. Dieses RC-Netzwerk senkt den Hochfrequenztakt ab und erzeugt ein Intersymbol-Interferenz-(ISI-)Jitter der Daten. Diese Effekte werden bei C3MOS-Zellen mit Induktions-Broadbanding sogar noch wichtiger. (Das Vorhandensein der Induktionsspulen verändert in diesen Fällen die RC-Netzwerke in RCL-Netzwerke.) Wie vorstehend und in dem genannten Patent beschrieben, umfasst die Last hierbei eine in Reihe mit einem Widerstand geschaltete Induktionsspule. Da die physische Größe der Induktionsspule typischerweise eine Größenordnung hat, die größer als die physische Größe des Widerstands ist, benötigen diese Zellen eine kleine Fläche für Transistoren und Widerstände und eine sehr große Fläche für Induktionsspulen. Wie in
1 dargestellt, macht dies die Zelle-zu-Zelle-Verbindungen22 sehr lang. Da die Länge der Verbindungen direkt proportional zu ihrem parasitären Widerstand und ihrer parasitären Kapazität ist, kann jedwede Geschwindigkeitsverbesserung, die durch Induktions-Broadbanding erzielt wird, infolge dieser zusätzlichen parasitären Effekte verloren gehen, wenn das Layout nicht sorgfältig ausgeführt wird. Darüber hinaus verschlechtert die magnetische Kopplung, wenn sich die Induktionsspulen in der Nähe von Metall oder aktiven Gebieten befinden, die Geschwindigkeitsverbesserung weiter. - KURZE ZUSAMMENFASSUNG DER ERFINDUNG
- Gemäß einem Aspekt der Erfindung isoliert ein verbessertes Zellenlayout für eine C3MOS-Schaltung mit Induktions-Broadbanding effizient den Induktionsspulenbereich von Metall und aktiven Schichten und verringert die Länge der Zelle-zu-Zelle-Verbindungen.
- Gemäß einem anderen Aspekt der Erfindung haben erste und zweite Zellen eine gemeinsame Grenze. Die Induktionsspulen-, Widerstands- und Transistorbereiche jeder Zelle sind nahe der gemeinsamen Grenze ausgerichtet, um die Länge der Zelle-zu-Zelle-Verbindung zu verkürzen.
- Gemäß einem anderen Aspekt der Erfindung ist die Länge der Leitungsdrähte, die den Induktionsspulenbereich mit dem Widerstandsbereich verbinden, größer als die Länge der Leitungsdrähte, die den Widerstandsbereich mit dem Transistorbereich verbinden, um die Induktionsspulen von Metallbelägen und aktiven Gebieten zu isolieren.
- Gemäß einem anderen Aspekt der Erfindung beträgt die parasitäre Kapazität der Leitungen, die die Induktionsspulen- und Widerstandsbereiche miteinander verbinden, weniger als 20% der Lastkapazität, wodurch die Schaltungsleistung verbessert wird.
- Andere Merkmale und Vorteile der Erfindung gehen aus der folgenden genauen Beschreibung und den anhängigen Zeichnungen hervor.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 ist ein Blockdiagramm, das ein Standardzellenlayout darstellt, -
2 ist eine C3MOS-Pufferschaltung mit Induktions-Broadbanding, und -
3 stellt eine Ausführungsform einer Layoutzelle dar. - BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSFORMEN
- Bei einer Ausführungsform der Erfindung werden die Schaltungselemente unter Verwendung einer Ultra-Hochgeschwindigkeits-Logikschaltung hergestellt, die gemäß einer siliziumkomplementären Metall-Oxid-Halbleiter-(CMOS-)Verfahrenstechnik ausgeführt ist. Es wird hierbei zwischen den Fachausdrücken "CMOS-Verfahrenstechnik" und "CMOS-Logik" unterschieden. CMOS-Verfahrenstechnik, wie hierin verwendet, bezieht sich allgemein auf eine Vielzahl wohlbekannter CMOS-Herstellungsverfahren, die einen Feldeffekttransistor auf einem Siliziumsubstrat ausbilden, wobei ein Gate-Anschluss, der typischerweise aus einem Polysiliziummaterial gefertigt ist, auf einem Isoliermaterial, wie etwa Siliziumdioxid, angeordnet wird.
-
2 stellt eine Pufferschaltung dar, die beispielsweise unter Verwendung einer C3MOS-Technik hergestellt wird, welche in der vorstehend genannten Patentanmeldung genau beschrieben ist, ohne jedoch darauf beschränkt zu sein. Es versteht sich, dass die vorliegende Erfindung in vielen Zusammenhängen verwendbar und nicht auf spezifische Schaltungsausführungen beschränkt ist. -
2 ist eine schematische Darstellung einer Pufferschaltung, die Induktions-Broadbanding verwendet, sie zeigt den grundlegenden C3MOS-Puffer200 mit den Parallel-Induktionsspulen L und den Lastkondensatoren CL. Ein Paar n-Kanal- MOSFETs202 und204 empfängt die differentiellen Logiksignale Vin+ bzw. Vin– an deren Gate-Anschlüssen. Die ohmschen Lasten206 und207 , die in Reihe mit den Parallel-Induktionsspulen208 und209 geschaltet sind, verbinden die Drain-Anschlüsse der MOSFETs202 bzw.204 mit der Stromversorgung VDD. Die Drain-Anschlüsse der MOSFETs202 und204 bilden die Ausgänge Vout– bzw. Vout+ des Differenzpaars. Bei einer bevorzugten Ausführungsform sind die Parallel-Induktionsspulen208 und209 Spiralinduktoren, die mit dem Substrat unter Verwendung üblicher Techniken verbunden sind. Die ohmschen Lasten206 und207 können entweder aus p-Kanal-MOSFETs, die in ihrem linearen Bereich arbeiten, oder aus Widerständen bestehen, die beispielsweise aus einem Polysiliziummaterial gefertigt sind. Bei einer bevorzugten Ausführungsform werden Polysiliziumwiderstände verwendet, um die ohmschen Lasten206 und207 auszuführen, wodurch die Geschwindigkeit des Puffers200 maximiert wird. Die Source-Anschlüsse der n-Kanal-MOSFETs202 und204 sind am Knoten210 miteinander verbunden. Ein Stromquellen-n-Kanal-MOSFET212 verbindet den Knoten210 mit Masse (oder einer negativen Stromversorgung). Eine Vorspannung VB steuert den Gate-Anschluss des Stromquellen-MOSFET212 an und legt die Menge des Stromes I fest, der durch den Puffer200 fliegt. - In
2 sind ein erstes Paar Knoten, A und AB, und ein zweites Paar Knoten, B und BB, dargestellt. Das erste Paar Knoten ist mit den Ausgängen verbunden und reagiert daher empfindlich auf parasitären Reihenwiderstand und parasitäre Parallel-Kapazität. Demgemäß ist es erwünscht, die Länge von Zelle-zu-Zelle-Verbindungen, die mit dem ersten Paar Knoten verbunden sind, so weit als möglich zu verringern. - Andererseits reagiert das zweite Paar Knoten nicht sehr empfindlich auf parasitären Widerstand und parasitäre Parallel-Kapazität, so dass die Länge der Leitungsdrähte zwischen dem Widerstandsbereich
14 und dem Induktionsspulenbereich12 vergrößert werden kann, um die Isolation der Induktionsspulen von anderen Schaltungskomponenten zu verbessern. -
3 zeigt eine Ausführungsform eines Zellenlayouts mit einer ersten und einer zweiten Zelle10a und10b , die eine gemeinsame Grenze30 aufweisen. In3 sind, Bezug nehmend auf die erste Zelle10a , die rechten Ränder der Induktionsspulen-, Widerstands- und Transistorbereiche alle so ausgerichtet, dass der rechte Rand eines jeden Bereichs nahe dem rechten Rand der Zelle angeordnet ist. Ebenso sind, Bezug nehmend auf die zweite Zelle10b , die Induktionsspulen-, Widerstands- und Transistorbereiche alle so ausgerichtet, dass der linke Rand eines jeden Bereichs nahe dem linken Rand der Zelle angeordnet ist. Aufgrund dieser Ausrichtung ist die Länge der Signalleitungen, die die Ausgangsknoten der ersten Zelle mit den Eingangsknoten des Transistorbereichs in der zweiten Zelle verbinden, im Vergleich zu den Signalverbindungen der Standardzelle gemäß1 verkürzt. Diese verkürzte Länge verringert den parasitären Widerstand und die parasitäre Kapazität der Signalleitungen. - Darüber hinaus wird die Länge des zweiten Satzes Leitungsdrähte zwischen den Widerstands- und Transistorbereichen gering gehalten, während die Länge des ersten Satzes Leitungsdrähte zwischen den Induktionsspulen- und Widerstandsbereichen vergrößert wird, um die Isolation des Induktionsspulenbereichs von den Signalleitungen zu verbessern. Bei diesen ersten Verbindungsleitungen wird der parasitäre Widerstand dem Lastwiderstand des Widerstandsbereichs hinzugefügt, ohne die Bandbreite der Zelle zu beeinträchtigen. Somit wird die parasitäre Belastung von den hoch empfindlichen Signalleitungen auf den relativ unempfindlichen ersten Satz Leitungsdrähte verlagert.
- Des Weiteren haben die Erfinder entdeckt, dass die Gesamtleistung gegenüber dem Fall, in dem keine parasitäre Kapazität vorhanden ist, verbessert werden kann. Dies lässt sich wie folgt erläutern. Die Basis der induktiven Parallel-Vorverzerrungstechnik (inductive shunt-peaking technique) besteht darin, der Schaltung ein Paar Induktionsspulen hinzuzufügen, so dass die natürlichen Frequenzen der Schaltung derart abgeändert werden, dass das Einschwingverhalten der Schaltung schneller wird. Wenn eine moderate parasitäre Kapazität (weniger als 20% der Lastkapazität) dem ersten Satz Leitungsdrähte hinzugefügt wird, verändern sich die natürlichen Frequenzen der Schaltung auf ähnliche Weise, so dass das Einschwingverhalten der Schaltung weiter verbessert wird. Die Verbesserung wird jedoch eingestellt, wenn die parasitäre Kapazität 20% der Lastkapazität übersteigt.
- Die Erfindung wurde nun unter Bezugnahme auf die bevorzugten Ausführungsformen beschrieben. Andere Herstellungstechniken können anstelle der CMOS-Verarbeitungstechnik verwendet werden. Des Weiteren können, obgleich ein C3MOS-Puffer als beispielhafte Ausführungsform verwendet worden ist, die Grundlagen der Erfindung auch auf andere Schaltungen ausgedehnt werden, wie etwa Flip-Flops, Haltespeicher etc., die eine in Reihe mit einem Widerstand geschaltete Induktionsspule umfassen. Demgemäß ist es nicht beabsichtigt, die Erfindung einzuschränken, außer wie durch die anhängigen Ansprüche vorgegeben.
Claims (5)
- Zelle mit einer Außengrenze, die auf einer Hauptfläche eines Halbleitersubstrats angeordnet ist und umfasst: – einen im Wesentlichen viereckigen Induktionsspulenbereich mit einer Seitenabmessung mit einem Wert DL, – einen im Wesentlichen viereckigen Widerstandsbereich mit einer Seitenabmessung mit einem Wert DR, wobei DR wesentlich kleiner als DL ist, – einen im Wesentlichen viereckigen Transistorbereich mit einer Seitenabmessung mit einer Größe DT, wobei DT wesentlich kleiner als DL ist, – einen ersten Satz Leitungsdrähte mit einer Länge ICA, der den Induktionsspulenbereich mit dem Widerstandsbereich verbindet, und – einen zweiten Satz Leitungsdrähte mit einer Länge ICB, der den Widerstandsbereich mit dem Transistorbereich verbindet, dadurch gekennzeichnet, dass die Länge ICB wesentlich kleiner ist als ICA, so dass der Induktionsspulenbereich isoliert und die parasitäre Induktivität des zweiten Satzes Verbindungsleitungen gering ist.
- Zelle nach Anspruch 1, wobei die im Wesentlichen viereckigen Induktionsspulen-, Widerstands- und Transistorbereiche im Wesentlichen benachbart zur Außengrenze der Zelle ausgerichtet sind.
- Zelle nach Anspruch 2, wobei der Widerstands- und der Transistorbereich unter Verwendung der CMOS-Verfahrenstechnologie hergestellt werden.
- Auf der Oberfläche eines Halbleitersubstrats angeordnetes Schaltungslayout mit: – einer ersten und einer zweiten Zelle mit im Wesentlichen viereckigem Layout, die eine gemeinsame Grenze aufweisen, – wobei die erste Layoutzelle die Merkmale der Zelle gemäß Anspruch 1 aufweist, – wobei die zweite Layoutzelle umfasst: – einen Zweitzellen-Induktionsspulenbereich mit einer Seitenabmessung mit einem Wert DL, – einem Zweitzellen-Widerstandsbereich mit einer Seitenabmessung mit einem Wert DR, – einem Zweitzellen-Transistorbereich mit einer Seitenabmessung mit einer Größe DT, – einem dritten Satz Leitungsdrähte, der den Zweitzellen-Induktionsspulenbereich mit dem Zweitzellen-Widerstandsbereich verbindet, und – einem vierten Satz Leitungsdrähte, der den Zweitzellen-Widerstandsbereich mit dem Zweitzellen-Transistorbereich verbindet, wobei die Länge des dritten Satzes Leitungsdrähte wesentlich größer als die Länge des vierten Satzes Leitungsdrähte ist, um den Zweitzellen-Induktionsspulenbereich von dem Zweitzellen-Transistorbereich zu isolieren, – wobei die Induktionsspulen-, Widerstands- und Transistorbereiche der ersten Zelle im Wesentlichen benachbart zur gemeinsamen Grenze der ersten und der zweiten Layoutzelle ausgerichtet sind und wobei die Induktionsspulen-, Widerstands- und Transistorbereiche der zweiten Zelle im Wesentlichen benachbart zur gemeinsamen Grenze der ersten und der zweiten Layoutzelle ausgerichtet sind, und – Signalverbindungsleitungen den zweiten Satz Leitungsdrähte in der ersten Layoutzelle mit dem Transistorbereich in der zweiten Layoutzelle verbinden, wobei die Ausrichtung der Induktionsspulen-, Widerstands- und Transistorbereiche der ersten und der zweiten Layoutzelle mit der gemeinsamen Grenze der Zellen die Verkürzung der Signalverbindungsleitungen erleichtert.
- Zelle nach Anspruch 1, die ferner umfasst: – Abschlusskapazitätsbereiche, die mit dem ersten Satz Leitungsdrähte verbunden sind, wobei: – die Länge des ersten Satzes Leitungsdrähte eine parasitäre Kapazitanz von weniger als ungefähr 20% der Kapazitanz der Abschlusskapazitätsbereiche hat.
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