DE60219779T2 - Flussmittelfreie flip-chip-verbindung - Google Patents

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Description

  • URHEBERRECHTSHINWEIS
  • Die Offenbarungen hierin unterliegen dem Urheberschutz. Der Urheberrechtsinhaber hat keine Einwände gegen eine Faxreproduktion der Patentoffenbarung durch Dritte im Rahmen der Dokumente in den Akten bzw. Aufzeichnungen des Patent- und Markenamtes. Ansonsten behält sich der Urheberrechtsinhaber alle anderen Urheberrechte vor.
  • STAND DER TECHNIK
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein das Gebiet der Halbleiterchipeinheiten. Im Besonderen betrifft die vorliegende Erfindung die Verbindung bzw. das Zusammenfügen eines Halbleiterchips und eines Substrats unter Verwendung eines Flip-Chip-Verfahrens.
  • Beschreibung des Stands der Technik
  • Traditionell werden Halbleiterchips elektrisch mit elektrischen Leiterbahnen über Drahtverbindungen gekoppelt, die an einem Ende an die obere Fläche eines Chips gelötet werden, und die an dem andern Ende Leiterbahnen-Lötaugen auf dem Substrat gelötet werden, welche den Chip umgeben. Derartige Verbindungen sind nicht besonders Platz sparend, da sie Fläche sowohl für die Installationsfläche des Chips als auch für den Umfang des Leiterbahnen-Lötauges benötigen. Zur effizienteren Nutzung der Substratoberfläche und um kleinere Chipeinheiten bzw. Chipgehäuse zu ermöglichen, wurde das Flip-Chip-Vebindungsverfahren entwickelt. Im Wesentlichen wird die aktive Oberfläche des Halbleiterchips umgedreht bzw. auf den Kopf gestellt, so dass sie zu dem Substrat ausgerichtet ist, und der Chip wird direkt auf Leiterbahnen-Lötaugen bzw. Leiterbahnenanschlussflächen gelötet, die angrenzend an die aktive Oberfläche angeordnet sind. Das Ergebnis ist ein kompakteres und Platz sparendes Gehäuse bzw. eine entsprechende Einheit.
  • JP 10321633 lehrt die Bildung einer Kupfererhebung auf einer Aluminiumelektrode eines Chips, wobei eine Oberfläche der Erhebung flach gedrückt wird, wobei eine Golderhebung bzw. eine Goldperle auf der Kupfererhebung gebildet wird, und wobei die Kupfer-Golderhebung an eine Elektrode einer Substrateinheit gelötet wird. Unter Verwendung der Kupfer-Golderhebung wird die Möglichkeit minimiert, dass das Lötmittel die Aluminiumelektrode erreicht und eine Übergangs- bzw. Sperrschichtstärke der Verbindung verschlechtert.
  • DE 2431987 beschreibt einen halbautomatischen Zusammenbau der Kopplung von Halbleiterbausteinen mit Kupfererhebungen an einem Träger. Der Zusammenbau umfasst das Auftragen von Gold plattierten Erhebungen auf einen Halbleiter-Wafer, der danach mit einem mit Aluminium überzogenen bzw. beschichteten Substrat verbunden wird. Beim Zerteilen in Chips unter Verwendung einer Diamant-Gesteinssäge, wird das Substrat eingekerbt, so dass eine Wärmesperre erzeugt wird. Die Chips mit den Kupfererhebungen werden danach mit dem Träger verbunden, und zwar durch eine durch Impuls erhitzte Elektrode in einer N2-Atmosphäre ohne Fluss. Nachdem ein Chip im Verhältnis zu dem Träger ausgerichtet worden ist, können alle anderen Chips automatisch ausgerichtet werden.
  • DE 2414297 beschreibt ein perforiertes Lochband bzw. Plastikband für die teilweise automatisierte Herstellung intermediärer Elemente (Zwischenträger) für Halbleiterelemente, im Besonderen für die Herstellung integrierter Schaltungen in Doppelreihengehäusen oder Mikropackungen für hybride Schaltungen. Das Band umfasst eine Basis, die einen Epoxidharzklebstoff trägt, wobei sich darauf eine Kupferfolie befindet, die auf beiden Seiten mit Fotolack überzogen ist. Auf der Kupferseite sind feine Strukturen vorgesehen, die durch Fotomasken und fotografische Techniken aufgetragen werden. Zinn wird durch ein galvanisches Verfahren auf den feinen Strukturen aufgetragen. Der Fotolack wird auf der Kupferseite entfernt; wobei das Kupfer geregelt bzw. kontrolliert weggeätzt wird, und wobei der Fotolack auf der Unterseite (des Kupfers) entfernt wird. Das Lochband ist gemäß DIN 15 851, Blatt 2, Form A perforiert.
  • ZUSAMMENFASSUNG VON DOKUMENT D6:
  • Das U.S. Patent US-A-5.985.692 beschreibt ein Verfahren zur Flip-Chip-Verbindung eines integrierten Halbleiterchips mit einem Substrat. Das Verfahren umfasst die Schritte des Bereitstellens eines integrierten Halbleiterchips mit mindestens einer Golderhebung, des Bildens einer Sperrschicht beispielsweise aus Nickel auf der Golderhebung und des Bildens eines Bronzing- bzw. Brüniermittels, wie zum Beispiel Blei, auf der Sperrschicht. Das Substrat ist mit mindestens einer leitfähigen Verbindungsfläche versehen, die ebenfalls mit Gold überzogen wird. Das Bronzing-Mittel auf dem integrierten Halbleiterchip wird danach auf dem leitfähigen Bonding-Bereich bzw. der Verbindungsfläche ausgerichtet, und eine Kompressionskraft wird auf den Chip und das Substrat ausgeübt, um einen Kontakt zwischen dem Brüniermittel und der leitfähigen Verbindungsfläche herzustellen. Während die Position zwischen den Goldperlen bzw. den Golderhebungen und der leitfähigen Verbindungsfläche aufrechterhalten wird, wird die Struktur legiert, so dass das Bronzing-Mittel und das Gold auf der leitfähigen Verbindungs- bzw. Bindungsfläche eine intermetallische Verbindung bilden, wodurch eine Verbindung zwischen dem Chip bzw. dem Halbleiter und dem Substrat erzeugt wird.
  • Eines der erfolgreichsten und effektivsten Verfahren der elektrischen Verbindung eines kopfüber kontaktierten Chips mit einem Substrat verwendet die Chipverbindungstechnologie mit gesteuertem Zusammenfall (C4). Die Abbildung aus 4 veranschaulicht ein C4-Verfahren. Wie dies in dem Kästchen 105 dargestellt ist, werden Lötperlen für gewöhnlich an Anschlussflächen bzw. Lötaugen auf dem Substrat unter Verwendung jedes Verfahrens einer Reihe geeigneter Verfahren aufgetragen, darunter Plattieren und Aufdampfen. Im Allgemeinen werden Blei-Zinn-Lötmittel mit Schmelzpunkten unter 200 Grad Celsius verwendet. Als nächstes werden gemäß Kästchen 110 die Lötperlen aufgeschmolzen, indem die Lötperlen auf eine Temperatur oberhalb des Schmelzpunktes des Lötmittels erhitzt werden, um die Lötperlen vollständig an deren entsprechenden Lötaugen bzw. Anschlussflächen benetzt. Für gewöhnlich werden metallische Erhebungen oder Vorsprünge mit einem hohen Bleianteil an den entsprechenden Chipanschlussflächen abgeschieden.
  • In dem Kästchen 115 wird ein Fluss mindestens einer der zu verbindenden Oberflächen zugeführt. Für gewöhnlich umfasst der Fluss einen Träger bzw. ein Vehikel und einen Aktivator. Der Flussträger dient der Isolation der Oberfläche des Lötmittels von der Atmosphäre während einem zweiten Reflow- bzw. Aufschmelzprozess, wobei die Gefahr der Oxidation so gering wie möglich gehalten wird, während das Lötmittel heiß und/oder geschmolzen ist. Der Flussträger ist allgemein klebrig bzw. haftend und stellt eine Klebekraft bereit, um den Chip und das Substrat vor dem zweiten Aufschmelzen zusammenzuhalten. Der Aktivator stellt für gewöhnlich eine organische oder anorganische Säure dar, welche etwaige Oxide oder Oberflächenfilme entzieht, die an dem Lötmittel vorhanden sind, wodurch die Lötmittelbenetzung der zu verbindenden metallischen Oberflächen erleichtert wird. In dem Kästchen 120 werden die Flusslageroberflächen des Chips und des Substrats in allgemeiner Ausrichtung in Kontakt miteinander platziert.
  • Wie dies in dem Kästchen 125 dargestellt ist, erfolgt als nächstes das zweite Aufschmelzen, indem der Chip und die Substrateinheit auf eine Temperatur oberhalb des Schmelzpunktes des Lötmittels erhitzt werden. Die geschmolzenen Lötperlen benetzen die entsprechenden metallischen Erhebungen, und die Oberflächenspannung des geschmolzenen Lötmittels bewirkt es, dass sich die metallischen Erhebungen mit jeder der entsprechenden Substratanschlussflächen selbst ausrichten.
  • Jeder Fluss oder Flussrest wird von der Einheit aus Chip und Substrat in einem Flussentfernungsprozess entfernt, wie dies in dem Kästchen 130 dargestellt ist. Diese Operation weist für gewöhnlich das Waschen der Einheit mit Lösemittel auf, um Flussreste zu entfernen. Ein Brennzyklus nach der Verbindung kann ebenfalls spezifiziert werden, um etwaiges verbliebenes Lösemittel oder Flussbestandteile mit niedrigem Siedepunkt zu verflüchtigen.
  • Eine Epoxidunterfüllung wird zwischen der aktiven Oberfläche des Chips und der oberen Oberfläche des Substrats aufgetragen, um die Lötzwischenverbindungen zu umgeben und zu stützen. Das Unterfüllen erhöht die Zuverlässigkeit und die Dauerfestigkeit der Zwischenverbindungen der Einheit erheblich. Die Unterfüllung unterstützt eine gleichmäßigere Verteilung der Belastung durch thermisch induzierte Belastungen aufgrund von unterschiedlichen Wärmeausdehnungskoeffizienten (CTE) zwischen dem Chip und dem Substrat über die ganze Oberfläche des Chips und des Substrats. Wenn die Lücke bzw. der Zwischenraum zwischen den miteinander verbundenen Chip und Substrat nicht unterfüllt werden würde, würde die Belastung durch die verhältnismäßig dünnen Lötmittelverbindungen getragen, was häufig zu einem frühzeitigen Fehler bzw. Versagen der Einheit führt. Damit die Unterfüllung jedoch zweckmäßig funktioniert, muss sie gut an den Chip und die Substratoberflächen geklebt werden. Selbst ein dünner Film Flussrest kann eine vorzeitige Delaminierung einer verbundenen Oberfläche bewirken, was schließlich zu einem Fehler einer oder mehrerer Verbindungen bzw. Zwischenverbindungen führt. Somit isst es eine der großen Herausforderungen des Einsatzes der C4-Technologie, alle Flussreste vollständig von der Einheit zu entfernen. Dies führt zunehmend zu Problemen, da die Dicken des Zwischenraums zwischen dem Chip und dem Substrat kleiner geworden sind.
  • Die Durchsatzzeit insgesamt (TPT) oder die Zeit, die benötigt wird, um einen gelöteten Chip zu erzeugen, wird signifikant durch die Zeit beeinflusst, die erforderlich ist, um einen gelöteten Chip zu erzeugen, wird signifikant durch die Zeit beeinflusst, die erforderlich ist, um Reste von dem schützenden Fluss zu entfernen, wobei sich dies als besonders zeitaufwändig erweisen kann. Zum Beispiel kann die chemische Flussentfernung Minuten lang andauern, während das Auszheizen (Postbaking), um verbleibende Fluss- oder Lösemittelreste zu entfernen, mehrere Stunden in Anspruch nehmen kann. Flüsse wurden entwickelt, die sich bei erhöhter Temperatur vollständig verflüchtigen. Da der Fluss in dem C4-Verfahren jedoch den Chip und das Substrat vor dem Reflowing bzw. Aufschmelzen zusammenhalten muss, eignen sich nur die Flüsse, die eine Verflüchtigungstemperatur auf dem oder oberhalb des Lötmittel-Schmelzpunktes aufweisen, zum Einsatz in Verbindung mit dem C4-Verfahren. Die geringe Dicke des Zwischenraumabstands zwischen dem Chip und dem Substrat, gekoppelt mit den hohen Verflüchtigungstemperaturen des Flusses, gestalten es jedoch schwierig, wenn nicht gar unmöglich, sämtliche Flussreste während dem Aufschmelzverfahren oder in einer folgenden Postbake-Operation auf einer Temperatur, die leicht unterhalb der Schmelztemperatur von Lötmittel liegt, durch Kochen zu entfernen. Die langen Ausheizzeiten und Flussentfernungsoperationen, die zum Verflüchtigen des Flusses erforderlich sind, eliminieren jede Möglichkeit für signifikante TPT-Reduzierungen.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird in den Abbildungen der beigefügten Zeichnungen exemplarisch und ohne einzuschränken veranschaulicht. In den Zeichnungen sind die gleichen bzw. ähnliche Elemente mit den gleichen Bezugsziffern bezeichnet. Es zeigen:
  • 1 ein dem Stand der Technik entsprechendes Blockdiagramm der Operationen, die für gewöhnlich erforderlich sind, um eine Flip-Chip-Verbindung unter Verwendung eines C4-Verbindungsverfahrens zu erzeugen;
  • 2 ein Blockdiagramm des gemäß einem für das Verständnis der vorliegenden Erfindung nützlichen Beispiels eingesetzten Verbindungsverfahrens;
  • 3 eine Lötperle, die auf eine Verbindungsanschlussfläche auf einem Substrat aufgetragen und aufgeschmolzen worden ist, sowie eine Kupferbasismetallerhebung, die mit einer Edelmetallabdeckung überzogen worden ist, die auf eine Verbindungsanschlussfläche auf der oberen Oberfläche eines Chips aufgetragen worden ist;
  • die 4a4c einen Chip und ein Substrat während verschiedenen Operationen während dem Verfahren der Herstellung der Verbindungen;
  • 5 ein Diagramm eines Verbindungszyklus, der in für das Verständnis der vorliegenden Erfindung nützlichen Beispielen eingesetzt werden kann;
  • 6A eine Darstellung einer Chip-Substrateinheit, die gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt worden ist, wobei das Substrat ein Pin Grid Array umfasst; und
  • 6B ein durch Versuche erhaltenes Diagramm, das Temperaturen anzeigt, die an verschiedenen Positionen auf dem Chip und dem Substrat während einem Verfahren zur Chip-Verbindungsherstellung beobachtet werden, das gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ausgeführt wird.
  • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist durch ein Verfahren gemäß dem gegenständlichen Anspruch 1 definiert.
  • Beschrieben wird ein Flip-Chip-Verfahren zur Verbindung eines Chips und eines Substrats, ohne dass dabei Fluss eingesetzt wird. Unter Verwendung eines Thermokompressions- Bindemittels bzw. einer Thermokompressions-Verbindungseinrichtung (oder einer ähnlich ausgestatteten Vorrichtung), die Kontaktdruck einsetzt, um den Chip und das zugeordnete Substrat vor dem Aufschmelzen der Lötperlen in allgemeiner Ausrichtung zu halten, wird der Einsatz eines Flusses überflüssig, der den Chip und das Substrat während dem Aufschmelzen der Lötperlen zusammenhalten kann. Durch den Einsatz einer Metallabdeckung aus einem oxidationsbeständigen Edelmetall zum Schützen der metallischen Erhebung (oder des Vorsprungs) während dem Verbindungsprozess bei erhöhter Temperatur kann auf den Einsatz von Fluss vollständig verzichtet werden. Durch den Verzicht auf die zeitaufwändigen Flussentfernungs- und Brennzyklen wird die TPT in vorteilhafter Weise erheblich reduziert. Der Einsatz eines Thermokompressions-Bindemittels zur Ausführung der Verbindungsoperation wird die TPT im Vergleich zu den dem Stand der Technik entsprechenden C4-Verbindungen weiter verringert, bei denen ein Ofen eingesetzt worden ist, um die nötige Hitze für das Aufschmelzen des Lötmittels bereitzustellen. Darüber hinaus erhöht sich die Integrität der Unterfüllungsverbindungen mit den Oberflächen des Chips und des Substrats potenziell, was Chipgehäuse zur Folge hat, welche eine höhere Dauerfestigkeit und eine längere erwartete Lebensdauer aufweisen.
  • Die Abbildung aus 2 zeigt ein Blockdiagramm des gemäß einem für das Verständnis der vorliegenden Erfindung nützlichen Verbindungsverfahrens. Erstens wird gemäß der Abbildung in Block 205 ein Lötmittel für gewöhnlich auf die Verbindungsflächen auf der oberen Oberfläche des Substrats aufgetragen, wobei das Lötmittel in alternativen Ausführungsbeispielen aber auch stattdessen auf den Verbindungsanschlussflächen auf dem Chip aufgetragen werden kann. Das Lötmittel kann auf die Verbindungsanschlussflächen unter Verwendung jeder einer Reihe geeigneter Techniken aufgetragen werden, die dem Fachmann auf dem Gebiet bekannt sind, und zu denen unter anderem das Aufdampfen oder das Elektroplattieren zählen. Nachdem das Lötmittel aufgetragen worden ist, wird das Substrat auf eine Temperatur über dem Schmelzpunkt des Lötmittels aufgetragen, um das Lötmittel gemäß der Darstellung in Block 210 aufzuschmelzen, um die vollständige Benetzung der Verbindungsanschlussflächen zu ermöglichen bzw. zu erleichtern. In dem bevorzugten Ausführungsbeispiel ist ein eutektisches Lötmittel aus 96,5 % Zinn und 3,5 % Silber mit einem Schmelzpunkt von ungefähr 221 Grad Celsius spezifiziert, wobei jedoch jede einer Reihe von geeigneten Lötmittelzusammensetzungen eingesetzt werden kann. Im Idealfall sind bleifreie Lötmittel spezifiziert, was potenzielle Probleme in Bezug auf die Umwelt vermieden werden, die Blei verursacht.
  • Wie dies in Block 215 dargestellt ist, werden für gewöhnlich metallische Erhebungen auf die Verbindungsanschlussflächen auf dem Chip aufgetragen, wobei die metallischen Erhebungen in alternativen Ausführungsbeispielen jedoch stattdessen au das Substrat aufgetragen werden können. Die metallischen Erhebungen können in jedem beliebigen einer Anzahl von Verfahren auf die Verbindungsanschlussfläche aufgetragen werden, wie dies für den Fachmann auf dem Gebiet bekannt ist, wobei dazu unter anderem und ohne einzuschränken das Aufdampfen, die Plattierung und die Drahterhebung zählen. Im Idealfall wird ein Erhebungsmetall ausgewählt, das gute elektrische Eigenschaften aufweist. Traditionell wird im Rahmen herkömmlicher C4-Flip-Chip-Verbindungsverfahren ein oxidationsbeständiges Erhebungsmetall auf Bleibasis verwendet, wie etwa eine Legierung aus 97 % Pb und 3 % Sn. Erhebungsmetalle auf Bleibasis und Lötmittel für diesen Zweck stellen die erforderliche Oxidationsbeständigkeit bereit, speziell wenn ein Fluss eingesetzt wird während der Erhöhung der Ofentemperatur sowie der Haltezeiten, die in einem herkömmlichen C4-Verfahren zum Einsatz kommen. Die Erhebungsmetalle auf Bleibasis weisen jedoch verhältnismäßig schlechte elektrische Eigenschaften auf, wodurch großer Raum für Verbesserungen gegeben ist. In Ausführungsbeispielen der vorliegenden Erfindung sind die Erhöhungs- und Haltezeiten verhältnismäßig kurz (100 Grad bei einer Sekunde Erhöhung und 1 bis 5 Sekunden Haltezeit); auf diese Weise wird das Potenzial für eine signifikante Oxidation so gering wie möglich gehalten und es kann ein reaktionsfähigeres Basismetall mit überlegenen elektrischen Eigenschaften in den metallischen Erhebungen eingesetzt werden. In dem bevorzugten Ausführungsbeispiel sind Erhebungen aus Kupferbasismetall spezifiziert.
  • Um dabei zu helfen, sicherzustellen, dass die Oberfläche der metallischen Erhebungen vor dem Aufschmelzen von Lötmittel und vor dem Verbinden oxidationsfrei bleibt, ist jede der Verbindungsoberflächen der metallischen Erhebungen mit einer metallischen Abdeckung ausgestattet, wie dies in Block 220 dargestellt ist. Die metallische Abdeckung umfasst für gewöhnlich ein Metall oder eine Metalllegierung mit guter Oxidationsbeständigkeit auf erhöhten Temperaturen von 100 bis 300 Grad Celsius. Zu den geeigneten Metallen zählen Edelmetalle wie etwa Platin, Iridium, Gold und Palladium. Vorzugsweise ist ein Metall spezifiziert, das auch gute elektrische Eigenschaften aufweist. Die metallischen Abdeckungen können unter Verwendung einer Reihe von Verfahren auf die metallischen Abdeckungen aufgetragen werden, die dem Fachmann auf dem Gebiet allgemein bekannt sind, darunter das Plattieren und das Aufdampfen. Die Abbildung aus 3 veranschaulicht eine Lötperle 305, die auf eine Verbindungsanschlussfläche 310 auf einem Substrat aufgetragen und aufgeschmolzen worden ist. Eine Kupferbasismetallerhebung 320 wurde auf eine Verbindungsanschlussfläche 335 auf der oberen Oberfläche eines Chips 325 aufgetragen, wie dies ebenfalls dargestellt ist. Ein Teilstück der Oberfläche der metallischen Erhebung 320 ist mit einer metallischen Kappe bzw. Abdeckung 330 aus Palladium bedeckt, um eine Oxidation des Kupfers während dem Chipverbindungsverfahren zu verhindern.
  • In Bezug auf den Block 225 aus der Abbildung aus 2 wird der Chip 320 durch den kopf einer Thermokompressions-Verbindungseinrichtung aufgenommen und mit dem Substrat 315 ausgerichtet. Ein Substrat 315 mit Lötmittelperlen bzw. Lötperlen, das mit einem Chip mit metallischen Erhebungen ausgerichtet ist, ist in der Abbildung aus 4A dargestellt. Eine Thermokompressions-Verbindungseinrichtung ist eine Vorrichtung, die in Chipgehäuseunterbringungsoperationen häufig eingesetzt wird. Die Einrichtung kann über eine Platte 405 und einen beweglichen Kopf 410 Hitze und Druck bereitstellen. Da der auf die Thermokompressions-Verbindungseinrichtung ausgeübte Druck eingesetzt wird, um den Chip und das Substrat während dem Aufschmelzen in bevorzugten Ausführungsbeispielen der vorliegenden Erfindung zusammenzuhalten, ist kein Fluss erforderlich, um den Chip und das Substrat im Gegensatz zu dem dem Stand der Technik entsprechenden C4-Verfahren vor dem Aufschmelzen zusammenzuhalten. In dem bevorzugten Beispiel ist die untere Platte 405 der Thermokompressions-Verbindungseinrichtung mit einer Plattenheizeinrichtung versehen, so dass die Platte 405 auf einer intermediären Temperatur zwischen Raumtemperatur und der Schmelztemperatur der Lötperlen gehalten werden kann. In dem bevorzugten Beispiel wird die untere Platte 405 auf einer Temperatur von etwa 135 Grad Celsius gehalten. In ähnlicher Weise kann der Kopf 410 auf einer intermediären Temperatur gehalten werden, für gewöhnlich zwischen 30 und 100 Grad Celsius. Der Kopf 410 kann ein internes Heizelement aufweisen, wobei auch gemäß der Abbildung aus 4A ein Impulsheizinstrument 415 eingesetzt werden kann, das eine sehr schnelle Erhitzung realisieren kann (z.B. mehr als 25 Grad Celsius pro Sekunde).
  • Als nächstes beginnt in dem Block 230 der Verbindungszyklus. Gemäß der Abbildung aus 4B werden zuerst die mit abdeckendem Metall überzogenen Basismetallerhebungen 320 des Chips 325 in Kontakt mit entsprechenden Lötperlen 305 auf dem Substrat 315 gebracht und es wird Druck ausgeübt. In dem Block 235 wird das Impulsheizinstrument 415 schnell auf eine Temperatur erhitzt, die deutlich über dem Schmelzpunkt der Lötperlen 305 liegt. Die Abbildung aus 5 veranschaulicht einen Verbindungszyklus, der in einem bevorzugten Beispiel eingesetzt werden kann. Die Linie 540 stellt die Temperatur des Impulsheizinstruments 340 zu einem bestimmten Zeitpunkt während dem Zyklus dar. Die Linie 545 stellt eine Druckkurve dar, welche die Höhe der Kraft anzeigt, die auf die Grenzfläche zwischen den metallischen Erhebungen 325 und den Lötperlen 305 zu einem bestimmten Zeitpunkt ausgeübt wird. Wie dies bereits vorstehend im Text beschrieben worden ist, wird das Impulsheizinstrument zuerst auf einer intermediären Temperatur gehalten, wie zum Beispiel auf 30 Grad Celsius. Der Chip wird zum Zeitpunkt 525 durch die Thermokompressions-Verbindungseinrichtung aufgenommen. Zum Zeitpunkt 530 werden der Chip und das Substrat ausgerichtet, und der Chip wird in Kontakt mit dem Substrat gebracht und Druck wird ausgeübt. Für gewöhnlich wird abhängig von den Abmessungen des Chips und der Anzahl der herzustellenden Flip-Chip-Verbindungen eine Kraft von 2 bis 5 Kilogramm ausgeübt. Kurz danach wird das Impulsheizinstrument erregt und schnell erhitzt, so dass es dessen Temperatur hält. In dem bevorzugten Beispiel sind Erhitzungsraten im Bereich von 100 Grad Celsius je Sekunde spezifiziert. Die Spitzenhaltetemperatur 515 liegt für gewöhnlich im Bereich von 250 bis 400 Grad Celsius, abhängig von verschiedenen Faktoren, darunter die Dicke des Chips, die Wärmeleitfähigkeit des Chips und die Schmelzpunkt- und gewünschte Aufschmelztemperatur der Lötperlen 305. Für gewöhnlich wird ein Temperaturgradient durch den Chip erzeugt, so dass die Temperatur an der Grenzfläche zu den Lötperlen 305 niedriger ist als die Temperatur an der Grenzfläche zu dem Impulsheizinstrument 415. Somit ist die Haltetemperatur 515 des Impulsheizinstruments 415 für gewöhnlich höher als die Aufschmelztemperatur der Lötperlen 305. Zum genauen oder ungefähren Zeitpunkt 550 wird die Schmelztemperatur des Lötmittels an der Grenzfläche zwischen dem Chip und dem Substrat erreicht, und der Druck muss den Chip und das Substrat nicht mehr zusammenhalten, da die Lötperlen zu schmelzen und benetzen der metallischen Erhebungen beginnen. Somit wird die auf den Chip ausgeübte Kraft freigegeben, was es bewirkt, dass der ausgeübte Druck auf Null reduziert wird, wie dies durch die Druckkurve 545 angezeigt wird. Während das Impulsheizinstrument auf der Temperatur 515 gehalten wird, werden die Lötperlen vollständig geschmolzen und aufgeschmolzen. Die Benetzung der metallischen Erhebungen auf dem Chip in Verbindung mit der Oberflächenspannung des geschmolzenen Lötmittels neigt zur Förderung der Selbstausrichtung des Chips und des Substrats, wobei sich der Chip lateral in geringem Ausmaß bewegt, wie dies erforderlich ist, um die durchschnittliche effektive Oberflächenspannungen aller Zwischenverbindungen so gering wie möglich zu halten. Das Impulsheizinstrument wird über einen kurzen Zeitraum auf Temperatur 515 gehalten, für gewöhnlich über 1 bis 5 Sekunden, woraufhin die Erregung für das Impulsheizinstrument 340 aufgehoben wird, und wobei sich die Lötperlen kurz danach wieder verfestigen. Sobald das Impulsheizinstrument eine Temperatur 510 erreicht hat, die in dem bevorzugten Beispiel ungefähr 200 Grad Celsius beträgt, werden der verbundene Chip und das Substrat aus der Thermokompressions-Verbindungseinrichtung entfernt, wobei die Verbindungseinrichtung zur Ausführung einer weiteren Chipverbindung freigegeben wird. Die Abbildung aus 4C veranschaulicht einen verbundenen Chip und ein Substrat, wobei die Lötperlen verformt sind und die abgedeckte Oberfläche der metallischen Erhebungen benetzt haben.
  • Im Gegensatz zu C4, wobei das Aufschmelzen (Reflow) in einem Ofen erfolgt, ist der Zeitraum insgesamt, über den die metallischen Erhebungen und das Lötmittel erhöhten Temperaturen ausgesetzt sind, verhältnismäßig kurz. Folglich steht sehr wenig Zeit zur Verfügung für das Auftreten einer signifikanten Oxidation an den bevorzugten Zinn- und Silber-Lötperlen. Somit bilden sich auf den erhöhten Verbindungstemperaturen keine Oxide, welche die Benetzung des Erhebungsmetalls durch das Lötmittel behindern könnten, nicht an der oxidationsbeständigen Metallabdeckung.
  • In dem bevorzugten Beispiel, wie dies bereits vorstehend im Text beschrieben worden ist, wird ein Lötmittel aus 96,5 % Sn und 3,5 % Ag zur Bildung der Lötperlen verwendet. Das Lötmittel weist einen Schmelzpunkt von ungefähr 221 Grad Celsius auf und erfordert eine Reflow-Temperatur, die um wenigstens einige Grad über der Temperatur des Schmelzpunkts liegt. Wie dies vorstehend bereits beschrieben worden ist, haben dem Stand der Technik entsprechende Verfahren, wie zum Beispiel C4 für gewöhnlich Lötmittel auf Bleibasis verwendet (wie etwa 37 % Blei, 63 % Zinn), die Schmelzpunkte von unter 190 Grad Celsius aufweisen. Die Lötmittel mit niedrigerem Schmelzpunkt sind besonders notwendig, wenn ein Chip mit einem mit Stiften versehenen Substrat unter Verwendung eines C4-Verfahrens verbunden wird, da Temperaturen über 210 Grad Celsius ein Erweichen des Pinning-Lötmittels bewirken kann (für gewöhnlich 95 % Zinn, 5 % Antimon, das bei etwa 232 Grad Celsius zu schmelzen beginnt), was zu einer Bewegung der Pins bzw. Stifte führt. In bevorzugten Ausführungsbeispielen der vorliegenden Erfindung, bei dem ein Lötmittel aus 96,5 % Sn und 3,5 % Ag verwendet wird, überschreitet die Temperatur des Pinning-Lötmittels 200 Grad Celsius nicht. Der Temperaturverlauf zwischen der Grenzfläche von Chip und Impulsheizinstrument an dem hohen Ende und der Grenzfläche zwischen Platte und Substrat an dem unteren Ende besitzt nie die Möglichkeit, sich in dem kurzen Zeitraum, über den das Impulsheizinstrument erregt wird, auszugleichen. Die Abbildung aus 6A zeigt ein Chip-Substrat-Gehäuse bzw. eine entsprechende Einheit, die gemäß einem Ausführungsbeispiel der vorliegenden Erfindung hergestellt worden ist, wobei das Substrat einen Pin Grid Array (PGA) umfasst. Die Stifte bzw. Pins 620 des PGA werden durch Pinning-Lötmittel 625 an der Verwendungsposition gehalten. Die Abbildung aus 6B zeigt ein aus Versuchen gewonnenes Diagramm, das die Temperaturen anzeigt, die an verschiedenen Position auf dem Chip und dem Substrat beobachtet werden, während eine Chipverbindung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ausgeführt wird. Die entlang der horizontalen Achse aufgeführten Temperaturen zeigen die Temperatur in der Mitte des Chipverbindungsbereichs 605 an. Hiermit wird festgestellt, dass das Schmelzen und Aufschmelzen des bevorzugten Lötmittels für gewöhnlich bei Temperaturen zwischen 220 und 235 Grad Celsius erfolgen. Die obere Linie zeigt die entsprechende Temperatur in der Mitte der Seite des Pin Grid Array des Substrats an. Die untere Linie zeigt die entsprechende Temperatur am Rand der Seite des Pin Grid Array des Substrats an. Wie dies durch die Abbildung aus 6B dargestellt ist, überschreitet die Temperatur auf der Seite des Pin Grid Array des Substrats nie 165 Grad Celsius, während die Schmelztemperatur der Lötperlen erreicht und überschritten wird, um das Aufschmelzen und Verbinden zu ermöglichen.
  • In erneutem Bezug auf die Abbildung aus 2 wird der Zwischenraum zwischen dem Chip und dem Substrat für gewöhnlich mit einem Epoxidharz unterfüllt, um im Wesentlichen die Langlebigkeit, die Widerstandsfähigkeit gegen Umwelteinflüsse und die Dauerfestigkeit der Zwischenverbindungen zu erhöhen, wie dies durch den Block 240 dargestellt ist. Unter Verwendung des dem Stand der Technik entsprechenden C4-Verfahrens müssen alle Flussreste zwischen den Chip- und Substratoberflächen in einer Flussentfernungsoperation entfernt werden, welche für gewöhnlich einen Lösemittelwaschvorgang aufweist. Ferner kann ein Brennzyklus ausgeführt werden, um etwaige verbliebene Reste "auszubrennen". Wie dies ersichtlich ist, verbrauchen diese Operationen erhebliche Zeit und erhöhen die TPT für die Chip-Substrat-Verbindung erheblich. Unter Verwendung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ohne Fluss, kann auf die Operationen der Flussentfernung und des Brennens verzichtet werden, was erhebliche Reduzierungen der TPT ermöglicht.
  • Alternative Ausführungsbeispiele
  • In der vorstehenden Beschreibung wurden zu Erläuterungszwecken zahlreiche besondere Einzelheiten ausgeführt, um ein umfassendes Verständnis der vorliegenden Erfindung zu vermitteln. Die genaue Beschreibung und die hierin beschriebenen Ausführungsbeispiele schränken den beanspruchten Umfang der vorliegenden Erfindung nicht ein. Im Gegenteil, die Ausführungsbeispiele der Ansprüche umfassen den vollen Umfang der Sprache in den Ansprüchen. Demgemäß kann die vorliegende Erfindung auch ohne einige der hierin vorgesehenen besonderen Einzelheiten ausgeführt werden.
  • Zum Beispiel wurden die Ausführungsbeispiele der Erfindung vorstehend überwiegend in Bezug auf ein Flip-Chip-Verbindungsverfahren unter Verwendung einer Thermokompressions-Verbindungseinrichtung beschrieben. Allerdings können auch andere Vorrichtungen eingesetzt werden, um die Einschränkungen der Ansprüche zu realisieren, wie dies für den Durchschnittsfachmann auf dem Gebiet ersichtlich ist. Ferner wurde das Verfahren vorstehend zwar in Bezug auf ein exemplarisches Ausführungsbeispiel beschrieben, bei dem ein Lötmittel aus 96,5 % Zinn und 3,5 % Silber verwendet wird, wobei aber auch andere geeignete Lötmittel eingesetzt werden können. In dem bevorzugten Ausführungsbeispiel wird der auf den Chip gegen das Substrat ausgeübte Druck entfernt, sobald die Lötperlen zu schmelzen begonnen haben, wobei aber auch alternative Ausführungsbeispiele möglich sind, wobei zumindest ein Teil des Drucks auf den Chip über das gesamte Verbindungsverfahren aufrechterhalten wird. Ferner ist es in anderen alternativen Ausführungsbeispielen möglich, dass ein dünner Überzug aus nicht reinigendem Fluss mit einer Verflüchtigungstemperatur unterhalb der Schmelztemperatur des Lötmittels auf die Lötperlen aufgetragen wird, um während der Erhitzung etwaige Oxide von dem Lötperlen zu entfernen. Der nicht reinigende Fluss würde vor vollständiger Herstellung der Chipverbindung vollständig ausgekocht, was etwaige folgende Flussentfernungs- oder Brennoperationen überflüssig macht. In den vorstehend beschriebenen Ausführungsbeispielen wurden die metallischen Erhebungen auf die Chipoberfläche aufgetragen, und die Lötperlen wurden auf das Substrat aufgetragen, wobei die Platzierung der metallischen Erhebungen und der Lötperlen jedoch auch umgekehrt werden kann.

Claims (5)

  1. Verfahren, das folgendes umfasst: das Platzieren eines einzelnen Chips (325) in einer ersten Einrichtung (410); das Platzieren eines Substrats (315) mit einer Mehrzahl von Stiften, die unter Verwendung eines Pinning-Lötmittels (620) an einer Stiftlageroberfläche angebracht werden, in einer zweiten Einrichtung (405); wobei auf dem Substrat (315) oder dem Chip (325) eine Mehrzahl von Lötperlen (305) abgeschieden worden sind; wobei die Lötperlen (305) einen Schmelzpunkt auf einer ersten Temperatur aufweisen, wobei die erste Einrichtung (410) auf einer zweiten Temperatur gehalten wird, die niedriger ist als die erste Temperatur; wobei die erste Temperatur ausreicht, um das Pinning-Lötmittel zumindest zu erweichen; wobei an dem anderen Element des Chips (325) oder des Substrats (315) eine Mehrzahl von metallischen Vorsprüngen (320) angebracht ist, die hauptsächlich ein erstes Metall umfassen, wobei jeder der Mehrzahl der metallischen Vorsprünge (320) jeweils zumindest teilweise mit einer metallischen Abdeckung (330) überzogen ist, wobei die metallische Abdeckung (330) hauptsächlich ein zweites Metall umfasst; das Führen der Mehrzahl von Lötperlen (305) in Kontakt mit der Mehrzahl metallischer Vorsprünge (320), indem eine oder beide der ersten und zweiten Einrichtungen (410, 405) zueinander hin bewegt werden; das schnelle Erhitzen einer Impulsheizeinrichtung, die mit der ersten Einrichtung (410) gekoppelt ist, von einer dritten Temperatur auf eine vierte Temperatur; wobei die dritte Temperatur niedriger ist als die erste Temperatur; und wobei die vierte Temperatur höher ist als die erste Temperatur; das Halten der Heizeinrichtung ungefähr auf oder über der vierten Temperatur über einen Zeitraum, der ausreicht, um einen Temperaturgradient zwischen den Lötperlen (305) und der Stiftlageroberfläche (610, 615) zu erzeugen, der an dem oberen Ende des Temperaturgradienten bewirkt, dass die Mehrzahl von Lötperlen (305) schmilzt und so dass mindestens ein Teil der metallischen Abdeckung (330) jedes metallischen Vorsprungs (320) befeuchtet wird, während das Pinning-Lötmittel (620) an dem unteren Ende des Temperaturgradienten nicht erweicht wird.
  2. Verfahren nach Anspruch 1, wobei die Heizeinrichtung und die erste und die zweite Einrichtung (410, 405) ein Thermokompressions-Bindemittel umfassen.
  3. Verfahren nach Anspruch 1, wobei auf dem Substrat (315) die Mehrzahl von Lötperlen (305) abgeschieden worden ist, und wobei an dem Chip (325) eine Mehrzahl von metallischen Vorsprüngen (320) angebracht ist.
  4. Verfahren nach Anspruch 1, wobei die mit der ersten und der zweiten Einrichtung (410, 405) gekoppelte Impulsheizeinrichtung über einen Zeitraum auf der vierten Temperatur gehalten wird, der ungefähr zwischen einer und fünf Sekunden liegt.
  5. Verfahren nach Anspruch 1, wobei das genannte Führen der Mehrzahl von Lötperlen (305) in Kontakt mit der Mehrzahl von metallischen Vorsprüngen (320) ferner das Ausüben einer konstanten Kraft umfasst, um die Mehrzahl von Lötperlen (305) und metallischen Vorsprüngen (320) in Kontakt miteinander gehalten wird.
DE60219779T 2001-03-28 2002-02-21 Flussmittelfreie flip-chip-verbindung Expired - Fee Related DE60219779T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US821331 1986-01-22
US09/821,331 US6495397B2 (en) 2001-03-28 2001-03-28 Fluxless flip chip interconnection
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2671251A2 (de) * 2011-02-02 2013-12-11 Pac Tech - Packaging Technologies GmbH Verfahren und vorrichtung zur elektrischen kontaktierung von anschlussflächen zweier substrate

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6666368B2 (en) * 2000-11-10 2003-12-23 Unitive Electronics, Inc. Methods and systems for positioning substrates using spring force of phase-changeable bumps therebetween
US6815324B2 (en) 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US20030116860A1 (en) * 2001-12-21 2003-06-26 Biju Chandran Semiconductor package with low resistance package-to-die interconnect scheme for reduced die stresses
US7235886B1 (en) 2001-12-21 2007-06-26 Intel Corporation Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
DE10238582B4 (de) * 2002-08-22 2006-01-19 Infineon Technologies Ag Verfahren zur Herstellung eines Verbundes aus einer getesteten integrierten Schaltung und einer elektrischen Einrichtung
US6854636B2 (en) * 2002-12-06 2005-02-15 International Business Machines Corporation Structure and method for lead free solder electronic package interconnections
US6870270B2 (en) * 2002-12-28 2005-03-22 Intel Corporation Method and structure for interfacing electronic devices
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6943058B2 (en) * 2003-03-18 2005-09-13 Delphi Technologies, Inc. No-flow underfill process and material therefor
US6833289B2 (en) * 2003-05-12 2004-12-21 Intel Corporation Fluxless die-to-heat spreader bonding using thermal interface material
US20050003650A1 (en) 2003-07-02 2005-01-06 Shriram Ramanathan Three-dimensional stacked substrate arrangements
US20050003652A1 (en) * 2003-07-02 2005-01-06 Shriram Ramanathan Method and apparatus for low temperature copper to copper bonding
US8574959B2 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US8674500B2 (en) * 2003-12-31 2014-03-18 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
JP4928945B2 (ja) 2003-11-10 2012-05-09 スタッツ・チップパック・インコーポレイテッド バンプ−オン−リードフリップチップ相互接続
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8026128B2 (en) * 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US7736950B2 (en) * 2003-11-10 2010-06-15 Stats Chippac, Ltd. Flip chip interconnection
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7223695B2 (en) * 2004-09-30 2007-05-29 Intel Corporation Methods to deposit metal alloy barrier layers
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
KR20070107154A (ko) 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
JP4650220B2 (ja) * 2005-11-10 2011-03-16 パナソニック株式会社 電子部品の半田付け方法および電子部品の半田付け構造
TW200739836A (en) * 2005-12-13 2007-10-16 Shinetsu Chemical Co Process for producing flip-chip type semiconductor device and semiconductor device produced by the process
DE102006050653A1 (de) 2006-10-24 2008-04-30 Carl Zeiss Smt Ag Verfahren und Vorrichtung zum stoffschlüssigen Verbinden eines optischen Elementes mit einer Fassung
US20080160751A1 (en) * 2006-12-28 2008-07-03 Mengzhi Pang Microelectronic die including solder caps on bumping sites thereof and method of making same
US20080157910A1 (en) * 2006-12-29 2008-07-03 Park Chang-Min Amorphous soft magnetic layer for on-die inductively coupled wires
KR100790454B1 (ko) * 2007-02-09 2008-01-03 주식회사 하이닉스반도체 플립 칩 패키지
US20090233436A1 (en) * 2008-03-12 2009-09-17 Stats Chippac, Ltd. Semiconductor Device Having High-Density Interconnect Array with Core Pillars Formed With OSP Coating
JP5366674B2 (ja) * 2008-06-27 2013-12-11 パナソニック株式会社 実装構造体および実装方法
EP2357056B1 (de) * 2008-11-21 2019-04-10 Mitsubishi Heavy Industries Machine Tool Co., Ltd. Vorrichtung zum waferbonden
TWI455263B (zh) * 2009-02-16 2014-10-01 Ind Tech Res Inst 晶片封裝結構及晶片封裝方法
US8536458B1 (en) 2009-03-30 2013-09-17 Amkor Technology, Inc. Fine pitch copper pillar package and method
US20110186989A1 (en) * 2010-02-04 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Bump Formation Process
CN102456958A (zh) * 2010-10-23 2012-05-16 富士康(昆山)电脑接插件有限公司 电连接器及其制造方法
US8381965B2 (en) 2010-07-22 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal compress bonding
US8104666B1 (en) * 2010-09-01 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal compressive bonding with separate die-attach and reflow processes
US8177862B2 (en) 2010-10-08 2012-05-15 Taiwan Semiconductor Manufacturing Co., Ltd Thermal compressive bond head
CN101993034A (zh) * 2010-11-03 2011-03-30 深港产学研基地 一种高洁净度mems器件气密封装方法
US8492893B1 (en) 2011-03-16 2013-07-23 Amkor Technology, Inc. Semiconductor device capable of preventing dielectric layer from cracking
JP5704994B2 (ja) * 2011-03-31 2015-04-22 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 半導体接合装置
TWI430421B (zh) * 2011-11-07 2014-03-11 矽品精密工業股份有限公司 覆晶接合方法
WO2013101241A1 (en) 2011-12-31 2013-07-04 Intel Corporation Organic thin film passivation of metal interconnections
WO2013101243A1 (en) 2011-12-31 2013-07-04 Intel Corporation High density package interconnects
US8444043B1 (en) * 2012-01-31 2013-05-21 International Business Machines Corporation Uniform solder reflow fixture
US8967452B2 (en) * 2012-04-17 2015-03-03 Asm Technology Singapore Pte Ltd Thermal compression bonding of semiconductor chips
EP2675252A1 (de) * 2012-06-13 2013-12-18 Polska Wytwornia Papierow Wartosciowych S.A. Verfahren zur Montage eines elektronischen Elements auf einem Substrat mit auf hohe Temperaturen empfindlichen Leitwegen
CN104733414A (zh) * 2013-12-18 2015-06-24 相丰科技股份有限公司 芯片构件与芯片封装体
US10011478B2 (en) * 2015-05-18 2018-07-03 Innovative Micro Technology Thermocompression bonding with raised feature
US9842819B2 (en) 2015-08-21 2017-12-12 Invensas Corporation Tall and fine pitch interconnects
KR102534735B1 (ko) 2016-09-29 2023-05-19 삼성전자 주식회사 필름형 반도체 패키지 및 그 제조 방법
CN106254971A (zh) * 2016-09-29 2016-12-21 广东欧珀移动通信有限公司 一种音箱网布的连接方法及音箱网罩及音箱
JP6658441B2 (ja) * 2016-10-06 2020-03-04 三菱電機株式会社 半導体装置
US10096569B2 (en) * 2017-02-27 2018-10-09 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US11063175B2 (en) * 2017-08-02 2021-07-13 Seoul Semiconductor Co., Ltd. Display device, substrate for display device and method for repairing display device
CN112151398B (zh) * 2019-06-26 2023-12-15 上海微电子装备(集团)股份有限公司 一种芯片封装方法
US11824037B2 (en) * 2020-12-31 2023-11-21 International Business Machines Corporation Assembly of a chip to a substrate
CN113410148B (zh) * 2021-05-26 2022-06-14 深圳市时代速信科技有限公司 一种芯片封装的焊接方法及芯片封装方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2414297C3 (de) * 1974-03-25 1980-01-17 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur teilautomatischen Herstellung von Zwischenträgern für Halbleiterbauelemente
DE2431987C2 (de) * 1974-07-03 1983-09-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Verbinden eines mit höckerförmigen Anschlußelektroden versehenen Halbleiterbauelements mit einem Träger
US4652336A (en) * 1984-09-20 1987-03-24 Siemens Aktiengesellschaft Method of producing copper platforms for integrated circuits
JPS634652A (ja) 1986-06-25 1988-01-09 Hitachi Ltd 半導体装置
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JPS63208251A (ja) 1987-02-25 1988-08-29 Nec Corp 集積回路のパツケ−ジ構造
US5299730A (en) 1989-08-28 1994-04-05 Lsi Logic Corporation Method and apparatus for isolation of flux materials in flip-chip manufacturing
JP2805245B2 (ja) 1989-08-28 1998-09-30 エルエスアイ ロジック コーポレーション フリップチップ構造
JP2724033B2 (ja) 1990-07-11 1998-03-09 株式会社日立製作所 半導体モジユール
US5019673A (en) 1990-08-22 1991-05-28 Motorola, Inc. Flip-chip package for integrated circuits
US5438477A (en) 1993-08-12 1995-08-01 Lsi Logic Corporation Die-attach technique for flip-chip style mounting of semiconductor dies
US5508561A (en) 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5816478A (en) 1995-06-05 1998-10-06 Motorola, Inc. Fluxless flip-chip bond and a method for making
US5985692A (en) * 1995-06-07 1999-11-16 Microunit Systems Engineering, Inc. Process for flip-chip bonding a semiconductor die having gold bump electrodes
US6344234B1 (en) * 1995-06-07 2002-02-05 International Business Machines Corportion Method for forming reflowed solder ball with low melting point metal cap
US5637920A (en) 1995-10-04 1997-06-10 Lsi Logic Corporation High contact density ball grid array package for flip-chips
US5710071A (en) 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
US5744869A (en) 1995-12-05 1998-04-28 Motorola, Inc. Apparatus for mounting a flip-chip semiconductor device
US6111317A (en) 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
JP3431406B2 (ja) 1996-07-30 2003-07-28 株式会社東芝 半導体パッケージ装置
US5778913A (en) 1997-02-20 1998-07-14 Lucent Technologies Inc. Cleaning solder-bonded flip-chip assemblies
JP3564944B2 (ja) * 1997-05-22 2004-09-15 松下電器産業株式会社 チップの実装方法
EP1025587A4 (de) 1997-07-21 2000-10-04 Aguila Technologies Inc Halbleiter-flipchippackung und herstellungsverfahren dafür
US6131795A (en) * 1997-11-10 2000-10-17 Matsushita Electric Industrial Co., Ltd. Thermal compression bonding method of electronic part with solder bump
US5942798A (en) 1997-11-24 1999-08-24 Stmicroelectronics, Inc. Apparatus and method for automating the underfill of flip-chip devices
JP3556450B2 (ja) 1997-12-02 2004-08-18 富士通株式会社 半導体装置
JPH11186338A (ja) * 1997-12-24 1999-07-09 Casio Comput Co Ltd ボンディング装置
JP2000100869A (ja) * 1998-09-22 2000-04-07 Hitachi Ltd 半導体装置およびその製造方法
US6087732A (en) 1998-09-28 2000-07-11 Lucent Technologies, Inc. Bond pad for a flip-chip package
US6127731A (en) * 1999-03-11 2000-10-03 International Business Machines Corporation Capped solder bumps which form an interconnection with a tailored reflow melting point

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2671251A2 (de) * 2011-02-02 2013-12-11 Pac Tech - Packaging Technologies GmbH Verfahren und vorrichtung zur elektrischen kontaktierung von anschlussflächen zweier substrate
US9649711B2 (en) 2011-02-02 2017-05-16 Pac Tech-Packaging Technologies Gmbh Method and device for electrically contacting terminal faces of two substrates by laser soldering using a gaseous flux medium

Also Published As

Publication number Publication date
WO2002080271A2 (en) 2002-10-10
JP2005500672A (ja) 2005-01-06
KR100555354B1 (ko) 2006-02-24
AU2002245476A1 (en) 2002-10-15
US20020140094A1 (en) 2002-10-03
WO2002080271A3 (en) 2003-11-27
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MY122941A (en) 2006-05-31
HK1061741A1 (en) 2004-09-30
KR20040055734A (ko) 2004-06-26
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US6495397B2 (en) 2002-12-17
EP1386356B1 (de) 2007-04-25
DE60219779D1 (de) 2007-06-06
ATE360888T1 (de) 2007-05-15
CN1513206A (zh) 2004-07-14

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