DE602004011311T2

DE602004011311T2 - Elektronische Schaltung zur Dekodierung eines asynchronen Biphasensignals mit entsprechenden Verfahren und Steuerungsvorrichtung.

Info

Publication number: DE602004011311T2
Application number: DE602004011311T
Authority: DE
Inventors: Rene Aubree; Raphael Letendu
Original assignee: Atmel Nantes SA
Current assignee: Microchip Technology Nantes
Priority date: 2003-11-21
Filing date: 2004-11-15
Publication date: 2008-12-24
Anticipated expiration: 2024-11-16
Also published as: EP1536566B1; FR2862820B1; US7151811B2; FR2862820A1; DE602004011311D1; US20050117671A1; EP1536566A1; ES2300726T3

Description

1. Gebiet der Erfindung
Die Erfindung betrifft das Gebiet der Dekodierung von digitalen Daten.
Im engeren Sinn betrifft die Erfindung Vorrichtungen zum Dekodieren von zweiphasigen asynchronen Daten, insbesondere von nach dem Manchester-Code codierten Daten.
Im noch engeren Sinn betrifft die Erfindung die Synchronisation von Dekodierern von zweiphasigen asynchronen Signalen.
Die Erfindung kann in allen Bereichen, in denen Übertragungen mittels Manchester-Kodierung zum Einsatz kommen, wie Regeltechnik oder Telekommunikation, angewendet werden, insbesondere wenn einfache und kostengünstige Dekodierer erwünscht sind. Beispielsweise kann die Erfindung bei der Kommunikation im Bereich der Beleuchtung, insbesondere beim DALI-Standard („Digital Adressable Lighting Interface” oder „Digital adressierbare Beleuchtungsschnittstelle) angewendet werden.
2. Stand der Technik
2.1 Manchester-Kodierung
Die Manchester-Kodierung ist eine seit langem bekannte Technik und kommt in vielen Bereichen zur Anwendung. Es gibt mehrere Verfahren zur empfangsseitigen Rückgewinnung des entsprechenden Taktes, insbesondere die Verwendung einer Phasenregelschleife oder eines genauen Taktes.
2.2 Verwendung einer Phasenregelschleife
Folglich muss bei den Dekodierern von Manchester-kodierten Rahmen im Allgemeinen eine Phasenverriegelungsschleife, auch PLL (aus dem Englischen „Phase-Locked Loop") genannt, zur Synchronisation eingesetzt werden. Dabei wird die Phase des Ausgangssignals auf die Phase des Eingangssignals geregelt, wodurch die Frequenz des Ausgangssignals gezwungen ist, sich auf die Frequenz des Eingangssignals zu regeln, sodass eine Frequenzsteuerung und damit eine Synchronisation erfolgen können.
Ein Hauptnachteil des Verfahrens aus dem Stand der Technik besteht darin, dass während des Phasenregelvorgangs zur Synchronisation die ersten übertragenen Daten verloren gehen.
Ein weiterer Nachteil des Verfahrens besteht darin, dass es auf Grund des Vorhandenseins einer Phasenregelschleife kostspielig und in der Durchführung relativ aufwendig ist.
2.3. Verwendung eines genauen Taktes
Bei weiteren Fernübertragungseinrichtungen wiederum ist die Verwendung eines genauen Taktes zum zuverlässigen Dekodieren der empfangenen Daten erforderlich.
Ein Hauptnachteil dieses Verfahrens liegt darin, dass empfangsseitig die Übertragungsgeschwindigkeit (oder „baud rate") bekannt sein muss.
Ferner erfordert es sende- wie empfangsseitig einen genauen lokalen Takt, wodurch das Verfahren kostspieliger und in seiner Durchführung aufwendiger wird.
2.4. Weiterer Stand der Technik
Aus der EP 1 347 609 A ist ein Verfahren zur Taktrückgewinnung und Dekodierung von Manchester-Kodes bekannt, das einen von einem internen Takt gespeisten Zähler zum Erfassen der Halbbit-Übergange und zum Maskieren der Ausgangsübergänge einsetzt, wodurch die Verwendung eines sehr genauen Taktes überflüssig wird.
Aus der DE10163702A und der Veröffentlichung J. Horstmann, „Biphase/NRZ decoder solves jitter Problems", EDN electrical design news, Cahners publishing co., Newton, MA/US, vol. 28, no 6, 17. März 1983, Seite 222, 224, sind ebenfalls Taktrückgewinnungsverfahren für zweiphasige Kodes mit einem von einem internen Takt gespeisten Zähler bekannt.
3. Aufgaben der Erfindung
Aufgabe der Erfindung ist es insbesondere, die sich aus dem Stand der Technik ergebenden Nachteile zu vermeiden.
Insbesondere ist es Aufgabe der Erfindung, ein Verfahren zum Dekodieren eines zweiphasigen asynchronen Datensignals anzugeben, mit dem ein Dekodiertakt auf einfache und effiziente Weise rück gewonnen werden kann, ohne dass hierfür eine Phasenregelschleife erforderlich wäre.
Eine weitere Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem ein Empfänger sich automatisch an die Datenübertragungsgeschwindigkeit, auch ohne diese vorher zu kennen, anpassen kann.
Eine weitere Aufgabe der Erfindung ist es, einen Dekodiertakt auf einfache und kostengünstige Weise zu erzeugen.
Die Erfindung hat ferner die Aufgabe, ein Dekodierverfahren der erwähnten Art anzugeben, das besonders stabil ist.
4. Wesentliche Merkmale der Erfindung
Die genannten sowie weitere, im Folgenden erläuterte Aufgaben werden mit Hilfe einer elektronischen Schaltung zum Dekodieren eines zweiphasigen asynchronen Datensignals gelöst.
Erfindungsgemäß umfasst eine derartige Schaltung Mittel zum Erzeugen eines Dekodiertaktes, der einen von einem internen Takt gespeisten Zähler einsetzt und Zyklen wiederholt, die ein Inkrementieren des Zählers, bis in dem Datensignal ein Übergang erfasst wird, und anschließend ein Dekrementieren des Zählers auf Null umfassen.
Folglich umfasst die Erfindung eine elektronische Dekodierschaltung zur Rückgewinnung am Ausgang der übertragenen Daten und des Übertragungstaktes mit Hilfe eines einfachen Zählers, ohne dass dafür ein genauer interner Takt erforderlich wäre.
Eine derartige Schaltung passt sich automatisch an die Datenübertragungsgeschwindigkeit an, ohne dass der lokale Takt genau bekannt sein muss.
Der Zählwert am Ausgang des Zählers kommt folglich einem Sägezahnsignal gleich, wobei die Spitzen der jeweiligen Zähne den Übergängen im Datensignal entsprechen. Anhand dieser Übergänge können dann der Dekodiertakt und die dekodierten Daten rück gewonnen werden.
Die Erfindung ist damit besonders effizient und von geringem Aufwand und beruht auf einem völlig neuen und erfinderischen Ansatz im Bereich der Dekodierung eines zweiphasigen asynchronen Rahmens mit einem einfachen Zähler.
Vorzugsweise wird der Dekodiertakt durch die Berücksichtigung jeder Spitze eines für den Inhalt des Zählers repräsentativen Inhaltes erzeugt.
Insbesondere wird jede Spitze dazu genutzt, um einen Übergang, der den Wert eines Bits des Datensignals befördert, zu erfassen.
Zum Dekodieren des Wertes eines Bits wird dann die Richtung der jeweiligen Übergänge ermittelt.
Durch Dekodieren der Übergangsrichtung kann mit der Schaltung der Wert eines Bits des Datensignals bestimmt und gleichzeitig ein Takt zum Parallelisieren der dekodierten Daten rück gewonnen werden.
Nach einer vorteilhaften Ausführungsform umfasst die elektronische Schaltung mindestens ein Register zum Speichern des Zählerinhaltes bei der Erfassung eines Übergangs im Datensignal.
Mit diesem Register kann die Stabilität der erfindungsgemäßen elektronischen Schaltung durch Vergleichen des Zählerausgangs mit dem in dem Register abgelegten Wert verbessert werden.
Vorzugsweise umfasst die elektronische Schaltung Initialisierungsmittel, die bei der ersten abfallenden Flanke die Inkrementierung des vorher auf den Wert Null gezwungenen Zählers aktivieren.
Vorteilhafterweise umfasst die elektronische Schaltung Fenstermittel, die das Erfassen eines Übergangs auf vorgegebene Intervalle begrenzt.
Jedes vorgegebene Intervall deckt dann ungefähr 50% einer binären Zeit und ist auf die jeweiligen Übergange zentriert.
Man geht dabei davon aus, dass eine binäre Zeit der Dauer (oder der Breite) eines Bits entspricht.
Insbesondere wird das vorgegebene Intervall von einem ersten, von dem durch zwei geteilten Ausgang des Speicherregisters und von dem Zähler gespeisten Komparator gesteuert.
Ist dabei der Wert des Zählers größer als der Wert des durch zwei geteilten Speicherregisters, wird ein dem vorbestimmten Intervall entsprechendes Flankenerfassungsfreigabefenster erzeugt.
Nach einem weiteren vorteilhaften Aspekt der Erfindung umfasst die elektronische Schaltung Mittel zum Erfassen der Unterbrechung des Datensignals.
Diese Mittel zur Unterbrechung des Datensignals umfassen insbesondere einen zweiten, von dem mit zwei multiplizierten Ausgang des Speicherregisters und von dem Zähler gespeisten Komparator.
Damit kann durch Überprüfen, ob die Übergänge weiter empfangen werden, sichergestellt werden, dass die Übertragung nicht unterbrochen ist.
Die Stabilität des Systems wird folglich durch die Reduzierung der Wahrscheinlichkeit einer Fehlerfassung und durch die Tatsache verbessert, dass mit dem ersten Komparator eine Erfassung bei den Zwischenbitfronten, wenn die aufeinander folgenden Bit gleichwertig sind, verhindert wird und/oder die Übertragungsausfälle mit dem zweiten Komparator erfasst werden.
Vorzugsweise umfasst die elektronische Schaltung Mittel zur Unterdrückung der Störungen bei dem Datensignal.
Die Unterdrückungsmittel weisen insbesondere ein digitales, von dem Datensignal gespeistes und von dem internen Takt gesteuertes Filter auf.
Die Unterdrückungsmittel können dabei mindestens drei aufeinander folgende Abtastwerte berücksichtigen, um über das Vorhandensein eines Übergangs zu entscheiden.
Mit den Unterdrückungsmitteln kann der Dekodierer eine Verwechslung zwischen einer Störung und einem Übergang vermeiden.
Vorteilhafterweise weist die Frequenz des internen Taktes einen Wert auf, der mindestens größer ist als 16 Mal der Durchsatz des Datensignals, wodurch die Daten am Ausgang des Dekodierers parallelisiert werden können.
Nach einer vorteilhaften Ausgestaltung der Erfindung ist das Datensignal Manchesterkodiert.
Dabei kommt eine Übergangskodierung zum Einsatz, bei der die Bit durch Übergänge und nicht durch Zustände kodiert werden.
Vorzugsweise ist das Datensignal in aufeinander folgende Rahmen gegliedert, die jeweils mit einem Startbit beginnen.
Nach einer vorteilhaften Ausführungsform kann mit der elektronischen Schaltung eine Sequenz bestehend aus einer nicht definierten Anzahl von Daten empfangen und dekodiert werden.
Die Schaltung passt sich damit automatisch an jede von ihr empfangene Sequenz an, auch wenn sich die Länge der Sequenz während der Übertragung ändert.
Die Erfindung betrifft ferner ein Verfahren zum Dekodieren eines zweiphasigen asynchronen Datenrahmens, bestehend aus den Schritten zur Erzeugung eines Dekodiertaktes, der einen von einem internen Takt gespeisten Zähler einsetzt und Zyklen bestehend aus einer Inkrementierung des Zählers bis zur Erfassung eines Übergangs in dem Datensignal und einer Dekrementierung des Zählers bis Null wiederholt.
Die Erfindung betrifft weiterhin Vorrichtungen zur Steuerung mindestens einer Einrichtung, die eine wie weiter oben beschriebene elektronische Schaltung einsetzt.
Die von den Steuervorrichtungen gesteuerte Einrichtung kann insbesondere eine Beleuchtung sein.
5. Liste der Figuren
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten nicht einschränkenden Ausführungsbeispiels und der angehängten Zeichnungen. Es zeigen:
1 eine schematische Darstellung eines Dekodierers für ein nach dem Manchester-Prinzip kodierten Signals;
2 einen von dem Dekodierer von 1 empfangenen zweiphasigen asynchronen Datenrahmen (Manchester);
3 die Funktionsweise des erfindungsgemäßen Dekodierers von 1 in Form eines Blockschaltbildes;
4 ein Chronogramm der einzelnen Eingangs-/Ausgangssignale und der Zwischensignale nach dem Schaltbild von 3.
6. Beschreibung einer Ausführungsform der Erfindung
Das Prinzip der Erfindung beruht auf einer elektronischen Schaltung zum Dekodieren eines zweiphasigen asynchronen Rahmens, mit der die übertragenen Daten und ihr Übertragungstakt mit Hilfe eines einfachen Zählers rück gewonnen werden können, ohne dass ein genauer interner Takt bzw. eine Phasenregelschleife erforderlich wäre.
Die elektronische Schaltung kann sich insbesondere automatisch an jede beliebige und veränderliche Übertragungsgeschwindigkeit anpassen, auch wenn sie den internen Takt nicht genau kennt. Hierfür genügt es, wenn ein zur Anpassung an eine relativ niedrige Übertragungsgeschwindigkeit weit genug nach unten zählender Zähler und ein im Verhältnis zu einer höheren Übertragungsgeschwindigkeit ausreichend schneller lokaler Takt eingesetzt werden.
Erfindungsgemäß wird davon ausgegangen, dass der am Dekodierer empfangene Datenrahmen asynchron ist, da er aus einer Folge von asynchronen binären Elementen des Empfängers besteht, und ferner zweiphasig ist, da die Datenbit nicht durch Zustände sondern durch Übergangsbits kodiert werden. Diese Art des Kodierens ist unter dem Namen Manchester-Kodierung bekannt.
In Verbindung mit 1 werden nun die Eingänge und Ausgänge des Dekodierers 14 erklärt.
Der Dekodierer 14 besitzt zwei Eingänge, einen ersten Eingang 11, an den die zweiphasigen asynchronen Rahmen (in der Figur mit 4×D bezeichnet) gesendet werden, und einen zweiten Ausgang 12, der dem Eingang des lokalen Taktes (L_CLK in der Figur), auch interner Takt genannt, entspricht. Bei dem beschriebenen Ausführungsbeispiel kann der lokale Takt eine ungenaue Frequenz aufweisen, die jedoch größer ist als 16 Mal der Durchsatz der zu dekodierenden Daten.
Der Dekodierer 14 umfasst ferner einen Ausgang 13, mit dem die auf einer Breite von n Bit parallelisierten dekodierten Daten DATA rück gewonnen werden können, wobei die Anzahl n je nach Anwendung variieren kann.
Bei dem beschriebenen Ausführungsbeispiel ist das übertragene Signal in Rahmen gegliedert. Die am Eingang R×D 11 des Dekodierers 14 empfangenen zweiphasigen asynchronen Rahmen setzen sich aus einem Startbit, gefolgt von Datenbits und schließlich einem oder mehreren Stoppbit zusammen. Die einzelnen Bit sind nicht durch Zustände sondern durch Übergänge kodiert wie in 2 veranschaulicht.
Damit sind nach der Manchester-Kodierung die Bit gleich „1" durch ansteigende Flanken 21 und die Bit gleich „0" durch abfallende Flanken 22 kodiert. Das Startbit 23 ist ebenfalls nach dem Manchester-Prinzip kodiert.
Selbstverständlich kann die Erfindung auch bei jeder anderen Art von Kodierung, bei der die Bit durch Übergänge und nicht durch Zustände kodiert werden, zur Anwendung kommen. So können beispielsweise bei einem weiteren Ausführungsbeispiel die Bit gleich „1" durch abfallende Flanken und die Bit gleich „0" durch ansteigende Flanken kodiert werden.
Bei fehlender Übertragung bzw. zwischen den Daten verbleibt die Schaltung in einem inaktiven Zustand 24, während dem kein Übergang stattfindet.
Das Blockschaltbild des Dekodierers 14 wird nun in Verbindung mit 3 näher erläutert.
Bei einer bevorzugten Ausführungsform umfasst der Dekodierer 14:

– einen Zähler 31, der inkrementiert bzw. dekrementiert werden kann;
– ein Register 32 zum Speichern des Wertes des Zählers 31 zu einem gegebenen Zeitpunkt;
– einen Komparator 33, der den Wert des Zählers 31 mit Null vergleicht, Nullkomparator genannt;
– zwei weitere Komparatoren, erster Komparator 34 und zweiter Komparator 35 genannt;
– einen Block „Logik und Zustandsmaschine" 36;
– ein digitales Filter 37;
– einen Parallelisierer 38.

Zum besseren Dekodieren ist es empfehlenswert, ein digitales Filter 37 am Eingang der Schaltung anzubringen. Mit diesem Filter 37 können Störungen unterdrückt werden, indem verhindert wird, dass der Dekodierer 14 eine Störung mit einem Übergang verwechselt. Dazu können mehrere, beispielsweise drei aufeinander folgende Signalabtastwerte berücksichtigt werden: je nach Pegel der drei aufeinander folgenden Abtastwerte kann entschieden werden, ob sie einem Übergang (ansteigende oder abfallende Flanke) oder einer Störung entsprechen.
Während des inaktiven Zustandes 24 wird der Zähler 31 auf dem Nullwert gehalten. Der Nullkomparator 33, der den Ausgang des Zählers 31 mit dem Nullwert vergleicht, ist folglich in einer ,wahr' Stellung, und diese Information wird an den Block „Logik und Zustandsmaschine" 36 übertragen. Es geschieht nichts: die Übertragungsleitung ist in einem inaktiven Zustand. In dieser Stellung ist der Zähler 31 unter Einwirkung eines (mit „clear" bezeichneten) Rücksetzbefehls 313 auf Null.
Bei der ersten ansteigenden Flanke 25 empfängt der Zähler 31 einen Befehl 311 des Blocks „Logik und Zustandsmaschine" 36, der eine Inkrementierung (Richtung „up" oder aufwärts) bis zur Erfassung eines Übergangs in dem Datensignal veranlasst. Der Wert K des Zählers 31 wird dann in einem Register 32 abgelegt und der Zähler 31 startet in die andere Richtung; wenn der Block „Logik- und Zustandsmaschine" 36 einen Übergang erfasst, sendet er einen Dekrementierungsbefehl 312 (Richtung „down" oder abwärts).
Wird von dem Nullkomparator 33 erfasst, dass der Zähler 31 den Nullwert erreicht hat, zählt er wieder in Richtung „up" unter Einwirkung der im Block „Logik und Zustandsmaschine" 36 definierten Logik.
Beim nächsten Übergang wird der neue Wert des Zählers 31 im Register 32 gespeichert und der Zähler 31 wird erneut inkrementiert.
Bei dieser bevorzugten Ausführungsform umfasst die Schaltung zudem zwei weitere Komparatoren 34 und 35, mit denen die Dekodierleistung verbessert werden kann.
Mit dem ersten Komparator 34 kann der Wert des Zählers 31 mit dem durch zwei geteilten Wert N des Registers 32 verglichen werden. Ist der Wert des Zählers 31 größer als der durch zwei geteilte Wert N des Registers (N/2), wird ein Fenster erzeugt, das die Erfassung des Übergangs in diesem Fenster erlaubt. Ein solches Fenster deckt ungefähr 50% einer binären Zeit und ist auf den Übergang zentriert.
Mit dem ersten Komparator 34 kann folglich die Stabilität des Systems verbessert werden, da dieser die Wahrscheinlichkeit einer Fehlerfassung reduziert und die Erfassung bei den Zwischenbit-Flanken, wenn die auf einander folgenden Bit gleichwertig sind, verhindert.
Mit dem zweiten Komparator 35 kann der Wert des Zählers 31 mit dem mit zwei multiplizierten Wert N des Registers 32 verglichen werden. Damit kann bestimmt werden, ob immer noch Übergänge empfangen werden und ob die Übertragung nicht unterbrochen ist. Auch das trägt zu einer weiteren Stabilisierung des Dekodierers bei.
Schließlich können bei der beschriebenen Ausführungsform mit dem Block „Logik und Zustandsmaschine" 36 zwei Signale rück gewonnen werden, ein Dekodiertaktsignal 361 und ein Zwischensignal dekodierter Daten 362, im Blockdiagramm mit S_Clock und S Data bezeichnet.
Der Block „Logik und Zustandsmaschine" 36 kommt bei verschiedenen Schritten während des Dekodierens zum Zuge; seine Aufgabe ist es, die Flankenänderungen bei dem zu dekodierenden zweiphasigen asynchronen Datensignal zu erfassen, die Zahl der je nach Anwendung empfangenen Bit zu zählen und den Zähler 31 sowie das Register 32 unter Berücksichtigung des Ausgangs der drei Komparatoren 33, 34 und 35 zu verwalten.
Mit einem Parallelisierblock 38 kann das dekodierte Datensignal 13 DATA, das aus auf einer Breite von n Bit parallel dekodierten Daten besteht, wobei die Anzahl n von der Anwendung abhängig ist, schließlich zurück gebildet werden.
In 4 ist die Funktionsweise des Dekodierers 14 und insbesondere diejenige des Zählers 31 veranschaulicht. Bestimmte Signale der oben beschriebenen bevorzugten Ausführungsform sind in diesem Chronogramm in Abhängigkeit eines empfangenen zweiphasigen asynchronen Datenrahmens 41, der aus einem Startbit und Datenbit besteht, ähnlich wie das Signal von 2 dargestellt.
Der Zählerwert am Ausgang des Zählers 31 kann auch einem Signal 42 in Sägezähnen 421 gleichgestellt sein. Die Sägezähne 421 sind dabei nicht unbedingt gleichmäßig, da das zyklische Verhältnis ein anderes sein kann als 50%.
Jeder Spitze 422 des Sägezahnsignals entspricht (45) ein Übergang 411, der den Wert eines Bit auf dem Datensignal befördert. Durch Dekodieren der Richtung des Übergangs kann der Dekodierer wie beschrieben den Wert des Bit wieder finden und einen Takt 44 zum Parallelisieren der Daten wiederherstellen.
Die dritte Kurve 43 stellt die mit Hilfe des ersten Komparators 34 bestimmten Fenster 431 dar. Diese Fenster 431 geben die Erfassung einer Flanke in dem von ihnen bestimmten Intervall frei. Mittels dieser vorbestimmten Intervalle und des Sägezahnsignals 42 des Zählers 31 können der Dekodiertakt 361 (auch von der vierten Kurve 44 dargestellt) und die dekodierten Daten rück gewonnen werden.
Bei einer besonderen Ausführungsform kann mit der erfindungsgemäßen elektronischen Schaltung auch eine variable Datensequenz dekodiert werden. Dabei gibt wie oben erläutert die Auswertung des jeweiligen Fensters 431 an, ob in diesem Fenster ein Übergang vorhanden ist oder nicht. Wird eine Reihe von M Übergängen erfasst, wird der Inhalt des folgenden Fensters zur Freigabe der Erfassung einer Flanke ausgewertet: ist in dem Fenster kein Übergang vorhanden, kann davon ausgegangen werden, dass das letzte empfangene Bit (Bit M) ein Stoppbit ist. Ansonsten kann es sein, dass weitere Daten empfangen werden.
Geht man beispielsweise davon aus, dass der Dekodierer mehrere Rahmen von 16 oder 17 Bit empfangen kann, jedoch im Vorhinein nicht weiß in welcher Reihenfolge er sie empfangen wird. Die elektronische Dekodierschaltung wird in diesem Fall zuerst die 16 ersten empfangen Bit wie oben beschrieben dekodieren. Da der Dekodierer nicht weiß wie viele Daten er empfangen soll, fährt er nach dem Erhalt und der Dekodierung der 16 ersten Bit mit der Auswertung der empfangenen Sequenz fort.
Er wertet folglich den Inhalt des neuen, nach dem Erhalt der 16 ersten Bit erzeugten Übergangserfassungs-Freigabefenster weiter aus. Enthält das neue Fenster einen Übergang, wird davon ausgegangen, dass dieser Übergang dem 17. Bit entspricht und ein Rahmen von 17 Bit empfangen wurde. Ist der Inhalt des neuen Fensters dagegen leer, muss davon ausgegangen werden, dass der zuletzt empfangene Übergang einem Stoppbit entsprach und dass der empfangene Rahmen aus 16 Bit bestand.
Selbstverständlich ist diese Ausführungsform nicht auf die Rahmen von 16 und 17 Bit beschränkt, und der Fachmann kann sie ohne weiteres auf Rahmen unterschiedlicher Länge ausweiten.
Mit dem erfindungsgemäßen Dekodierer können demnach Rahmen mit einer variablen Anzahl von Daten empfangen und bearbeitet werden.
Im Allgemeinen wird die Breite des Zählers und des Registers von dem Verhältnis zwischen der „Baudrate" des Datensignals und dem Wert des lokalen Taktes vorgegeben.
Bei Daten von 1200 Baud und einem lokalen Takt von 1 MHz beispielsweise muss die Zählkapazität größer sein als 10⁶/2400, d. h. 416 betragen, wodurch ein 9-Bit-Zähler definiert wird. Zur Aufnahme der Toleranzen bei den Daten und bei dem lokalen Takt (beispielsweise ± 10%) und zur Erfassung von Rahmenfehlern wird der Einsatz mindestens eines 10-Bit-Zählers empfohlen.
Die elektronische Dekodierschaltung kann insbesondere zum Dekodieren von DALI-Rahmen angewendet werden. Somit kann sie beispielsweise in einer Beleuchtungssteuerung eingesetzt werden.

Claims

Elektronische Schaltung zum Dekodieren eines zweiphasigen asynchronen Datensignals, welche Mittel zum Erzeugen eines Dekodiertakts umfasst, der einen von einem internen Takt gespeisten Zähler einsetzt und Zyklen wiederholt, die ein Inkrement des Zählers umfassen, bis zum Erfassen eines Übergangs in dem Datensignal, dadurch gekennzeichnet, dass die Schaltung Mittel umfasst, die in der Lage sind, der Inkrementierung eine Dekrementierung des Zählers auf Null folgen zu lassen.
Elektronische Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Dekodiertakt durch das Berücksichtigen einer jeden Spitze eines Signals erzeugt wird, welches für den Inhalt des Zählers repräsentativ ist.
Elektronische Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass jede der Spitzen dazu verwendet wird, einen Übergang zu erfassen, der den Wert eines Bits des Datensignals befördert.
Elektronische Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Richtung jeder dieser Übergänge analysiert wird, um den Wert eines Bits des Datensignals zu dekodieren.
Elektronische Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Schaltung mindestens ein Register zum Speichern des Inhalts des Zählers beim Erfassen eines Übergangs in dem Datensignal umfasst.
Elektronische Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schaltung Mittel zum Initialisieren umfasst, die bei der ersten Abfallflanke die Inkrementierung des vorher auf den Wert Null gezwungenen Zählers aktivieren.
Elektronische Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Schaltung Mittel zur Fensteranordnung umfasst, welche die Erfassung eines Übergangs über vorgegebene Intervalle begrenzt.
Elektronische Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass jedes der vorgegebenen Intervalle etwa 50% einer binären Zeit abdeckt und um die Übergänge zentriert ist.
Elektronische Schaltung nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass das vorgegebene Intervall von einem ersten Komparator gesteuert wird, der vom Ausgang des durch zwei dividierten Speicherregisters und des Zählers gespeist wird.
Elektronische Schaltung nach einem der Ansprüche 1 bis 9 dadurch gekennzeichnet, dass die Schaltung Mittel zum Erfassen der Unterbrechung des Datensignals umfasst.
Elektronische Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Mittel zum Erfassen der Unterbrechung einen zweiten Komparator umfassen, der vom Ausgang des um zwei multiplizierten Speicherregisters und von dem Zähler gespeist wird.
Elektronische Schaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Schaltung Mittel zum Unterdrücken von Störungen des Datensignals umfasst.
Elektronische Schaltung nach Anspruch 12, dadurch gekennzeichnet, dass die Mittel zum Unterdrücken ein numerisches Filter umfassen, das von dem Datensignal gespeist und von dem internen Takt gesteuert wird.
Elektronische Schaltung nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, dass die Mittel zum Unterdrücken mindestens drei aufeinander folgende abgetastete Werte berücksichtigen, um über die Existenz einer der Übergänge zu entscheiden.
Elektronische Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Frequenz des internen Taktes einen Wert aufweist, der mindestens mehr als 16 Mal den Durchsatz des Datensignals beträgt.
Elektronische Schaltung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass das Datensignal nach einer Manchester-Kodierung kodiert ist.
Elektronische Schaltung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Datensignal nach aufeinander folgenden Rastern organisiert ist, die jeweils mit einem Startbit anfangen.
Elektronische Schaltung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die Schaltung den Empfang und das Dekodieren einer Folge ermöglicht, die eine nicht definierte Zahl von Daten umfasst.
Verfahren zum Dekodieren eines asynchronen, zweiphasigen Datenrasters, welches Schritte zum Erzeugen eines Dekodiertaktes umfasst, die einen von einem internen Takt gespeisten Zähler einsetzt und Zyklen wiederholt, die eine Inkrementierung des Zähler bis zum Erfassen eines Übergangs in dem Datensignal umfasst, dadurch gekennzeichnet, dass jeder Zyklus nach der Inkrementierung eine Dekrementierung des benannten Zählers auf Null umfasst.
Steuervorrichtung von mindestens einer Anlage, die eine elektronische Schaltung zum Dekodieren eines asynchronen, zweiphasigen Datensignals umfasst, welches selbst Mittel zum Erzeugen eines Dekodiertaktes umfasst, die einen von einem internen Takt gespeisten Zähler einsetzt und Zyklen wiederholt, die eine Inkrementierung dieses Zählers bis zum Erfassen eines Übergangs in dem Datensignal umfasst, dadurch gekennzeichnet, dass es Mittel umfasst, die in der Lage sind, der Inkrementierung eine Dekrementierung des Zählers auf Null folgen zu lassen.
Steuervorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass es sich bei der Anlage um eine Beleuchtung handelt.