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Die
vorliegende Erfindung betrifft einen Schaltkreis und ein Verfahren
zum Trimmen von integrierten Schaltungen, und insbesondere betrifft
die Erfindung einen Schaltkreis und ein Verfahren zum Trimmen von
mit einem Gehäuse
versehenen integrierten Schaltungen, ohne die Notwendigkeit zusätzlicher
Gehäuse-Pins
oder einer zusätzlichen
Logik, um dies zu bewerkstelligen. Der besondere Nutzen der vorliegenden
Erfindung liegt in dem Trimmen einer Bezugsspannung, die einem Mischsignal-IC zugeordnet
ist, wenngleich die vorliegende Erfindung gleichermaßen auf
ein beliebiges IC anwendbar ist, bei dem eine präzise Bezugsspannung gewünscht wird,
wie zum Beispiel bei einem präzise
spannungsgesteuerten Oszillator, einem hochpräzisen DAC (Digital-Analog-Wandler),
einem präzisen
Stromgenerator etc.
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Bei
der Herstellung von analogen (Mischsignal) integrierten Schaltungen
werden die Grundbausteine durch den Herstellungsprozess normalerweise nicht
so genau gesteuert/kontrolliert, wie es erwünscht sein könnte. Zum
Beispiel können
Kondensatoren und Widerstände
die falschen Werte aufweisen, und bei MOS-Transistoren kann die
Verstärkungseinstellung
falsch sein. Die Variablen bei dem Herstellungsverfahren sind zu
zahlreich, um absolut vorhersagbare Ergebnisse zu erzielen. Dennoch
erfordern historisch analoge Schaltungen häufig sehr genaue Spannungsreferenzen,
Frequenzreferenzen und genau festgelegte Verhältnisse der Elemente.
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Um
die verfahrensbedingten Schwankungen auszugleichen, arbeiten viele
Elektronikschaltkreise mit analogem Trimmen während des Tests, um Widerstandswerte
so einzustellen, wie sie für
den sachgemäßen Betrieb
der Schaltung notwendig sind. Bei einem typischen Trimmverfahren
wird eine Widerstandsleiter verwendet, die eine Reihe von hintereinandergeschalteten
Widerständen
umfasst, deren jeder mit einer Fuse (= dt. Schmelzsicherung) oder
einer Antifuse (= dt. Antischmelzsicherung) parallelgeschaltet ist.
Eine Fuse ist eine Einrichtung, die im Wesentlichen kurzgeschlossen
ist, bis sie zum Durchschmelzen gebracht wird. Eine Antifuse ist
ein Stromkreis, der offen ist und nach dem Durchbrennen im Wesentlichen
zu einer leitenden Verbindung wird.
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Für den Lösungsweg,
der das Durchschmelzen von Fuses vorsieht, gibt es verschiedene
Formen, deren jede ihre eigenen Nachteile hat. Lasersicherungen
können
direkt über
jedem Widerstandselement in der Leiter verwendet werden, um die
Leitung durch den Widerstand hindurch zu ermöglichen oder zu unterbinden.
Während
des Tests werden von den Widerständen
bestimmte ausgewählt,
um das Shunt-Element zu öffnen,
wodurch in den seriellen Pfad ein Widerstand eingefügt wird.
Die Widerstandsleiter sollte beim Wafer-Test in Schritten von 10
Ohm über
einen Bereich von angenommen 10 bis 2560 Ohm einstellbar sein.
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Das
analoge Trimmen kann iterativ erfolgen, d.h. Testen, Trimmen, Testen,
Trimmen, um den Effekt des groben Trimmens zu messen und um das notwendige
Feintrimmen zu bestimmen. Für
iteratives Trimmen wird an dem Wafer-Tester üblicherweise ein Laser-Trimm-System
installiert, um abwechselnd zu testen und zu trimmen. Jedoch ist
ein Laser-System pro Tester sehr teuer. Beim Warten auf den Tester
befindet sich der Laser häufig
im Leerlauf. Hinzu kommt, dass sowohl das Testsystem als auch der
Laser außer
Betrieb sind, wenn nur eines/einer von beiden ausfällt.
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Ein
alternativer Lösungsweg
ist die Verwendung einer Zener-Antifuse über der
Widerstandsleiter. Ein solches Element lässt sich an dem Tester preiswert
trimmen, so dass iteratives Testen in einem Durchgang an dem Tester
durchgeführt
werden kann. Zener-Antifuses erfordern zum Programmieren eine hohe
Spannung. Das Aufprägen
einer derartigen Spannung auf dem Chip kann den Rest des ICs beeinträchtigen,
vor allem im niederohmigen Betrieb. Deshalb erfordert jede Antifuse
ihr eigenes externes Pad und ihre eigene Probecard-Nadel. Dies schränkt die
Programmier-Bit-Zahl auf angenommen 5–10 Bits ein, bevor der Die-Bereich
für Test-Pads
und der Umfang der Probecard-Anforderungen
unerschwinglich werden.
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Im
Allgemeinen ist das iterative Testen ein langsames und teueres Verfahren.
Infolgedessen arbeiten viele Trimmverfahren mit nur einem einzigen Durchlauf,
um zu beurteilen, welche der Widerstände innerhalb der Kette einbezogen
werden sollten, um den gewünschten
Betrieb der analogen Schaltung zu erzielen. Als Ergebnis einer Versuchsmessung
lässt der
Benutzer daher die Shunt-Fuse-Elemente durchschmelzen, wodurch die
Schaltung wie geplant arbeiten soll. Das Verfahren des Durchschmelzen
der Fuses schließt
in charakteristischer Weise das Laser-Trimmen ohne Verbindung zu
dem Test-Set ein, um das Polymaterial aufzuschneiden und das Shunt-Element
zu öffnen.
Der Stromkreis kann zu dem Test-Set zurückgeführt werden, um das sachgemäße Trimmen
zu verifizieren. Sollte der anschließende Test fehlschlagen, wird
das Teil normalerweise ausgesondert, da es schwierig ist, die Shunt-Fuse-Elemente
zu flicken.
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Darüber hinaus
werden diese Verfahren auf Wafer-Ebene, d.h. vor dem Einschluss
des ICs in das Gehäuse,
durchgeführt
und erfordern Probe-Cards, lange Kabel etc., was für jedes
IC eine arbeits- und zeitintensive Aufgabe ist. Während des
Verfahrens der Gehäuseausbildung
(z.B. Gesenkschmieden, Schneiden und keramische oder Kunststoffverkapselung)
unterliegt das IC einer mechanischen und chemischen Beanspruchung,
die die durch das Wafer-Trimmverfahren getrimmten Komponenten wiederum
verändern
kann, wodurch das Wafer-Trimmen zu einer unattraktiven Alternative
gemacht wird. Eine Teillösung
für Trimmverfahren
auf Wafer-Ebene ist in dem US-Patent 5,079,516 von Russel et al
zu finden. Dieses Patent beschreibt eine Trimmschaltung nach Gehäuseausbildung
(d.h. nach Montage) und ein Verfahren für einen LF155 BIFET® monolithischen Eingangs-Operationsverstärker, der
wirksam ist, um Diskrepanzen eines vor der Gehäuseausbildung des ICs durchgeführten Wafer-Trimmverfahrens zu
korrigieren. Der in diesem Patent beschriebene Typ eines JFET IC
umfasst Gehäuse-Pins
für den
Abgleich (38 und 39, 2), die
normalerweise für
den Anschluss eines externen Spannungsmessers verwendet werden,
um die Verschiebespannung nach der Gehäuseausbildung einzustellen.
Das Patent '516
schlägt jedoch
das Hinzufügen
einer Trimmschaltung auf dem Chip vor, die unter Verwendung der
bereits vorgesehenen Pins für
den Abgleich ein internes Trimmverfahren durchführt. Darüber hinaus isoliert das Patent '516 nach dem Trimmen
die Abgleich-Pins von dem Rest der Schaltung, so dass der Trimm-Wert durch
eine versehentliche Eingabe an den Abgleich-Pins durch den Benutzer
nicht mehr verändert werden
kann. Jedoch bleiben die Abgleich-Pins inaktiv, sobald sie einmal
getrimmt sind, und können
designbedingt nicht von dem IC genutzt werden. Die Abgleich-Pins
verbleiben somit als vergeudeter Platz auf dem IC, was eine wichtige Überlegung
ist, wenn es darum geht, die Gehäuse-Pins
und den Platz auf dem Chip zu minimieren. Zudem haben neuere JFET ICs
des in dem Patent '516
beschriebenen Typs keine externen Abgleich-Pins und können daher
das in dem Patent '516
vorgeschlagene Trimmverfahren nicht nutzen, sondern müssen auf Trimmverfahren auf
Wafer-Ebene zurückgreifen.
Wenn daher das Patent '516
mit neueren IC-Gehäusen
zu modifizieren wäre,
würde die
darin beschriebene Trimmschaltung notwendigerweise zusätzlich Gehäuse-Pins
erfordern, die alleine zum Trimmen benutzt werden würden.
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Außerdem erfordern
konventionelle Trimmverfahren, die Fuses und/oder eine Zenerdiode
verwenden, einen bedeutenden Eingangsstrom, um ein Durchschmelzen
der Fuse oder eine Zerstörung
der Diode zu bewirken. Es wird erkannt, dass die Notwendigkeit eines
hohen Stroms in einem IC zusätzliche
Maßnahmen
erfordert, um sicherzustellen, dass andere Komponenten von den Hochstrombedingungen
isoliert bleiben. Außerdem
stellt ein solch hoher Strom hohe Energieanforderungen and das IC,
was unerwünscht
ist.
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Das
US-Patent 5,361,001 beschreibt ein Verfahren zur Kontrolle der analogen
Trimmergebnisse vor dem Durchschmelzen einer Fuse zum Fixieren der
Trimmung. Das US-Patent 5,838,076 betrifft eine digital gesteuerte
Trimmschaltung, die eine Mehrzahl von Widerständen aufweist, die zwischen
einer ersten Bezugsspannung und einer zweiten Bezugsspannung in
Reihe geschaltet sind, eine Mehrzahl von ersten Festkörper-Schaltern,
die über
den jeweils betreffenden Widerständen
in Reihe geschaltet sind, und Einrichtungen für das selektive Anschalten von
ausgewählten
Schaltern der Festkörper-Schalter,
um dadurch ausgewählte
Widerstände
kurzzuschließen.
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Es
besteht eine Notwendigkeit, für
eine auf dem Chip befindliche Trimmschaltung nach Gehäuseausbildung
zu sorgen, die keine externen Gehäuse-Pins benötigt, die
die Gehäuse-Pins
des IC nutzen kann und die die Gehäuse-Pins nach dem Trimmen zur
Verwendung gemäß Vorgabe
durch das IC zur Disposition stellt. Es besteht auch eine Notwendigkeit,
eine Trimmschaltung vorzusehen, die für eine Isolierung von dem Rest
des ICs ausgelegt ist, so dass der Funktionalität des ICs nicht geschadet wird und
die zusätzlichen
Komponenten nicht in das IC integriert werden müssen, um das Trimmverfahren durchzuführen. Es
besteht auch die Notwendigkeit, eine Trimmschaltung und Methodik
vorzusehen, die dynamisch gestaltet ist und die unempfindlich ist
gegenüber
von Chip zu Chip variierenden Toleranzen der in das IC integrierten
Komponenten.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, für eine Trimmschaltung
für ein
IC nach der Gehäuseausbildung
zu sorgen und für
ein Verfahren, das zum Konfigurieren einer Trimmspannung Fuses verwendet.
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Eine
weitere Aufgabe der Erfindung ist die Bereitstellung einer Trimmschaltung
für ein
IC nach Gehäuseausbildung
und eines Verfahrens, das für die
Durchführung
eines Trimmverfahrens keine zusätzlichen
Pins erfordert.
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Diese
und weitere Aufgaben werden erfindungsgemäß gelöst durch die Bereitstellung
einer nach der Gehäuseausbildung
programmierbaren Trimmschaltung mit auf dem Chip befindlicher Bezugsspannung
für ein
IC. Die programmierbare Trimmschaltung umfasst ein Register, das
gesteuert wird, um einen Folge von Test-Bit-Signalen und eine Folge
von Konfigurations-Bit-Signalen
zu erzeugen. Eine Mehrzahl von programmierbaren Trimmschaltungselementen
ist selektiv mit dem Register verbunden, und jedes Element empfängt ein
Test-Bit-Signal und ein Konfigurations-Bit-Signal von dem Register. Die
Trimmelemente sind angepasst, um Ausgangssignale zu erzeugen, die
gleich dem jedem Trimmelement zugeführten Test-Bit-Signal bzw.
Konfigurations-Bit-Signal sind. Eine Digital-Analog-Wandlerschaltung
(DAC) ist mit den Ausgangssignalen verbunden und erzeugt ein zu
den Ausgangssignalen proportionales Trimmstromsignal. Der Trimmstrom wird
in einen Widerstand injiziert, der zwischen dem Trimmstromgenerator
und dem Trimmspannungssignal des Spannungs-Bezugsblocks A angeordnet
ist, wobei das Vorzeichen und der Absolutwert nun für die Einstellung
des erstmalig festgelegten Spannungsreferenzwerts verfügbar sind.
Er wird zu einem Ausgangswert einer durch das IC erzeugten Bezugsspannung
addiert.
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In
der bevorzugten Ausführungsform
umfasst das Trimmschaltungselement ein ODER-Glied mit einem ersten
Eingang und einem zweiten Eingang, wobei der zweite Eingang selektiv
mit dem Test-Bit-Signal verbunden ist. Die Trimmschaltung umfasst
auch ein Konfigurations-Schaltungsteil mit einem ersten Schalter,
der einen selektiv mit dem Konfigurations-Bit-Signal verbundenen
Steuerknoten und einen Leitungsknoten aufweist, und mit einem zweiten
Schalter, der einen mit dem Leitungsknoten des ersten Schalters
verbundenen Steuerknoten, einen mit einer durch das IC bereitgestellten
gemeinsamen Spannungsschiene verbundenen Aktivknoten und einen mit
dem ersten Eingang des ODER-Glieds verbundenen Leitungsknoten aufweist.
Eine Sollstromquelle ist parallel zu dem zweiten Schalter vorgesehen
und mit dem ersten Eingang des ODER-Glieds und mit der Spannungsschiene
verbunden. Eine Fuse ist zwischen eine durch das IC bereitgestellte
Masseschiene und den ersten Eingang des ODER-Glieds geschaltet.
Das Konfigurations-Bit-Signal steuert den Leitungszustand des ersten
und des zweiten Schalters und den Eingangswert des ersten Eingangs
des ODER-Glieds.
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Im
Betriebszustand arbeitet die bevorzugte Trimmschaltung wie folgt:
Wenn sich das Konfigurations-Bit im HIGH-Zustand befindet, leiten
sowohl der erste als auch der zweite Schalter, und zwischen der Spannungsschiene
und der Masse ist durch die Fuse ein Leitungspfad gebildet, der
ein Durchschmelzen der Fuse bewirkt, und dadurch ist die Spannungsschiene
permanent mit de ersten Eingang des ODER-Glieds verbunden; und wenn
sich das Konfigurations-Bit im LOW-Zustand befindet, leiten weder der
erste noch der zweite Schalter, und die Fuse bleibt intakt, und es
besteht durch die Fuse ein Leitungspfad zwischen der Spannungsschiene
und der Masse, und die Stromquelle erzeugt dadurch einen LOW-Zustand
an dem ersten Eingang des ODER-Glieds.
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In
Verfahrensform wird durch die vorliegende Erfindung ein Verfahren
zum Trimmen einer Bezugsspannung für eine integrierte Schaltung
bereitgestellt, das die Schritte umfasst: Messen eines Ausgangswerts
eines durch das IC erzeugten Bezugsspannungssignals; Vergleichen
des Ausgangswert-Signals mit einem Hochpräzisions-Bezugssignal; Erzeugen
eines das Vorzeichen der Differenz zwischen dem Ausgangswert-Signal
und dem Hochpräzisions-Signal
anzeigenden Steuersignals; Steuern einer Mehrzahl von Trimmschaltungselementen, um
eine Bitfolge zu erzeugen, die ein Vorzeichen und einen Absolutwert
eines Trimmstroms anzeigt; Erzeugen eines Trimmstroms mit einem
Vorzeichen und einem Absolutwert proportional zu der Bitfolge; Erzeugen
einer Trimmspannung durch Anwenden des Trimmstroms in einem Widerstand,
der zwischen dem Trimmstromgenerator und dem Spannungsbezugsblock
angeordnet ist; Addieren der Trimmspannung zu dem Ausgangswert-Signal
und Bestimmen, ob die addierten Signale etwa gleich dem Hochpräzisions-Bezugssignal
sind; und permanentes Einstellen/Konfigurieren der durch die Trimmelemente
erzeugten Bitwerte, wenn die addierten Signale in einer Summe resultieren,
die innerhalb einer vorgegebenen Toleranz des Hochpräzisions-Bezugssignals liegt.
Das bevorzugte Verfahren umfasst auch den Schritt des elektrischen
Isolierens der Trimmelemente von dem IC nach dem Schritt des permanenten Konfigurierens
der Bitwerte.
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Weitere
Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus
der nachfolgenden Beschreibung unter Bezugnahme auf die anliegenden
Zeichnungen, wobei gleiche Bezugsziffern gleiche Teile kennzeichnen.
In den Zeichnungen zeigt:
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1 ein
detailliertes Schaltungsdiagramm einer exemplarischen Bezugsspannungs-Trimmschaltung
der vorliegenden Erfindung;
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2 ein
detailliertes Schaltungsdiagramm zur Abbildung eines exemplarischen
Testverfahrens der Schaltung von 1;
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3 ein
detailliertes Schaltungsdiagramm zur Abbildung eines exemplarischen
Durchschmelzens der Fuse zum Konfigurieren der Bezugsspannung der
Schaltung von 1;
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4 ein
detailliertes Schaltungsdiagramm zur Abbildung eines exemplarischen
Durchschmelzens der Fuse zum Isolieren der Trimmung der Schaltung
von 1; und
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5A, 5B und 5C Flussdiagramme
des bevorzugten Bezugsspannungs-Trimmverfahrens der vorliegenden
Erfindung.
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Die 1 bis 4 zeigen
detaillierte Schaltungsdiagramme einer erfindungsgemäßen exemplarischen
Bezugsspannungs-Trimmschaltung.
Bevor der Trimm-Schaltkreis und die Methodik der vorliegenden Erfindung
im Detail erläutert
werden, sollte beachtet werden, dass das IC 10 übliche Komponenten
enthält,
die hier verwendet werden. Wie der Fachmann erkennen wird, weisen
Mischsignal-IC-Gehäuse
allgemein Gehäuse-Pins
auf, die auf die allgemeine Funktionalität des IC gerichtet sind. Die
besondere Funktionalität
des IC ist nicht erfindungswesentlich, kann jedoch D/A- und A/D-Wandlerschaltungen, Operationsverstärker, VCO-Schaltungen
etc. umfassen. In den in den 1 bis 4 dargestellten
Beispielen weisen die hier verwendeten Gehäuse-Pins ein VDD 28 (z.B.
eine gemeinsame Spannungsschiene), ein GND 26 (z.B. eine
Masse) und eine interne Bezugsspannung VREF auf, die durch das IC
erzeugt wird, das einen Wert und eine Genauigkeit für eine spezielle
Anwendung (d.h. Funktionalität)
des Gehäuses
hat. Mischsignal-IC-Gehäuse umfassen
in typischer Weise E/A-Signalleitungen und Gehäuse-Pins, damit sie mit einem
internen Bus-Controller betrieben werden können (der im vorliegenden Beispiel
ein SMBUS IC-Controller 42 ist) für die Steuerung der E/A-Signalleitungen
(d.h. Datenbus), und/oder gemeinsame Bus-Pinouts, Bus-Pins, SMBCLK 22 und
SMBDATA 24. Der in den 1 bis 4 dargestellte
Bus (SMBCLK 22 und SMBDATA 24) ist als eine I2C-Bus-Konfiguration
gezeigt, kann aber alternativ dazu eine PCI-Buskonfiguration, ein USB, 1349 etc.
oder andere fachbekannte Bus-Konfiguration sein. Die Einzelheiten
des Bus sind nicht erfindungswesentlich, vorausgesetzt, dass der
Bus für
die Steuerung und Adressierung eines dem IC 10 zugeordneten
internen Registers 12 verwendet werden kann. Zu Beginn
sollte bemerkt werden, dass das in den 1 bis 4 gezeigte
Beispiel auf das Trimmen der Bezugsspannung gerichtet ist, wie sie an
dem VREF-Pin 56 vorgefunden wird. Die vorliegende Erfindung
ist vorgesehen für
die Bereitstellung eines Trimmschaltkreises für eine Bezugsspannung (VRTEF)
nach der Gehäuseausbildung
und einer Methodik, die keine zusätzlichen Pins erfordert und die
ferner mit einem internen Register 12 nur für das Trimmverfahren
arbeitet und nach dessen Abschluss das Register für die Benutzung
durch das IC freigibt. Zusätzlich
umfasst die Trimmschaltung eine Isolations-Schaltung für die Freigabe
der während
des Testens verwendeten Gehäuse-Pins,
so dass die Gehäuse-Pins
wie vorgesehen von dem IC genutzt werden können. Auf diese vorgenannten
Komponenten wird hierin Bezug genommen, und sie sollten als für IC-Gehäuse übliche Komponenten
erkannt werden, ungeachtet der Funktionalität des IC.
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Vorzugsweise
ist der erfindungsgemäße Bezugsspannungs- Trimmschaltkreis
derart programmierbar, dass er für
einen bestpassenden Trimmwert sorgt, und umfasst Fuses für die permanente
Konfiguration des bestpassenden Werts. In einer Übersicht umfasst die vorliegende
Erfindung drei Hauptoperationen: 1) die Bestimmung eines Ausgangswerts einer
IC-Bezugsspannung (V0) und den Vergleich dieses Werts mit einem
bekannten Hochpräzisions-Bezugssignal
zur Bestimmung der Verschiebung der Bezugsspannung, 2) das Programmieren
des Trimm-Schaltkreises mit einer Bitzählung, um einen Trimmstrom
zu erzeugen, seine Konvertierung in eine Trimmspannung und die Inkrementierung
(Addieren oder Subtrahieren) der Bezugsspannung (V0) mit der Trimmspannung,
um eine Bezugsspannung innerhalb einer vorgegebenen Toleranz zu
erhalten, und 3) die permanente Fixierung des Werts des Trimmsignals
(und dadurch der Bezugsspannung) und die Isolierung des Trimm-Schaltkreises
von dem internen IC-Register und den Gehäuse-Pins. Jede dieser Operationen
und der bevorzugte Schaltkreis für
deren Durchführung
werden nachstehend einzeln erläutert.
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TEST-INTERFACE-SCHALTKREIS
UND MESSUNG VON0V0
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Der
Klarheit halber wird die erstmalige Ablesung von VREF hier als V0
bezeichnet. Um die IC-Bezugsspannung V0 zu messen und zum Steuern des
IC über
die E/A-Leitungen 22, 24 für die Implementierung eines
Testverfahrens ist ein Test-Interface 50 vorgesehen. Das
Test-Interface umfasst einen Hochpräzisions-Komparator 52, der die IC-Bezugsspannung
VREF (V0) mit einem intern erzeugten Hochpräzisions-Bezugssignal Vref 72,
das durch den Generator 54 erzeugt wird, vergleicht. Um
den Betrag des für
VREF notwendigen Trimmens genau zu definieren, wird bevorzugt, dass
der Signalgenerator 54 ein Referenzsignal 72 erzeugt,
dessen Genauigkeit größer ist
als die gewünschte
Auflösung von
VREF. Der Vergleich des Hochpräzisions-Bezugssignals Vref 72 und
des Bezugssignals V0 56 (an dem Komparator 52)
erzeugt ein Steuersignal 58, das auf das Vorzeichen von
V0 hinsichtlich Vref schließen
lässt.
Der Test-Interface-Schaltkreis
umfasst vorzugsweise auch einen Bus-Controller 62, der in geeigneter
Weise angepasst ist, um (über
die E/A-Leitungen 22, 24) Daten in den Bus-Controller 42 einzulesen.
Der Bus-Test-Controller 62 ist vorgesehen, um eine Schnittstelle
zu dem Controller 42 (IC-intern) zu bilden, um die Lese/Schreib-Operationen
in das Register 12 zu steuern, wie das nachstehend beschrieben
wird. Das Test-Interface umfasst vorzugsweise auch einen Spannungsmesser 60,
der die an V0 vorgenommenen inkrementellen Einstellungen während des
Trimmverfahrens überwacht (wie
später
beschrieben). Nachdem das Steuersignal 58 erstmalig bestimmt
ist, wird es für
die Steuerung des Test-Controllers 62 verwendet. Üblicherweise wird
hier angenommen, dass bei V0 > Vref
das Steuersignal negativ (–)
ist, wodurch angezeigt wird, dass das Trimmen den Wert von V0 reduzieren
muss. Ähnlich
gilt, dass bei V0 < Vref
das Steuersignal positiv (+) ist, wodurch angezeigt wird, dass das
Trimmen VREF (V0) erhöhen
muss. Ist V0 einmal bestimmt, weist der (zu dem Test-Interface 50 gehörende) Test-Controller 62 den
(zu dem IC 10 gehörenden)
Controller 42 auf der Grundlage des Werts des Steuersignals 58 an,
mit dem nachstehend beschriebenen Trimm-Testverfahren zu beginnen.
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5a zeigt
ein bevorzugtes Flussdiagramm 100 für die erstmalige Ablesung von
V0 und die Bestimmung des Vorzeichens des Steuersignals 58.
Der Übersichtlichkeit
halber tragen die in den 1 bis 4 angegebenen
Komponenten (d.h. das Test-Interface 50 einschließlich des
Komparators 52 und des Hochpräzisions-Bezugssignalgenerators 54)
im Folgenden keine Bezugszeichen. Zu Beginn liest das Test-Interface
den Anfangswert der IC-Bezugsspannung V0 (102). Das Test-Interface
vergleicht V0 mit einer Hochpräzisions-Bezugsspannung
Vref (104). Zur Erzeugung des Steuersignals (110)
ermittelt ein Komparator, ob Vref > V0
(112) oder ob Vref < V0
(114) ist. Ist Vref > V0,
beschließt das
Test-Interface, dass eine Trimmspannung zu V0 addiert werden muss,
weshalb das Vorzeichen des Vorzeichen-Steuersignals positiv (+)
ist (116). Wenn umgekehrt Vref < V0 ist, beschließt das Test-Interface, dass
ein Trimmspannung von V0 subtrahiert werden muss, weshalb das Vorzeichen
des Vorzeichen-Steuersignals negativ (–) ist (118). Bei
(116) steuert das Test-Interface ein internes IC-Register, um
ein Vorzeichen-Bit = 1 zuzuordnen (120), welches darauf
hinweist, dass das Vorzeichen der Trimmspannung positiv sein muss.
Bei (118) steuert das Test-Interface ein internes IC-Register, um ein
Vorzeichen-Bit = 0 zuzuordnen (122), welches darauf hinweist,
dass das Vorzeichen der Trimmspannung negativ sein muss. In beiden
Fällen
beginnt der Controller das Testverfahren hinsichtlich des Trimmens der
Bezugsspannung V0 derart, dass sie innerhalb eines vorgegebenen
Schwellenwerts liegt, wobei das hierfür bevorzugte Verfahren in 5B dargestellt
ist (nachfolgend beschrieben).
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BITZÄHLUNGS-TRIMMEN
UND BEVORZUGTE TRIMMSCHALTUNG
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Im
Folgenden wird die sich auf dem Chip befindende Trimmschaltung beschrieben,
wobei die bevorzugte Anordnung in einem Überblick ein Vorzeichenbenennungs-Trimmelement 14A und
eine Mehrzahl von Trimmelementen 14B, 14C, 14D und 14E aufweist,
die selektiv mit einem IC-Register 12 verbunden sind. Jedes
Trimmelement definiert ein Bit, von dem kleinsten Bit, LSB, bis
zu dem größten Bit, MSB,
einer Bitzahl. Das Testelement 14A ist als das Vorzeichenbit-Erzeugungselement
benannt, dessen Wert während
des hier beschriebenen Bitzähl-Verfahrens konstant
bleibt. Ein zusätzliches
Element 16 ist vorgesehen, um den Zugang und die Isolation
der Testelemente 14A–14E zu
steuern. Für
eine einfache Herstellung und für
eine Wiederholbarkeit insgesamt wird bevorzugt, dass die Elemente 14A–14E und 16 (mit
Ausnahme der nachstehenden ausführlicheren Beschreibung)
im wesentlichen identisch sind. Jedes Trimmelement 14A–14E hat
zwei Eingänge
von dem Register 12: einen Test-Eingang (T) und einen Konfigurations-Eingang
(S). Dem gemäß umfasst
jedes Trimmelement 14A–14E vorzugsweise
eine Test-Schaltung und eine Konfigurations-Schaltung. Das Steuerelement 16 hat
einen einzigen Eingang von dem Register 12 (als OPEN benannt).
Während der
Bitzählung
versorgt das Register 12 die Testelemente 14A–14E mit
der laufend Bitzahl auf der jeweiligen Bit-Testleitung T. Bevorzugt
hält das
Register die Konfigurations-Schaltung jedes Trimmelements während des
Testverfahrens inaktiv, indem sie derselben einen Bitwert von 0
zuleitet, bis die geeigneten bestpassenden Bitwerte bestimmt wurden
und die bestpassenden Bitwerte simuliert wurden. Die bevorzugte
Schaltungsanordnung für
die Trimmelemente 14A–14E wird
nachfolgend ausführlicher
beschrieben.
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Jedes
Testelement 14A–14E umfasst
vorzugsweise ein ODER-Glied 30, eine Stromquelle 32 und
ein Transistorpaar MN 36 und MP 34 und eine Fuse 48.
Jedes Testelement ist angepasst, um ein Testverfahren und ein Konfigurationsverfahren durchzuführen. Zu
diesem Zweck weist jedes Testelement in der bevorzugten Ausführungsform
der 1 bis 4 eine Test-Schaltung und eine
Konfigurations-Schaltung auf. Die Transistoren, die Stromquelle
und die Fuse sind mit einem Konfigurations-Bit-Eingang (S) von dem Register 12 und
mit dem ODER-Glied verbunden. Während
des Testbetriebs wird der Konfigurations-Bit-Eingang im LOW-Zustand gehalten,
so dass diese Schaltung inaktiv bleibt. Zum Testen ist das Test-Bit-Signal
T direkt mit dem ODER-Glied verbunden (über Transfer-Gates 38)
von dem Register, die durch den Controller 42 erzeugt werden.
Widerstände
R1, R2 sind als Vorspannungswiderstände für die Transistoren MN und MP
vorgesehen, wie das fachbekannt und für die vorliegende Erfindung
nicht wesentlich ist. Ähnlich
ist ein Widerstand R3 vorgesehen, um einen Schwebezustand an dem
ODER-Glied 30 zu
verhindern, wenn die Fuse durchgeschmolzen wird. Die Transistoren
kommen zum Einsatz, sobald der korrekte Bitwert für das betreffende
Element bestimmt wurde, um die jedem Element zugeordnete Fuse 48 durchzuschmelzen,
wobei deren Betrieb nachfolgend unter Bezugnahme auf 3 erläutert wird.
Der Transistor MN 36 umfasst vorzugsweise einen Niederleistungs-nMOS-Transistor,
der durch das Konfigurations-Bit
(das von dem Register 12 ausgegebene Bit S) gesteuert wird.
Der Drain von MN ist (über den
Vorspannungswiderstand R2) mit der IC-Spannungsquelle VDD 28 und
mit dem Gate von MP 34 verbunden. Der Transistor MP umfasst
vorzugsweise einen Hochleistungs-pMOS-Transistor, dessen Source
mit VDD und dessen Drain mit dem ODER-Glied 30 verbunden
sind. Ebenfalls mit der Source von MP (und mit dem Drain von MN)
ist eine Stromquelle IG verbunden, die vorgesehen ist und die ebenfalls
mit dem ODER-Glied 30, wie gezeigt, und mit der Fuse 48 verbunden
ist. MP ist parallel zu IG vorgesehen, und beide sind mir der Fuse
und mit der Masse GND 26 verbunden. Vorzugsweise umfasst
die Fuse 48 einen Metall- oder Polysilizium-Widerstand.
Höchst vorzugsweise
wird die Fuse durch elektrische Überlastung
durchgeschmolzen, wobei der maximale elektrische Belastungswert
(d.h. der Nennwert) 1 A/SV für
Widerstände
des Metalltyps bzw. 0,1 1 A/5 V für Polysilizium beträgt. Es versteht
sich, dass der Wert der Fuse 48 nicht auf das oben genannte
Beispiel beschränkt
ist. Demzufolge erzeugt die Stromquelle 32 vorzugsweise
einen Strom, dessen Wert einige Größenordnungen kleiner ist als
für das
Durchschmelzen der Fuse 48 notwendig (z.B. ist ein Wert von
1 μA für die meisten
Anwendungen ausreichend).
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Während des
Trimmverfahrens erteilt der Controller 62 des Test-Interface 50 an
den Controller 42 des IC 10 (beispielsweise über die
E/A-Leitungen SMBCLK und SMBDATA) den Befehl, die Steuerung des
internen Registers 12 zu übernehmen und einen Bit-Zählvorgang
and den als Testbit-(T)-Signalleitungen benannten Bits zu beginnen.
Zudem wird der Test-Bit-Eingang in das Vorzeichenbenennungs-Trimmelement 14A konstant
gehalten und ist nicht Teil der Bit-Zählsequenz. Das dem Testelement 14A zugeleitete
Vorzeichen-Bit T wird durch das vorstehend beschriebene Steuersignal 58 bestimmt.
Die verbleibenden Testelemente 14B–14E erhalten Eingabedaten
von dem Register 12 (über
Test-Signalleitungen T), die die Bit-Zählsequenz wiedergeben. Es wird
bevorzugt, dass die Bit-Zählung
von LSB zu MSB fortschreitet. Dadurch schreitet die Bit-Zählung während des
Testverfahrens für
ein 4-Bit-Auflösungs-Trimmverfahren
von 0001, 0010, 0011, 0100, ..., 1111 (d.h. von LSB zu MSB) fort.
In dem dargestellten Beispiel werden die Test-Bits 3, 5, 7 und 9
(in Register 12) bei jeder Bit-Zählung inkrementiert. Der Fachmann
wird erkennen, dass mit der Wahl dieser speziellen Bits keine besondere
Bedeutung verbunden ist, sondern dass diese lediglich als Beispiel
genannt sind. Darüber
hinaus wird der Fachmann erkennen, dass eine beliebige Anzahl von
Testelementen vorgesehen sein kann, um eine gewünschte Auflösung zu erzielen, und dass
die in den 1 bis 4 dargestellten
Schaltungsdiagramme lediglich Beispiele zeigen.
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Bei
jedem Zählschritt
reichen die Testelemente jeden Bitwert durch zu dem ODER-Glied 30. Die
Ausgangssignale eines jeden ODER-Glieds werden in einen D/A-Stromwandler,
das Strom-DAC 18, eingegeben. Die Bitwerte werden summiert
und unter Einsatz des Strom-DAC 18 in einen Trimmstrom,
Itrim, umgewandelt. Ein Spannungsabfall Vtrim 70 wird zu
dem anfänglichen
Bezugswert V0 addiert, um VREF zu produzieren. Demzufolge ist VREF
definiert als eine Funktion von V0 (der Anfangswert von VREF) und
der Addition der Trimmspannung, Vtrim (d.h. VREF = f(V0 + Vtrim)).
Zu diesem Zweck ist der Trimm-Widerstand R0 vorgesehen und zur Erzeugung
von Vtrim mit Itrim verbunden. Der Wert von R0 ist nicht wichtig,
vorausgesetzt, dass er durch das Verfahren hindurch konstant bleibt.
Das Strom-DAC 18 liefert einen Analogstrom Itrim, dessen
Absolutwert eine Funktion der Test-Bits: bit 0, bit 1 bit 2 und bit 3 (jeweils
ausgegeben von den Testelementen 14B, 14C, 14D und 14E)
ist. Das Vorzeichen von Itrim wird durch bit s bestimmt, welches
durch das vorstehend beschriebene Steuersignal 58 verboten
ist.
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Zu
Beginn werden die Testelemente 14A–14E geöffnet, um über das
Element 16 Daten aus dem Register 12 anzunehmen.
Das Element 16 (im Folgenden als das OPEN/ISOLATE-Element
bezeichnet) steuert die OPEN-Signalleitung 40. Zwischen
jede Eingangsdatenleitung T und S von dem Register 12 und
jedes Element 14A–14E ist
eine Mehrzahl von vorgesehenen Transfer-Gates 38A–38E geschaltet.
Die Transfer-Gates 38A–38E werden
durch die OPEN-Signalleitung 40 gesteuert. Während der
Test- und Konfigurations-Verfahren steuert die OPEN-Signalleitung
die Gates 38A–38e, so
dass Daten aus dem Register 12 in die Testelemente 14A–14E fließen können. Um
dies zu bewerkstelligen, hat das Element 16 eine den Testelementen 14A–14E ähnliche
Konfiguration, arbeitet aber auf einem einzigen Eingang OPEN und
enthält
ferner einen Inverter 44. Während des Test- und Konfigurations-Vorgangs
wird das OPEN-Bit in einem LOW-Zustand gehalten, so dass der Ausgang
des Inverters HIGH ist, wodurch die Transfer-Gates 38A–38E geöffnet werden.
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In
dem Beispiel der 1 bis 4 wird angenommen,
dass das Vorzeichen-Signal 58 als negativ bestimmt wird
(d.h. V0 > Vref) und
dadurch vorgibt, dass der Strom Itrim (und daher die Trimmspannung
Vtrim) negativ ist und dass der negative Wert Itrim mit V0 summiert
wird. Damit das Strom-DAC einen negativen Strom liefert, ist das
Vorzeichen-Bit üblicherweise
0. Dadurch erteilt der Controller 62 an den Controller 42 den
Befehl sicherzustellen, dass das Register einen Bit-Wert von 0 für die Test-Bit-Signalleitung
T aufweist (Bit 1 in den Zeichnungen), die durch das gesamte Testverfahren
hindurch dem Element 14A zugeordnet ist. Nunmehr bezugnehmend auf 2 wird
angenommen, dass das Trimm-Testverfahren am Laufen ist und dass
die Test-Bits 3, 5, 7 und 9 jeweils Werte von 0, 0, 1 und 1 aufweisen.
Das Strom-DAC erzeugt einen Strom Itrim basierend auf diesen Bit-Werten
(wodurch über
dem Widerstand R0 eine proportionale Trimmspannung Vtrim erzeugt wird).
Vtrim wird zu V0 hinzuaddiert und an dem Komparator 58 erneut
mit Vref verglichen. Dies geschieht für jede Bit-Zählung in
der Sequenz. Es sollte beachtet werden, dass das Bit 1 = 0 und Itrim
dadurch negativ und Vtrim dadurch negativ ist. Wenn der Vergleich
ein Steuersignal 58 erzeugt, welches das Vorzeichen geändert hat
(z.B. ist VREF nun kleiner als Vref), dann wird bestimmt, dass Vtrim
als innerhalb der Schwelle von 1 LSB liegend nachgewiesen wurde.
Der Controller 62 erteilt an den Controller 42 den
Befehl, die Bit-Zählsequenz
zu stoppen und die aktuelle Bit-Sequenz
für die
Emulation und die Konfiguration zu halten.
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In
dem dargestellten Beispiel sei angenommen, dass für die Testelemente 14b, 14C, 14D und 14E jeweils
0, 0, 1, 1 als die korrekte Bit-Sequenz bestimmt wird (siehe 2).
Für das
Testelement 14A wird bestimmt, dass Vtrim negativ sein
sollte und das Element 14A daher einen 0-Wert erzeugt.
Dies ist lediglich ein Beispiel, das die vorliegende Erfindung nicht
auf diese spezielle Bit-Sequenz beschränken soll.
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5B zeigt
ein Flussdiagramm 200 für
das bevorzugte Trimm-Testverfahren,
um den Wert der Trimmspannung Vtrim zu erhalten. Aus Gründen der Übersichtlichkeit
werden die in den 1 bis 4 angegebenen
Komponenten (d.h. das Test-Interface 50 einschließlich des
Komparators 52 und des Hochpräzisions-Signalgenerators 54 und die
dem IC 10 zugeordneten Trimmkomponenten einschließlich der Trimmelemente 14A–14E,
des Isolationselements 16, des Registers 12 und
der Transfer-Gates) im Folgenden ohne Bezugszeichen genannt. Sobald
das Vorzeichen des Vorzeichen-Steuersignals 58 bestimmt
worden ist, beginnt das Testverfahren durch Steuern des IC-Datenbus
und des internen Registers (202), um einen Bit-Zählvorgang
zu beginnen. Ein Vorzeichen-Bit, das das Vorzeichen des Vorzeichen-Steuersignals wiedergibt,
wird in dem Register zugeordnet (204). Gemäß einer
vorgegebenen gewünschten
Auflösung
(d.h. Bit-Tiefe),
wird eine Mehrzahl (n) von Test-Bits in dem Register zugeordnet (206).
Für den
Zugriff auf die Trimmelemente wird ein OPEN-Bit in dem Register
zugeordnet (208), das die Trimmelemente mit dem Register
verbindet. Das Register wird gesteuert, um eine Zählung der
Test-Bits in der Reihenfolge von LSB nach MSB zu beginnen (210).
Bei jeder Zählung
wird jedes Test-Bit in einem entsprechenden Trimmelement placiert
(212). Bei jeder Zählung
werden die Test-Bits summiert (214), und die summierten
Test-Bits werden konvertiert, um einen Trimmstrom Itrim zu erzeugen
(216). Bei Schritt (216) wird der Absolutwert
von Itrim bestimmt. Die Bestimmung des Vorzeichens von Itrim erfolgt unter
Verwendung des Vorzeichen-Bits (218). Itrim wird in einen
Widerstand (R0) eingegeben, um einen Spannungsabfall Vtrim (= Itrim × R0) proportional
zu Itrim zu erzeugen. Itrim × R0
(Vtrim) wird zu V0 hinzuaddiert (220). Ein Test-Interface
liest V0 + Vtrim und vergleicht V0 + Vtrim mit der Hochpräzisions-Bezugsspannung
Vref (222). Das Test-Interface bestimmt, ob das Steuer-Bit
des Test-Interface den Wert ändert.
Wenn ja, werden diese Bit-Werte an diesem Punkt emuliert, und die
Trimmschaltung wird von dem Register isoliert, wie das nachstehend
unter Bezugnahme auf 5C erläutert wird. Wenn nein, bestimmt
das Test-Interface, ob Itrim für
die gegebene Bit-Auflösung
maximal ist (228). Wenn ja, wird das IC als schlecht bewertet,
und das Verfahren stoppt (230). Wenn nein, dann ist bekannt,
dass die aktuelle Bit-Zählung
keinen korrekten Wert für
Itrim erreicht hat, und der Prozess wird mit der nächsten Zählung wiederholt
(234). Hat sich das Vorzeichen des Steuersignals geändert, wird
bestimmt, dass Itrim als innerhalb der Grenzen der vorgegebenen
Bit-Auflösung
(n) (d.h. innerhalb eines LSB) liegend nachgewiesen wurde (236).
Mit diesen Bit-Werten wird das IC emuliert, um sicherzustellen,
dass Itrim immer noch die korrekte Trimmspannung Vtrim erzeugt (238).
Das Test-Interface hält
diese Bit-Werte in dem Speicher (240) und sie werden verwendet,
um die Trimmelemente zu konfigurieren (nachstehend unter Bezugnahme
auf 5C beschrieben (242).
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KONFIGURIEREN
DES TRIMMWERTS UND ISOLIEREN DER TRIMMSCHALTUNG
-
Es
wird nunmehr auf 3 Bezug genommen, wobei unter
der Annahme, dass die korrekte Bit-Sequenz bestimmt und emuliert
wurde, der Controller 62 an den Controller 42 den
Befehl erteilt, in dem Register 12 die Test-Bits zu den
entsprechenden Konfigurations-(S)-Bit-Leitungen für jedes
Trimmelement zu schieben. In dem gezeigten Beispiel werden die Bits
0 und 1 als Konfigurations-(S)- und Test-(T)-Bits in das Testelement 14A eingegeben,
die Bits 2 und 3 werden als Konfigurations-(S)- und Test-(T)-Bits
in das Testelement 14B usw. eingegeben – für die Testelemente 14A–14E,
wie das dargestellt ist. Dadurch wird in diesem Beispiel Bit 1 nach Bit
0 verschoben, Bit 3 wird nach Bit 2 verschoben, Bit 5 wird nach
Bit 4 verschoben usw. – für die Testelemente 14A–14E.
Durch das Verschieben der Bits wie gezeigt, wird die jedem Testelement
zugeordnete Konfigurationsschaltung aktiviert. Als Beispiel wird
im Folgenden der Betrieb der bevorzugten Konfigurationsschaltung
beschrieben. Zunächst
versteht sich, dass, wenn ein spezielles Bit in dem Testelement
1 ist, die Fuse für
dieses Bit durchschmilzt, wodurch die Fixierung des Ausgangs dieses
Elements auf 1 erfolgt. Ähnlich
wird, wenn ein spezielles Bit in dem Testelement 0 ist, die Fuse
für dieses
Bit nicht durchgeschmolzen, wodurch die Fixierung des Ausgangs dieses
Elements auf 0 erfolgt.
-
KONFIGURATIONS-BIT = 1
-
Bei 3 konzentriert
sich die nachstehend Beschreibung auf das Testelement 14D,
das – wie gezeigt – einen
Konfigurations-Bit-(S)-Wert
von 1 aufweist. Es wird angenommen, dass der Controller 62 an
den Controller 42 den Befehl erteilt, die OPEN-Signalleitung 40 über das
Element 16 und die OPEN-Bit-Eingabe von dem Register 12 in
einem leitenden Zustand zu halten und dadurch zuzulassen, dass die
Testelemente über
die Transfer-Gates 38 Dateneingaben von dem Register 12 erhalten.
Es wird auch angenommen, dass die Test-Bits zu den Konfigurations-Bits
verschoben wurden. Wie gezeigt ist, wird das Konfigurations-Bit
in das Gate des Schalters (z.B. Transistors) MN 36 eingegeben,
wodurch MN 36 angeschaltet (d.h. leitend) wird. Der Drain
von MN 36 wird (über
den Vorspannungswiderstand R1) mit VDD und mit dem Gate des Schalters MP 34 verbunden.
Da der Drain von Schalter 36 leitend ist, ist auch VDD
leitend, und der Drain mit dem Gate von Schalter MP 34 verbunden
ist, ist der Schalter 34 ebenfalls leitend. Dadurch entsteht
ein Leitungspfad von VDD über
MP 34, über
Fuse_2 (1 und 2) zur Masse
GND. Der Nennwert von Fuse_2 ist geringer als VDD, wodurch Fuse_2
durchschmilzt, wie das in 3 dargestellt
ist. Die Stromquelle 32 ist mit VDD und mit dem ODER-Glied 30 verbunden,
parallel zu dem Schalter 34. Ein ähnlicher Vorgang findet an
dem Testelement 14E statt, dessen Konfigurations-Bit ebenfalls
gleich 1 ist, wodurch Fuse_3 durchgeschmolzen wird.
-
KONFIGURATIONS-BIT = 0
-
Bei 3 konzentriert
sich die nachfolgende Beschreibung auf das Testelement 14A,
das – wie gezeigt – einen
Konfigurations-Bit-(S)-Wert von 0 aufweist. Es sei daran erinnert,
dass das Testelement 14A über das Strom-DAC 18 das
Vorzeichen von Itrim steuert. Es sei angenommen, dass der Controller 62 dem
Controller 42 den Befehl erteilt, die OPEN-Signalleitung 40 über das
Element 16 und die OPEN-Bit-Eingabe von dem Register 12 in
einem leitenden Zustand zu halten und dadurch zuzulassen, dass die
Testelemente 14A–14E über die
Transfer-Gates 38 eine Dateneingabe von dem Register 12 erhalten.
Es sei auch angenommen, dass die Test-Bits zu den Konfigurations-Bits
verschoben wurden. Wie dargestellt ist, wird das Konfigurations-Bit
in das Gate von Schalter (z.B. Transistor) MN 36 eingegeben
und, da das Konfigurations-Bit S = 0 ist, ist MN 36 AUS
(d.h. nichtleitend). Der Drain von MN 36 ist (über den
Vorspannungswiderstand R1) mit VDD und mit dem Gate von Schalter
MP 34 verbunden. Da der Drain von Schalter 36 nichtleitend
ist und da der Drain von Schalter 36 mit dem Gate von Schalter
MP 34 verbunden ist, befindet sich der Schalter 34 ebenfalls
in einem nichtleitenden Zustand. Dadurch entsteht kein Leitungspfad
von VDD über
MP 34, über Fuse_sign
(= Sicherungsvorzeichen) (1 und 2)
zur Masse GND. Da außerdem
die Stromquelle 32 zu MP parallel liegt, leitet die Stromquelle lediglich
eine unwesentliche Strommenge, die nicht ausreicht, um Fuse_sign
durchzuschmelzen. Dadurch bleibt Fuse_sign intakt und stellt für die Stromquelle
einen Leitungspfad zur Masse zur Verfügung. Dadurch bleiben beide
Eingänge
zu dem ODER-Glied 30 in dem LOW-Zustand, und daher ist der
Ausgang LOW. Ein ähnlicher
Vorgang findet an den Testelementen 14B und 14C statt,
deren Konfigurations-Bit ebenfalls gleich 0 ist, wodurch Fuse_0 und
Fuse_1 intakt bleiben.
-
Sobald
die geeigneten Fuses durchgeschmolzen oder intakt gelassen wurden,
wie oben beschrieben, implementiert die bevorzugte Ausführungsform
ein Isolationsverfahren, um das interne Register 12 für andere
Zwecke freizugeben, damit kein zusätzliches Register eigens für das Trimmverfahren
vorgesehen werden muss, und um die Testelemente permanent zu isolieren,
so dass sich der von diesen erhaltene Trimmwert nicht ändert. Bezugnehmend
auf die 1, 3 und 4 erteilt
der Test-Controller 62 infolgedessen
den Befehl an den Bus-Controller 42, das Vorzeichen des
mit dem Element 16 verbundenen OPEN-Bit im Register 12 zu ändern. Bevor
der bevorzugte Isolationsvorgang erläutert wird, folgt eine kurze
Beschreibung des Elements 16. Das Element 16 weist
vorzugsweise einen nMOS-Transistor 36', einen pMOS-Transistor 34', eine Stromquelle 32', eine Fuse
(Fuse_freeze) und einen Inverter 44 auf. (Es sollte beachtet
werden, dass die Zeichnungen Vorspannungswiderstände zeigen, die dem Element 16 zugeordnet,
jedoch für das
Verstehen der Erfindung nicht wesentlich sind, die aber vorgesehen
sind, um die Vorspannung der Transistoren 36' und 34' richtig einzustellen, wie das fachbekannt
ist). Das Gate von Schalter 36' ist mit der OPEN-Bit-Signalleitung
von dem Register 12 verbunden. Der Drain von Schalter 36' ist mit dem
Gate von Schalter 34' und
mit der Source von Schalter 34' verbunden. Das Gate von Schalter 34' ist durch Fuse_freeze
mit der Masse GND und mit dem Eingang des Inverters 44 verbunden.
Die Stromquelle 32' liegt
parallel zu dem Schalter 34' und
hat ähnliche Eigenschaften
wie die vorstehend beschriebene Stromquelle 32. Während der
Test- und Konfigurationsvorgänge
wird die OPEN-Bit-Signalleitung im LOW-Zustand gehalten, wodurch die Schalter 34' und 36' in nichtleitendem
Zustand sind. Daher ist der Eingang des Inverters 44 LOW
und sein Ausgang HIGH, wodurch die Transfer-Gates 38 in den leitenden Zustand
versetzt werden. Sobald die Fuses konfiguriert sind (vorstehend
beschrieben), wird bevorzugt, die Testelemente 14A–14E wie
folgt zu isolieren. Der Controller 62 erteilt an den Controller 42 den Befehl,
das OPEN-Bit in dem Register 12 von LOW in HIGH zu ändern. Zu
dieser Zeit sind die Schalter 34' und 36' leitend, und Fuse_freeze 46 wird
durchgeschmolzen, wodurch die Transistoren 34' und 36' isoliert werden.
Da die Stromquelle 32' parallel
zu dem Schalter 34' liegt,
steuert sie den Eingang zu dem Inverter 44.
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In 4 ist
das Ergebnis dieses Vorgangs dargestellt. Der Eingang zu dem Inverter 44 ist
die Stromquelle 32'.
Der Inverter umfasst vorzugsweise eine ausreichende Eingangsimpedanz,
um den Eingang über
die Stromquelle 32' effektiv
in den HIGH-Zustand anzuheben, und dadurch ist der Pegel des Ausgangssignals 40 LOW.
Daher sind all die Transfer- Gates 38 AUS,
wodurch das Register 12 von den Testelementen 14A–14E isoliert
ist. Da die Testelemente isoliert sind, bleiben die von jedem ODER-Glied
erzeugten Werte so fixiert, wie sie durch die vorstehend beschriebenen
Test- und Konfigurationsverfahren konfiguriert wurden. Es ist zu
beachten, dass, wenn ein Konfigurations-Bit 0 ist für ein bestimmtes
Element (in diesem Beispiel die Elemente 14A, 14B und 14C),
ist die Stromquelle 32 über
die nicht durchgeschmolzene Fuse (z.B. Fuse_sign, Fuse_0 und Fuse_1)
mit der Masse verbunden. Dadurch hat VDD (verbunden mit der Stromquelle)
keine Wirkung auf die Schaltung und erzeugt keinen Eingang mit einem
hohen Wert in das ODER-Glied. Der Fachmann wird erkennen, dass die
Eingangsimpedanz des ODER-Glieds
um Größenordnungen
höher ist
als der Widerstand der Fuse. Dadurch fließt der Strom von der Stromquelle
durch die Fuse zur Masse und wird nicht als Eingang mit hohem Pegel
in dem ODER-Glied registriert. Wenn umgekehrt eine Fuse durchgeschmolzen
wurde (wie das in diesem Beispiel in den Testelementen 14D und 14E gezeigt ist),
wird die Stromquelle nur mit dem Eingang des ODER-Glieds verbunden. Ähnlich wird
VDD über
die Stromquelle mit dem ODER-Glied verbunden. Dadurch bleibt der
Eingang in das ODER-Glied permanent HIGH. Dadurch wird der durch
das Strom-DAC erzeugte Trimmstrom Itrim durch diese Eingaben von den
ODER-Gliedern eines jeden Testelements dauerhaft konfiguriert. Wie
in 4 gezeigt ist, ist das Register 12 somit
vollständig
von den Testelementen 14A–14E und von dem OPEN-Element 16 isoliert und
kann daher von dem IC für
andere Zwecke verwendet werden. Darüber hinaus sind die Gehäuse-Pins
VDD 28, VREF 20, E/A-Pins 22, 24 und
GND 26 frei nutzbar von Nutzern des IC.
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5c zeigt
ein Flussdiagramm 300 für
das bevorzugte Verfahren zum Einstellen des Trimmwerts (Vtrim) und
zum Isolieren der Trimmschaltung von dem Register. Der Übersichtlichkeit
halber tragen die in den 1 bis 4 angegebenen
Komponenten (d.h. das Test-Interface 50 einschließlich des Komparators 52 und
des Hochpräzisions-Bezugssignalgenerators 54 und
die mit dem IC 10 zusammenhängenden Trimmkomponenten einschließlich der Trimmelemente 14A–14E,
des Isolationselements 16, des Registers 12 und
der Transfer-Gates) im Folgenden keine Bezugszeichen. Wie oben mit
Bezug auf die 1 bis 3 und 5B angegeben,
wurde der Vref (V0 + Vtrim) als innerhalb der Auflösungsgrenzen
liegend nachgewiesen (302). Das Test-Interface steuert wiederum den Datenbus
und das Register (304), um das Isolationsverfahren und
das Trimmspannungs-Konfigurationsverfahren
zu beginnen. In dem Register wird jedes der Test-Bits jeweils zu
den Konfigurations-Bits verschoben, und das Vorzeichen-Bit wird ähnlich zu
dem Konfigurations-Bit verschoben, wobei jedes Konfigurations-Bit
einem Trimmelement entspricht (306). In jedem Trimmelement ist
eine Schaltung vorgesehen zum Durchschmelzen einer (diesem Trimmelement
zugeordneten) Fuse, wenn das Konfigurations-Bit = 1 ist, einschließlich des übertragenen
Konfigurations-Bit des Vorzeichen-Bit (308). Das Test-Interface
steuert das Register, um das Vorzeichen des OPEN-Bit zu ändern (310),
wodurch der Zustand des Elements geändert wird, das den Zugang
zu der Trimmschaltung steuert. Durch Ändern des Vorzeichens des OPEN-Bit wird in dem die
Trimmschaltung steuernden Element eine Fuse durchgeschmolzen, wodurch
die Trimmschaltung (d.h. die Trimmelemente) von dem Register isoliert
werden (312). Das Test-Interface vergleicht wiederum VREF
mit Vref (314). Wenn VREF = Vref (316) innerhalb
der I LSB-Genauigkeit liegt, gilt das IC als betriebsfähig, und
VREF ist genau (318). Wenn VREF nicht gleich Vref innerhalb
der 1LSB-Genauigkeit liegt, gilt das IC als schlecht, wobei in diesem
Fall ein genaues VREF-Signal
nicht erhalten werden kann, und der Chip wird ausgesondert (320).
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Im
Betrieb ist das Test-Bit (T) (über
das Transfer-Gate 38, nachstehend beschrieben) direkt mit
dem ODER-Glied verbunden. Ähnlich
stellt die oben beschriebene Anordnung der Transistoren sicher,
dass, wenn das Konfigurations-Bit 0 ist, die Fuse. Das ODER-Glied 30 hat
vorzugsweise zwei Eingänge:
einen Test-Eingang und einen Konfigurations-Eingang. In der in den
Figuren dargestellten Ausführungsform
führt der
Test-Eingang T (durch
das Register 12 erzeugt) durch das Testelement zu dem Eingang
des ODER-Glieds.
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Es
ist daher offensichtlich, dass eine Trimmschaltung nach der Gehäuseausbildung
zur Verfügung
gestellt wurde sowie ein Verfahren, das die hierin genannten Ziele
und Aufgaben erreicht. Der Fachmann wird erkennen, dass bei vorliegender
Erfindung zahlreiche Modifikationen erfolgen können. Wenngleich die Detailbeschreibung
zum Beispiel eine exemplarische Bit-Tiefe von 4 Bit angibt, versteht
sich, dass jede Bit-Tiefe gewählt
werden kann, abhängig
von der gewünschten
Auflösung.
Zu diesem Zweck müssten
die zusätzlichen
Trimmelemente 14A–14E vorgesehen
werden, wenn eine größere Auflösung gewünscht wird.
Selbstverständlich
wird der Fachmann erkennen, dass die Auflösungsgrenzen von der Größe des IC-Registers 12 abhängen können (obwohl
gleichermaßen überlegt
wird, dass mehr als ein Register für die vorliegende Erfindung verwendet
werden können).
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Weitere
Modifikationen sind möglich.
Zum Beispiel sind die Transistoren MN 36 und MP 34 hier generell
als allgemeine MOS-Transistoren
beschrieben, könnten
aber in äquivalenter
Weise durch BJT-Transistoren und/oder andere fachbekannte Schalter
ersetzt werden. Ähnlich
ist das Strom-DAC 18 vorzugsweise ein allgemeines Strom-DAC
mit Eingängen
wie gezeigt, das einen proportionalen Strom Itrim erzeugt. Es sollte
beachtet werden, dass hier angenommen wird, dass das DAC einen Strom Itrim
erzeugt, der linear proportional zu den Bit-Wert-Eingaben ist. Alternativ
dazu kann das DAC derart konfiguriert sein, dass es einen nichtlinearen (z.B.
geometrischen, exponentiellen, logarithmischen etc.) und/oder gewichteten
Stromwert auf der Grundlage der Eingaben erzeugt. Die Stromquelle 32 ist
als abhängige
Stromquelle dargestellt, die von der Spannungsschiene VDD abhängig ist.
Da die Stromquelle direkt mit der Fuse verbunden ist, wird angenommen, dass
der nominale Ausgang nicht ausreicht, um die Fuse durchzuschmelzen,
sondern vielmehr für
einen Leitungspfad zur Masse sorgt. Ferner wird angenommen, dass
nur eine direkte Verbindung zwischen der Spannungsschiene und der
Fuse (über
den Schalter 34) ausreichend ist, um die Fuse aufzuschmelzen. Der
Fachmann wird jedoch erkennen, dass diese Konfiguration durch die
Verwendung von zusätzlichen
Schaltkreisen modifiziert werden kann und dennoch das gleiche Ergebnis
erzielt wird. All diese Modifikation gelten als hierin erfasst.
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Es
sind noch weitere Modifikationen möglich. Zum Beispiel kann das
hierin beschriebene Test-Interface 50 als separate Karte
vorgesehen sein, die einen geeignet angepassten temporären IC-Chiphalter mit den
Pinouts für
VDD, GND, VREF und die E/A-Busleitungen
aufweist, wie gezeigt. Alternativ dazu kann das Test-Interface ein
tragbares Taschengerät
mit der beschriebenen Funktionalität sein, das Befestigungsmittel
(z.B. Kabel, Klammern etc.) zur Schnittstellenverbindung mit dem
IC 10 hat.