DE60108993T2

DE60108993T2 - Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch

Info

Publication number: DE60108993T2
Application number: DE60108993T
Authority: DE
Inventors: Lee D. Whetsel
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-03-09
Filing date: 2001-03-07
Publication date: 2005-07-21
Anticipated expiration: 2021-03-08
Also published as: JP4971547B2; US20100223517A1; US8015466B2; US7925945B2; US8566659B2; US8261144B2; US10060977B2; US20140013176A1; US20090183042A1; US7051257B2; US20110283154A1; US20170269158A1; EP1146343B1; KR100790238B1; DE60108993D1; US9103881B2; US20050005219A1; JP2001289908A; US6763488B2; US20110161758A1

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf ein Verfahren und auf eine Schaltungsstruktur, die an einen Niederleistungsbetrieb angepasst sind.
HINTERGRUND DER ERFINDUNG
1 veranschaulicht eine herkömmliche Scan-BIST-Architektur, zu der eine Schaltung 100 während eines Tests konfiguriert werden kann. In der Normalfunktionskonfiguration kann die Schaltung 100 eine funktionsfähige Teilschaltung innerhalb der IC sein, während sie in der Testkonfiguration wie in 1 gezeigt erscheint. Die Scan-BIST-Architektur ist typisch innerhalb einer Teilschaltung einer IC wie etwa einer DSP- oder CPU-Teilschaltung mit Urheberrechts-Kern realisiert. Die Scan-BIST-Architektur enthält eine Generatorschaltung 102, eine Verdichterschaltung 106, eine Scan-Pfad-Schaltung 104, eine zu testende Logikschaltungsanordnung 108 und eine Controller-Schaltung 110. Der Generator 102 arbeitet in der Weise, dass er serielle Teststimulationsmuster erzeugt und über den Pfad 118 an den Scan-Pfad 104 ausgibt. Der Verdichter 106 arbeitet in der Weise, dass er über den Pfad 120 serielle Testantwortmuster vom Scan-Pfad 104 eingibt und komprimiert. Zusätzlich zu seinen Betriebsarten der seriellen Eingabe und Ausgabe arbeitet der Scan-Pfad 104 in der Weise, dass er über den Pfad 122 parallele Teststimulationsmuster an die Logik 108 ausgibt und über den Pfad 124 parallele Antwortmuster von der Logik 108 eingibt. Der Controller 110 arbeitet in der Weise, dass er die zum Betreiben des Generators 102 erforderliche Steuerung erzeugt und über den Pfad 112 an ihn ausgibt, die zum Betreiben des Scan-Pfads 104 erforderliche Steuerung erzeugt und über den Pfad 114 an ihn ausgibt und die zum Betreiben des Verdichters 106 erforderliche Steuerung erzeugt und über den Pfad 116 an ihn ausgibt. Der Generator 102 kann unter Verwendung irgendeines geeigneten Schaltungstyps zur Erzeugung von Stimulationsmustern wie etwa un ter Verwendung linearer Rückkopplungsschieberegister konstruiert sein. Der Verdichter 106 kann unter Verwendung irgendeines geeigneten Schaltungstyps zum Verdichten von Antwortmustern zu Signaturen wie etwa unter Verwendung von Signaturanalyseregistern konstruiert sein. Der Controller 110 kann unter Verwendung irgendeines geeigneten Typs eines Controllers oder einer Zustandsmaschine konstruiert sein, der bzw. die den Generator 102, den Scan-Pfad 104 und den Verdichter 106 während des Tests autonom betreiben kann.
Die Schaltung aus 1 kann zu der veranschaulichten Scan-BIST-Architektur konfiguriert werden und als Antwort auf eine Vielzahl von Verfahren, einschließlich: (1) als Antwort auf die Inbetriebnahme der Schaltung, (2) als Antwort auf die Manipulation externer Eingaben in die Schaltung oder (3) als Antwort auf in ein Register wie etwa das IEEE-1149.1-TAP-Anweisungsregister geladene Daten, eine Testoperation starten können.
2 veranschaulicht ein Beispiel einer herkömmlichen Scan-Zelle, die im Scan-Pfad 104 verwendet werden könnte. (Anmerkung: Der optionale Scan-Zellen-Multiplexer 218 und die Verbindungspfade 220 und 224, die in einer punktierten Linie gezeigt sind, werden zu diesem Zeitpunkt nicht diskutiert, sondern werden später in Bezug auf die 7 und 8 diskutiert.) Die Scan-Zelle besteht aus einem D-FF 204 und aus einem Multiplexer 202. Während der Normalkonfiguration der Schaltung 100 empfangen der Multiplexer 202 und das D-FF 204 über die Pfade 206 und 216 die Steuereingaben SCANENA 210 und SCANCK 212 zur Eingabe bzw. Ausgabe von Funktionsdaten in die bzw. aus der Logik 108. In der Normalkonfiguration ist das SCANCK zum D-FF 204 typisch ein Funktionstakt und ist das Signal SCANENA so eingestellt, dass das D-FF über den Pfad 206 immer Funktionsdaten von der Logik 108 hereintaktet. Während der Testkonfiguration aus 2 empfangen der Multiplexer 202 und das D-FF 204 die Steuereingaben SCANENA 210 und SCANCK 212 zum Aufnehmen von Testantwortdaten über den Pfad 206 von der Logik 108, zum Verschieben von Daten vom Scan-Eingangspfad 208 zum Scan-Ausgangspfad 214 und zum Eingeben von Teststimulationsdaten über den Pfad 216 an die Logik 108. In der Testkonfiguration ist das SCANCK zum D-FF 204 der Testtakt und wird das Signal SCANENA so betrieben, dass es das Aufnehmen von Antwortdaten von der Logik 108 und das Verschieben von Daten vom Scan-Eingang 208 zum Scan-Ausgang 214 ermöglicht. Während der Testkonfiguration wird das SCANENA durch den Controller 110 gesteuert. Außerdem kann das SCANCK durch den Controller oder durch eine andere Quelle, z. B. durch die Funktionstaktquelle, gesteuert werden. Zur Vereinfachung der Operationsbeschreibung wird angenommen, dass das SCANCK durch den Controller gesteuert wird.
Die Scan-Eingänge 208 und die Scan-Ausgänge 214 mehrerer Scan-Zellen sind verbunden, sodass sie den seriellen Scan-Pfad 104 bilden. Der Stimulationspfad 216 und der Antwortpfad 206 mehrerer Scan-Zellen im Scan-Pfad 104 bilden zwischen dem Scan-Pfad 104 und der Logik 108 den Stimulationsbuspfad 122 bzw. den Antwortbuspfad 124. Aus dieser Scan-Zellen-Beschreibung ist zu sehen, dass das D-FF zwischen der Verwendung in der Normalfunktionskonfiguration und der Testkonfiguration gemeinsam genutzt wird. Da der Stimulationspfad 216 mit dem Scan-Ausgangspfad 214 verbunden ist, weisen die Stimulationsausgaben 216 von jeder Scan-Zelle während der Scan-Operationen über den Scan-Pfad 104 eine Welligkeit auf. Diese Welligkeit veranlasst, dass alle Eingaben in die Logik 108 während Scan-Operationen aktiv den Zustand ändern. Die Welligkeit der Eingaben in die Logik 108 veranlasst, dass durch die Verdrahtung und durch die Durchschaltkapazität in der Logik 108 Leistung verbraucht wird.
3 veranschaulicht ein vereinfachtes Beispiel des Betriebs 300 des Controllers 110 während des Tests. Anfangs ist der Controller in einem Leerlaufzustand 302 oder Nichtbetriebszustand. Als Antwort auf eine Starte-Testoparation-Eingabe z. B. unter Verwendung einer der oben erwähnten Verfahren geht der Controller aus dem Leerlaufzustand in den Betriebszustand 304 über. Im Betriebszustand gibt der Controller eine Steuerung an den Generator, an den Scan-Pfad und an den Verdichter aus. Als Antwort auf die Steuerung beginnt der Generator Stimulationsdaten für den Scan-Pfad zu erzeugen, beginnt der Scan-Pfad die Stimulationsdaten anzunehmen und Antwortdaten auszugeben und beginnt der Verdichter die Antwortdaten von dem Scan-Pfad einzugeben und zu komprimieren. Der Controller bleibt in dem Betriebszustand, bis der Scan-Pfad mit Stimulationsdaten gefüllt und von Antwortdaten geleert worden ist. Der Controller geht aus dem Betriebszustand über den Aufnahmezustand 306 zum Laden von Antwortdaten von der Logik 108 über und tritt daraufhin erneut in den Betriebszustand ein. Da die Anfangsantwortdaten von dem Scan-Pfad unbekannt sein können, wenn nicht z. B. der Scan-Pfad zu Beginn des Tests initialisiert worden ist, können die in den Verdichter eingegebenen Antwortdaten verzögert oder ausmaskiert sein, bis der Controller ein erstes Mal den Aufnahmezustand 206 durchlaufen hat. Der Prozess des Eintretens in den Betriebszustand zum Laden der Stimulation in den Scan-Pfad und zum Leeren der Antwort aus dem Scan-Pfad und daraufhin des Durchlaufens des Aufnahmezustands zum Laden neuer Antwortdaten wird bis zum Ende des Tests wiederholt. Am Ende des Tests tritt der Controller wieder in den Leerlaufzustand ein. Beim Wiedereintritt in den Leerlaufzustand kann der Controller ein Ende-des-Tests-Signal (EOT-Signal) 111 ausgeben, um den Abschluss des Tests anzugeben. Der Verdichter kann so konstruiert sein, dass er einen erwarteten Antwortsignaturwert enthält, der mit der aus dem Test erhaltenen Signatur verglichen wird. Wenn das der Fall ist, gibt der Verdichter am Ende des Tests typisch ein BESTANDEN/NICHT-BESTANDEN-Signal 117 aus, um anzugeben, ob die gewählte Signatur an die erwartete Signatur angepasst war. In den nachfolgenden Figuren wird die Verwendung der Signale EOT und BESTANDEN/NICHT-BESTANDEN angenommen, wobei sie aber nicht gezeigt ist.
4 veranschaulicht ein Zeitablaufbeispiel, wie der Controller 110 während Scan-Operationen die Signale SCANENA und SCANCK an den Scan-Pfad 104 ausgibt. In diesem Beispiel veranlasst ein Hoch-Tief-Übergang auf SCANENA zum Zeitpunkt 406 zusammen mit den während der Zeitdauer 402 auftretenden SCANCKs, dass Stimulationsdaten vom Generator 102 in den Scan-Pfad eingegeben werden, während Antwortdaten an den Verdichter 106 ausgegeben werden. Ein Tief-Hoch-Übergang auf SCANENA zum Zeitpunkt 408 veranlasst zusammen mit einem SCANCK zum Zeitpunkt 404, dass Antwortdaten von der Logik 108 in den Scan-Pfad geladen werden. Der Zeitraum 402 bezieht sich auf den Be triebszustand 304 und der Zeitraum 404 auf den Aufnahmezustand 306 aus 3. Wie in dem Zeitablaufplan und in dem Betriebsdiagramm der 3 und 4 zu sehen ist, werden die Zeitraumsequenzen 404 (d. h. der Zustand 306) und 402 (d. h. der Zustand 304) während des Tests in einer ausreichenden Anzahl zyklisch durchlaufen, um die gesamte Stimulation einzugeben und von der Logik 108 die gesamte Antwort zu erhalten.
US 6,028,983 offenbart ein solches Testsystem mit zugeordneten Scan-Strings.
Aus der in Bezug auf die 1, 2, 3 und 4 beschriebenen Scan-BIST-Architektur ist zu sehen, dass die Ausgaben der Stimulation 122 an den Eingängen in die Logik 108 eine Welligkeit erzeugen, während Daten während Scan-Operationen durch den Scan-Pfad 104 verschoben werden. Die Welligkeit an den Eingängen der Logik 108 veranlasst das gleichzeitige Laden und Entladen der Kapazitäten, die den Verdrahtungen und den Gattern der Logik 108 zugeordnet sind. Zum Beispiel lädt und entlädt jede Scan-Zellen-Stimulationsausgabe 216 zur Logik 108 eine bestimmte Kapazitätsmenge innerhalb der Logik 108 mit einer Frequenz, die mit den Datenbits zusammenhängt, die durch die Scan-Zelle gescannt werden. Obgleich jeder Scan-Zellen-Stimulationsausgang direkt lediglich in wenige Gatter innerhalb der Logik 108 eingeben kann, besitzt jedes der Gatter Ausgänge, die zu den Eingängen weiterer Gatter verzweigen, wobei die Ausgänge der weiteren Gatter wiederum zu den Eingängen nochmals weiterer Gatter verzweigen usw. Somit kann ein Übergang auf dem Stimulationsausgang einer einzelnen Scan-Zelle im Ergebnis der Signalübergangsverzweigung hunderte von Übergängen innerhalb der Logik 108 beginnen.
Die einzelne Leistung (Pi) die durch die Welligkeit eines gegebenen Scan-Zellen-Ausgangs 216 verbraucht wird, kann durch CV²F genähert werden, wobei C die Kapazität, die durch die Scan-Zellen-Ausgabe geladen oder entladen wird (d. h. die Kapazität der oben erwähnten Signalübergangsverzweigung) ist, V der Schaltspannungspegel ist und F die Schaltfrequenz der Scan-Zellen-Ausgabe ist. Die Gesamtleistung (Pt), die durch das gleichzeitige Scannen aller Scan-Zellen im Scan-Pfad 104 verbraucht wird, ist etwa die Summe der einzelnen Scan-Zellen-Leistungen, d. h. Pt = Pi₁ + Pi₂ + ... Pi_N. Die Gesamtleistung, die durch die Schaltung 100 verbraucht wird, wenn sie zu der Scan-BIST-Architektur aus 1 konfiguriert ist, kann die Leistung überschreiten, die durch die Schaltung 100 verbraucht wird, wenn sie in ihrer Normalfunktionsbetriebsart konfiguriert ist. Dies kann aus der Tatsache verstanden werden, dass während der Normalfunktionsbetriebsart der Schaltung 100 nicht alle D-FFs 204 gleichzeitig arbeiten, wie es während Scan-Operationen der Fall ist, die während der oben beschriebenen Scan-BIST-Testoperation auftreten. Ferner kann der Test der IC, falls eine IC mehrere Schaltungen 100 enthält, wegen der oben beschriebenen Testleistungsverbrauchsbeschränkung das einzelne Testen jeder Schaltung 100 erfordern. Dies verlängert die Testzeit der IC, was die Herstellungskosten der IC erhöht. Außerdem verlängert dies in tragbaren batteriebetriebenen Systemen die Zeit des Einschalt-Selbsttests der ICs.
Ein erstes bekanntes Verfahren des Verringerns des Leistungsverbrauchs während der Testoperation ist das Einfügen einer Sperrschaltungsanordnung wie etwa eines Gatters in den Stimulationspfad 216 jeder Scan-Zelle, sodass die Eingänge zur Logik 108 während Scan-Operationen vor der Wirkung der Scan-Welligkeit gesperrt werden. Das Problem bei dem ersten Verfahren ist, dass es in den Stimulationspfaden 216 zwischen den D-FFs 204 und der Logik 108 eine unerwünschte Verzögerung (d. h. die Sperrschaltungsverzögerung) hinzufügt. Diese Verzögerung kann die Leistungsfähigkeit der Schaltung 100 nachteilig beeinflussen, wenn sie in ihrer Normalfunktionsbetriebsart konfiguriert ist. Ein zweites bekanntes Verfahren ist das Verringern der Scan-Taktrate, sodass die Welligkeitsfrequenz (F) verringert wird. Das Problem bei dem zweiten Verfahren ist, dass es die Testzeit erhöht, da die Scan-Operationen mit der verringerten Scan-Taktrate ausgeführt werden.
Derzeit gibt es eine Anzahl Test-Synthese-Anbieterhilfsmittel, die Scan-BIST-Architekturen synthetisch herstellen und in ICs mit einer ähnlichen Struktur wie der in 1 gezeigten Scan-BIST-Architektur einfügen können. Da sie ein auto matischer Prozess ist, ist die Verwendung solcher "Druckknopf"-Scan-BIST-Einfügehilfsmittel eine attraktive Alternative zu kundenangepassten Scan-BIST-Konstruktionen. Wie beschrieben wird, schafft die vorliegende Erfindung ein Verfahren zur Anpassung dieser synthetisch hergestellten Scan-BIST-Architekturen, sodass sie in einer gewünschten Niederleistungsbetriebsart arbeiten können. Der Prozess der Anpassung von Scan-BIST-Architekturen für den Niederleistungsbetrieb wird ebenfalls leicht automatisiert.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein offenbartes Verfahren verringert die elektrische Leistung, die beim Laden von Teststimulationsdaten in einen seriellen Scan-Pfad und beim Ausladen von Testantwortdaten aus dem seriellen Scan-Pfad verbraucht wird. Das Verfahren gibt die Teststimulationsdaten seriell in die erste Scan-Zelle in dem seriellen Scan-Pfad synchron mit einem Testtakt, der alle Scan-Zellen in dem seriellen Scan-Pfad in Übereinstimmung mit einem ersten Steuersignal taktet, ein. Das Verfahren gibt die Teststimulationsdaten in dem seriellen Scan-Pfad parallel in eine im Test befindliche Schaltung ein. Das Verfahren nimmt die Testantwortdaten von der im Test befindlichen Schaltung parallel in den seriellen Scan-Pfad auf. Das Verfahren sendet seriell die Testantwortdaten von der letzten Scan-Zelle im seriellen Scan-Pfad synchron mit dem Testtakt. Das offenbarte Verfahren ist dadurch gekennzeichnet, dass der serielle Scan-Pfad in mehrere Scan-Pfadabschnitte unterteilt ist, die durch jeweilige Steuersignale, die aus dem ersten Steuersignal übersetzt werden, getrennt voneinander, jeweils einer zu einem Zeitpunkt, ausgewählt werden, bevor die Teststimulationsdaten in die im Test befindliche Schaltung geladen werden und nachdem die Antwortdaten von der im Test befindlichen Schaltung aufgenommen werden.
Ein offenbartes Testsystem verringert die elektrische Leistung, die beim Laden von Teststimulationsdaten in einen seriellen Scan-Pfad und zum Ausladen von Testantwortdaten aus dem seriellen Scan-Pfad verbraucht wird. Ein serieller Scan-Pfad besitzt eine erste Scan-Zelle, die die Teststimulationsdaten synchron mit ei nem Testtakt, der alle Scan-Zellen in dem seriellen Scan-Pfad in Übereinstimmung mit einem ersten Steuersignal taktet, seriell empfängt.
Eine im Test befindliche Schaltung ist zu dem seriellen Scan-Pfad parallel geschaltet, um die Teststimulationsdaten von dem seriellen Scan-Pfad parallel in die im Test befindliche Schaltung zu laden und um die Testantwortdaten von der im Test befindlichen Schaltung in den seriellen Scan-Pfad aufzunehmen. Der serielle Scan-Pfad besitzt eine letzte Scan-Zelle, die die Testantwortdaten synchron mit dem Testtakt seriell sendet. Das offenbarte System ist dadurch gekennzeichnet, dass der serielle Scan-Pfad in mehrere Scan-Pfadabschnitte unterteilt ist, die alle über entsprechende Steuersignale, die aus dem ersten Steuersignal übersetzt werden, voneinander getrennt, jeweils einer zu einem Zeitpunkt, ausgewählt werden, bevor die Teststimulationsdaten in die im Test befindliche Schaltung geladen werden und nachdem die Antwortdaten von der im Test befindlichen Schaltung aufgenommen werden.
KURZBESCHREIBUNG DER ZEICHNUNG
1 zeigt eine herkömmliche SCAN-BIST-Architektur, zu der eine Schaltung während des Tests konfiguriert werden kann;
2 zeigt ein Beispiel einer herkömmlichen Scan-Zelle, die in dem Scan-Pfad aus 1 verwendet werden könnte;
3 zeigt ein vereinfachtes Beispiel des Betriebs des Controllers aus 1 während des Tests;
4 zeigt ein Zeitablaufbeispiel, wie der Controller aus 1 während Scan-Operationen die Signale SCANENA und SCANCK an einen Scan-Pfad ausgibt;
5 zeigt eine Niederleistungs-SCAN-BIST-Architektur in Übereinstimmung mit der vorliegenden Erfindung;
6 zeigt ein vereinfachtes Beispiel des Gemeinschaftsbetriebs eines Controllers und eines Adapters während des Tests;
7 zeigt eine beispielhafte Adapterschaltungsimplementierung;
8 ist ein Adapterzeitablaufplan;
9 zeigt einen Scan-Pfad, der eine Anzahl Scan-Zellen umfasst;
10 zeigt eine Schaltung, die zum Testen unter Verwendung einer herkömmlichen SCAN-BIST-Architektur konfiguriert ist;
11 zeigt ein Betriebsdiagramm.
12 zeigt eine parallele SCAN-BIST-Architektur aus 10 nach Anpassung für den Niederleistungsbetrieb;
13 ist ein Betriebsdiagramm;
14–16 zeigen alternative Konzepte der vorliegenden Erfindung, wie sie in eine synthetisch hergestellte Niederleitungs-SCAN-BIST-Architektur aufgenommen werden können; und
17 ist ein Controller-Zustandsdiagramm.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN UND BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
5 veranschaulicht die Scan-BIST-Architektur aus 1, nachdem sie zu der Niederleistungs-Scan-BIST-Architektur der vorliegenden Erfindung angepasst worden ist. In 5 ist zu sehen, dass der Generator 102, der Verdichter 106 und der Controller 110 dieselben wie in 1 bleiben. Die Änderungen zwischen der Scan-BIST-Architektur aus 1 und der Niederleistungs-Scan-BIST-Architektur aus 5 umfassen eine Änderung des Scan-Pfads 104 zum Scan-Pfad 502 und die Einfüzgung der Adapterschaltung 504 zwischen dem Controller 110 und dem Scan-Pfad 502 in den Steuerpfad 114.
Die Anpassung des Scan-Pfads 104 zum Scan-Pfad 502 umfasst die Reorganisation des Scan-Pfads 104 von einem einzelnen Scan-Pfad, der alle Scan-Zellen (M) enthält, zu einem Scan-Pfad, der eine gewünschte Anzahl wählbarer getrennter Scan-Pfade besitzt. In 5 ist der Scan-Pfad 502 gezeigt, nachdem er zu drei getrennten Scan-Pfaden A, B und C 506–510 reorganisiert worden ist. An diesem Punkt in der Beschreibung ist angenommen, dass die Anzahl der Scan-Zellen (M) im Scan-Pfad 104 durch drei teilbar ist, sodass jeder der drei getrennten Scan-Pfade A, B und C eine gleiche Anzahl von Scan-Zellen (M/3) enthält. Der Fall, in dem der Scan-Pfad 104 eine Anzahl von Scan-Zellen (M) enthält, die, wenn sie durch die Anzahl der gewünschten getrennten Scan-Pfade dividiert wird, keine gleiche Anzahl von Scan-Zellen in jedem getrennten Scan-Pfad erzeugt, wird später in Bezug auf 9 diskutiert.
Die Scan-Pfade A, B und C sind innerhalb des Scan-Pfads 502 wie folgt konfiguriert. Der serielle Eingang jedes Scan-Pfads A, B und C ist über die Verbindung 118 gemeinsam mit dem Generator 102 verbunden. Der serielle Ausgang des Scan-Pfads A ist mit dem Eingang eines Dreizustandspuffers 512 verbunden, der serielle Ausgang des Scan-Pfads B ist mit dem Eingang eines Dreizustandspuffers 514 verbunden und der serielle Ausgang des Scan-Pfads C ist mit dem Eingang eines Dreizustandspuffers 516 verbunden. Die Ausgänge der Dreizustandspuffer 512–516 sind über die Verbindung 120 gemeinsam mit dem Verdichter 106 verbunden. Die Scan-Pfade A, B und C geben jeweils eine gleiche Anzahl paralleler Stimulationseingaben 526, 530, 534 an die Logik 108 aus und geben jeweils eine gleiche Anzahl paralleler Antwortausgaben 524, 528, 532 von der Logik 108 ein. Die Anzahl der Stimulationsausgangssignale zur Logik 108 ist in den 1 und 5 die Gleiche. Die Anzahl der Antworteingangssignale von der Logik 108 ist in den 1 und 5 die Gleiche. Der Scan-Pfad A und der Puffer 512 empfangen über den Bus 518 eine Steuereingabe vom Adapter 504, der Scan-Pfad B und der Puffer 514 empfangen über den Bus 520 eine Steuereingabe vom Adapter 504 und der Scan-Pfad C und der Puffer 516 empfangen über den Bus 522 eine Steuereingabe vom Adapter 504.
Der Adapter 504 ist über die Busse 518–522 mit den Scan-Pfaden A, B, C verbunden und ist über den Bus 114 mit dem Controller 110 verbunden. Der Zweck des Adapters ist das Abfangen der Scan-Steuerausgabe 114 vom Controller 110 und deren Übersetzen in eine Sequenz separater Scan-Steuerausgaben 518–522 jeweils an die Scan-Pfade A, B und C. Jede der getrennten Scan-Steuerausgaben 518–522 wird zum Betreiben eines der Scan-Pfade A, B und C verwendet.
6 veranschaulicht ein vereinfachtes Beispiel des gemeinsamen Betriebs 600 des Controllers 110 und des Adapters 504 während des Tests. Der Betrieb des Controllers 110 ist derselbe, wie er zuvor in Bezug auf 3 beschrieben wurde. Wenn der Controller in den Betriebszustand 304 übergeht, beginnt er eine Steuerung an den Generator 102, an den Adapter 504 und an den Verdichter 106 auszugeben. Der Generator und der Verdichter antworten auf die Steuereingabe wie zuvor in Bezug auf die 1 und 3 beschrieben. Der Adapter antwortet auf die Steuereingabe dadurch, dass er sie in eine Sequenz getrennter Steuerausgaben 518, 520, 522 an die Scan-Pfade A, B und C übersetzt. Wie im Adapteroperationsblock 602 angegeben ist, antwortet der Adapter während des Adapterbetriebszustands 604 zunächst auf die Steuerung 114, um die Steuerung 518 auszugeben, die den Puffer 512 freigibt und den Scan-Pfad A betreibt, um Stimulationsdaten vom Generator 102 einzugeben und Antwortdaten an den Verdichter 106 auszugeben. Nachdem der Scan-Pfad A mit der Stimulation gefüllt und von der Antwort geleert worden ist, antwortet der Adapter 504 während des Betriebszustands 606 auf die Steuerung 114, um eine Steuerung 520 auszugeben, die den Puffer 514 freigibt und den Scan-Pfad B betreibt, um Stimulationsdaten vom Generator 102 einzugeben und Antwortdaten an den Verdichter 106 auszugeben. Nachdem der Scan-Pfad B mit der Stimulation gefüllt und von der Antwort geleert worden ist, antwortet der Adapter 504 während des Betriebszustands 608 auf die Steuerung 114, um die Steuerung 522 auszugeben, die den Puffer 516 freigibt und den Scan-Pfad C betreibt, um Stimulationsdaten vom Generator 102 einzugeben und Antwortdaten an den Verdichter 106 auszugeben. Nachdem die Scan-Pfade A, B und C gefüllt und gelehrt worden sind, geht der Controller 110 von dem Betriebszustand 304 über den Aufnahmezustand 306 und zurück in den Betriebszustand 304 über. Während dieses Übergangs ist der Adapter während des Aufnahmezustands 306 im Leerlauf, wobei er aber seine Scan-Steuerungs-Ablaufsteuerungsoperation wieder aufnimmt, wenn erneut in den Betriebszustand 304 eingetreten wird. Dieser Prozess des sequentiellen Scannens der Scan-Pfade A, B und C und des anschließenden Ausführens einer Aufnahmeoperation zum Laden von Antwortdaten wird wiederholt, bis der Test ausgeführt worden ist und der Controller 110 in den Leerlaufzustand 302 eintritt.
Während der Ablaufsteuerung der Betriebszustände 604–608 wird lediglich einer der Puffer 512–516 zu einem Zeitpunkt freigegeben, um Antwortdaten an den Verdichter 106 auszugeben. Außerdem geschieht die Ablaufsteuerung der Adapterbetriebszustände 604–608 auf nahtlose Weise, sodass die Stimulationsdaten von dem Generator 102 so, wie sie in den Scan-Pfad 104 eingegeben werden, in den Scan-Pfad 502 eingegeben werden und die Antwortdaten zum Verdichter 106 so, wie sie vom Scan-Pfad 104 ausgegeben werden, vom Scan-Pfad 502 ausgeben werden. Für den Controller, für den Generator und für den Verdichter ist das Verhalten der Kombination des Scan-Pfads 502 und des Adapters 504 ununterscheidbar vom Verhalten des Scan-Pfads 104 in 1. Somit ist die Testzeit der Logik 108 in 5 die Gleiche wie die Testzeit der Logik 108 in 1.
Aus der obigen Beschreibung ist zu sehen, dass während der durch den Adapter betriebenen Scan-Operationen der 5 und 6 zu irgendeiner Zeit lediglich eine Teilmenge (d. h. die Teilmenge A 526, B 530 oder C 534) des Stimulationseingabebusses 122 zur Logik 108 eine Welligkeit besitzen darf. Demgegenüber besitzt während der durch den Controller betriebenen Scan-Operation der 1 und 3 der gesamte Stimulationseingabebus 122 zur Logik 108 eine Welligkeit. Da unter Verwendung der vorliegenden Erfindung zu irgendeiner Zeit lediglich eine Teilmenge der Stimulationseingaben in die Logik 108 eine Welligkeit besitzen darf, wird während Scan-Operationen weniger von der oben erwähnten Verdrahtungs- und Durchschaltkapazität der Logik 108 gleichzeitig geladen und entladen. Durch Verringern der Menge der Kapazität der Logik 108, die während Scan- Operationen gleichzeitig geladen und entladen wird, wird die durch die Logik 108 verbrauchte Leistung durch die vorliegende Erfindung vorteilhaft verringert.
7 veranschaulicht eine beispielhafte Implementierung der Adapterschaltung 504. Der Adapter 504 gibt über den Bus 114 die Signale SCANCK 212 und SCANENA 210 vom Controller 110 ein. Der Adapter 504 gibt das Signal SCANCK-A 712, das Signal SCANCK-B 714, das Signal SCANCK-C 716, das Signal ENABUF-A 718, das Signal ENABUF-B 720, das Signal ENABUF-C 722 und das Signal SCANENA 210 aus. Das Signal SCANENA 210 ist wie in 2 gezeigt mit allen Multiplexern 202 der Scan-Zelle 200 verbunden. Das Signal SCANCK-A 712 ist als Ersatz des Signals SCANCK 212 mit allen Takteingängen des D-FF 204 der Scan-Zelle 200 des Scan-Pfads A verbunden. Das Signal SCANCK-B 714 ist als Ersatz des Signals SCANCK 212 mit allen Takteingängen des D-FF 204 der Scan-Zelle 200 des Scan-Pfads B verbunden. Das Signal SCANCK-C 716 ist als Ersatz des Signals SCANCK 212 mit allen Takteingängen des D-FF 204 der Scan-Zelle 200 des Scan-Pfads C verbunden. Das Signal ENABUF-A 718 ist mit dem Freigabeeingang des Puffers 512 verbunden. Das Signal ENABUF-B 720 ist mit dem Freigabeeingang des Puffers 514 verbunden. Das Signal ENABUF-C 722 ist mit dem Freigabeeingang des Puffers 516 verbunden.
Der Adapter 504 enthält eine Zustandsmaschine 702, einen Zähler 704 und die Gatter 706–710. Wie zur Zeit 810 in dem Adapterzeitablaufplan aus 8 angegeben, ist das SCANENA während der Funktionsbetriebsart der Schaltung 500 hoch. Während das SCANENA hoch ist, gibt die Zustandsmaschine 702 die Steuersignale 724–728 aus, die freigeben, dass das SCANCK durch die Gatter 706–710 geleitet wird, um alle D-FFs 204 der Scan-Pfade A, B und C über SCANCK-A, SCANCK-B und SCANCK-C funktionsfähig zu takten. In diesem Beispiel wird angenommen, dass das SCANCK während der Funktionsbetriebsart der Schaltung 500 der Funktionstakt und während der Testbetriebsart der Schaltung 500 der Testtakt ist. Während das SCANENA hoch ist, gibt die Zustandsmaschine 702 die Steuersignale 718–722 zum Sperren der Puffer 512–516 aus. Wie zum Zeitpunkt 812 in 8 angegeben ist, wird in die Scan-Betriebsart dadurch eingetreten, dass das SCANENA tief wird. Wie in 6 zu sehen ist, wird das SCANENA tief, wenn der Controller 110 aus dem Leerlaufzustand 302 in den Betriebszustand 304 übergeht.
Zu Beginn der Scan-Betriebsart initialisiert die Zustandmaschine über die Steuersignale (CTL-Signale) 730 den Zähler 704 und sperrt sie durch Sperren der SCANCK-Gatter 708 und 710 über die Signale 726 und 728 den Scan-Zugriff auf die Scan-Pfade B und C, während sie durch: (1) Freigeben des SCANCK-Gatters 706 über das Signal 724 und (2) Freigeben des Puffers 512 über das Signal 718 den Scan-Zugriff auf den Scan-Pfad A freigibt. Der Scan-Zugriff des Scan-Pfads A geschieht während des Zeitraums 802 aus 8. Während des Zeitintervalls 802 wird auf den Scan-Pfad A zugegriffen, um Stimulationsdaten vom Generator 102 zu laden und die Antwort zum Verdichter 106 auszuladen. Während auf den Scan-Pfad A zugegriffen wird, betreibt die Zustandsmaschine über die Steuersignale 730 den Zähler 704, um die Anzahl (M/3) der SCANCK-A zu bestimmen, die an den Scan-Pfad A auszugeben sind. Wenn der Zähler einen Zählwert erreicht, der angibt, dass der Scan-Pfad A die richtige Anzahl (M/3) SCANCK-A-Eingaben empfängt, gibt er ein erstes Zählung-abgeschlossen-1-Signal(CC1-Signal) 732 an die Zustandsmaschine 702 aus.
Während der Zeitdauer 804 initialisiert die Zustandsmaschine als Antwort auf das erste CC1-Signal über die Steuersignale 730 den Zähler 704 und sperrt sie den Scan-Zugriff auf die Scan-Pfade A und C, während sie den Scan-Zugriff auf den Scan-Pfad B freigibt. Die Zustandsmaschine gibt den Scan-Zugriff auf den Scan-Pfad B dadurch frei, dass sie: (1) über das Signal 726 das SCANCK-Gatter 708 freigibt und (2) über das Signal 720 den Puffer 514 freigibt. Während auf den Scan-Pfad B zugegriffen wird, betreibt die Zustandsmaschine über die Steuersignale 730 den Zähler 704, um die Anzahl der SCANCK-B zu bestimmen, die an den Scan-Pfad B auszugeben sind. Wenn der Zähler einen Zählwert erreicht, der angibt, dass der Scan-Pfad B die richtige Anzahl (M/3) von SCANCK-B-Eingaben empfangen hat, gibt er ein zweites Zählung-abgeschlossen-1-Signal (CC1-Signal) 732 an die Zustandmaschine 702 aus.
Während der Zeitdauer 806 initialisiert die Zustandsmaschine als Antwort auf das erste CC1-Signal über die Steuersignale 730 den Zähler 704 und sperrt sie den Scan-Zugriff auf die Scan-Pfade A und B, während sie den Scan-Zugriff auf den Scan-Pfad C freigibt. Die Zustandsmaschine gibt den Scan-Zugriff auf den Scan-Pfad C dadurch frei, dass sie: (1) über das Signal 728 das SCANCK-Gatter 710 freigibt und (2) über das Signal 722 den Puffer 516 freigibt. Während auf den Scan-Pfad C zugegriffen wird, betreibt die Zustandsmaschine über die Steuersignale 730 den Zähler 704, um die Anzahl der SCANCK-C zu bestimmen, die an den Scan-Pfad C auszugeben sind. Wenn der Zähler einen Zählwert erreicht, der angibt, dass der Scan-Pfad C die richtige Anzahl (M/3) von SCANCK-C-Eingaben empfangen hat, gibt er ein drittes Zählung-abgeschlossen-1-Signal (CC1-Signal) 732 an die Zustandmaschine 702 aus.
Als Antwort auf das dritte CC1-Signal sperrt die Zustandsmaschine über die Signale 718–722 alle Puffer 512–516, während sie die Gatter 706–710 freigibt, um das SCANCK an alle Scan-Zellen der Scan-Pfade A, B und C zu übergeben. Da angenommen wurde, dass die Scan-Pfade A, B und C die gleichen Anzahlen von Scan-Zellen (M/3) enthalten, wobei die Summe der Scan-Zellen in den Scan-Pfaden A, B und C gleich der Anzahl der Scan-Zellen (M) im Scan-Pfad 104 ist, tritt das dritte CC1-Signal ein SCANCK bevor der Controller 110 das SCANENA-Signal hoch einstellt, zum Zeitpunkt 814, während seines Übergangs von dem Betriebszustand 304 in den Aufnahmezustand 306 in 6 auf. Während das SCANENA hoch ist, zum Zeitpunkt 808, empfangen alle Scan-Pfade A, B und C ein SCANCK, das veranlasst, dass sie Antwortdaten von der Logik 108 aus 5 laden. Nach der Antwortdaten-Ladeoperation zum Zeitpunkt 808 wird das SCANENA vom Controller 110 zum Zeitpunkt 812 wieder tief, wobei die oben beschriebene Sequenz des getrennten Zugreifens auf die Scan-Pfade A, B und C wiederholt wird, bis der Test abgeschlossen ist und der Controller 110 wieder zurück in den Leerlaufzustand 302 aus 6 übergeht.
Bei der Gegenüberstellung der Scan-Zeitablaufpläne der 4 und 8 ist zu sehen, dass der Controller 110 für beide Diagramme denselben SCANENA-Zeitab lauf liefert. Zum Beispiel ist (1) der SCANENA-Hoch-Tief-Übergang zum Zeitpunkt 406 in 4 derselbe SCANENA-Hoch-Tief-Übergang zum Zeitpunkt 812 in 8, ist (2) der SCANENA Tief-Hoch-Übergang zum Zeitpunkt 408 in 4 derselbe SCANENA Tief-Hoch-Übergang zum Zeitpunkt 814 in 8, treten (3) in beiden Diagrammen dieselbe Anzahl von SCANCK zwischen dem Zeitpunkt 406/812 und dem Zeitpunkt 408/814 auf und tritt (4) zum Zeitpunkt 404 in 4 und zum Zeitpunkt 808 in 8 dieselbe Antwortlast SCANCK auf. Der Unterschied zwischen den zwei Zeitablaufplänen ist in der Art zu sehen, in der der Adapter 504 während der Zeiträume 802, 804 und 806 jeweils sequentiell ein Bündel von M/3 SCANCK in die Scan-Pfade A, B und C eingibt, sodass lediglich auf einen der Scan-Pfade zu einem Zeitpunkt zugegriffen wird.
Während die Beispieladapterschaltung aus 7 unter Verwendung eines durchgeschalteten Taktungsschemas zum Steuern des Zugriffs auf die Scan-Zellen 200 der Scan-Pfade A, B und C beschrieben worden ist, können zum Steuern des Zugriffs auf andere Typen von Scan-Zellen, die in den Scan-Pfaden A, B und C verwendet werden, auch andere Beispielkonstruktionen des Adapters 504 verwendet werden. Zum Beispiel könnten die Scan-Zellen 200 aus 2 so konstruiert sein, dass sie zwischen dem Ausgang des Multiplexers 202 und dem Eingang in das D-FF 204 einen Zustandshaltemultiplexer 218 enthalten. Der Zustandshaltemultiplexer 218 könnte über eine Verbindung 220 zu den Signalen ENACK-A 724, ENACK-B 726 und ENACK-C 728 von der Zustandsmaschine 702 in der Weise gesteuert werden, dass er eine Verbindung 222 zwischen dem Ausgang des Multiplexers 202 und dem D-FF-Eingang erzeugt oder eine Zustandshalteverbindung 224 zwischen dem Ausgang des DFF 204 und dem Eingang in den D-FF 204 erzeugt. Falls in den Scan-Pfaden A, B und C dieser Typ der Scan-Zelle 200 verwendet wird, könnte das SCANCK 212 direkt zu allen Takteingängen des D-FF 204 gelenkt werden, anstatt wie für den Adapter 504 aus 7 beschrieben über die Signale SCANCK-A, SCANCK-B und SCANCK-C zu den Takteingängen des D-FF 204 durchgeschaltet zu werden. Der Adapter 504 würde so geändert, dass er die Zustandshalte-Scan-Zellen in der Weise betreibt, dass die Gatter 706–710 und die Ausgänge SCANCK-A, SCANCK-B und SCANCK-C beseitigt werden und die Signale ENACK-A 724, ENACK-B 726 und ENACK-C 728 von der Zustandsmaschine 702 als Ausgaben geliefert werden. Der Ausgang ENACK-A würde als Steuereingang 220 mit den Zustandshaltemultiplexern 218 in den Scan-Zellen des Scan-Pfads A verbunden. Der Ausgang ENACK-B würde als Steuereingang 220 mit den Zustandshaltemultiplexern 218 in den Scan-Zellen des Scan-Pfads B verbunden. Der Ausgang ENACK-C würde als Steuereingang 220 mit den Zustandshaltemultiplexern 218 in den Scan-Zellen des Scan-Pfads C verbunden.
Während Funktions- und Antwortaufnahmeoperationen werden die Ausgaben ENACK-A, ENACK-B und ENACK-C von dem geänderten Adapter 504 in der Weise eingestellt, dass sie über den Multiplexer 202 und den Zustandshaltemultipiexer 218 eine Verbindung zwischen dem Antwortsignal 206 und dem Eingang zum D-FF 204 jeder Scan-Zelle freigeben. Während Scan-Operationen zum Scan-Pfad A (Zeitablaufzeitraum 802) werden die Ausgaben ENACK-B und ENACK-C in der Weise eingestellt, dass sie die Scan-Zellen der Scan-Pfade B und C in ihrer Zustandshalteverbindungskonfiguration anordnen, während ENACK-A in der Weise eingestellt wird, dass es eine Verbindung zwischen dem Scan-Eingang 208 und dem Eingang in das D-FF 204 der Scan-Zellen in den Scan-Pfaden A bildet, um den Scan-Zugriff auf den Scan-Pfad A zu ermöglichen. Während Scan-Operationen zum Scan-Pfad B (Zeitablaufzeitraum 804) werden die Ausgaben ENACK-A und ENACK-C in der Weise eingestellt, dass sie die Scan-Zellen der Scan-Pfade A und C in ihrer Zustandshalteverbindungskonfiguration anordnen, während ENACK-B in der Weise eingestellt wird, dass es eine Verbindung zwischen dem Scan-Eingang 208 und dem Eingang in das D-FF 204 der Scan-Zellen in den Scan-Pfaden B bildet, um den Scan-Zugriff auf den Scan-Pfad B zu ermöglichen. Während der Scan-Operationen zum Scan-Pfad C (Zeitablaufzeitraum 806) werden die Ausgaben ENACK-A und ENACK-B so eingestellt, dass sie die Scan-Zellen der Scan-Pfade A und B in ihrer Zustandshalteverbindungskonfiguration anordnen, während ENACK-C in der Weise eingestellt wird, dass es eine Verbindung zwischen dem Scan-Eingang 208 und dem Eingang in das D-FF 204 der Scan-Zellen in den Scan-Pfaden C bildet, um den Scan-Zugriff auf den Scan-Pfad C zu ermöglichen.
Der geänderte Adapter 504 und die oben beschriebenen Zustandshalte-Scan-Zellen arbeiten in der Weise, dass sie wie zuvor mit dem ursprünglichen Adapter 504 und der Scan-Zelle 200 beschrieben die Niederleistungsbetriebsart des Scan-Zugriffs auf die Scan-Pfade A, B und C erreichen. Der Unterschied zwischen den zwei oben beschriebenen Adapter/Scan-Zellen-Kombinationen ist, dass die ursprüngliche Adapter/Scan-Zellen-Kombination in einer durchgeschalteten Taktbetriebsart arbeitet (d. h. die durchgeschalteten Takte SCANCK-A, SCANCK-B und SCANCK-C verwendet), während die geänderte Adapter/Scan-Zellen-Kombination in einer synchronen Taktbetriebsart C arbeitet (d. h. das SCANCK verwendet).
Scan-Pfad-Anpassung
Wie zuvor erwähnt wurde, gibt es Test-Synthesehilfsmittel, die automatisch Scan-BIST-Architekturen ähnlich der in 1 gezeigten instanziieren können. Diese Hilfsmittel können die Logik 108 und ihre Stimulations- und Antwortschnittstelle zum Scan-Pfad 104 analysieren, um zu bestimmen: (1) welche Stimulationsdaten durch den Generator 102 erzeugt und über den Scan-Pfad 104 in die Logik 108 eingegeben werden müssen, (2) welche Testsignatur durch den Verdichter 106 von der vom Scan-Pfad 106 ausgegebenen Antwort zu erhalten erwartet wird und (3) welcher Typ des Controllers 110 erforderlich ist, um die Kommunikation der Stimulationsdaten zu der und der Antwortdaten von der Logik 108 über den Scan-Pfad 104 zu manipulieren. Aus der Analyse erzeugt das Hilfsmittel die richtigen Schaltungen des Controllers 110, des Generators 102 und des Verdichters 106 und verbindet sie wie in 1 zu sehen mit dem Scan-Pfad 104. Um den Aufwand zu verringern, der erforderlich ist, um die synthetisch hergestellte Scan-BIST-Architektur aus 1 zu der Niederleistungs-Scan-BIST-Architektur aus 5 anzupassen, wird vorzugsweise der unten beschriebene Scan-Pfad-Anpassungsprozess ausgeführt.
In 9 ist gezeigt, dass der Scan-Pfad 104 über die Verbindung 118 Stimulationsrahmen 920 vom Generator 102 empfängt und über die Verbindung 120 Antwortrahmen 922 an den Verdichter 106 ausgibt. Die Bezeichnung "Rahmen" gibt einfach die Anzahl der Scan-Bits (M) an, die erforderlich sind, um während des Betriebszustands 304 aus 3 den Scan-Pfad 104 mit Stimulationsdaten vom Generator 102 zu füllen und den Scan-Pfad 104 von Antwortdaten zum Verdichter 106 zu leeren. Der Test kann eine große Anzahl von Stimulations- und Antwortrahmenkommunikationen zur Testlogik 108 erfordern. Um die Niederleistungsbetriebsart der vorliegenden Erfindung zu erreichen, ist es erwünscht, den Scan-Pfad 104 in mehrere getrennte Scan-Pfade zu reorganisieren. In diesem Beispiel führt die Reorganisation des Scan-Pfads 104 zu dem zuvor beschriebenen Scan-Pfad 502, der drei getrennte Scan-Pfade 506–510 enthält. Außerdem ist erwünscht, den Scan-Pfad 104 in der Weise zum Scan-Pfad 502 anzupassen, dass vermieden wird, irgendwelche Änderungen an dem synthetisch hergestellten Generator 102, an dem synthetisch hergestellten Verdichter 106 oder an dem synthetisch hergestellten Controller 110 vorzunehmen.
Wie zuvor in Bezug auf 5 erwähnt wurde, wird angenommen, dass die Anzahl (M) der Scan-Zellen im Scan-Pfad 104 durch drei teilbar ist, sodass zu sehen ist, dass der Scan-Pfad 104 drei getrennte Scan-Segmente A, B und C umfasst, wobei jedes Scan-Segment ein Drittel (M/3) der Scan-Zellen (M) im Scan-Pfad 104 enthält. Das Scan-Segment A von 104 enthält eine Teilmenge 912 der Stimulations- und Antwortsignale der gesamten Stimulations- und Antwortbusse 122 bzw. 124. Das Scan-Segment B von 104 enthält eine Teilmenge 910 der Stimulations- und Antwortsignale der gesamten Stimulations- und Antwortbusse 122 bzw. 124. Das Scan-Segment C von 104 enthält eine Teilmenge 912 der Stimulations- und Antwortsignale der gesamten Stimulations- und Antwortbusse 122 bzw. 124.
Jeder Stimulations-Scan-Rahmen 920, der vom Generator 102 in den Scan-Pfad 104 gescannt wird, kann in der Weise betrachtet werden, dass er Bitstellenfelder [CBA] besitzt, die jeweils die Scan-Segmente C, B und A füllen. Zum Bei spiel wird nach einer Scan-Operation das Bitstellenfeld A ins Segment A geladen, das Bitstellenfeld B ins Segment B geladen und das Bitstellenfeld C ins Segment C geladen. Gleichfalls kann jeder Antwort-Scan-Rahmen 922, der vom Scan-Pfad 104 in den Verdichter 106 gescannt wird, in der Weise betrachtet werden, dass er Bitstellenfelder [CBA] besitzt, die jeweils die Scan-Segmente C, B und A leeren. Zum Beispiel wird nach einer Scan-Operation das Bitstellenfeld A aus dem Segment A ausgeladen, das Bitstellenfeld B aus dem Segment B ausgeladen und das Bitstellenfeld C aus dem Segment C ausgeladen. Um sicherzustellen, dass die Rahmen der Stimulation 920 und der Antwort 922 vom Generator 102 bzw. zum Verdichter 106 wieder verwendbar sind, wenn der Scan-Pfad 104 zu der Niederleistungskonfiguration reorganisiert wird, findet der Reorganisationsprozess wie im Folgenden beschrieben statt.
Wie durch die punktierte Linie 914 angegeben ist, wird das Segment A des Scan-Pfads 104 als ein getrennter Scan-Pfad A 506 konfiguriert. Wie durch die punktierte Linie 916 angegeben ist, wird das Segment B des Scan-Pfads 104 als ein getrennter Scan-Pfad B 508 konfiguriert. Wie durch die punktierte Linie 918 angegeben ist, wird das Segment C des Scan-Pfads 104 als ein getrennter Scan-Pfad C 510 konfiguriert. Die Scan-Eingänge in die Scan-Pfade A, B und C 506–510 werden über die Verbindung 118 mit dem Generator 102 verbunden. Die Scan-Ausgänge von den Scan-Pfaden A, B und C 506–510 werden über die zuvor beschriebenen Dreizustandspuffer 512–516 über die Verbindung 120 mit dem Verdichter 106 verbunden. Jeder getrennte Scan-Pfad 506–510 hält die gleichen Stimulations- und Antwortbusverbindungen 908–912 zur Logik 108 aufrecht.
Dass der reorganisierte Scan-Pfad 502 unter Verwendung der gleichen Schaltungen des Generators 102 und des Verdichters 106 betrieben wird, die für den Betrieb des Scan-Pfads 104 verwendet werden, führt zu dem folgenden Verhalten. Dieses Verhalten nimmt an, dass der Adapter 504 zwischen den Controller 110 und den Scan-Pfad 502 eingefügt worden ist, um den Scan-Pfad 502 wie in den 5, 6, 7 und 8 beschrieben zu steuern. Während der Eingabe und Ausgabe der Stimulations- und Antwortrahmen [CBA] 920 bzw. 922: wird (1) das Stimula tionsbitfeld A direkt in den Scan-Pfad A vom Generator 102 geladen, während das Antwortbitfeld A direkt vom Scan-Pfad A zum Verdichter 106 ausgeladen wird, wird (2) das Stimulationsbitfeld B direkt in den Scan-Pfad B vom Generator 102 geladen, während das Antwortbitfeld B direkt vom Scan-Pfad B zum Verdichter 106 ausgeladen wird, und wird (3) das Stimulationsbitfeld C direkt in den Scan-Pfad C vom Generator 102 geladen, während das Antwortbitfeld C direkt vom Scan-Pfad C zum Verdichter 106 ausgeladen wird. Wie aus dieser Beschreibung zu sehen ist, kann der Scan-Pfad 502 dieselben Stimulations- und Antwortrahmen verwenden, die ursprünglich zur Verwendung durch den Scan-Pfad 104 vorgesehen sind, wenn der Scan-Pfad 104 wie beschrieben zum Scan-Pfad 502 reorganisiert wird. Somit sind an den Schaltungen des synthetisch hergestellten Generators 102, des synthetisch hergestellten Verdichters 106 oder des synthetisch hergestellten Controllers 110 keine Änderungen erforderlich.
Falls der Scan-Pfad 104 eine Anzahl von Scan-Zellen (M) enthält, die nicht gleich durch die gewünschte Anzahl getrennter Scan-Pfade (N) im Scan-Pfad 502 teilbar ist, kann die Länge eines der getrennten Scan-Pfade in der Weise eingestellt werden, dass der Scan-Pfad 502 zur richtigen Eingabe und Ausgabe der Scan-Rahmen 920 und 922 kompensiert wird. Falls z. B. die Anzahl der Scan-Zellen (M) im Scan-Pfad 104 nicht gleich durch die Anzahl getrennter Scan-Pfade (N) teilbar ist, die erforderlich sind, um eine gewünschte Niederleistungsbetriebsart zu erreichen, kann M durch Addieren eines Werts (Y) erhöht werden, sodass M + Y gleich durch N teilbar ist. Wenn dies erfolgt ist, können N getrennte Scan-Pfade gebildet werden. N – 1 der getrennten Scan-Pfade haben eine Länge (M + Y)/N, während einer der getrennten Scan-Pfade eine Länge ((M + Y)/N) – Y besitzt. Falls der Scan-Pfad 104 z. B. 97 Scan-Zellen (M) besitzt, werden die Scan-Pfade A und B von 502 in der Weise konfiguriert, dass sie 33 Scan-Zellen [(M + Y)/N = (97 + 2)/3 = 33] enthalten, während der Scan-Pfad C in der Weise konfiguriert wird, dass er 31-Scan-Zellen [((M + Y)/N) – Y = ((97 + 2)/3) – 2 = 31] enthält. In diesem Beispiel sind die [CBA]-Segmente des Scan-Rahmens 920 und des Scan-Rahmens 922 als: Segment A = 33 Bits, Segment B = 33 Bits und Segment C = 31 Bits, zu sehen.
Wenn der Scan-Pfad 502 so gebildet worden ist, dass er die oben beschriebene Scan-Rahmen-Kompensationstechnik enthält, wird der Betrieb des Adapters 504 so eingestellt, dass er den kompensierten Scan-Pfad 502 richtig steuern kann. Die Schaltung und der Betrieb des Adapters 504 wurden in den 7 und 8 ausführlich beschrieben. Unter der Annahme, dass der Adapter-Zeitablaufplan in 8 verwendet wird, um die Scan-Rahmen an einen Scan-Pfad 502 zu übermitteln, der aus dem oben erwähnten 33-Bit-Scan-Pfad A, aus dem oben erwähnten 33-Bit-Scan-Pfad B und aus dem oben erwähnten 31-Bit-Scan-Pfad C besteht, sind am Adapter 504 die folgenden Änderungen erforderlich. Die Adapterzustandsmaschine 702 überwacht den Ausgang CC1 732 vom Zähler 704 wie zuvor beschrieben weiter, um zu bestimmen, wann die 33-Bit-Scan-Operationen zu den Scan-Pfaden A und B in den Zeitablaufzeiträumen 802 bzw. 804 in 8 anzuhalten sind. Da der Scan-Zeitablaufzeitraum 806 zum Scan-Pfad C verschieden von den Scan-Zeitablaufzeiträumen 802 und 804 ist, wird der Zustandsmaschinenbetrieb jedoch in der Weise geändert, dass er die Zählung-abgeschlossen-2-Ausgabe (CC2-Ausgabe) 734 vom Zähler 704 überwacht, um den 31-Bit-Scan-Betrieb zum Scan-Pfad C anzuhalten. Die Ausgabe CC2 734 ist so konstruiert, dass sie angibt, wann die 31-Bit-Scan-Operation zum Scan-Pfad C angehalten werden sollte, während die CC1 732 so konstruiert ist, dass sie angibt, wann der 33-Bit-Scan-Betrieb zu den Scan-Pfaden A und B angehalten werden sollte.
Parallele Scan-BIST-Architekturen
10 veranschaulicht eine Schaltung 1000, die für Tests unter Verwendung einer herkömmlichen parallelen Scan-BIST-Architektur konfiguriert worden ist. Parallele Scan-BIST-Architekturen können wie bei der vorangehenden einzelnen Scan-BIST-Architektur aus 1 synthetisch hergestellt und automatisch in ICs eingefügt werden, um als eingebettete Testmechanismen zu dienen. Die parallele Scan-BIST-Architektur enthält: einen Generator 1002, einen Verdichter 1004, einen Controller 1008 und Scan-Pfade 1-N, 1010–1016. Während der Funktionsbetriebsart der Schaltung 1000 sind die D-FFs 204 der Scan-Pfade 1-N so konfiguriert, dass sie mit der Logik 1006 arbeiten, um die Funktionsfähigkeit der Schaltung 1000 zu erzeugen. Während der Testbetriebsart sind die D-FFs 204 des Scan-Pfads 1-N so konfiguriert, dass sie mit dem Generator 1002, mit dem Verdichter 1004 und mit dem Controller 1008 arbeiten, um Tests der Logik 1006 zu erzeugen. Die Scan-Pfade 1-N empfangen über die Pfade 1040–1046 eine Antwort von der Logik 1006 und geben über die Pfade 1048–1054 eine Stimulation an die Logik 1006 aus. Die Scan-Pfade 1-N empfangen über die Pfade 1010–1024 eine serielle Stimulation vom Generator 1002 und geben über die Pfade 1026–1032 eine serielle Antwort an den Verdichter 1004 aus. Die Scan-Pfade 1-N empfangen über den Pfad 1034 eine Steuereingabe vom Controller 1008, der Generator 1002 empfängt über den Pfad 1038 eine Steuereingabe vom Controller 1008 und der Verdichter 1004 empfängt über den Pfad 1036 eine Steuereingabe vom Controller 1008.
Wenn die Schaltung 1000 erstmals in der Testkonfiguration aus 10 angeordnet wird, ist die parallele Scan-BIST-Architektur im Leerlaufzustand 1102 des Betriebsdiagramms 1100 in 11. Wie zuvor in Bezug auf 1 beschrieben worden ist, geht die parallele Scan-BIST-Architektur als Antwort auf ein Starte-Test-Signal aus dem Leerlaufzustand 1102 in den Betriebszustand 1104 über. Im Betriebszustand gibt der Controller 1008 eine Steuerung an den Generator 1002, an die Scan-Pfade 1-N und an den Verdichter 1004 aus, um den Test zu starten. Während des Betriebszustands werden die Scan-Pfade 1-N mit der vom Generator 1002 in die Logik 1006 einzugebenden Stimulation gefüllt und von der Antwort von der Logik 1006 zum Verdichter 1004 geleert. Nachdem die Scan-Pfade 1-N gefüllt und geleert worden sind, geht der Controller 1008 in den Aufnahmezustand 1106 über, um die nächsten Antwortdaten zu laden, und kehrt daraufhin in den Betriebszustand 1104 zurück, um die nächste Stimulation vom Generator 1002 einzugeben und die nächste Antwort zum Verdichter 1004 zu leeren. Nachdem durch wiederholte Übergänge zwischen dem Betriebs- und dem Aufnahmezustand sämtliche Stimulations- und Antwortmuster eingegeben worden sind, ist der Test abgeschlossen, wobei der Controller in den Leerlaufzustand 1102 zurückkehrt.
Die Struktur und der Betrieb der parallelen Scan-BIST-Architektur aus 10 sind sehr ähnlich der Struktur und dem Betrieb der einzelnen Scan-BIST-Architektur aus 1. Einige der bedeutendsten Unterschiede zwischen den Scan-BIST-Architekturen der 1 und 10 umfassen: (1) Im Gegensatz zu dem einzelnen Scan-Pfad 104, der während der Testkonfiguration aus 1 gebildet wird, werden in 10 während der Testkonfiguration mehrere parallele Scan-Pfade 1-N gebildet. (2) Im Gegensatz zum Generator 102, der eine einzelne Stimulationsausgabe 118 an den Scan-Pfad 104 ausgibt, gibt der Generator 1002 in 10 mehrere parallele Stimulationsausgaben 1018–1024 an die Scan-Pfade 1-N aus. (3) Im Gegensatz zum Verdichter 106, der eine einzelne Antwortausgabe 120 vom Scan-Pfad 104 eingibt, gibt der Verdichter 1004 in 10 mehrere parallele Antwortausgaben 1026–1032 von den Scan-Pfaden 1-N ein.
Da die Logik 1006 während Scan-Operationen gleichzeitige Welligkeitsstimulationseingaben von den Scan-Pfaden 1-N empfängt, leidet die parallele Scan-BIST-Architektur aus 10 an dem gleichen Leistungsverbrauchproblem, das in der Scan-BIST-Architektur aus 1 beschrieben wurde. Somit kann die parallele Scan-BIST-Architektur aus 10 dadurch, dass sie zu einer wie im Folgenden beschriebenen parallelen Niederleistungs-Scan-BIST-Architektur angepasst wird, dahingehend verbessert werden, dass sie während des Tests weniger Leistung verbraucht.
Parallele Niederleistungs-Scan-BIST-Architektur
12 veranschaulicht die parallele Scan-BIST-Architektur aus 10, nachdem sie für den Niederleistungsbetrieb angepasst worden ist. Wie zuvor in der Niederleistungsanpassung der Scan-BIST-Architektur aus 1 beschrieben worden ist, umfasst der Anpassungsprozess die folgenden Schritte. Der Schritt eins umfasst das Rekonfigurieren der Scan-Pfade 1-N, 1010–1016, aus 10 zu den Scan-Pfaden 1-N, 1202–1208, aus 12, wobei jeder Scan-Pfad 1-N, 1202–1208, zwischen seinen jeweiligen Eingängen 1018–1024 und Ausgängen 1026–1032 mehrere getrennte Scan-Pfade enthält. In diesem Beispiel ist angenommen, dass jeder Scan-Pfad 1-N, 1202–1208, zu getrennten Scan-Pfaden A, B und C rekon figuriert worden ist, während der Scan-Pfad 104 aus 1 zum Scan-Pfad 502 aus 5 rekonfiguriert wurde. Der Schritt zwei enthält das Einfügen des Adapters 1210 zwischen den Controller 1008 und die Scan-Pfade 1-N, 1202–1208. In diesem Beispiel ist angenommen, dass der Adapter 1210 in Bezug auf die Art, in der er die getrennten Scan-Pfade A, B und C in jedem der Scan-Pfade 1-N, 1202–1208, betreibt, sehr ähnlich dem Adapter 504 ist, sodass im Folgenden lediglich die Kurzbetriebsbeschreibung des Adapters 1210 gegeben wird.
Wie in dem Betriebsdiagramm aus 13 zu sehen ist, antwortet der Adapter 1210 darauf, dass der Controller 1008 in den Betriebszustand 1104 eintritt, um: (1) über den Steuerbus 1212 gleichzeitig die Scan-Pfade A der Scan-Pfade 1202–1208 zu betreiben, um eine Stimulation vom Generator 1002 einzugeben und eine Antwort an den Verdichter 1004 auszugeben, daraufhin (2) über den Steuerbus 1212 gleichzeitig die Scan-Pfade B der Scan-Pfade 1202–1208 zu betreiben, um eine Stimulation vom Generator 1002 einzugeben und eine Antwort an den Verdichter 1004 auszugeben, daraufhin (3) über den Steuerbus 1212 gleichzeitig die Scan-Pfade C der Scan-Pfade 1202–1208 zu betreiben, um eine Stimulation vom Generator 1002 einzugeben und eine Antwort an den Verdichter 1004 auszugeben. Der Adapter 1210 stellt die Scan-Operationen zu den Scan-Pfaden 1202–1208 zeitweilig ein, wenn der Controller in den Aufnahmezustand 1106 eintritt, während er die oben beschriebene Scan-Betriebssequenz zu den Scan-Pfaden A, B und C der Scan-Pfade 1202–1208 wieder aufnimmt, wenn der Controller wieder in den Betriebszustand 1104 eintritt. Nachdem der Test abgeschlossen worden ist, tritt der Controller 1008 in den Leerlaufzustand 1102 ein und wird der Adapter 1210 gesperrt. Aus dieser Beschreibung ist zu sehen, dass der Betrieb des Adapters 1210 mit Ausnahme dessen, dass der Adapter 1210 während seiner Steuerzustandsdiagrammsequenz 1302 die mehreren Scan-Pfade A, die mehreren Scan-Pfade B und die mehreren Scan-Pfade C steuert, den Betrieb des Adapters 504 reproduziert. Demgegenüber steuerte der Adapter 504 während seiner Steuerzustandsdiagrammsequenz 602 lediglich einen Scan-Pfad A, einen Scan-Pfad B und einen Scan-Pfad C.
Direkte Synthese von Niederleistungs-Scan-BIST-Architekturen
Obgleich der Prozess der Anpassung vorher vorhandener Scan-BIST-Architekturen für den Niederleistungsbetrieb beschrieben worden ist, wird erwartet, dass die Testsynthesehilfsmittel verbessert werden, um eine direkte Synthese von Niederleistungs-Scan-BIST-Architekturen zu liefern, wenn der Niederleistungsnutzen der vorliegenden Erfindung verstanden worden ist. Die direkte Synthese von Niederleistungs-Scan-BIST-Architekturen beseitigt die Notwendigkeit, die zuvor beschriebenen Anpassungsschritte auszuführen, da die Schritte in dem Syntheseprozess enthalten sind. Die folgenden Beispiele beschreiben die Niederleistungs-Scan-BIST-Architekturkonzepte der vorliegenden Erfindung, wie sie in die synthetisch hergestellten Niederleistungs-Scan-BIST-Architekturen der 14 und 16 aufgenommen werden können.
14 veranschaulicht eine beispielhafte Synthese einer einzelnen Scan-Pfad-Niederleistungs-Scan-BIST-Architektur. Es ist gezeigt, dass der zuvor beschriebene Anpassungsschritt des Rekonfigurierens des Scan-Pfads 104 zum Scan-Pfad 502 in der Synthese der Scan-BIST-Architektur enthalten ist. Außerdem ist gezeigt, dass der zuvor beschriebene Anpassungsschritt der Lieferung einer Steuerung, die so betreibbar ist, dass sie auf die Scan-Pfade A, B und C des Scan-Pfads 502 getrennt zugreift, in der Synthese der Scan-BIST-Architektur enthalten ist. Der synthetisch hergestellte Niederleistungs-Controller 1402 integriert die Steuermerkmale des zuvor beschriebenen Controllers 110 und des zuvor beschriebenen Adapters 504 aus 5 zu einer einzigen Steuerschaltung. Der Controller 1402 arbeitet gemäß dem Controller-Zustandsdiagramm aus 15, das den Leerlaufzustand 1502, der dem Leerlaufzustand 302 aus 6 entspricht, die Betriebszustände 1504–1508, die den Betriebszuständen 304 und 604–608 aus 6 entsprechen, und einen Aufnahmezustand 1510, der dem Aufnahmezustand 306 aus 6 entspricht, enthält.
16 veranschaulicht eine beispielhafte Synthese einer parallelen Scan-Pfad-Niederleistungs-Scan-BIST-Architektur. Wie gezeigt ist, ist der zuvor beschriebene Anpassungsschritt des Rekonfigurierens der Scan-Pfade 1010–1016 zu den Scan-Pfaden 1202–1208 in der Synthese der Scan-BIST-Architektur enthalten. Außerdem ist gezeigt, dass der zuvor beschriebene Anpassungsschritt der Lieferung einer Steuerung, die so betreibbar ist, dass sie auf die Scan-Pfade A, B und C der Scan-Pfade 1202–1208 getrennt zugreift, in der Synthese der Scan-BIST-Architektur enthalten ist. Der synthetisch hergestellte Niederleistungs-Controller 1602 integriert die Steuermerkmale des zuvor beschriebenen Controllers 1008 und des zuvor beschriebenen Adapters 1210 aus 12 zu einer einzigen Steuerschaltung. Der Controller 1602 arbeitet gemäß dem Controller-Zustandsdiagramm aus 17, das einen Leerlaufzustand 1702, der dem Leerlaufzustand 1102 aus 13 entspricht, die Betriebszustände 1704–1708, die den Betriebszuständen 1104 und 1304–1308 aus 13 entsprechen, und einen Aufnahmezustand 1710, der dem Aufnahmezustand 1106 aus 13 entspricht, enthält.
Skalierbarer Scan-BIST-Leistungsverbrauch
Wie aus der für die vorliegende Erfindung gegebenen Beschreibung zu erwarten ist, verringert sich der Leistungsverbrauch der Logikschaltungsanordnung, die getestet wird, durch die Niederleistungs-Scan-BIST-Architektur, während die Anzahl getrennter Scan-Pfade in den Niederleistungs-Scan-Pfaden zunimmt. Zum Beispiel kann das Konfigurieren eines gegebenen herkömmlichen Scan-Pfads zu einem Niederleistungs-Scan-Pfad, der zwei getrennte Scan-Pfade umfasst, den Leistungsverbrauch um bis zu 50% verringern, da jeder der zwei getrennten Scan-Pfade während des Betriebs potentiell eine Hälfte der Logikschaltungsanordnungskapazität, die durch den herkömmlichen Scan-Pfad geladen und entladen wird, getrennt lädt und entlädt. Ferner kann das Konfigurieren des gleichen herkömmlichen Scan-Pfads zu einem Niederleistungs-Scan-Pfad, der drei getrennte Scan-Pfade umfasst, den Leistungsverbrauch um bis zu 66% verringern, da jeder der drei getrennten Scan-Pfade während des Betriebs potentiell ein Drittel der Logikkapazität, die durch den herkömmlichen Scan-Pfad geladen und entladen wird, getrennt lädt und entlädt. Nochmals weiter kann das Konfigurieren des gleichen herkömmlichen Scan-Pfads zu einem Niederleistungs-Scan-Pfad, der vier getrennte Scan-Pfade umfasst, den Leistungsverbrauch um bis zu 75% verrin gern, da jeder der vier getrennten Scan-Pfade während des Betriebs potentiell ein Viertel der Logikkapazität, die durch den herkömmlichen Scan-Pfad geladen und entladen wird, getrennt lädt und entlädt. Daraus ist zu sehen, dass die vorliegende Erfindung ein Synthesehilfsmittel bereitzustellen ermöglicht, das die Fähigkeit besitzt, den Leistungsverbrauch einer gegebenen synthetisch hergestellten Scan-BIST-Architektur zu skalieren, sodass er einer gewünschten Niederleistungsbetriebsart des Testbetriebs einer Schaltung entspricht.
Skalierbare Scan-BIST-Rauschminderung
Wie aus der für die vorliegende Erfindung gegebenen Beschreibung zu erwarten ist, verringert sich das Rauschen, das durch die durch die Niederleistungs-Scan-BIST-Architektur getestete Logikschaltungsanordnung erzeugt wird, während die Anzahl getrennter Scan-Pfade innerhalb der Niederleistungs-Scan-Pfade zunimmt. Zum Beispiel kann das Konfigurieren eines gegebenen herkömmlichen Scan-Pfads zu einem Niederleistungs-Scan-Pfad, der zwei getrennte Scan-Pfade umfasst, die Rauscherzeugung um bis zu 50% verringern, da jeder der zwei getrennten Scan-Pfade während des Betriebs potentiell lediglich eine Hälfte der durch den herkömmlichen Scan-Pfad aktivierten Logikschaltungsanordnung getrennt aktiviert. Ferner kann das Konfigurieren des gleichen herkömmlichen Scan-Pfads zu einem Niederleistungs-Scan-Pfad, der drei getrennte Scan-Pfade umfasst, die Rauscherzeugung um bis zu 66% verringern, da jeder der drei getrennten Scan-Pfade während des Betriebs potentiell lediglich ein Drittel der durch den herkömmlichen Scan-Pfad aktivierten Logikschaltungsanordnung getrennt aktiviert. Nochmals weiter kann das Konfigurieren des gleichen herkömmlichen Scan-Pfads zu einem Niederleistungs-Scan-Pfad, der vier getrennte Scan-Pfade umfasst, die Rauscherzeugung um bis zu 75% verringern, da jeder der vier getrennten Scan-Pfade während des Betriebs potentiell ein Viertel der durch den herkömmlichen Scan-Pfad aktivierten Logikschaltungsanordnung getrennt aktiviert. Daraus ist zu sehen, dass die vorliegende Erfindung ein Synthesehilfsmittel bereitzustellen ermöglicht, das die Fähigkeit besitzt, die Rauscherzeugung einer gegebenen synthetisch hergestellten Scan-BIST-Architektur zu skalieren, sodass sie einer gewünschten Betriebsart mit niedrigem Rauschen des Testbetriebs einer Schaltung entspricht.
Obgleich die vorliegende Erfindung in Übereinstimmung mit den in den Figuren gezeigten Ausführungsformen beschrieben worden ist, erkennt der Fachmann auf dem Gebiet, dass an diesen Ausführungsformen Änderungen vorgenommen werden können, die in dem wie in den beigefügten Ansprüchen definierten Umfang der vorliegenden Erfindung enthalten sein sollen.
Scan-BIST-Architekturen werden häufig zum Testen einer digitalen Schaltungsanordnung in integrierten Schaltungen verwendet. Die vorliegende Erfindung beschreibt ein Verfahren der Anpassung herkömmlicher Scan-BIST-Architekturen zu Niederleistungs-Scan-BIST-Architekturen. Die Niederleistungs-Scan-BIST-Architektur hält die Testzeit der Scan-BIST-Architekturen aufrecht, während sie erheblich weniger Betriebsleistung als herkömmliche Scan-BIST-Architekturen erfordert. Die Niederleistungs-Scan-BIST-Architektur ist für IC/Chip-Hersteller vorteilhaft, da sie ermöglicht, eine große Anzahl von in eine IC/einen Chip eingebetteten Schaltungen (wie etwa DSP- oder CPU-Kernschaltungen) parallel zu testen, ohne dass in der IC/in dem Chip zu viel Leistung verbraucht wird. Außerdem ist sie für Konstrukteure tragbarer batteriebetriebener Systeme wie etwa Funktelephone vorteilhaft, da die ICs in den Systemen durch die Niederleistungs-Scan-BIST-Architektur beim Einschalt-Selbsttest unter Verwendung eines Bruchteils der bei herkömmlichen Scan-BIST-Architekturen benötigten gespeicherten Batterieenergie getestet werden können.

Claims

Verfahren zum Verringern der elektrischen Leistung, die beim Laden von Teststimulationsdaten in einen seriellen Scan-Pfad (502) und beim Ausladen von Testantwortdaten aus dem seriellen Scan-Pfad (502) verbraucht wird, wobei das Verfahren die folgenden Schritte umfasst: serielles Eingeben der Teststimulationsdaten (118) in die erste Scan-Zelle in dem seriellen Scan-Pfad synchron mit einem Testtakt (SCANCK), der alle Scan-Zellen in dem seriellen Scan-Pfad in Übereinstimmung mit einem ersten Steuersignal (114) taktet; Eingeben der Teststimulationsdaten in dem seriellen Scan-Pfad parallel (526, 530, 534) in eine im Test befindliche Schaltung (108); Aufnehmen der Testantwortdaten von der im Test befindlichen Schaltung parallel in den seriellen Scan-Pfad (524, 528, 532); und serielles Senden der Testantwortdaten von der letzten Scan-Zelle im seriellen Scan-Pfad (120) synchron mit dem Testtakt, dadurch gekennzeichnet, dass: der serielle Scan-Pfad in mehrere Scan-Pfadabschnitte (506, 508, 510) unterteilt ist, die durch jeweilige Steuersignale (518, 520, 522), die aus dem ersten Steuersignal (114) übersetzt werden, getrennt voneinander, jeweils einer zu einem Zeitpunkt (SCANCK A-C), ausgewählt werden, bevor die Teststimulationsdaten in die im Test befindliche Schaltung (108) geladen werden und nachdem die Antwortdaten von der im Test befindlichen Schaltung aufgenommen werden.
Testsystem (500) zum Verringern der elektrischen Leistung, die beim Laden von Teststimulationsdaten in einen seriellen Scan-Pfad (502) und zum Ausladen von Testantwortdaten aus dem seriellen Scan-Pfad verbraucht wird, wobei das System umfasst: einen seriellen Scan-Pfad (502), der eine erste Scan-Zelle besitzt, die die Teststimulationsdaten (118) synchron mit einem Testtakt (SCANCK), der alle Scan-Zellen in dem seriellen Scan-Pfad in Übereinstimmung mit einem ersten Steuersignal (114) taktet, seriell empfängt; und eine im Test befindliche Schaltung (108), die zu dem seriellen Scan-Pfad parallel geschaltet ist, um die Teststimulationsdaten von dem seriellen Scan-Pfad parallel in die im Test befindliche Schaltung (526, 530, 534) zu laden und um die Testantwortdaten von der im Test befindlichen Schaltung in den seriellen Scan-Pfad (524, 528, 532) aufzunehmen; wobei der serielle Scan-Pfad (120) eine letzte Scan-Zelle besitzt, die die Testantwortdaten synchron mit dem Testtakt seriell sendet; dadurch gekennzeichnet, dass: der serielle Scan-Pfad in mehrere Scan-Pfadabschnitte (506, 508, 510) unterteilt ist, die alle über entsprechende Steuersignale (518, 520, 522), die aus dem ersten Steuersignal (114) übersetzt werden, voneinander getrennt, jeweils einer zu einem Zeitpunkt (SCANCK A-C), ausgewählt werden, bevor die Teststimulationsdaten in die im Test befindliche Schaltung (108) geladen werden und nachdem die Antwortdaten von der im Test befindlichen Schaltung aufgenommen werden.