DE60034369T2 - Mos-transistor und speicherzelle mit eingekapselter wolfram-gate, und herstellungsverfahren - Google Patents

Mos-transistor und speicherzelle mit eingekapselter wolfram-gate, und herstellungsverfahren Download PDF

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    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines MOS-Transistors und einer Speicherzelle auf einem gemeinsamen Halbleitersubstrat und die dadurch erhaltene Vorrichtung. Die vorliegende Erfindung findet insbesondere beim Herstellen von Integrations-Halbleiter-Speichervorrichtungen mit hoher Dichte, wie z.B. elektrisch löschbaren programmierbaren Flash-Lesespeichern (Flash-EEPROMs), mit Designrules von ungefähr 0,18 Mikrometern und darunter Anwendung.
  • Stand der Technik
  • In US-A-5 600 177 ist ein Verfahren zum Herstellen einer MOSFET-Vorrichtung beschrieben, bei der eine Polysilizium-Gate-Elektrode über einem Siliziumsubstrat ausgebildet ist, wobei ein Gate-Oxidfilm zwischen diesen angeordnet ist. Eine Wolframsilicidschicht ist oben auf der Polysilizium-Gate-Elektrode ausgebildet. Eine dicke Siliziumnitridschicht ist auf der oberen Fläche der Wolframsilicidschicht ausgebildet, und Seitenwand-Abstandshalter aus Siliziumnitrid sind benachbart zu den Seitenwänden aus Siliziumnitrid, Wolframsilicid und einem Polysiliziumschichtstapel vorgesehen.
  • In EP-A-0 706 206 ist die Verwendung einer Wolframschicht – in Kombination mit einer geeigneten Kleberschicht aus Titan und Titannitrid, durch die das Haften des Wolframs an einer benachbarten Dielektrikumschicht unterstützt wird –, zum Bilden einer lokalen Zwischenverbindung beschrieben.
  • In US-A-5 789 294 ist ein Hochtemperatur-Anlassen am Ende des Halbleiterherstellungsprozesses beschrieben.
  • EP-A-0997930 ist Teil des Stands der Technik gemäß Art. 54(3) EPÜ bezüglich prioritätsberechtigter Patentansprüche und stellt den Stand der Technik gemäß Art. 54(2) EPÜ bezüglich nicht prioritätsberechtigter Patentansprüche dar. Hierin ist ein Integrationsverfahren für einen Seitenwand-Split-Gate-Transistor beschrieben.
  • Der Flash-EEPROM hat seinen Namen dadurch erhalten, dass der Inhalt sämtlicher Arrayzellen des Speichers gleichzeitig mit hoher Geschwindigkeit gelöscht werden kann. Bei Flash-EEPROMs fällt im Gegensatz zu Floating-Gate-EEPROMs mit einem separaten Auswahltransistor in jeder Zelle zum Löschen individueller Bytes der Auswahltransistor weg und ist ein Massenlöschen vorgesehen. Folglich können Flash-EEPROM-Zellen viel kleiner ausgeführt sein als Floating-Gate-EEPROM-Zellen, die gemäß den gleichen Designrules hergestellt worden sind, wodurch das Ausbilden von Speichern mit hoher Dichte ermöglicht wird, die leicht zu löschen und neu zu programmieren sind.
  • Herkömmliche Flash-EEPROMs weisen typischerweise eine Floating-Gate-Speicherzelle mit einer Source-Region, einer Drain-Region und einer Kanalregion, die in einem Halbleitersubstrat, normalerweise einem Silizium-Wafer, ausgebildet sind, und ein über dem Substrat und zwischen der Kanalregion und einem Steuer-Gate ausgebildetes Floating-Gate auf. Bei den meisten Flash-EEPROM-Zellen wird eine "Doppel-Poly-"Struktur verwendet, wobei eine obere Schicht z.B. aus Polysilizium, die als "Polt 2" bezeichnet wird, das Steuer-Gate bildet und eine untere Schicht aus Polysilizium, die als "Poly 1" bezeichnet wird, das Floating-Gate bildet. Die Gate-Oxid-Schicht ist typischerweise ungefähr 10 nm dick, und das Interpoly-Dielektrikum weist typischerweise eine dreischichtige Verbundstruktur aus Siliziumoxid-/Siliziumnitrid-/Siliziumoxid-Schichten ("ONO") mit einer Gesamtdicke von ungefähr 25 nm oder weniger auf.
  • Bei Betrieb werden zum Programmieren der Speicherzelle typischerweise durch Channel Hot Electron-("CHE"-)Injection eine hohe Spannung, wie z.B. ungefähr 10 Volt, an das Steuer-Gate und eine mäßig hohe Spannung, z.B. ungefähr 5 Volt, an den Drain-Anschluss angelegt, wobei sich die Source- und Substratanschlüsse auf Erdpotential befinden. Zum Löschen der Zelle kann entweder ein Source Edge Erase-("SEE"-) oder ein Channel Erase-("CE"-)Verfahren angewendet werden. Bei dem SEE-Verfahren werden eine hohe negative Spannung, wie z.B. –10 Volt, an das Steuer-Gate und eine mäßig hohe Spannung, z.B. ungefähr 5 Volt, an den Source-Anschluss angelegt, wobei das Drain-Potential floatet. Bei dem CE-Verfahren werden ein hohe negative Spannung, wie z.B. –10 Volt, an das Steuer-Gate und eine mäßig hohe Spannung, z.B. ungefähr 7 Volt, an den Vorrichtungskörper (z.B. eine Wanne) angelegt, wobei die Source- und Drain-Potentiale floaten. In beiden Fällen wird ein großes elektrisches Feld über das Tunneloxid entwickelt und können die Elektronen entweder am Source-Anschluss (SEE-Verfahren) oder durch die Kanalregion (CE-Verfahren) aus dem Floating-Gate tunneln.
  • Flash-EEPROM-Systeme weisen herkömmlicherweise ein zweidimensionales Array von Floating-Gate-Speicherzellen auf, wie oben beschrieben. Das Array weist typischerweise mehrere Strings von Floating-Gate-Speichertransistoren auf, von denen jeder mit dem benachbarten Transistor in dem String durch Koppeln der Source der einen Vorrichtung mit dem Drain der benachbarten Vorrichtung gekoppelt ist, wodurch Bitleitungen gebildet werden. Mehrere Wortleitungen, die rechtwinklig zu den Strings verlaufen, sind jeweils mit dem Steuer-Gate einer Speicherzelle jedes String verbunden.
  • Ein CMOS-Transistor, der als "Reihenselektor" bezeichnet wird, wird an einem Ende jeder Wortleitung zum Zuführen einer Programmierspannung auf Anforderung zu jeder Wortleitung verwendet. Der Reihenselektortransistor und andere Transistoren, z.B. zu Energieversorgungszwecken vorgesehene, werden gleichzeitig mit der Ausbildung des Speicherzellenarray in dem Halbleiter-Wafer-Substrat ausgebildet und umfassen typischerweise die gleichen Verarbeitungsschritte und -bedingungen. In einigen Fällen ist der Transistor, der als "Poly 2-Peripherietransistor" bezeichnet wird, an einem Umfangsteil des Halbleitersubstrats ausgebildet und verwendet die "Poly 2-" oder obere Polysiliziumschicht, die zum Ausbilden der Steuer-Gates der Speicherarrayzellen verwendet werden.
  • Zum elektrischen Kontaktieren der "Poly 2"-Schicht, die die Gate-Elektrode solcher Peripherietransistoren und die Steuer-Gate-Elektrode der Speicherarrayzellen bildet, wird typischerweise eine Schicht aus einem hitzebeständigen Metall, z.B. Titan (Ti) oder Wolfram (W), über der "Poly 2"-Elektrode ausgebildet (mit oder ohne Zwischenanordnung von Kleber- und/oder Sperrschicht(en)) und auf geeignete Weise gemustert und angelassen. Die Verwendung von Wolfram zum Herstellen solcher Kontakte ist besonders günstig, da wolframbasierte Polysilizium-Gate-Elektrodenkontakte mit Abmessungen im Submikrometerbereich (D. Hisamoto et al., 1995 Symposium an VLSI Technology Digest of Technical Papers, S. 115–116) und mit einem sehr niedrigen Flächenwiderstand (d.h. 1,6–3 Ω) hergestellt werden können, wenn entweder eine Titannitrid-(TiN-) oder Wolframnitrid-(WNx-)Zwischenschicht zwischen der Wolframschicht und der Polysilizium-Gate-Elektroden-Schicht (D. H. Lee et al., 1995 Symposium an VLSI Technology Digest of Technical Papers, S. 119–120; K. Kasai et al., IEDM 94, S. 497–500) vorgesehen ist. Ein wesentliches Problem, das bei der Verwendung von Wolfram als Gate-Elektroden-Kontaktmetall bei der Speicherarrayherstellung auftritt, besteht jedoch in der Oxidation bei der Ofenverarbeitung bei hoher Temperatur (z.B. ungefähr 900°C) in einer Oxidierumgebung bei der MOS-Transistor- und Flash-Speicherzellenfertigung.
  • Somit besteht Bedarf an einem Prozesskonzept, das mit der bestehenden Flash-Speicher-Halbleiterherstellung kompatibel ist, wobei die Herstellung von Wolfram-Gate-Elektrodenkontakten mit sehr niedrigem Flächenwiderstand und Abmessungen im Submikrometerbereich bei gleichzeitiger Eliminierung der Oxidation bei der anschließenden Verarbeitung ermöglicht.
  • Offenbarung der Erfindung
  • Ein Vorteil der vorliegenden Erfindung besteht in der Schaffung eines Verfahrens zum Herstellen eines Flash-Speicherarray mit hoher Dichte und einer verbesserten Steuer-Gate-Elektrodenkontaktstruktur.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Schaffung eines Verfahrens zum Herstellen eines Flash-Speicherarray mit einer Steuer-Gate-Elektrodenstruktur, die bei der Hochtemperaturverarbeitung in einer Oxidierumgebung oxidationsfest ist.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Schaffung eines Verfahrens zum gleichzeitigen Herstellen von oxidationsfesten wolframbasierten Kontakten für die Gate-Elektrode eines MOS-Transistors und der Steuer-Gate-Elektrode einer Speicherzelle eines Flash-EEPROM.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung einer Integrations-Flash-EEPROM-Halbleitervorrichtung mit hoher Dichte, die eine oxidationsfeste wolframbasierte Gate-Elektrodenkontaktstruktur aufweist.
  • Weitere Vorteile und weitere Merkmale der vorliegenden Erfindung sind teilweise in der nachfolgenden Beschreibung aufgeführt und werden teilweise für Fachleute auf dem Sachgebiet anhand des Folgenden ersichtlich oder bei der Durchführung der vorliegenden Erfindung offensichtlich. Die Vorteile der vorliegenden Erfindung können so realisiert und erzielt werden, wie besonders in den beiliegenden Patentansprüchen beschrieben ist.
  • Erfindungsgemäß werden die vorgenannten und weitere Vorteile teilweise durch Anwendung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 1 erzielt.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Halbleitervorrichtung gemäß Anspruch 18 vorgesehen.
  • Weitere Vorteile der vorliegenden Erfindung werden für Fachleute auf dem Sachgebiet anhand der nachstehenden detaillierten Beschreibung ersichtlich, wobei nur die bevorzugte Ausführungsform der vorliegenden Erfindung durch Erläuterung der besten Art zur Durchführung des erfindungsgemäßen Verfahrens dargestellt und beschrieben ist. Es sei angemerkt, dass die vorliegende Erfindung weitere und unterschiedliche Ausführungsformen aufweisen kann und mehrere Details in unterschiedlicher offensichtlicher Hinsicht modifizierbar sind, ohne dass dadurch von der vorliegenden Erfindung abgewichen wird. Entsprechend dürfen die Zeichnung und die Beschreibung nur als Erläuterung und nicht als Einschränkung angesehen werden.
  • Kurzbeschreibung der Zeichnungen
  • 1(a)–1(h) und 2(a)–2(h) zeigen vereinfachte schematische Querschnittansichten mit Darstellung der Prozessschritte zum Herstellen von "Poly 2"-Peripherietransistor- bzw. Stapel-Gate-Speicherzellenteilen einer Flash-EEPROM-Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Es sei darauf hingewiesen, dass die verschiedenen Schichten, die den Schichtstapel oder das Laminat bilden, welche in den Figuren der beiliegenden Zeichnung als Teile von durch Anwendung der erfindungsgemäßen Methodik hergestellten EEPROM-Strukturen und -Vorrichtungen dargestellt sind, nicht maßstabgetreu gezeigt sind, sondern so dargestellt sind, dass sie die Merkmale der vorliegenden Erfindung am besten veranschaulichen.
  • Arten zum Durchführen der Erfindung
  • 1(a) und 2(a) zeigen in Umfangs- bzw. Zentralteilen ausgebildete Schichtstapel L1 und L2 des siliziumbasierten Halbleitersubstrats 1. Der Schichtstapel L1 zum Herstellen des Peripherietransistors weist in dieser Reihenfolge eine Gate-Oxid-Schicht 2 auf der oberen Fläche des Substrats 1, eine elektrisch leitende Polysilizium-Gate-Elektroden-Schicht 3 ("Poly 2") auf der Gate-Oxid-Schicht 2, eine Sperrmaterialschicht 4 aus Titannitrid (TiN) oder Wolframnitrid (WNx) auf der Polysiliziumschicht 3, eine Wolfram-Gate-Elektrodenkontakt-Schicht 5 auf der Sperrmaterialschicht 4 und eine Siliziumnitridschicht 6 auf der Wolframkontaktschicht 5 auf. Der Schichtstapel L2 zum Herstellen einer Speicherzelle weist zusätzlich zu den oben genannten Schichten 2–6 eine weitere elektrisch leitende Polysilizium-Gate-Elektroden-Schicht 7 ("Poly 1") auf der Gate-Oxid-Schicht 2 und eine Interpoly-Dielektrikumschicht 8, typischerweise ein Siliziumoxid-/Siliziumnitrid-/Siliziumoxid-("ONO"-)Verbundmaterial, auf der Polysiliziumschicht 7 und unter der Polysiliziumschicht 3 ("Poly 2") auf.
  • Die Schichten 2–8 werden typischerweise unter Anwendung bekannter oxidativer, reaktiver physikalischer und/oder chemischer Aufdampfungstechniken hergestellt, deren Details mit Ausnahme der erwähnten aus Gründen der Kürze weggelassen sind. Ein bevorzugtes Verfahren zum Herstellen der Sperrmaterialschicht 4 umfasst das reaktive Sputtern eines Titan- oder Wolfram-Target in einer stickstoff-(N2-)haltigen Atmosphäre. Die Verwendung eines Wolfram-Target bietet den Vorteil, dass dasselbe Target zum anschließenden Herstellen der darüber liegenden Wolframkontaktschicht 5 durch nichtreaktives Sputtern verwendet werden kann. Die Wolframkontaktschicht 5 kann ferner durch Anwendung eines chemischen Aufdampfprozesses (CVD) unter Verwendung von z.B. Wolframhexafluorid (WF6) ausgebildet werden. Geeignete Dickenbereiche sowie bevorzugte Dicken für jede Schicht der Schichtstapel sind in der nachstehenden Tabelle 1 aufgeführt. Tabelle 1
    Schicht Material Dickenbereich Å (10 Å – 1 nm) Bevorzugte Dicke (10 Å – 1 nm)
    2 Siliziumoxid 25–150 70
    3 Polysilizium 900–2500 1200
    4 Titannitrid oder Wolframnitrid 50–300 100
    5 Wolfram 700–4000 2000
    6 Siliziumnitrid 150–1000 700
    7 Polysilizium 250–1000 500
    8 Siliziumoxid/Siliziumnitrid/Siliziumoxid 50–300 150
  • Nach dem Herstellen der Schichtstapel L1 und L2 wird eine untere Entspiegelungsbeschichtung 9 ("BARC") auf der obersten Siliziumnitridschicht 6 jedes Schichtstapels ausgebildet, woraufhin die Ausbildung einer gemusterten Photoresistschicht 10 auf bekannte Weise erfolgt. Dann werden die Schichten 4–6 jeweils aus Titannitrid oder Wolframnitrid, Wolfram und Siliziumnitrid zusammen mit der BARC-Schicht 9 geätzt, wie z.B. durch reaktives Ionenätzen (RIE), und zwar unter Verwendung der gemusterten Photoresistschicht 10 als Ätzmaske und der Polysiliziumschicht 3 (Poly 2) als Ätzstopp. Nach dem Entfernen der Photoresistschicht 10 zusammen mit dem darunter liegenden Teil der BARC-Schicht 9 werden die in 1(b) und 2(b) gezeigten Strukturen erhalten.
  • Als nächstes wird ein mindestens ungefähr 1.000 Å dicker zweiter Siliziumnitridfilm derart auf den so gemusterten Schichtstapeln abgeschieden, dass er sämtliche freiliegenden Flächen abdeckt, und anisotrop geätzt, wie z.B. durch reaktives Ionenätzen, um einen Hauptteil der Dicke des auf der oberen Fläche des ersten Siliziumnitridfilms 6 ausgebildeten zweiten Siliziumnitridfilms zu entfernen, wobei "Abstandshalter-" Teile 11 aus dem zweiten Siliziumnitrid verbleiben, die die Seitenwandflächen der Schichtstapel bedecken, wie in 1(c) und 2(c) gezeigt. Die Abstandshalterteile 11 verjüngen sich typischerweise in der Breite von ihren unteren Enden nahe der Polysiliziumschicht 3 auf im Wesentlichen keine Breite an ihren oberen Enden nahe der Siliziumnitrid-"Deck"-Schicht 6. Geeignete Breiten für die unteren Endteile der konischen Abstandshalterteile 11 liegen zwischen ungefähr 500 Å und ungefähr 2500 Å.
  • Die Kombination der Siliziumnitrid-"Deck"-Schicht 6 und der Seitenwand-Abstandshalterteile 11 dient zum effektiven Kapseln der Wolfram-Gate-Elektrodenkontakt-Schicht 5 und zum Verhindern einer schädlichen Oxidierung bei anschließenden Hochtemperaturbehandlungen in einer Oxidierumgebung, z.B. beim Anlassen in einem Ofen in einer sauerstoffhaltigen Atmosphäre bei einer Temperatur von ungefähr 800°C bis ungefähr 950°C über einen Zeitraum von ungefähr 30 Min. bis ungefähr 60 Min. Es ist offensichtlich, dass die Breiten und Dichten (alternativ Porositäten) beider Siliziumnitridschichten entsprechend den Bedingungen der anschließenden Verarbeitung gewählt werden, um auf effektive Weise das Eintreten von Oxidationsstoffen (z.B. O2), die mit der Wolframkontaktschicht 5 reagieren, auszuschließen. Zusätzlich zu den vorstehenden Überlegungen sollte die abgeschiedene Dicke der Siliziumnitrid-Deck-Schicht 6 ausreichend groß sein, um einem weiteren Ätzen bei anschließenden Verarbeitungsschritten standzuhalten.
  • Als nächstes wird die Polysiliziumschicht 3 unter Verwendung der Siliziumnitrid-Deck-Schicht 6 als sich selbst ausrichtende Hartmaske weggeätzt, wie z.B. durch reaktives Ionenätzen. Die daraus entstehenden Strukturen sind in 1(d) und 2(d) gezeigt. Bei der Flash-Speicherzelle wird, da die Siliziumoxid- und Siliziumnitridschichten der Verbundmaterial-Interpoly-Dielektrikumschicht 8 als Ätzstopp dienen, ein weiteres Trocken-(z.B. reaktives Ionen-)Ätzen durchgeführt, um die freiliegenden Teile der ONO-Verbundmaterial-Dielektrikumschicht 8 und der Polysiliziumschicht 7 (Poly 1) zu entfernen, und zwar auch hier wieder unter Verwendung der Siliziumnitrid-Deck-Schicht 6 als sich selbst ausrichtende Maske. Die Ätzselektivität bei diesem Prozess ist gegenüber Siliziumnitrid hoch, und daher behält die Siliziumnitrid-"Deck"-Schicht 6 eine ausreichende Dicke, um ein Oxidieren der Wolframkontaktschicht 5 bei einem anschließenden Hochtemperatur-Anlassprozess zu verhindern, wie in 2(e) gezeigt ist. Ein weiterer technologischer Vorteil des erfindungsgemäßen Prozesses, bei dem die Siliziumnitrid-"Deck"-Schicht 6 während der gesamten Verarbeitung über der Wolframkontaktschicht verbleibt, besteht darin, dass ein hochselektives Ätzen zum Entfernen des Feldoxids in einem späteren Schritt durchgeführt werden kann. Auch hier wird durch die Kombination aus der Silizium-"Deck"-Schicht 6 und den Seitenwand-Abstandshalterschichten 11 auf effektive Weise ein Oxidieren der Wolframkontaktschicht 5 bei einer an dieser durchgeführten Hochtemperaturverarbeitung verhindert.
  • Gemäß 1(e) und 2(e) wird als nächstes eine Reihe von Ionenimplantationsschritten mit leichter und mittlerer Dosierung durchgeführt, um aktive Regionen mit unterschiedlicher Dotiermitteldichte und -profil in dem Halbleitersubstrat 1 auszubilden, wie z.B., jedoch nicht beschränkt auf, Source- und Drain-Regionen 12 und 13. Ferner wird ein Hochtemperatur-Ofen-Anlassschritt bei einer Temperatur zwischen ungefähr 800°C und ungefähr 1000°C, z.B. vorzugsweise ungefähr 900°C, ungefähr 15 Min. bis ungefähr 60 Min., vorzugsweise ungefähr 30 Min., lang zwischen sukzessiven Implantationen unterschiedlicher Dosierung durchgeführt, um ein Vor-Niederdosier-Implantationsschicht mit einer Dicke von ungefähr 75 Å auszubilden. Wie oben beschrieben, wird durch die Siliziumnitridkapselschichten 6 und 11 auf effektive Weise verhindert, dass die Wolfram-Elektrodenkontakt-Schicht 5 bei diesem Schritt oxidiert.
  • Nach dem Dotiermittelimplantierschritt zum Ausbilden aktiver Regionen, wie z.B. der Source- und Drain-Regionen 12 und 13, wird gemäß 1(f) und 2(f) eine Oxid-Abstandshalterschicht 14 mit einer Dicke von ungefähr 500 Å bis ungefähr 2000 Å, vorzugsweise ungefähr 1000 Å, auf den freilie genden Flächen der Schichtstapel L1 und L2 sowie auf der freiliegenden Fläche des Substrats 1 ausgebildet. Bei der Speicherzelle wird die Oxidschicht 14 unter Verwendung der Siliziumnitrid-Deck-Schicht 6 als Ätzstopp selektiv geätzt, wie in 2(f) gezeigt.
  • Gemäß 1(g) und 2(g) wird dann eine weitere Schicht auf den Seitenflächen der Oxidschicht 14 abgeschieden, was zur Bildung von dickeren Seitenwand-Abstandshalterschichten 15 führt, und das Oxid auf der oberen Fläche des Schichtstapels wird durch selektives Atzen entfernt. Bei einem weiteren Schritt, der in 1(h) und 2(h) gezeigt ist, werden Source-/Drain-N+-Regionen 16 und Vss-Verbindungen auf herkömmliche Weise durch Innenimplantation ausgebildet.
  • Somit wird durch Vorsehen von Siliziumnitridschichten gemäß der vorliegenden Erfindung, durch die der Wolfram-Gate-Elektrodenkontakt auf effektive Weise gekapselt und im Wesentlichen bei sämtlichen Verarbeitungsschritten, bei denen eine Hochtemperaturbehandlung in Oxidierumgebungen erfolgt, festgehalten wird, das Problem der schädlichen Oxidation der Wolframkontakte eliminiert, und es werden daher zuverlässig Kontakte mit einer Größe im Submikrometerbereich und einem extrem niedrigen Flächenwiderstand erhalten. Ferner wird bei der dargestellten Ausführungsform zwar das erfindungsgemäße Konzept auf die Herstellung von Flash-EEPROMs angewendet, das erfindungsgemäße Verfahren und die Strukturen gemäß der vorliegenden Erfindung sind jedoch auf alle Arten von Halbleitervorrichtungen anwendbar, bei denen Wolfram- oder wolframbasierte Kontakte verwendet werden.
  • In der vorstehenden Beschreibung sind zahlreiche spezifische Details, wie z.B. bestimmte Materialien, Strukturen, Reaktionsmittel, Prozesse etc. dargestellt worden, um ein gutes Verständnis der vorliegenden Erfindung zu ermöglichen. Es sei jedoch angemerkt, dass die vorliegende Erfindung ausgeführt werden kann, ohne auf die spezifisch beschriebenen Details zurückzugreifen. Ferner sind bekannte Verarbeitungsstrukturen und -techniken nicht detailliert erläutert worden, um die Beschreibung der vorliegenden Erfindung nicht unnötigerweise zu verkomplizieren.
  • Es sind hier nur die bevorzugten Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden. Es sei darauf hingewiesen, dass die vorliegende Erfindung innerhalb des Schutzumfangs des erfindungsgemäßen Konzepts, wie es hier dargestellt worden ist, verändert und modifiziert werden kann.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit folgenden sequentiellen Schritten: Bereitstellen eines Halbleitersubstrats (1), das Silizium und eine Fläche aufweist; Ausbilden eines Schichtstapels über der Substratfläche, wobei der Stapel in folgender Reihenfolge aufweist: eine Gate-Oxid-Schicht (2) auf der Substratfläche, eine elektrisch leitende Polysiliziumschicht (3) auf der Gate-Oxid-Schicht (2), eine Sperrmaterialschicht (4) auf der Polysiliziumschicht (3), eine Wolframschicht (5) auf der Sperrmaterialschicht (4), und eine Siliziumnitridschicht (6) auf der Wolframschicht (5); selektives Entfernen von Teilen der Sperrmaterial-, Wolfram- und Siliziumnitridschichten (4–6) des Schichtstapels, wobei die Gate-Oxid- und Polysiliziumschichten (2, 3) des Schichtstapels intakt bleiben, wodurch selektiv ein Muster in dem Stapel gebildet wird, bei dem Seitenwandflächen nur der Sperrmaterial-, Wolfram- und Siliziumnitridschichten (4–6) freiliegen; selektives Ausbilden einer weiteren Siliziumnitridschicht (11), die die freiliegenden Seitenwandflächen der Sperrmaterial-, Wolfram- und Siliziumnitridschichten (4–6) abdeckt, wobei die Wolframschicht (5) von der Kombination aus den auf der obersten bzw. Seitenwandfläche der Wolframschicht ausgebildeten Siliziumnitridschichten (6, 11) gekapselt ist; selektives Entfernen von Teilen der Polysiliziumschicht (3) zum Ausbilden eines Musters in der Schicht, wobei Seitenwandflächen der Schicht in im Wesentlichen vertikaler Übereinstimmung mit den Seitenwandflächen der Sperrmaterial-, Wolfram- und Siliziumnitridschichten (4–6) freiliegen; und thermisches Anlassen des so gebildeten Schichtstapels bei einer hohen Temperatur in einer Oxidierumgebung, wobei die Siliziumnitrid-Kapselungsschichten (6, 11) ein Oxidieren der Wolframschicht (5) während des thermischen Anlassens verhindern.
  2. Verfahren nach Anspruch 1, bei dem die Halbleitervorrichtung einen Transistor aufweist, die elektrisch leitende Polysiliziumschicht (3) eine Gate-Elektrode des Transistors aufweist, die Wolframschicht (5) einen Gate-Elektrodenkontakt aufweist und das Verfahren das Ausbilden des Schichtstapels auf mindestens einem Umfangsteil der Substratfläche umfasst.
  3. Verfahren nach Anspruch 1 oder 2, ferner mit folgenden Schritten: Ausbilden des Schichtstapels auf einem zentralen Teil der Substratfläche; und nach dem Ausbilden der Gate-Oxid-Schicht (2), jedoch vor dem Ausbilden der Polysiliziumschicht (3): Ausbilden einer weiteren elektrisch leitenden Polysiliziumschicht (7) auf der Gate-Oxid-Schicht (2); und Ausbilden einer Interpoly-Dielektrikumschicht (8) auf der weiteren Polysiliziumschicht (7); wobei das Verfahren ferner den Schritt des selektiven Entfernens von Teilen der weiteren Polysiliziumschicht (7) und der Interpoly-Dielektrikumschicht (8) umfasst, um dadurch Seitenwandflächen der Schichten in im Wesentlichen vertikaler Übereinstimmung mit den freiliegenden Seitenwandflächen der Schichten (3–6) freizulegen; wobei die Halbleitervorrichtung einen Flash-EEPROM aufweist, die weitere Polysiliziumschicht (7) eine Floating-Gate-Elektrode aufweist, die Polysiliziumschicht (3) eine Steuer-Gate-Elektrode mit niedrigem Flächenwiderstand aufweist und die Wolframschicht (5) einen Steuer-Gate-Elektrodenkontakt aufweist.
  4. Verfahren nach Anspruch 3, mit dem Schritt des thermischen Anlassens durch Erwärmen in einer sauerstoffhaltigen Umgebung bei einer Temperatur von ungefähr 800°C bis ungefähr 950°C über einen Zeitraum von ungefähr 30 Min. bis ungefähr 60 Min.
  5. Verfahren nach Anspruch 3 oder 4, mit dem Schritt des Ausbildens der Gate-Oxid-Schicht (2) mit einer Dicke von ungefähr 2,5 nm bis ungefähr 15 nm.
  6. Verfahren nach Anspruch 3 4, oder 5, mit dem Schritt des Ausbildens der weiteren Polysiliziumschicht (7) mit einer Dicke von ungefähr 25 nm bis ungefähr 100 nm.
  7. Verfahren nach einem der Ansprüche 3 bis 6, mit dem Schritt des Ausbildens der Interpoly-Dielektrikumschicht (8) mit einer Dicke von ungefähr 5 nm bis ungefähr 30 nm.
  8. Verfahren nach Anspruch 7, bei dem die Interpoly-Dielektrikumschicht (8) ein Siliziumoxid-/Siliziumnitrid-/Siliziumoxid-Verbundmaterial aufweist.
  9. Verfahren nach einem der Ansprüche 3 bis 8, mit dem Schritt des Ausbildens der Polysiliziumschicht (3) mit einer Dicke von ungefähr 90 nm bis ungefähr 250 nm.
  10. Verfahren nach einem der Ansprüche 3 bis 9, mit dem Schritt des Ausbildens der Schicht (4) aus Sperrmaterial mit einer Dicke von ungefähr 5 nm bis ungefähr 30 nm.
  11. Verfahren nach Anspruch 10, mit dem Schritt des Abscheidens der Schicht (4) aus Wolframnitrid aufweisendem Sperrmaterial durch reaktives Sputtern eines Wolfram-Target in einer stickstoffhaltigen Atmosphäre.
  12. Verfahren nach Anspruch 10, mit dem Schritt des Abscheidens der Schicht (4) aus Titannitrid aufweisendem Sperrmaterial, das durch reaktives Sputtern eines Titan-Target in einer stickstoffhaltigen Atmosphäre abgeschieden wird.
  13. Verfahren nach einem der Ansprüche 3 bis 12, mit dem Schritt des Ausbildens der Schicht (5) aus Wolfram mit einer Dicke von ungefähr 70 nm bis ungefähr 400 nm durch einen physikalischen oder chemischen Aufdampfprozess.
  14. Verfahren nach einem der Ansprüche 3 bis 13, mit dem Schritt des Ausbildens der Schicht (6) aus Siliziumnitrid auf der oberen Fläche der Wolframschicht (5) mit einer Dicke von ungefähr 15 nm bis ungefähr 100 nm.
  15. Verfahren nach einem der Ansprüche 3 bis 14, mit dem Schritt des Ausbildens der weiteren Schicht (11) aus Siliziumnitrid auf den Seitenwandflächen der Schichten (4–6) mit einer Breite von ungefähr 50 nm bis ungefähr 250 nm an ihrem unteren Ende nahe der Substratfläche und sich auf im Wesentlichen keine Breite an ihrem oberen distalen Ende verjüngend.
  16. Verfahren nach einem der Ansprüche 3 bis 15, ferner mit dem Schritt des Ausbildens von Source- und Drain-Regionen an ausgewählten Stellen der Substratfläche.
  17. Verfahren nach Anspruch 16, ferner mit dem Schritt des Ausbildens mindestens einer Schicht aus Oxid, die mindestens die Seitenwandflächen des Schichtstapel und die weitere Siliziumnitridschicht (11) abdeckt.
  18. Halbleitervorrichtung mit: einem Halbleitersubstrat (1), das Silizium und eine Fläche mit mindestens einer darin oder darauf ausgebildeten aktiven Vorrichtungsregion aufweist; einem auf dem Substrat über der mindestens einen aktiven Vorrichtungsregion ausgebildeten Schichtstapel, der in folgender Reihenfolge aufweist: eine Gate-Oxid-Schicht (2) auf der Substratfläche, eine elektrisch leitende Polysilizium-Gate-Elektroden-Schicht (3) auf der Gate-Oxid-Schicht (2), eine Titannitrid- oder Wolframnitrid-Sperrschicht (4) auf der Polysiliziumschicht (3), eine Wolfram-Gate-Elektrodenkontakt-Schicht (5) auf der Sperrschicht (4), und eine Siliziumnitridschicht (6) auf der Wolframschicht (5); wobei der Schichtstapel freiliegende Seitenwandflächen nur der Sperr-, Wolfram- und Siliziumnitridschichten (4–6) aufweist; und eine weitere Siliziumnitridschicht (11) nur die freiliegenden Seitenwandflächen der Sperr-, Wolfram- und Siliziumnitridschichten (4–6) des Schichtstapels abdeckt, wobei die Wolframschicht (5) von der Kombination aus den auf der obersten bzw. Seitenwandfläche der Wolframschicht ausgebildeten Siliziumnitridschichten (6, 11) gekapselt ist, wodurch ein Oxidieren der Wolframschicht (5) während des thermischen Anlassens der Vorrichtungsstruktur bei einer hohen Temperatur in einer Oxidierumgebung verhindert wird.
  19. Halbleitervorrichtung nach Anspruch 18 mit einem Transistor, wobei die mindestens eine aktive Vorrichtungsregion mindestens an einem Umfangsteil des Halbleitersubstrats ausgebildet ist.
  20. Halbleitervorrichtung nach Anspruch 18, bei der der Schichtstapel ferner aufweist: eine weitere elektrisch leitende Polysiliziumschicht (7) auf der Gate-Oxid-Schicht (2); und eine Siliziumoxid-/Siliziumnitrid-/Siliziumoxid-Verbundmaterial-Interpoly-Dielektrikumschicht (8) auf der weiteren Polysiliziumschicht (7) und unter der Polysiliziumschicht (3), wobei die weitere Polysiliziumschicht (7) und die Verbundmaterial-Interpoly-Dielektrikumschicht (8) gemustert sind, um Seitenwandflächen der Schicht in im Wesentlichen vertikaler Übereinstimmung mit den Seitenwandflächen der Schichten (3–6) des Schichtstapels freizulegen; wobei die Halbleitervorrichtung einen Flash-EEPROM aufweist, die weitere Polysiliziumschicht (7) eine Floating-Gate-Elektrode aufweist, die Polysiliziumschicht (3) eine Steuer-Gate-Elektrode aufweist und die Wolframschicht (5) einen Steuer-Gate-Elektrodenkontakt aufweist.
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