DE60022458T2 - Halbleitergehäuse, halbleitervorrichtung, elektronikelement und herstellung eines halbleitergehäuses - Google Patents

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Masahiro Kaizu
Akihito Kurosaka
Masatoshi Inaba
Nobuyuki Sadakata
Mutsumi Masumoto
Kenji Masumoto
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Fujikura Ltd
Texas Instruments Japan Ltd
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf ein Halbleitergehäuse, wie z.B. ein Wafer-Level-CSP (engl. Chip Size/Scale Package), wobei keine Verdrahtungsplatte (Interposer) verwendet wird, eine Halbleitervorrichtung, ein Elektronikelement und ein Verfahren zum Herstellen des Halbleitergehäuses; sowie insbesondere auf ein Halbleitergehäuse, eine Halbleitervorrichtung und ein Elektronikelement, die leicht herzustellen sind, und ein Verfahren zum Herstellen des Halbleitergehäuses.
  • Technischer Hintergrund
  • In den vergangenen Jahren wurde die Entwicklung von kleinen Halbleitervorrichtungen vorangetrieben. Bei dieser Entwicklung wird auf die Miniaturisierung der Gehäuse dieser Halbleitervorrichtungen geachtet. Z.B. wurde eine Vielzahl von Halbleitergehäusen in der Augustausgabe (1998) und in der Februarausgabe (1999) von „Nikkei Micro-device" vorgeschlagen. Unter diesen Gehäusen hat speziell ein Wafer-Level-CSP, der ein CSP genanntes Gehäuse verwendet, eine große Wirkung auf die Miniaturisierung eines Gehäuses und auf die Reduzierung von Kosten. Dieses CSP ist ein zusammen mit einem Wafer mit Harz abgedichtetes Gehäuse. 9 ist eine Schnittansicht, die den Aufbau eines herkömmlichen CSP darstellt. Im Übrigen zeigt 9 den Zustand, in dem das obige CSP auf einer Leiterplatte montiert wird, und die vertikale Ortsbeziehung zwischen den im folgenden erklärten Teilen ist mit Bezug auf diejenigen aus 9 umgedreht.
  • Bei dem herkömmlichen CSP sind mehrere Al-Kontaktflecken 52 auf einem Wafer 51 ausgebildet. Ferner sind eine SiN-Schicht 53 und eine Polyimidschicht 54, welche die Al-Kontaktflecken 52 bedecken, auf der gesamten Oberfläche des Wafers 51 ausgebildet. In der SiN-Schicht 53 und der Polyimidschicht 54 ist ein Durchgangsloch, das den Al-Kontaktfleck 52 von der Oberfläche der Polyimidschicht 54 erreicht, ausgebildet und eine leitfähige Schicht 55 ist in das Durchgangsloch eingebettet. Auf der Polyimidschicht 54 ist eine mit der leitfähigen Schicht 55 verbundene Umleitungsschicht 56 ausgebildet. Die Umleitungsschicht 56 ist z.B. aus Cu ausgebildet. Eine Abdichtungsharzschicht 57, welche die Umleitungsschicht 56 überzieht, ist auf der gesamten Oberfläche der Polyimidschicht 54 ausgebildet. Innerhalb der Abdichtungsharzschicht 57 ist eine Cu-Säule 58, die die Umleitungsschicht 56 von der Oberfläche der Abdichtungsharzschicht 57 erreicht, als eine Metallsäule ausgebildet. Eine Barrierenmetallschicht 59 ist auf der Cu-Säule 58 ausgebildet, und eine Lötkugel 60, wie z.B. ein Lötzinn, ist auf der Barrierenmetallschicht 59 ausgebildet.
  • Als nächstes wird ein Verfahren zum Herstellen des wie oben erwähnten herkömmlichen CSP erklärt werden. Die 10(a) bis (e) sind Schnittansichten, welche das Verfahren zum Herstellen des herkömmlichen CSP in der Reihenfolge der Arbeitsschritte zeigen. Im Übrigen sind die Umleitungsschicht, die Polyimidschicht und dergleichen in den 10(a) bis (e) weggelassen.
  • Zuerst wird wie in 10(a) dargestellt ein Wafer 61 mit einer flachen Oberfläche bereitgestellt. Wie in 10(b) dargestellt werden mehrere Cu-Säulen 62 auf dem Wafer 61 durch Galvanotechnik gebildet. Als nächstes werden alle Cu-Säulen 62 wie in 10(c) dargestellt mit Harz abgedichtet, so dass sie umhüllt sind, um eine Abdichtungsharzschicht 63 zu bilden. Dann wird wie in 10(d) dargestellt die Oberfläche der Abdichtungsharzschicht 63 poliert, um alle Cu-Säulen 62 freizulegen. Danach wird wie in 10(e) gezeigt eine Lötkugel 64, wie z.B. ein Lötzinn, auf jeder Cu-Säule 62 angebracht.
  • Das wie oben beschriebene CSP ist somit gebildet. Dieses CSP wird nachträglich durch Schneiden in eine vorbestimmte Größe gebracht.
  • Da der thermische Expansionskoeffizient eines Halbleitergehäuses allgemein verschieden ist von dem einer Leiterplatte oder dergleichen, konzentriert sich eine auf dem Unterschied des thermischen Expansionskoeffizienten basierende Verspannung auf einen Anschluss des Halbleitergehäuses. Jedoch wird bei dem oben erwähnten CSP die Verspannung leicht verteilt, indem der zylindrischen Cu-Säule 62 eine große Höhe gegeben wird.
  • Jedoch ist es, um die auf dem Unterschied des thermischen Expansionskoeffizienten beruhende Verspannung zu verteilen, für eine Metallsäule, wie z.B. eine Cu-Säule, notwendig, eine Höhe von etwa 100μm von der Umleitungsschicht zu haben. Wenn jedoch eine Metallsäule mit einer solchen Höhe durch Galvanotechnik gebildet wird, gibt es das Problem, dass eine erheblich lange Zeitspanne benötigt wird. Dies führt weiter zu den Problemen erhöhter Herstellungskosten und einer Schwierigkeit bei der Steuerung der Höhe der Metallsäule.
  • Aus der JP 11 008 250 A (vgl. Patent Abstracts of Japan, Bd. 1999, Nr. 04, 30. April 1999) ist eine integrierte Halbleiter- Schaltungsvorrichtung bekannt, bei der eine Metallüberzugssockelschicht auf einer organischen Harzschicht auf einem Halbleitersubstrat ausgebildet ist und bei der Verspannung an der Metallüberzugssockelschicht durch Gestalten des Aufbaus als eine freitragende Anordnung abgeschwächt ist.
  • Aus der JP 01 209 746 A (vgl. Patent Abstracts of Japan, Bd. 013, Nr. 518 (E-848), 20. November 1989) ist eine Flip-Chipbasierende Halbleitervorrichtung bekannt, bei der die Grundschicht des Löthöckers eine wärmebeständige Niederverspannungsharzschicht und eine Leitungsverdrahtungsschicht umfasst, die in einem Zickzackmuster verbunden ist.
  • Aus der US 5,844,782 A ist eine Leiterplatte bekannt, bei der die Bildung von Rissen in Fundamentabschnitten von hervorstehenden äußeren Elektroden, die auf Anschlussflächen auf der Leiterplatte ausgebildet sind, verhindert wird durch Bereitstellen einer Lücke zwischen jeder der äußeren Elektroden und einem Musterschutzfilm.
  • Aus der US 5,874,782 ist eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben bekannt, wobei die Kontaktflecke in einer Höhenbeziehung relativ zu den Oberflächenleitern angehoben sind.
  • Angesichts der obigen Probleme wurde die vorliegende Erfindung gemacht. Es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleitergehäuse, eine Halbleitervorrichtung und ein Elektronikelement bereitzustellen, die es ermöglichen, eine Verspannung zu verteilen, die erzeugt wird, wenn das Gehäuse auf einer Leiterplatte oder dergleichen angebracht wird, und die in kurzer Zeit hergestellt werden können, sowie ein Verfahren zum Herstellen des Halbleitergehäuses bereitzustellen.
  • Offenbarung der Erfindung
  • Die Aufgabe wird gelöst durch ein Halbleitergehäuse nach Anspruch 1 und wird auch gelöst durch ein Verfahren zum Herstellen eines Halbleitergehäuses nach Anspruch 10. Weiterentwicklungen der Erfindung sind in den abhängigen Ansprüchen gekennzeichnet.
  • Bei der vorliegenden Erfindung ist die Säule mit dem Harzvorsprungsabschnitt vorgesehen, wobei zumindest die obere Oberfläche davon mit der leitfähigen Schicht überzogen ist. Daher wird in dem Fall, in dem Verspannung in dieser Säule erzeugt wird, die Verspannung hauptsächlich durch den Harzvorsprungsabschnitt verteilt. Aus diesem Grund ist keine dicke Metallisierungsschicht für die Säule notwendig, so dass das Herstellungsverfahren verkürzt ist. Da die Höhe der Säule durch die Höhe des Harzvorsprungabschnittes gesteuert werden kann, ist die Einstellung davon leicht.
  • Durch Größermachen einer Fläche des Öffnungsabschnittes, der in der Abdichtungsharzschicht gebildet ist, durch welche die Säule durchdringt, als die der oberen Oberfläche der Säule, kann die Kontaktfläche zwischen dem Löthöcker und der leitfähigen Schicht groß gemacht werden. Daher ist die Zuverlässigkeit des Sicherstellens elektrischer Leitung und Haftkraft verbessert. In diesem Fall kann eine Grenze zwischen der Säule und der Abdichtungsharzschicht außerhalb der oberen Oberfläche der Säule in Draufsicht gesehen vorhanden sein.
  • In dem Fall, in dem die innere Oberfläche des Öffnungsabschnittes, der in der Abdichtungsharzschicht gebildet ist, derart nach innen geneigt ist, dass eine einen Rand der oberen Oberfläche der Säule umgebende Nut gebildet wird, und die Grenzfläche durch die Nut geteilt ist, wird die Flexibilität der Deformation des Harzvorsprungabschnittes groß auf der Ba sis der Harzentfernung. Somit ist die Verspannung noch leichter verteilt.
  • In dem Fall, dass zumindest ein Teil eines Rands der Säule mit der Abdichtungsharzschicht überzogen ist und die Abdichtungsharzschicht derart ausgebildet ist, dass sie eine derartige Dicke hat, dass deren obere Oberfläche, von der Säule entfernt, geringer ist als die obere Oberfläche der Säule, wird die Flexibilität der Deformation des Harzvorsprungabschnittes in der gleichen Art und Weise groß. Somit wird die Verspannung noch leichter verteilt.
  • Die von dem Löthöcker auf den Harzvorsprungsabschnitts wirkende Verspannung kann noch gleichmäßiger verteilt sein, wenn eine Position der Mitte des Löthöckers mit einer Position der Mitte des Harzvorsprungabschnittes in Draufsicht gesehen übereinstimmt.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • Von den Figuren zeigen:
  • 1(a) bis (c) Schnittansichten, die ein Verfahren zum Herstellen eines Halbleitergehäuses in der Reihenfolge der Arbeitsschritte darstellen;
  • 2(a) bis (c) Ansichten, welche das Verfahren zum Herstellen eines Halbleitergehäuses zeigen, wobei die Ansichten Schnittansichten sind, welche auf die in 1 gezeigten Schritte folgenden Schritte zeigen;
  • 3(a) bis (b) Ansichten, welche das Verfahren zum Herstellen eines Halbleitergehäuses zeigen, wobei die Ansichten Schnittansichten sind, welche die den in 2 dargestellten Schritten nachfolgenden Schritte zeigen;
  • 4 eine Ansicht, die erzielt wurde durch Nachzeichnen einer Fotografie, welche einen Zustand zeigt, nachdem eine Keimschicht 5 bei dem Verfahren des Herstellens des Halbleitergehäuses aus 3(b) entfernt ist;
  • 5 eine Ansicht, die erzielt wurde durch Nachzeichnen einer Fotografie, welche eine Zustand zeigt, nachdem eine Abdichtungsharzschicht 8 bei dem Verfahren des Herstellens des Halbleitergehäuses aus 3(b) gebildet ist;
  • 6 eine Schnittansicht, welche ein Halbleitergehäuse zeigt, das nach einer ersten Ausführungsform der vorliegenden Erfindung hergestellt ist;
  • 7 eine Ansicht, die erhalten wurde durch Nachzeichnen einer Fotografie, welche einen Zustand zeigt, nach dem eine Abdichtungsharzschicht 8a bei der ersten Ausführungsform gebildet ist;
  • 8 eine Schnittansicht, die ein Halbleitergehäuse zeigt, das nach einer zweiten Ausführungsform der vorliegenden Erfindung hergestellt ist;
  • 9 eine Schnittansicht, die den Aufbau eines herkömmlichen CSP darstellt; und
  • 10(a) bis (e) Schnittansichten, die ein Verfahren zum Herstellen des herkömmlichen CSP in der Reihenfolge der Arbeitsschritte zeigen.
  • Bevorzugte Ausführungsformen
  • Ein Verfahren zum Herstellen eines Halbleitergehäuses nach den Ausführungsformen der vorliegenden Erfindung wird im Folgenden im Detail mit Bezug auf die angefügten Zeichnungen erklärt werden. Die 1(a) bis (c), die 2(a) bis (c) und die 3(a) und (b) sind Schnittansichten, die ein Verfahren zum Herstellen eines Halbleitergehäuses in der Reihenfolge der Arbeitsschritte zeigen. Dieses Verfahren ist nicht Teil der Erfindung, aber fördert das Verständnis davon.
  • Bei dem vorliegenden Verfahren wird, wie in 1(a) dargestellt zuerst ein Erzeugnis vorbereitet, bei dem ein Passivierungsfilm 9, der aus SiN oder dergleichen gemacht ist, direkt auf der gesamten Oberfläche eines Si-Wafers 1 ausgebildet ist, bei dem eine integrierte Schaltung (nicht dargestellt) und Elektroden davon, z.B. ein Al-Kontaktfleck 2, angeordnet sind. Ein Öffnungsabschnitt wird an der dem Al-Kontaktfleck entsprechenden Stelle in dem Passivierungsfilm 9 gebildet, so dass der Al-Kontaktfleck 2 freigelegt wird.
  • Danach wird, wie in 1(b) dargestellt eine Isolierschicht 3 aus Harz und mit einem Öffnungsabschnitt 3a an der dem Al-Kontaktfleck 2 entsprechenden Stelle gebildet. Die Isolierschicht 3 ist z.B. aus einem Polyimid-, Epoxid- oder Silikonharz. Die Dicke davon ist z.B. zwischen 5 und 50μm. Die Isolierschicht 3 kann z.B. durch einen Aufschleudervorgang, ein Druckverfahren, ein Laminierverfahren oder dergleichen gebildet werden. Der Öffnungsabschnitt 3a kann z.B. durch Abscheiden eines Films gebildet werden, der aus Polyimid oder dergleichen gebildet ist und die Harzschicht 3 bildet, auf der gesamten Oberfläche und anschließendes Bemustern des Films durch Fotolithographie.
  • Als nächstes wird, wie in 1(c) dargestellt, ein Vorsprungsabschnitt 4, der aus einem Harz gebildet wird und die Form eines abgeschnittenen Kegels besitzt (trapezoider Abschnitt; ein Harzvorsprungsabschnitt mit einer durch Entfernen der Oberseite eines Kegels erhaltenen Form) an einer Stelle gebildet, die von der Elektrode beabstandet ist, über dem Wafer und auf der Isolierschicht 3. Der trapezoide Vorsprungsabschnitt 4 wird z.B. aus einem Polyimid-, Epoxid- oder Silikonharz gebildet. Die Dicke davon ist z.B. zwischen 25 und 100μm. Der Vorsprungsabschnitt 4 kann gebildet werden aus Polyimid oder dergleichen durch ein Druckverfahren, ein Laminierverfahren, einen Aufschleudervorgang oder dergleichen.
  • Anschließend wird wie in 2(a) dargestellt eine dünne Keimschicht 5 durch elektrolytisches Metallisieren auf der gesamten Oberfläche oder Bereichen, die es benötigen, gebildet. Die Keimschicht 5 ist z.B. ein Schichtstoff, der durch ein Sputterverfahren gebildet ist und entweder aus einer Cu-Schicht und einer Cr-Schicht oder aus einer Cu-Schicht und einer Ti-Schicht besteht. Die Keimschicht 5 kann entweder eine stromlose Cu-Metallisierungsschicht oder eine dünne metallische Schicht sein, die durch ein Gasphasenabscheidungsverfahren, ein Auftragungsverfahren oder ein chemisches Gasphasenabscheidungsverfahren (CVD) oder dergleichen gebildet ist; oder eine Kombination dieser Schichten.
  • Als nächstes wird ein Fotolackfilm (nicht dargestellt) für die elektrolytische Metallisierung auf der Keimschicht 5 gebildet. Dieser Fotolackfilm ist mit dem Öffnungsabschnitt 3a, dem Vorsprungsabschnitt 4 und einem Öffnungsabschnitt versehen, der in einem Bereich ausgebildet ist, welcher dem zwischen diesen Abschnitten eingeschlossenen Bereich entspricht. Der Fotolackfilm kann z.B. gebildet werden unter Verwendung eines Verfahrens des Beschichtens eines Fotolackfilms oder eines Verfahrens des Aufschleuderns eines flüssigen Fotolacks. Danach wird wie in 2(b) gezeigt eine Cu-Metallisierungsschicht 6, die eine leitfähige Schicht ist, auf der freigelegten Keimschicht 5 durch elektrolytisches Kupfermetallisieren gebildet, wobei der Fotolackfilm als eine Maske verwendet wird. Durch die oben erwähnten Schritte wird ein Verdrahtungspfad (ein Schaltungsmuster) aus der Cu-Metallisierungsschicht 6 auf dem Si-Wafer 1 gebildet. Die Dicke der Cu-Metallisierungsschicht ist z.B. zwischen 5 und 50μm. Danach können z.B. eine Ni-Metallisierungsschicht und eine Au-Metallisierungsschicht (nicht dargestellt) auf der Cu-Metallisierungsschicht 6 gebildet werden zum Verbessern der Benetzbarkeit eines Löthöckers, der später gebildet wird.
  • Anschließend wird, wie in 2(c) dargestellt der Fotolackfilm abgeblättert und die unnötige Keimschicht 5, die blank auf der Oberfläche des Wafers ist, wird durch Ätzen entfernt, so dass die Isolierschicht 3 in einem Bereich außerhalb dem der leitfähigen Schicht 6 freigelegt wird. Auf diese Art und Weise wird eine mit der leitfähigen Schicht beschichtete Säule auf dem Si-Wafer 1 gebildet. 4 ist eine Ansicht, welche durch Nachzeichnen einer Fotografie erzielt wurde, die den Oberflächenzustand des Si-Wafers 1 darstellt, nachdem die Keimschicht 5 bei dem vorliegenden Verfahren entfernt wurde, wobei der Wafer schräg von der Seite davon zu sehen ist. In 4 sind die trapezoiden Vorsprungsabschnitte 4, die Elektroden 2 und die leitfähige Schicht 6 zum Verbinden dieser miteinander auf dem Wafer gezeigt. Die leitfähige Schicht 6 zwischen der Elektrode 2 und dem Vorsprungsabschnitt 4 bildet den Verdrahtungspfad auf dem Si-Wafer 1. Wie in 4 gezeigt, bilden einige Verdrahtungspfade nicht den kürzesten geraden Pfad zwischen der Elektrode 2 und dem Harzvorsprungabschnitt 4 und können gebogen sein.
  • Anschließend wird wie in 3(a) gezeigt die gesamte Oberfläche mit einer Abdichtungsharzschicht 8 für den Oberflächenschutz beschichtet, der eine Dicke von etwa 10 bis 150μm hat, in der Art und Weise, dass sich die Abdichtungsharzschicht 8 um den Rand der Oberfläche der Säule 7 aufbläht und nur die Mitte davon freigelegt ist. In anderen Worten ist die Fläche eines Öffnungsabschnittes 10 in der Abdichtungsharzschicht 8 kleiner gestaltet als die der oberen Oberfläche der Säule 7. Für diese Abdichtungsharzschicht kann bevorzugt ein Polyimidharz, ein Epoxidharz oder ein Silikonharz verwendet werden. 5 zeigt den Oberflächenzustand des Halbleitergehäuses nachdem die Abdichtungsharzschicht 8 gebildet ist, und ist eine Ansicht, welche durch Nachzeichnen einer Fotografie erzielt wurde, wobei der Wafer diagonal von der Seitenrichtung davon betrachtet wird. Der Schritt des Bildens der Abdichtungsharzschicht 8 kann z.B. ausgeführt werden durch Bilden der Abdichtungsharzschicht 8 aus einem fotosensitiven Fotolack, wie z.B. einem fotosensitiven Polyimidharz, und dann durch Bemustern dieser Schicht durch Fotolithographie. Jedoch ist dieses Verfahren nicht beschränkend.
  • Als nächstes wird z.B. ein Löthöcker 11 auf der Oberfläche der Säule 7 gebildet. Beispiele des Verfahrens zum Bilden des Löthöckers 11 beinhalten Metallisierung, Drucken und Metallsprühverfahren, sowie ein Verfahren des Bringens einer Lötkugel auf die Oberfläche. Es ist wichtig für die gleichmäßige Verteilung der Verspannung, dass die Mitte des Löthöckers 11 und die des Harzvorsprungabschnittes 4 in Draufsicht gesehen (von oberhalb des Wafers) übereinstimmen. In anderen Worten ist es wichtig, dass die Mittenposition des Löthöckers 11, der in Draufsicht gesehen rund ist, und die Mittenposition des runden Harzvorsprungabschnittes 4 miteinander übereinstimmen.
  • Die Säule 7 des Halbleitergehäuses, das auf diese Art und Weise hergestellt ist, hat eine Form wie in 2(c) und 4 gezeigt. D.h. die Keimschicht 5 und die 20μm dicke Cu-Metallisierungsschicht 6 sind ausgebildet auf der oberen Oberfläche und der Seitenoberfläche des Harzvorsprungabschnittes 4, der einen trapezoiden Abschnitt aufweist und dessen Höhe z.B. 30μm ist, so dass sie den Vorsprungsabschnitt 4 bedecken. Die Säule ist mit einer Gesamthöhe von 50μm ausgebildet. Daher wird in dem Fall, in dem der Wafer auf einer Leiterplatte montiert wird und Verspannung erzeugt wird, die Verspannung gleichmäßig verteilt durch den flexiblen Harzvorsprungsabschnitt 4, so dass auf den Wafer ausgeübte Verspannung abgebaut wird. Die Keimschicht 5 und die Cu-Metallisierungsschicht 6 wirken auch als eine Umleitungsschicht zwischen dem Löthöcker und dem Al-Kontaktfleck 2. Diese Umleitungsschicht entspricht dem oben erwähnten Umleitungspfad.
  • Wie oben beschrieben, ist es mit dem vorliegenden Halbleitergehäuse und dem Verfahren zum Herstellen desselben möglich, die elektrische Leitfähigkeit zu halten und die Verspannung gleichmäßig zu verteilen, selbst wenn es keine Metallisierungsschicht mit einer Dicke von soviel wie 100μm gibt. Dementsprechend kann das Gehäuse in kurzer Zeit hergestellt werden durch Vereinfachung des Metallisierungsschrittes, und Kosten zum Herstellen können verringert werden. Da die Höhe der Säule 7 durch die Höhe des Vorsprungsabschnittes 4 gesteuert werden kann, kann die Einstellung davon erreicht werden durch nur die Einstellung eines Harzaufblähumfangs. Dies ist leicht.
  • Das folgende wird eine erste Ausführungsform der vorliegenden Erfindung beschreiben. 6 ist eine Schnittansicht, die ein Halbleitergehäuse zeigt, welches gemäß der ersten Ausführungsform der vorliegenden Erfindung hergestellt ist. Bei der in 6 gezeigten ersten Ausführungsform sind den gleichen Bestandteilen wie denen des in 3(b) gezeigten Halbleitergehäuses die gleichen Bezugszeichen zugeordnet und die genaue Beschreibung davon wird ausgelassen. Die erste Ausführungsform ist darin von dem Halbleitergehäuse aus 3(b) verschieden, dass nichts der oberen Oberfläche einer Säule mit einer Abdichtungsharzschicht beschichtet ist.
  • Bei der ersten Ausführungsform wird in den gleichen Schritten wie bei dem Verfahren zum Herstellen des Halbleitergehäuses aus 3(b) die Cu-Metallisierungsschicht 6 gebildet und die unnötige Keimschicht 5 entfernt. Danach wird wie in 6 gezeigt, eine Abdichtungsharzschicht 8a für den Oberflächenschutz auf der gesamten Oberfläche in der Art und Weise gebildet, dass die Oberfläche der Säule 7 freigelegt ist und eine Nut zwischen der Abdichtungsharzschicht 8a und der Säule 7 gebildet wird. In anderen Worten wird die Fläche des runden Öffnungsabschnittes 10a in der Abdichtungsharzschicht 8a größer gestaltet, als die der runden oberen Oberfläche der Säule 7. In dem Öffnungsabschnitt in der Abdichtungsharzschicht 8a ist dessen innere Oberfläche 10d nach innen geneigt, d.h. zur Seite des Wafers. Kurz, die innere Oberfläche 10d fällt einwärts. Eine runde Nut, welche die Säule 7 umgibt, ist um die Säule 7 gebildet. Diese Nut teilt die Säule 7 von der Abdichtungsharzschicht 8a. 7 ist eine Ansicht, die erzielt wurde durch Nachzeichnen einer Fotografie, welche einen Zustand zeigt, nachdem die Abdichtungsharzschicht 8a bei der ersten Ausführungsform gebildet ist. Es versteht sich, dass die ringartige Nut derart gebildet ist, dass sie die leitfähige Schicht 6 umgibt, die blank auf der Säule 7 ist. Danach wird der Löthöcker 11 auf der Oberfläche der Säule 7 in der gleichen Art und Weise wie bei dem oben erwähnten Verfahren zum Herstellen des Halbleitergehäuses aus 3(b) gebildet. Beispiele der Tiefe der Nut variieren. Wie gezeigt gibt es verschiedene Abwandlungen wie z.B. eine Nut, die zu dem oberen Abschnitt der Säule 7 abgeschnitten ist und eine geringe Tiefe aufweist, und eine Nut, die zu dem unteren Abschnitt davon abgeschnitten ist.
  • In dem Fall, in dem das wie oben beschrieben nach der ersten Ausführungsform hergestellte Halbleitergehäuse auf einer Leiterplatte montiert ist und Verspannung erzeugt ist, wird die Verspannung durch den Vorsprungsabschnitt 4 in der Säule 7 verteilt. Da insbesondere bei der ersten Ausführungsform die Seite der Säule 7 nicht vollständig mit der Abdichtungsharzschicht 8a bedeckt ist und keine Abdichtungsharzschicht 8a über der Säule 7 vorhanden ist, wird kein Umfang der Säule 7 durch die Abdichtungsharzschicht 8a fixiert. Somit deformiert bei der ersten Ausführungsform die Säule 7 leichter als bei dem Halbleitergehäuse aus 3(b). Nämlich deformiert der Harzvorsprungabschnitt, der die Säule 7 bildet, leicht. Aus diesem Grund ist der Verspannungsverteilungseffekt noch größer. Die Keimschicht 5 und die Cu-Metallisierungsschicht 6 ar beiten auch als eine Umleitungsschicht zwischen dem Löthöcker und dem Al-Kontaktfleck 2.
  • Der Schritt des Bildens der Abdichtungsharzschicht 8a kann ein Schritt des Bildens einer Harzschicht zum Bedecken der Cu-Metallisierungsschicht 6 und dann des Oberflächenpolierens der Harzschicht derart, dass die Oberfläche poliert wird bis die Cu-Metallisierungsschicht 6 freigelegt wird, sein.
  • Im Folgenden wird eine zweite Ausführungsform beschrieben werden. 8 ist eine Schnittansicht, die ein Halbleitergehäuse zeigt, das nach der zweiten Ausführungsform der vorliegenden Erfindung hergestellt ist. Bei der in 8 gezeigten zweiten Ausführungsform sind den gleichen Bestandteilen wie denen bei dem in 3(b) gezeigten Halbleitergehäuse die gleichen Bezugszeichen zugeordnet und die detaillierte Beschreibung davon wird ausgelassen.
  • Bei der zweiten Ausführungsform wird in dem gleichen Schritt wie bei dem Verfahren zum Herstellen des Halbleitergehäuses aus 3(b) die Cu-Metallisierungsschicht 6 gebildet, die unnötige Keimschicht 5 entfernt. Danach wird, wie in 8 gezeigt eine Abdichtungsharzschicht 8b für den Oberflächenschutz in Bereichen außer der oberen Oberfläche der Säule 7 und dem oberen Teil der Seitenoberfläche der Säule 7 gebildet. In diesem Fall hat daher ein Öffnungsabschnitt 10b in der Abdichtungsharzschicht 8b eine größere Fläche als die Fläche der oberen Oberfläche der Säule 7. Folglich wird der Löthöcker 11 auf der Oberfläche der Säule 7 in der gleichen Art und Weise wie bei dem Verfahren zum Herstellen des Halbleitergehäuses aus 3(b) gebildet. Die obere Oberfläche 8d der Abdichtungsharzschicht 8b an der Stelle entfernt von der Säule 7 ist tiefer als die obere Oberfläche der Säule 7. Ein innerer Rand 7a des Öffnungsabschnittes 10b in der Abdichtungsharzschicht 8b umgibt den Rand der Säule 7. Der innere Rand 7a kriecht an der Seitenoberfläche der Säule 7 derart hoch, dass eine dünne Schicht um die Säule gebildet wird.
  • Eine Spitze 10c des inneren Rands 7a ist etwas tiefer als die obere Oberfläche der Säule 7. Nämlich ist der Rand der Säule 7 oder ein Teil davon mit der Abdichtungsharzschicht 8b beschichtet. Die Abdichtungsharzschicht 8b ist derart ausgebildet, dass sie eine Dicke hat, dass die Oberfläche 8d entfernt von der Säule 7 tiefer ist als die obere Oberfläche der Säule 7. Die Spitze 10c des inneren Rands 7a kann mit der oberen Oberfläche der Säule 7 übereinstimmen.
  • Bei der Säule 7 des Halbleitergehäuses, das nach der zweiten Ausführungsform wie oben beschrieben hergestellt ist, ist die Seitenoberfläche der Säule 7 nicht gänzlich mit der Abdichtungsharzschicht 8b bedeckt. Da die Abdichtungsharzschicht 8b insbesondere an dem Umfang des oberen Teils der Säule 7 nicht vorhanden ist, deformiert sich die Säule 7 leicht in der gleichen Art und Weise wie bei der ersten Ausführungsform. Daher wird der Effekt der Verspannungsverteilung noch stärker im Vergleich zu dem Halbleitergehäuse aus 3(b). Die Dicke der Abdichtungsharzschicht 8b (d.h. der innere Rand 7a des Öffnungsabschnittes 10b) um die Säule 7 kann allmählich dünner zu der oberen Seite sein, was nicht besonders gezeigt ist. Da die obere Oberfläche der Cu-Metallisierungsschicht 6 vollständig blank von der Abdichtungsharzschicht 8b ist, ist die Zuverlässigkeit sowohl der Sicherstellung der elektrischen Leitung als auch der mechanischen Verbindung noch höher.
  • Das Rohmaterial des Harzvorsprungsabschnittes, der innerhalb der Säule gebildet ist, ist nicht auf Polyimid-, Epoxid-, Silikonharz oder dergleichen beschränkt. Wenn ein Material ermöglicht, die Verspannung zu verteilen, kann das Material verwendet werden. Die leitfähige Schicht in der Säule 7 bedeckt nicht notwendigerweise das gesamte des Innenseitenharzvor sprungsabschnittes. Es ist ausreichend, dass die leitfähige Schicht dem Harzvorsprungsabschnitt zumindest über dem Bereich bedeckt, in dem der Löthöcker ausgebildet ist. Bei den oben erwähnten Ausführungsformen sind die Säule 7 und die Elektrode 2 miteinander durch die leitfähige Schicht 6 verbunden. Um jedoch die Verspannungsverteilung des gesamten Wafers, der mit einer Schaltungsplatte verbunden werden soll, gleichmäßig zu machen, können die Säulen 7 auf der Oberfläche davon, die nicht mit der Elektrode 2 verbunden sind, auf dem Wafer 7 verteilt und angeordnet sein.
  • Das bei diesen Ausführungsformen hergestellte Halbleitergehäuse wird nachher durch Verbinden der Löthöcker mit einer Platine z.B. in ein Elektronikelement integriert.
  • Das Elektronikelement ist eine Vorrichtung, die durch Kombinieren dieser Platine mit einem Peripheriegerät oder dergleichen erzielt wird, und ist z.B. ein Mobiltelefon oder Arbeitsplatzrechner.
  • Als Isolierschicht 3 kann ein anderes Harz als die Harze bei den jeweiligen Ausführungsformen oder ein anderes Isoliermaterial als die Harze verwendet werden.
  • Die Ortsbeziehung zwischen der Elektrode und dem Harzvorsprungsabschnitt ist nicht beschränkt auf diese Ausführungsformen.
  • Als Wafer kann neben einem Si-Wafer z.B. ein Verbindungshalbleiter – Wafer aus GaAs, GaP oder dergleichen verwendet werden.
  • Industrielle Anwendbarkeit
  • Wie im Detail beschrieben kann gemäß der vorliegenden Erfindung, da die Säule mit dem Harzvorsprungsabschnitt versehen ist, der mit der leitfähigen Schicht beschichtet ist, die in der Säule erzeugte Verspannung im wesentlichen durch den Harzvorsprungsabschnitt verteilt werden. Daher ist es möglich, eine dicke Metallisierungsschicht unnötig zu machen, die bisher für die Säule benötigt wurde, und das Herstellungsverfahren zu verkürzen. Darüber hinaus kann die Höhe der Säule kontrolliert werden durch die Höhe des Harzvorsprungsabschnittes. Somit ist die Kontrolle davon leicht.

Claims (15)

  1. Halbleitergehäuse mit: einer Isolierschicht (3), die auf einem Halbleiterwafer (1) ausgebildet ist, welcher mit einer Elektrode (2) versehen ist; einem die Elektrode (2) freilegenden Öffnungsabschnitt (3a) in der Isolierschicht (3); einer Umleitungsschicht (5, 6), die auf der Isolierschicht (3) vorgesehen ist und mit der Elektrode (2) durch den Öffnungsabschnitt (3a) verbunden ist; einer Abdichtungsharzschicht (8), die den Wafer (1), die Isolierschicht (3) und die Umleitungsschicht (5, 6) abdichtet; einem Vorsprungsabschnitt (7), der durch eine Öffnung (10a, 10b) in der Abdichtungsharzschicht (8a, 8b) durchdringt; und einem Löthöcker (11), der auf der oberen Oberfläche des Vorsprungsabschnittes (7) ausgebildet ist; wobei der Vorsprungsabschnitt (7) umfasst: einen Harzvorsprungsabschnitt (4), der auf der Isolierschicht (3) ausgebildet ist; und eine leitfähige Schicht (5, 6), die zumindest eine obere Oberfläche des Harzvorsprungsabschnittes (4) überzieht und mit der Umleitungsschicht (5, 6) und dem Löthöcker (11) verbunden ist; dadurch gekennzeichnet, dass die Öffnung (10a, 10b) in der Abdichtungsharzschicht (8) größer ist als die Fläche der oberen Oberfläche des Vorsprungsabschnittes (7) und die Seitenoberfläche des Vorsprungsabschnittes (7) nicht ganz mit der Abdichtungsharzschicht (8a, 8b) bedeckt ist, wobei die obere Oberfläche der Teil des Vorsprungsabschnittes (7) ist, der parallel zu der Hauptoberfläche des Wafers (1) liegt.
  2. Halbleitergehäuse nach Anspruch 1, wobei eine innere Oberfläche der Öffnung (10a) in der Abdichtungsharzschicht (10a) derart nach innen geneigt ist, dass eine Nut gebildet ist, welche die obere Oberfläche des Vorsprungsabschnittes (7) umgibt.
  3. Halbleitergehäuse nach Anspruch 1 oder 2, wobei zumindest ein Teil der Seitenoberfläche des Vorsprungsabschnittes (7) mit der Abdichtungsharzschicht (8b) überzogen ist und die Abdichtungsharzschicht (8b) derart ausgebildet ist, dass sie eine solche Dicke aufweist, dass deren obere Oberfläche abseits von dem Vorsprungsabschnitt (7) niedriger ist als die obere Oberfläche des Vorsprungsabschnittes (7).
  4. Halbleitergehäuse nach einem der Ansprüche 1 bis 3, wobei in einer Draufsicht die Position der Mitte des Löthöckers (11) mit der Position der Mitte des Harzvorsprungsabschnittes (4) übereinstimmt.
  5. Halbleitergehäuse nach einem der Ansprüche 1 bis 4, wobei eine Form des Harzvorsprungsabschnittes (4) die eines abgeschnittenen Kegels ist.
  6. Halbleitergehäuse nach einem der Ansprüche 1 bis 5, mit einer in dem Wafer (1) ausgebildeten integrierten Schaltung.
  7. Halbleitergehäuse nach einem der Ansprüche 1 bis 6, wobei eine Platine mit dem Löthöcker (11) verbunden ist.
  8. Halbleitergehäuse nach Anspruch 5, wobei die Höhe des abgeschnittenen Kegels gleich 25 bis 100μm ist.
  9. Halbleitergehäuse nach einem der Ansprüche 1 bis 8, wobei die Dicke der Isolierschicht (3) gleich 5 bis 50μm ist.
  10. Verfahren zum Herstellen eines Halbleitergehäuses mit den Schritten: Bilden einer Isolierschicht (3), die mit einem Öffnungsabschnitt (3a) versehen ist, auf einem Halbleiterwafer (1), der mit einer Elektrode (2) versehen ist, wobei die Elektrode (2) freigelegt wird; Bilden eines Harzvorsprungsabschnittes (4) auf der Isolierschicht (3); Bilden einer Umleitungsschicht (5, 6), die mit der Elektrode (2) durch den Öffnungsabschnitt (3a) verbunden ist; Bilden einer leitfähigen Schicht (5, 6), die mit der Umleitungsschicht (5, 6) verbunden ist und den Harzvorsprungsabschnitt (4) überzieht; Bilden einer Abdichtungsharzschicht (8a, 8b), die den Wafer (1), die Isolierschicht (3) und die Umleitungsschicht (5, 6) abdichtet und einen Öffnungsabschnitt (10a, 10b) aufweist, über der leitfähigen Schicht (5, 6); und Bilden eines Löthöckers (11) auf der leitfähigen Schicht (5, 6) in dem Öffnungsabschnitt (10a, 10b) der Abdichtungsharzschicht, dadurch gekennzeichnet, dass der Öffnungsabschnitt (10a, 10b) in der Abdichtungsharzschicht (8a, 8b) größer ist als die Fläche der oberen Oberfläche eines Vorsprungsabschnittes (7), der den Harzvorsprungabschnitt (4) und die leitfähige Schicht (5, 6) umfasst, wobei die obere Oberfläche der Teil des Vorsprungsabschnittes (7) ist, der parallel zu der Hauptoberfläche des Wafers (1) liegt.
  11. Verfahren zum Herstellen eines Halbleitergehäuses nach Anspruch 10, wobei der Schritt des Bildens der Abdichtungsharzschicht (8a, 8b) die folgenden Schritte umfasst: Bilden einer fotosensitiven Fotolackschicht auf der gesamten Oberfläche; und Bilden eines Öffnungsabschnittes in der fotosensitiven Fotolackschicht, wobei die leitfähige Schicht auf dem Harzvorsprungsabschnitt in dem Öffnungsabschnitt durch Fotolithographie freigelegt wird, wobei eine Fläche eines obersten Abschnitts der Öffnung (10a, 10b) in der Abdichtungsharzschicht (8a, 8b) größer gebildet wird als die der oberen Oberfläche des Vorsprungsabschnittes (7).
  12. Verfahren zum Herstellen eines Halbleitergehäuses nach Anspruch 10 oder 11, wobei die Position der Mitte des Löthöckers (11) in Draufsicht mit einer Position der Mitte des Harzvorsprungsabschnittes (4) übereinstimmt.
  13. Verfahren zum Herstellen eines Halbleitergehäuses nach einem der Ansprüche 10 bis 12, wobei eine Form des Harzvorsprungsabschnittes (4) diejenige eines abgeschnittenen Kegels ist.
  14. Verfahren zum Herstellen eines Halbleitergehäuses nach Anspruch 13, wobei die Höhe des abgeschnittenen Kegels gleich 25 bis 100μm ist.
  15. Verfahren zum Herstellen eines Halbleitergehäuses nach einem der Ansprüche 10 bis 14, wobei die Dicke der Isolierschicht (3) gleich 5 bis 50μm ist.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
AU5109900A (en) * 1999-06-15 2001-01-02 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
US7759803B2 (en) * 2001-07-25 2010-07-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP2003045907A (ja) * 2001-07-27 2003-02-14 Tdk Corp 電子部品の製造方法と製造装置
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
JP2003248309A (ja) * 2001-12-19 2003-09-05 Hitachi Chemical Dupont Microsystems Ltd 感光性樹脂組成物、これを用いたパターン製造法及び電子部品
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
CN1739014B (zh) * 2003-01-30 2010-05-05 株式会社藤仓 半导体压力传感器及其制造方法
JP2004241696A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TW200507218A (en) * 2003-03-31 2005-02-16 North Corp Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module
JP4360873B2 (ja) * 2003-09-18 2009-11-11 ミナミ株式会社 ウエハレベルｃｓｐの製造方法
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
JP3851320B2 (ja) 2004-03-25 2006-11-29 Ｔｄｋ株式会社 回路装置及びその製造方法
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
SG119329A1 (en) 2004-07-29 2006-02-28 Fujikura Ltd Semiconductor device and method for manufacturing the same
CN102306635B (zh) * 2004-11-16 2015-09-09 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP4777644B2 (ja) * 2004-12-24 2011-09-21 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
JP2006196728A (ja) * 2005-01-14 2006-07-27 Seiko Epson Corp 電子部品、電気光学装置、及び電子機器
JP4843229B2 (ja) * 2005-02-23 2011-12-21 株式会社東芝 半導体装置の製造方法
JP2006287094A (ja) * 2005-04-04 2006-10-19 Seiko Epson Corp 半導体装置及びその製造方法
US7294923B2 (en) * 2005-05-04 2007-11-13 Texas Instruments Incorporated Metallization scheme including a low modulus structure
JP4061506B2 (ja) * 2005-06-21 2008-03-19 セイコーエプソン株式会社 半導体装置の製造方法
JP4145902B2 (ja) * 2005-07-19 2008-09-03 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4235835B2 (ja) * 2005-08-08 2009-03-11 セイコーエプソン株式会社 半導体装置
TWI311367B (en) * 2006-07-17 2009-06-21 Chipmos Technologies Inc Chip structure
JP4726744B2 (ja) * 2006-08-29 2011-07-20 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US7813730B2 (en) * 2006-10-17 2010-10-12 Mavenir Systems, Inc. Providing mobile core services independent of a mobile device
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
JP4486103B2 (ja) 2007-03-19 2010-06-23 Ｏｋｉセミコンダクタ株式会社 加速度センサ、及び加速度センサの製造方法
JP4121543B1 (ja) 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置
JP4536757B2 (ja) * 2007-08-02 2010-09-01 株式会社フジクラ 半導体パッケージおよび半導体パッケージの製造方法
US8058726B1 (en) 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
GB2464549B (en) * 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
US8362612B1 (en) 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
JP5503590B2 (ja) * 2011-04-28 2014-05-28 ラピスセミコンダクタ株式会社 半導体装置
US8373282B2 (en) * 2011-06-16 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package with reduced stress on solder balls
KR20130044050A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 반도체 패키지 및 적층 반도체 패키지
US9099396B2 (en) * 2011-11-08 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US8552557B1 (en) 2011-12-15 2013-10-08 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
CN104246990A (zh) * 2012-04-26 2014-12-24 东丽株式会社 具有凹凸结构的晶体衬底的制造方法
KR101965256B1 (ko) * 2012-10-17 2019-04-04 삼성디스플레이 주식회사 유기 발광 표시 장치
NL2010077C2 (en) * 2013-01-02 2014-07-03 Univ Delft Tech Through-polymer via (tpv) and method to manufacture such a via.
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9257511B2 (en) * 2013-03-26 2016-02-09 Infineon Technologies Ag Silicon carbide device and a method for forming a silicon carbide device
KR20150144174A (ko) * 2014-06-16 2015-12-24 삼성전자주식회사 반도체 패키지
TWI662657B (zh) * 2015-04-07 2019-06-11 聯華電子股份有限公司 半導體元件的堆疊結構
KR20170040842A (ko) * 2015-10-05 2017-04-14 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US10103114B2 (en) * 2016-09-21 2018-10-16 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US20180138115A1 (en) * 2016-11-11 2018-05-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR101897653B1 (ko) * 2017-03-06 2018-09-12 엘비세미콘 주식회사 컴플라이언트 범프의 제조방법
KR102127828B1 (ko) 2018-08-10 2020-06-29 삼성전자주식회사 반도체 패키지
KR102551909B1 (ko) * 2018-10-16 2023-07-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01209746A (ja) 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH05206301A (ja) * 1991-11-19 1993-08-13 Nec Corp 金属の埋め込み構造およびその製造方法
JP3353508B2 (ja) * 1994-12-20 2002-12-03 ソニー株式会社 プリント配線板とこれを用いた電子装置
DE69635397T2 (de) * 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
JPH09107048A (ja) * 1995-03-30 1997-04-22 Mitsubishi Electric Corp 半導体パッケージ
US5874782A (en) 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
JPH118250A (ja) 1997-06-17 1999-01-12 Seiko Epson Corp 半導体集積回路装置およびその製造方法
JP3618212B2 (ja) 1998-01-08 2005-02-09 松下電器産業株式会社 半導体装置及びその製造方法
JP3520764B2 (ja) 1998-04-22 2004-04-19 松下電器産業株式会社 半導体装置およびその製造方法
JP3477375B2 (ja) 1998-08-05 2003-12-10 松下電器産業株式会社 半導体装置及びその製造方法
JP3116926B2 (ja) * 1998-11-16 2000-12-11 日本電気株式会社 パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法
JP2000174078A (ja) 1998-12-08 2000-06-23 Advantest Corp プローブカード及びその製造方法
US6426176B1 (en) * 1999-01-06 2002-07-30 Intel Corporation Method of forming a protective conductive structure on an integrated circuit package interconnection
US6440836B1 (en) * 1999-03-16 2002-08-27 Industrial Technology Research Institute Method for forming solder bumps on flip chips and devices formed
US6387734B1 (en) 1999-06-11 2002-05-14 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
AU5109900A (en) * 1999-06-15 2001-01-02 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
KR20010105769A (ko) * 2000-05-18 2001-11-29 윤종용 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
US6622907B2 (en) * 2002-02-19 2003-09-23 International Business Machines Corporation Sacrificial seed layer process for forming C4 solder bumps

Also Published As

Publication number Publication date
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