DE4441724A1 - Modified silicon-on-insulator substrate for MOSFET back gate control - Google Patents
Modified silicon-on-insulator substrate for MOSFET back gate controlInfo
- Publication number
- DE4441724A1 DE4441724A1 DE19944441724 DE4441724A DE4441724A1 DE 4441724 A1 DE4441724 A1 DE 4441724A1 DE 19944441724 DE19944441724 DE 19944441724 DE 4441724 A DE4441724 A DE 4441724A DE 4441724 A1 DE4441724 A1 DE 4441724A1
- Authority
- DE
- Germany
- Prior art keywords
- bulk
- silicon layer
- layer
- contact
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 29
- 239000012212 insulator Substances 0.000 title claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 53
- 229910052710 silicon Inorganic materials 0.000 claims description 52
- 239000010703 silicon Substances 0.000 claims description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000010276 construction Methods 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 abstract description 5
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 description 11
- 239000004020 conductor Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
Die vorliegende Erfindung betrifft eine besondere Gestaltung eines SOI-Substrates für die Verwendung als Grundlage für HalbleiterbauelementeThe present invention relates to a special design a SOI substrate for use as a basis for Semiconductor devices
Bei einem SOI-Substrat (Silicon on Insulator) befindet sich eine Isolatorschicht zwischen einer dünnen Nutzschicht aus Silizium, der sogenannten Body-Siliziumschicht, und dem die wesentliche Dicke des Substrates ausmachenden üblicherweise monokristallinen Siliziumblock, der sogenannten Bulk-Silizi umschicht. In dem Body-Silizium werden die Halbleiterbauele mente hergestellt und darauf eine oder mehrere Metallisie rungsebenen z. B. als Leiterbahnen mit Zwischenschichten aus Dielektrikum aufgebracht. Mit zunehmender Komplexität der auf dem SOI-Substrat integrierten Schaltkreise werden die Lei stungsaufnahme und die Schaltgeschwindigkeit, insbesondere von logischen Schaltkreisen, immer stärker von den Kapazitä ten zwischen den Leiterbahnen und der Bulk-Siliziumschicht negativ beeinflußt. Diese Kapazitäten werden üblicherweise dadurch reduziert, daß durch Zwischenschichten aus Dielektri kum der Abstand zwischen den Leiterbahnen und dem Bulk-Sili zium möglichst groß gemacht wird.With a SOI (Silicon on Insulator) substrate an insulator layer between a thin wear layer Silicon, the so-called body silicon layer, and the essential thickness of the substrate usually monocrystalline silicon block, the so-called bulk silicon shift. The semiconductor components are in the body silicon elements and then one or more metal layers levels z. B. as interconnects with intermediate layers Dielectric applied. With increasing complexity of the Circuits integrated into the SOI substrate become the Lei power consumption and switching speed, in particular of logic circuits, more and more capacity between the conductor tracks and the bulk silicon layer negatively influenced. These capacities are common reduced by the fact that through intermediate layers of dielectric cumulative the distance between the conductor tracks and the bulk sili zium is made as large as possible.
Vollständig verarmte MOSFETs auf SOI-Substraten sind voraus sichtlich besonders vorteilhafte für verlustleistungsarme in tegrierte Schaltungen einsetzbare Bauelemente. Diese MOSFETs haben den Nachteil, daß deren Einsatzspannung von der Dicke der Body-Siliziumschicht abhängt und daher technologischen Schwankungen des Herstellungsprozesses unterworfen ist. Abge sehen von diesen Dickenschwankungen ist die Einsatzspannung auch vom Potential, das an dem Bulk-Silizium anliegt, abhän gig. Diverse Änderungen dieses Potentials führen durch kapa zitive Kopplung zu Störungen von Schaltungsteilen, wenn diese Potentialänderungen am Substrat nicht unterbunden werden.Completely depleted MOSFETs on SOI substrates are ahead visibly particularly advantageous for low power losses in Integrated circuits usable components. These mosfets have the disadvantage that their threshold voltage depends on the thickness depends on the body silicon layer and therefore technological Fluctuations in the manufacturing process. Abge of these fluctuations in thickness is the threshold voltage also depend on the potential applied to the bulk silicon gig. Various changes in this potential lead through kapa citive coupling to faults in circuit parts, if these Potential changes to the substrate cannot be prevented.
Aufgabe der vorliegenden Erfindung ist es, Mittel für die Ge staltung eines SOI-Substrates anzugeben, bei der die genann ten kapazitiven Einflüsse auf die in der Body-Siliziumschicht realisierten Strukturen durch in der Bulk-Siliziumschicht auftretende Potentiale verringert oder wenn möglich ganz unterbunden sind.The object of the present invention is to provide funds for the Ge design of an SOI substrate, in which the genann capacitive influences on those in the body silicon layer realized structures by in the bulk silicon layer Potentials that occur are reduced or, if possible, entirely are prevented.
Diese Aufgabe wird mit dem SOI-Substrat mit den Merkmalen des Anspruches 1 gelöst. Weitere Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.This task is accomplished with the SOI substrate with the characteristics of Claim 1 solved. Further configurations result from the dependent claims.
Bei dem erfindungsgemäßen SOI-Substrat sind Mittel vorgese hen, die es ermöglichen, eine elektrische Vorspannung an die Bulk-Siliziumschicht des Substrates anzulegen. Zu diesem Zweck befindet sich z. B. auf der Rückseite des Substrates, d. h. auf der der Body-Siliziumschicht abgewandten Oberseite der Bulk-Siliziumschicht ein Anschlußkontakt und auf der an die Isolatorschicht angrenzenden Fläche der Bulk-Silizium schicht ein weiterer Anschlußkontakt und ggf. ein eigens vor gesehener dotierter Bereich an dieser Grenzfläche. Die Bulk- Siliziumschicht wird mit einer Grunddotierung versehen, die dafür sorgt, daß an der Grenzfläche zur Isolatorschicht ein für die Abschirmung vorgesehener Bereich entgegengesetzt do tiert ist. An die genannten Kontakte kann dann in Sperrich tung eine Spannung angelegt werden, die bei MOSFETs einen Ausgleich von technologiebedingten Schwankungen der Einsatz spannung herbei führt und Störpotentiale in der Bulk-Silizium schicht gegen die Body-Siliziumschicht abschirmt. Dabei macht sich vorteilhaft bemerkbar, daß sich in der niedrig dotierten Bulk-Siliziumschicht an der Grenzfläche zu der Isolator schicht unter bestimmten aktiven Bauelementen, die in der Bo dy-Siliziumschicht integriert sind, eine breite Verarmungszo ne ausbildet. Diese Verarmungszone, in der das Silizium der Bulk-Siliziumschicht an Ladungsträgern verarmt ist, vergrö ßert die Kapazität zwischen der Bulk-Siliziumschicht und der Body-Siliziumschicht und darauf aufgebrachten Metallisierun gen. An der auf der Seite der Isolatorschicht befindlichen Begrenzung dieser Verarmungszone bildet sich eine In versionsschicht, die von an den in und auf der Body-Silizium schicht integrierten elektrischen Leitern anliegenden Poten tialen abhängt. Bei der Realisierung von komplementären MOS- FETs tritt diese Inversionsschicht bei einem Transistortyp auf. Für den komplementären Transistortyp ist die Verarmungs zone durch eine geeignete Dotierung einer Schicht an der Grenze zwischen Bulk-Silizium und Isolatorschicht zu ermög lichen.In the SOI substrate according to the invention, means are pre-selected hen that allow an electrical bias to the Apply bulk silicon layer of the substrate. To this Purpose is z. B. on the back of the substrate, d. H. on the upper side facing away from the body silicon layer a bulk contact on the bulk silicon layer and on the the insulator layer adjacent surface of the bulk silicon layer another connection contact and, if necessary, one specially seen doped region at this interface. The bulk Silicon layer is provided with a basic doping, the ensures that at the interface with the insulator layer area intended for shielding opposite do is. The contacts mentioned can then be in Sperrich device, a voltage can be applied to MOSFETs Compensation for technology-related fluctuations in use voltage causes and interference potential in the bulk silicon shields against the body silicon layer. Doing so is noticeably noticeable that the low-doped Bulk silicon layer at the interface with the insulator layer under certain active components that are in the Bo dy silicon layer are integrated, a wide depletion area ne trains. This depletion zone, in which the silicon of the Bulk silicon layer is depleted on charge carriers, enlarge increases the capacitance between the bulk silicon layer and the Body silicon layer and metallization applied thereon on the side of the insulator layer Limitation of this depletion zone forms an In version layer, by the in and on the body silicon layer of integrated electrical conductors tial depends. When implementing complementary MOS This inversion layer occurs in FETs with a transistor type on. The depletion is for the complementary transistor type zone by suitable doping of a layer on the Border between bulk silicon and insulator layer possible lichen.
Es folgt eine genauere Erläuterung der erfindungsgemäßen Mit tel anhand der Fig. 1 bis 3. Die Fig. 1 bis 3 zeigen Zwischenstufen eines erfindungsgemäßen SOI-Substrates im Querschnitt nach verschiedenen Schritten des Herstellungs verfahrens für ein besonders vorteilhaftes Ausführungsbei spiel.There follows a more detailed explanation of the medium according to the invention with reference to FIGS. 1 to 3. FIGS. 1 to 3 show intermediate stages of an SOI substrate according to the invention in cross section after various steps in the production process for a particularly advantageous embodiment.
In Fig. 1 ist im Querschnitt das SOI-Substrat gezeichnet mit der Bulk-Siliziumschicht 1, der Isolatorschicht 2 und restli chen Anteilen der Body-Siliziumschicht, die in diesem Bei spiel zu für MOSFETs vorgesehene Mesas 3, 4 rückgeätzt ist. In dem Beispiel sind Mesas 3, 4 für die Herstellung komple mentärer MOSFETs vorgesehen. Unter Verwendung einer Maske 17 wird in den Bereichen, in denen für die Verarmungszone in der Bulk-Siliziumschicht 1 eine gesonderte Implantierung erfor derlich ist, Dotierstoff eingebracht, wie in Fig. 1 durch die Pfeile dargestellt ist. Energie und Dosis dieser Implan tierung werden so gewählt, daß das sich ergebende Profil des Dotierstoffes sein Maximum etwa in dem herzustellenden do tierten Bereich 5 aufweist. Die mit einer Grunddotierung versehene Bulk-Siliziumschicht 1 wird auf diese Weise in dem Bereich 5 in den entgegengesetzten Leitfähigkeitstyp umdo tiert. Wegen der Tiefe der Implantierung wird die Dotierung in der Mesa 3 höchstens unwesentlich geändert. Die integrale Dosis von einigen 10¹¹ cm-2 muß lediglich groß genug sein, um den dotierten Bereich 5 mit einer solchen Dotierungshöhe zu versehen, daß die anzulegende Vorspannung an die Bulk-Silizi umschicht diesen dotierten Bereich 5 nicht vollständig ver armt. Die dazu erforderliche Dosis liegt deutlich unter der Grenze, ab der die monokristalline Body-Siliziumschicht amorph wird.In Fig. 1, the SOI substrate is drawn in cross-section with the bulk silicon layer 1 , the insulator layer 2 and remaining portions of the body silicon layer, which in this example is etched back to mesas 3 , 4 provided for MOSFETs. In the example, mesas 3 , 4 are provided for the production of complementary MOSFETs. Using a mask 17 is in the areas in which the depletion zone in the bulk silicon layer 1 a separate implantation erfor sary is introduced dopant, as shown in Fig. 1 is shown by the arrows. Energy and dose of this implantation are chosen such that the resulting profile of the dopant has its maximum approximately in the region 5 to be produced . The bulk silicon layer 1 , which is provided with a basic doping, is redoped in this way in the region 5 in the opposite conductivity type. Because of the depth of the implantation, the doping in the mesa 3 is changed at most insignificantly. The integral dose of a few 10 11 cm -2 only has to be large enough to provide the doped region 5 with such a doping level that the bias voltage to be applied to the bulk silicon layer does not completely de-impose this doped region 5 . The dose required for this is clearly below the limit from which the monocrystalline body silicon layer becomes amorphous.
In der Body-Siliziumschicht können dann die vorgesehenen Bau elemente wie üblich hergestellt werden. In dem beschriebenen Beispiel werden entsprechend Fig. 2 für die vorgesehenen MOSFETs die Oberseite der Mesas oxidiert und Gate-Elektroden 6 aufgebracht. Nach Abscheidung einer Dielektrikumschicht 7 (z. B. eine Oxidschicht aus einer Abscheidung von TEOS, Te traethyloxysilikat) werden die für die Kontaktierung der Ver armungszonen in der Bulk-Siliziumschicht vorgesehenen Kontak te hergestellt. Zu diesem Zweck werden über dem dotierten Bereich 5 und über einem Bereich, in dem im Betrieb des be treffenden Bauelementes eine Inversionsschicht auftritt, je weils an einer Stelle die Dielektrikumschicht 7 und die Iso latorschicht 2 geöffnet. In diese Kontaktlöcher wird an schließend das für die Kontakte vorgesehene Material einge bracht. Die Löcher können z. B. mit Polysilizium, das an schließend für gute Leitfähigkeit ausreichend hoch dotiert wird, aufgefüllt werden. Es ist auch möglich, statt des Poly siliziums Metall, wie z. B. Wolfram zu verwenden. Für einen guten Metall-Halbleiter-Kontakt empfiehlt sich dann aller dings eine zusätzliche Implantierung, die den durch das Kon taktloch freigelegten Bereich an der Oberseite der Bulk-Sili ziumschicht ausreichend hoch dotiert. Das über die Kontaktlö cher hinaus aufgebrachte Polysilizium oder Metall wird rück geätzt. Dadurch erhält man die in Fig. 2 eingezeichneten Bulk-Kontakte 8, 9. Eine erforderliche Implantierung bei Verwendung von Polysilizium für diese Bulk-Kontakte kann zu sammen mit der Drain-Implantation der entsprechenden Transi storart erfolgen. In the body silicon layer, the intended construction elements can then be manufactured as usual. In the example described, the upper side of the mesas are oxidized and gate electrodes 6 are applied in accordance with FIG. 2 for the MOSFETs provided. After deposition of a dielectric layer 7 (for example an oxide layer from a deposition of TEOS, tetraethyloxysilicate), the contacts provided for contacting the depletion zones in the bulk silicon layer are produced. For this purpose, the dielectric layer 7 and the insulating layer 2 are opened at one point over the doped region 5 and over an area in which an inversion layer occurs during operation of the component concerned. In these contact holes, the material provided for the contacts is then introduced. The holes can e.g. B. with polysilicon, which is then doped sufficiently high for good conductivity. It is also possible, instead of the poly silicon metal, such as. B. to use tungsten. For a good metal-semiconductor contact, however, an additional implantation is recommended, which doses the area exposed through the contact hole at the top of the bulk silicon layer sufficiently high. The polysilicon or metal applied beyond the contact holes is etched back. This gives the bulk contacts 8 , 9 shown in FIG. 2. A necessary implantation when using polysilicon for these bulk contacts can take place together with the drain implantation of the corresponding transistor type.
Die Bauelemente mit Metallisierungsebenen werden dann wie üb lich fertiggestellt. Bei der Kontaktierung werden nicht nur die für den elektrischen Anschluß der aktiven Bauelemente vorgesehenen Kontakte 12 hergestellt, sondern gleichzeitig auch die für den Anschluß der Bulk-Kontakte 8, 9 vorgesehenen Kontakte 11. Der eine Bulk-Kontakt 8 in Fig. 3 befindet sich auf einem Kontaktbereich 16, der Teil des dotierten Bereiches 5 ist oder mit diesem elektrisch leitend verbunden ist. Der zweite eingezeichnete Bulk-Kontakt 9 befindet sich ebenfalls auf einem Kontaktbereich 14, der z. B. durch eine Implantie rung hergestellt sein kann, aber vorteilhaft bei Verwendung von Polysilizium für den Bulk-Kontakt 9 durch Ausdiffusion von Dotierstoff aus dem Bulk-Kontakt 9 in die Bulk-Silizium schicht 1 bei einem für die Aktivierung des Dotierstoffes er forderlichen Temperschritt hergestellt wird. In diesem Be reich bildet sich unter dem aktiven Bauelement eine Inversi onszone 15 aus, die an den Kontaktbereich 14 angrenzt, so daß zwischen diese Inversionszone 15 und die Bulk-Siliziumschicht 1 eine Spannung in Sperrichtung angelegt werden kann. Bei Verwendung eines SOI-Substrates, bei dem die Bulk- Siliziumschicht 1 eine p-Grunddotierung aufweist, ist der in Fig. 3 links eingezeichnete Transistor z. B. ein PMOS und der in Fig. 3 rechts eingezeichnete Transistor ein NMOS. Die in Fig. 1 dargestellte Implantierung ist dann eine n-Im plantierung. An die Bulk-Kontakte 8, 9 und einen rückwärtig angeordneten, nicht eingezeichneten Substratkontakt an der Bulk-Siliziumschicht l wird dann ein Potential in Sperrspan nung angelegt, wobei hier das an den Bulk-Kontakten 8, 9 an gelegte Potential positiver ist als das rückseitig angelegte.The components with metallization levels are then finished as usual. When contacting, not only the contacts 12 provided for the electrical connection of the active components are produced, but also the contacts 11 provided for the connection of the bulk contacts 8 , 9 . The one bulk contact 8 in FIG. 3 is located on a contact region 16 which is part of the doped region 5 or is connected to it in an electrically conductive manner. The second drawn bulk contact 9 is also located on a contact area 14 , the z. B. can be produced by an implantation, but advantageously when using polysilicon for the bulk contact 9 by diffusion of dopant from the bulk contact 9 into the bulk silicon layer 1 in a heat treatment step required for the activation of the dopant becomes. In this area, an inversion zone 15 is formed under the active component, which adjoins the contact region 14 , so that a voltage can be applied in the reverse direction between this inversion zone 15 and the bulk silicon layer 1 . When using an SOI substrate in which the bulk silicon layer 1 has a basic p-type doping, the transistor shown on the left in FIG . B. a PMOS and the transistor shown on the right in Fig. 3 an NMOS. The implantation shown in FIG. 1 is then an implantation. A potential in reverse voltage is then applied to the bulk contacts 8 , 9 and a rearward arranged, not shown substrate contact on the bulk silicon layer 1, here the potential applied to the bulk contacts 8 , 9 being more positive than that on the back created.
Die sich dabei ausbildende Raumladungszone 13 ist in Fig. 3 durch die gestrichelten Linien angedeutet. Statt die Kontakte für den Anschluß der Verarmungszonen 5, 15 in zwei Schritten herzustellen, können die Kontakte auch erst zusammen mit den übrigen Kontakten 12 am Schluß des Herstellungsverfahrens hergestellt werden. Dann ist allerdings erforderlich, die Kontaktlöcher durch die planarisierende Dielektrikumschicht 10 und durch die Isolatorschicht 2 hindurchzuätzen. Bei Verwendung von Polysilizium für die Kontakte muß dann eine zusätzliche Implantierung mit anschließender Ausheilung bzw. Aktivierung erfolgen.The space charge zone 13 which is thereby formed is indicated in FIG. 3 by the dashed lines. Instead of making the contacts for connecting the depletion zones 5 , 15 in two steps, the contacts can also be made only together with the other contacts 12 at the end of the manufacturing process. Then, however, it is necessary to etch the contact holes through the planarizing dielectric layer 10 and through the insulator layer 2 . If polysilicon is used for the contacts, an additional implantation with subsequent healing or activation must then take place.
Bei Betrieb der auf diesem SOI-Substrat realisierten Bauele mente bildet sich nur dort eine Inversionsschicht, wo sich eine Gegenelektrode, also ein aktives Bauelement mit angeleg tem Potential befindet. Unter Leiterbahnen aus Metall bildet sich infolge der dicken Dielektrikumschicht 10 zwischen der Isolatorschicht 2 und den Leiterbahnen keine Inversions schicht in der Bulk-Siliziumschicht 1, aber dennoch eine breite Verarmungszone, so daß bei Anlegen einer Vorspannung an die Bulk-Siliziumschicht eine kleine Kapazität zwischen Leiterbahnen und Substrat gewährleistet ist.When operating the components realized on this SOI substrate, an inversion layer is formed only where there is a counterelectrode, i.e. an active component with applied potential. Under metal conductor tracks, due to the thick dielectric layer 10 between the insulator layer 2 and the conductor tracks, no inversion layer forms in the bulk silicon layer 1 , but nevertheless a wide depletion zone, so that when a bias voltage is applied to the bulk silicon layer, a small capacitance between conductor tracks and substrate is guaranteed.
Die erfindungsgemäße Modifizierung des SOI-Substrates läßt sich bei der Realisierung beliebiger Bauelemente vornehmen. Ein Mehraufwand bei der Prozessierung ist minimal, da mit Ausnahme der Herstellung des dotierten Bereiches 5 dort, wo sich andernfalls keine Verarmungszone ausbildet, nur die für die Herstellung von komplementären Transistorarten ohnehin erforderlichen Implantationsschritte vorgenommen werden müs sen. Bei dieser Ausgestaltung des SOI-Substrates ist es au ßerdem bei MOSFETs möglich, die Einsatzspannung individuell durch eine Steuerung des Kanals von der Rückseite her vorzu nehmen. Die Streuung der Einsatzspannung von vollständig ver armten MOSFETs infolge von Schwankungen in der Dicke der Bo dy-Siliziumschicht kann auf diese Weise kompensiert werden. Alle Potentialschwankungen in der Bulk-Siliziumschicht werden ebenfalls kompensiert und somit die Störempfindlichkeit von in der Body-Siliziumschicht realisierten Analogschaltungen verbessert. Der Durchgriff der Steuerung von der Gate-Rück seite (Back-Gate-Steuerung) auf den Transistorstrom ist ent sprechend dem Dickenverhältnis von Isolatorschicht zu Gate- Oxid etwa 10 bis 50 mal kleiner, aber ausreichend um den Un terschwellenstrom des MOSFET aktiv zu verbessern (sleep mo de).The modification of the SOI substrate according to the invention can be carried out when realizing any components. Additional processing effort is minimal since, with the exception of the production of the doped region 5 , where no depletion zone would otherwise be formed, only the implantation steps required anyway for the production of complementary transistor types have to be carried out. With this configuration of the SOI substrate, it is also possible with MOSFETs to carry out the threshold voltage individually by controlling the channel from the rear. The spread of the threshold voltage of completely depleted MOSFETs due to fluctuations in the thickness of the body silicon layer can be compensated in this way. All potential fluctuations in the bulk silicon layer are also compensated, and thus the sensitivity to interference of analog circuits implemented in the body silicon layer is improved. The penetration of the control from the back of the gate (back-gate control) to the transistor current is accordingly 10 to 50 times smaller, corresponding to the thickness ratio of insulator layer to gate oxide, but sufficient to actively improve the sub-threshold current of the MOSFET ( sleep mo de).
Claims (7)
bei dem diese Bulk-Siliziumschicht (1) eine Grunddotierung aufweist,
bei dem die Bulk-Siliziumschicht einen an diese Isolator schicht (2) angrenzenden und für den zu dieser Grunddotierung entgegengesetzten Leitfähigkeitstyp dotierten Kontaktbereich (14, 16) aufweist und
bei dem ein Bulk-Kontakt (8, 9, 11) durch diese Isolator schicht (2) hindurch auf diesem Kontaktbereich (14, 16) auf gebracht ist.1. SOI substrate with an insulator layer ( 2 ) between a body silicon layer ( 3 , 4 ) and a thicker bulk silicon layer ( 1 ),
in which this bulk silicon layer ( 1 ) has a basic doping,
in which the bulk silicon layer has a contact region ( 14 , 16 ) adjacent to this insulator layer ( 2 ) and doped for the conductivity type opposite to this basic doping and
in which a bulk contact ( 8 , 9 , 11 ) through this insulator layer ( 2 ) on this contact area ( 14 , 16 ) is brought up.
bei dem die zur Grenzfläche von Bulk-Siliziumschicht (1) und Isolatorschicht (2) senkrechten Projektionen des dotierten Bereiches (5) und des von dem MOSFET eingenommenen Bereiches einander überlappen oder überdecken und
der dotierte Bereich (5) eine solche Ausdehnung und Dotie rungshöhe aufweist, daß bei Anlegen eines variablen Potenti als an den Bulk-Kontakt (8) die Einsatzspannung des MOSFET gesteuert wird. 5. SOI substrate according to claim 2 and 4,
in which the projections of the doped region ( 5 ) and the region occupied by the MOSFET perpendicular to the interface of bulk silicon layer ( 1 ) and insulator layer ( 2 ) overlap or overlap one another and
the doped region ( 5 ) has such an extent and doping level that the threshold voltage of the MOSFET is controlled when a variable potentiometer is applied as to the bulk contact ( 8 ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19944441724 DE4441724A1 (en) | 1994-11-23 | 1994-11-23 | Modified silicon-on-insulator substrate for MOSFET back gate control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19944441724 DE4441724A1 (en) | 1994-11-23 | 1994-11-23 | Modified silicon-on-insulator substrate for MOSFET back gate control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE4441724A1 true DE4441724A1 (en) | 1996-05-30 |
Family
ID=6533972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19944441724 Withdrawn DE4441724A1 (en) | 1994-11-23 | 1994-11-23 | Modified silicon-on-insulator substrate for MOSFET back gate control |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE4441724A1 (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2779869A1 (en) * | 1998-06-15 | 1999-12-17 | Commissariat Energie Atomique | INTEGRATED SOI-TYPE CIRCUIT WITH DECOUPLING CAPACITY, AND METHOD FOR PRODUCING SUCH A CIRCUIT |
| DE10054109A1 (en) * | 2000-10-31 | 2002-05-16 | Advanced Micro Devices Inc | Method of forming a substrate contact in a field effect transistor formed over a buried insulating layer |
| DE10106359C1 (en) * | 2001-02-12 | 2002-09-05 | Hanning Elektro Werke | Lateral semiconductor device using thin-film SOI technology |
| US6558998B2 (en) | 1998-06-15 | 2003-05-06 | Marc Belleville | SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit |
| DE10151132A1 (en) * | 2001-10-17 | 2003-05-08 | Infineon Technologies Ag | Semiconductor structure with a component capacitively decoupled from the substrate |
| DE10151203A1 (en) * | 2001-10-17 | 2003-08-07 | Infineon Technologies Ag | Semiconductor structure with reduced capacitive coupling between components |
| WO2003105232A1 (en) * | 2002-06-11 | 2003-12-18 | Advanced Micro Devices, Inc. | Dopen region in an soi substrate |
| WO2004068579A1 (en) * | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | Soi structure comprising substrate contacts on both sides of the box, and method for the production of such a structure |
| US7432136B2 (en) | 2002-05-06 | 2008-10-07 | Advanced Micro Devices, Inc. | Transistors with controllable threshold voltages, and various methods of making and operating same |
| WO2010091755A1 (en) * | 2009-02-11 | 2010-08-19 | International Business Machines Corporation | Soi radio frequency switch with reduced signal distortion |
| DE10219107B4 (en) * | 2002-04-29 | 2011-03-31 | Globalfoundries Inc. | An improved backside contact SOI transistor element and method of making the same and method of making an ohmic contact on a substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996575A (en) * | 1989-08-29 | 1991-02-26 | David Sarnoff Research Center, Inc. | Low leakage silicon-on-insulator CMOS structure and method of making same |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
-
1994
- 1994-11-23 DE DE19944441724 patent/DE4441724A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996575A (en) * | 1989-08-29 | 1991-02-26 | David Sarnoff Research Center, Inc. | Low leakage silicon-on-insulator CMOS structure and method of making same |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066559A1 (en) * | 1998-06-15 | 1999-12-23 | Commissariat A L'energie Atomique | Integrated silicon-on-insulator integrated circuit with decoupling capacity and method for making such a circuit |
| US6558998B2 (en) | 1998-06-15 | 2003-05-06 | Marc Belleville | SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit |
| FR2779869A1 (en) * | 1998-06-15 | 1999-12-17 | Commissariat Energie Atomique | INTEGRATED SOI-TYPE CIRCUIT WITH DECOUPLING CAPACITY, AND METHOD FOR PRODUCING SUCH A CIRCUIT |
| DE10054109A1 (en) * | 2000-10-31 | 2002-05-16 | Advanced Micro Devices Inc | Method of forming a substrate contact in a field effect transistor formed over a buried insulating layer |
| DE10054109C2 (en) * | 2000-10-31 | 2003-07-10 | Advanced Micro Devices Inc | Method of forming a substrate contact in a field effect transistor formed over a buried insulating layer |
| DE10106359C1 (en) * | 2001-02-12 | 2002-09-05 | Hanning Elektro Werke | Lateral semiconductor device using thin-film SOI technology |
| US6693327B2 (en) | 2001-02-12 | 2004-02-17 | Eupec Europaische Gesellschaft Fur Leistungshalbleiter Mbh | Lateral semiconductor component in thin-film SOI technology |
| DE10151132A1 (en) * | 2001-10-17 | 2003-05-08 | Infineon Technologies Ag | Semiconductor structure with a component capacitively decoupled from the substrate |
| DE10151203A1 (en) * | 2001-10-17 | 2003-08-07 | Infineon Technologies Ag | Semiconductor structure with reduced capacitive coupling between components |
| DE10219107B4 (en) * | 2002-04-29 | 2011-03-31 | Globalfoundries Inc. | An improved backside contact SOI transistor element and method of making the same and method of making an ohmic contact on a substrate |
| US7432136B2 (en) | 2002-05-06 | 2008-10-07 | Advanced Micro Devices, Inc. | Transistors with controllable threshold voltages, and various methods of making and operating same |
| WO2003105232A1 (en) * | 2002-06-11 | 2003-12-18 | Advanced Micro Devices, Inc. | Dopen region in an soi substrate |
| US7335568B2 (en) | 2002-06-11 | 2008-02-26 | Advanced Micro Devices, Inc. | Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same |
| US7129142B2 (en) | 2002-06-11 | 2006-10-31 | Advanced Micro Devices, Inc. | Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same |
| CN1659710B (en) * | 2002-06-11 | 2011-11-30 | 格罗方德半导体公司 | Dopen region in an SOI substrate |
| US7195961B2 (en) | 2003-01-30 | 2007-03-27 | X-Fab Semiconductor Foundries, Ag | SOI structure comprising substrate contacts on both sides of the box, and method for the production of such a structure |
| WO2004068579A1 (en) * | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | Soi structure comprising substrate contacts on both sides of the box, and method for the production of such a structure |
| WO2010091755A1 (en) * | 2009-02-11 | 2010-08-19 | International Business Machines Corporation | Soi radio frequency switch with reduced signal distortion |
| US7843005B2 (en) | 2009-02-11 | 2010-11-30 | International Business Machines Corporation | SOI radio frequency switch with reduced signal distortion |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19539541B4 (en) | Lateral trench MISFET and process for its preparation | |
| DE69736529T2 (en) | SEMICONDUCTOR ARRANGEMENT FOR HIGH VOLTAGE | |
| DE3937502C2 (en) | Isolating device for an integrated circuit and method for its production | |
| DE2706623C2 (en) | ||
| DE10138951A1 (en) | SOI MOSFET and manufacturing process therefor | |
| DE2903534A1 (en) | FIELD EFFECT TRANSISTOR | |
| DE69724578T2 (en) | The SOI MOS field effect transistor | |
| DE4441724A1 (en) | Modified silicon-on-insulator substrate for MOSFET back gate control | |
| EP0764982B1 (en) | Process for manufacturing an integrated CMOS circuit | |
| DE2503864A1 (en) | IGFET semiconductor component with doped region substrate - has semiconductor layer on insulating film with differently doped drain and source regions | |
| DE10256575B4 (en) | Lateral MOSFET with high breakdown voltage and device equipped therewith | |
| EP0716453B1 (en) | MOSFET on SOI-substrate | |
| DE4130890A1 (en) | METHOD FOR PRODUCING A CONDENSER USING THE FIELD EFFECT TRANSISTOR PROCESS AND STRUCTURE PRODUCED BY THE METHOD | |
| EP1122796B1 (en) | Vertical semiconductor device with a source-down-design and corresponding fabrication process | |
| EP0755072B1 (en) | Method of production isolated active regions in a CMOS circuit | |
| DE1930606A1 (en) | Semiconductor component with a field effect transistor with an insulated gate electrode and circuit arrangement with such a semiconductor component | |
| DE19943390A1 (en) | Semiconductor component comprises vertical stack comprising source, drain and intermediate layer, gate comprising insulating and conducting layer connecting source and drain and tunnel current flowing in section of gate | |
| DE2933455A1 (en) | Controlling threshold voltage of field effect structure - by dielectric layer contg. immobile ionic species | |
| EP1273043B1 (en) | Cmos-compatible lateral dmos transistor | |
| DE3208500A1 (en) | VOLTAGE-RESISTANT MOS TRANSISTOR FOR HIGHLY INTEGRATED CIRCUITS | |
| DE10310554A1 (en) | Semiconductor component, especially an LDMOS transistor for use as a large signal amplifier in a base station, has separate planar and non-planar metalizing planes connected via a through contact | |
| DE3942419C2 (en) | ||
| WO2003098701A1 (en) | Semiconductor varactor and oscillating circuit constructed using the same | |
| DE3632642A1 (en) | SEMICONDUCTOR PERFORMANCE COMPONENT | |
| DE3018988A1 (en) | INSULATION LAYER FIELD EFFECT TRANSISTOR |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8139 | Disposal/non-payment of the annual fee |