DE4435461C2 - Dünnfilmtransistor und dessen Herstellverfahren - Google Patents

Dünnfilmtransistor und dessen Herstellverfahren

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Description

Die Erfindung betrifft Dünnfilm-Feldeffekt-Transistoren mit Bodengate so­ wie deren Herstellverfahren.
Mit dem Trend zu stets gesteigerten Schaltungsdichten wächst auch der Be­ darf, immer kleinere Feldeffekt-Transistoren herzustellen. Feldeffekt-Transistoren werden typischerweise durch den Einbau von aktiven Bereichen in einem Substrat oder in einer Senke mit komplementärer Leitfähigkeit innerhalb des Substrats her­ gestellt. Eine neuere Technik, die zur Verkleinerung der Transistorgröße wachsende Anwendung findet, besteht darin, Feldeffekt-Transistoren mit dünnen Filmen herzu­ stellen, die für gewöhnlich als Dünnfilmtransistor (TFT)-Technologie bezeichnet wird. Mit dieser TFT-Technologie wird zuerst ein dünner Film (typischerweise Po­ lysilizium) in einer im wesentlichen konstanten Dicke ausgebildet. Ein zentraler Kanalbereich des dünnen Films wird maskiert, während entgegengesetzt benachbar­ te Source/Drain-Bereiche einer passenden, die Leitfähigkeit vom p- oder n-Typ er­ höhenden Verunreinigung dotiert werden. Ein Gate-Isolator und Gate werden ent­ weder über oder unter dem Dünnfilmkanalbereich vorgesehen, so daß sich ein Feld­ effekt-Transistor ergibt, der aktive Bereiche und Kanalbereiche aufweist, die voll­ kommen in einem Dünnfilm ausgebildet sind, im Gegensatz zu einem Substrat. Man spricht je nach Lage des Gates von Top- oder Bodengate-Transistor. Ein Bodenga­ te-Transistor ist aus der den nächstkommenden Stand der Technik darstellenden US-PS 5231296 bekannt. Die Dünnfilm-Transistorschicht liegt dabei unter Sour­ ce/Drain-Blöcken. Topgate-Transistoren sind beispielsweise in US-PS 4916508 oder US-PS 5102813 offenbart.
Bei der TFT-Technologie wird darauf abgestellt, den Dünnfilm so dünn wie möglich zu machen, um einen dünnen Kanalbereich zu schaffen, der für optimale Schalteigenschaften der Transistoren sorgt. Dies benachteiligt aber den Leitwert des Source/Drain-Bereichs infolge des verringerten Materialvolumens, so daß sich ein unerwünscht hoher Vcc Source/Drain-Widerstand ergibt.
Die Erfindung hat sich daher die Aufgabe gestellt, einen Dünnfilm-Feld­ effekt-Transistor sowie ein Herstellverfahren dafür anzugeben, bei dem der Dünn­ film-Kanalbereich so dünn und exakt wie wünschenswert ist, zugleich aber der Widerstand im Source/Drain-Bereich infolge dessen größerer Dicke und größeren Volumens an leitfähigem Material minimiert wird.
Diese Aufgabe wird durch das Herstellverfahren des Anspruchs 1 und den Dünnfilm-Feldeffekt-Transistor des Anspruchs 5 gelöst. Vorteilhafte Weiterbildun­ gen der Erfindung sind Gegenstand der Patentansprüche 2 bis 4 und 6 bis 10.
Bevorzugte Ausführungsbeispiele der Erfindung sind nachstehend anhand der Zeichnung näher erläutert. Es zeigen
Fig. 1 eine schematische Draufsicht eines im wesentlichen kompletten Ab­ schnitts eines Halbleitersubstrats, das mit einem Dünnfilmtransistor versehen ist;
Fig. 2 eine Ansicht eines Halbleiter-Waferfragments in einem Herstellungs­ zustand; das der Lage nach der X-X Schnittlinie in der Draufsicht der Fig. 1 ent­ spricht, jedoch bevor alle in Fig. 1 dargestellten Komponenten erzeugt worden sind;
Fig. 3 eine Ansicht des Waferfragments in Fig. 2 zeitlich nach dem Herstel­ lungsvorgang der Fig. 2,
Fig. 4 eine Ansicht des Waferfragments in Fig. 2 zeitlich nach dem Herstel­ lungsvorgang der Fig. 3;
Fig. 5 eine Ansicht des Waferfragments in Fig. 2 zeitlich nach dem Herstel­ lungsvorgang der Fig. 4;
Fig. 6 eine Ansicht des Waferfragments in Fig. 2 entsprechend demgleichen Herstellungszustand wie er in Fig. 5 dargestellt ist, doch der Lage nach entspre­ chend der Y-Y Schnittlinie in Fig. 1;
Fig. 7 eine schematische Darstellung des Halbleiterwafers der Fig. 2 zeitlich nach dem Herstellungsvorgang der Fig. 5 und der Lage nach entsprechend der X-X Schnittlinie;
Fig. 8 eine Ansicht des Wafers der Fig. 7 der Lage nach in einem Y-Y Schnitt;
Fig. 9 einen Schnitt eines Halbleiter-Waferfragments, das gemäß der Erfin­ dung hergestellt worden ist;
Fig. 10 eine Ansicht des Wafers der Fig. 9 zeitlich nach dem Herstellungs­ vorgang der Fig. 9 und
Fig. 11 des Wafers der Fig. 9 zeitlich nach dem Herstellungsvorgang der Fig. 10.
Es werden zunächst die Fig. 1 bis 8 erläutert, wobei die dort gezeigten Tran­ sistoren nicht zur Erfindung zählen. So zeigt Fig. 2 ein Halbleiter-Waferfragment 10, wobei nur ein Abschnitt einer Speicherzelle mit statischem, direktem Zugriff (SRAM) dargestellt ist. Es sind zwei Pulldown-Transistor-Gates 12 und 14 vorge­ sehen. Diese liegen über einem Halbleitersubstrat 16, das eine zugehörige Gate- Oxidschicht 18 und eine Feld-Oxidschicht 20 aufweist. Die Pulldown-Gates 12 und 14 bestehen jeweils aus leitfähigem Polysilizium-Bereichen 22, die mit Bereichen 24 aus höher leitfähigem Werkstoff, wie WSiX, abgedeckt sein können. Die Pull­ down-Gates 12 und 14 sind auch mit seitlichen Oxidabstandsschichten 26 und Ni­ tridabdeckungen 28 versehen. Eine Isolierschicht 30, typischerweise ein Borphosphorsilikatglas (BPSG) umschließt oder umkapselt die Pulldown-Gates 12 und 14. Elektrisch leitfähi­ ge Polysilicium-Plugs 32 und 34 liegen über den Pulldown- Gates 12 und 14, um die Oberseite der Bereiche 24 anzu­ schließen. Definitionshalber weist der leitfähige Plug 32 eine Oberseite 36 auf. Die BPSG-Schicht 30 ist mit einer Si3N4-Schicht 38 abgedeckt.
Der leitfähige Polysilicium-Plug 32 dient erfindungsgemäß als Transistor-Gate für den Dünnfilmtransistor und bildet in der hier vorliegenden Ausführungsform ein Bodengate zum Her­ stellen eines Bodengate-Dünnfilmtransistors. Fig. 1 zeigt auch einen Umriß 32, der für die Größe und Form des Dünn­ filmtransistor-Gates repräsentativ ist. Wie dargestellt, wurde mindestens lokal in der Umgebung des Bodengates 32 (Fig. 2) eine planare Fläche geschaffen, um die Oberseite 36 des Bodengates im wesentlichen planar zu machen. Die planare Fläche 36 ist im wesentlichen coplanar mit benachbarten Oberseiten, wie den Oberseiten der Nitridschicht 38. Ein be­ vorzugtes Verfahren zum Herstellen des hier dargestellten Aufbaues ist in der US-PS 5 616 934 beschrieben.
Eine Gate-Isolierschicht 40, vorzugsweise SiO2, wird in dem dargestellten Muster vorgesehen. Beispielsweise beträgt die Dicke 30 nm. Darüber liegt eine Dünnfilm-Transistor­ schicht 42. Diese besteht vorzugsweise aus Polysilicium von einer Dicke zwischen etwa 10 nm bis etwa 35 nm. Diese Schicht kann durch eine Ablagerung von Polysilicium aufge­ bracht werden oder durch Ablagerung von amorphem Silicium mit einem Kristallisationsverfahren, wie einer Kristallisa­ tion mit fester Phase.
Eine Maskierschicht 44, typischerweise SiO2 wird in einer Dicke von etwa 200 nm aufgetragen. Das Material der Schicht 44 kann letztlich geopfert werden oder es bleiben Reste davon ständig am Wafer. Bei dem weiter unten beschrie­ benen Verfahren dient das gesamte Material der Schicht 44 letztlich als verloren, so daß seine Zusammensetzung hin­ sichtlich elektrischer Leitfähigkeit oder Nichtleitfähigkeit belanglos ist. Soll die Schicht 44 letztendlich an dem her­ gestellten Wafer verbleiben, so soll sie elektrisch nicht leitfähig sein, um eine zufriedenstellende Betriebsweise des Dünnschichttransistors zu erzielen. Als Beispiel für die Schicht 44 wird Polyimid angegeben.
Dann wird eine Photoresistschicht aufgebracht und bemustert, um einen Maskierblock 46 herzustellen. Der Umriß eines Mas­ kierblockes 46 ist in Fig. 1 dargestellt.
Gemäß Fig. 3 dient der Maskierblock 46 während des Ätzens der Schicht 44 zum Herstellen eines Oxidmaskierblocks 48 re­ lativ zur darunterliegenden Dünnfilmtransistorschicht 42. Diese umfaßt und definiert einen Dünnfilmkanalbereich 50 sowie erste und zweite entgegengesetzte Source/Drain-Berei­ che 52, 54, die von einem dazwischen liegenden Dünnfilm­ kanalbereich 50 unterteilt sind. Die Oxidmaske 48 legt auch nach oben hin erste und zweite Source/Drain-Bereiche 52, 54 frei. Die Dünnfilmtransistorschicht 42 erhält vorzugsweise eine leitfähige Dotierung mit einem p+ Verunreinigung zu diesem Zeitpunkt der Herstellung, so daß die Source/Drain- Bereiche 52 und 54 elektrisch leitfähig gemacht werden. Damit ist der Dünnfilmkanalbereich 50 vom Bodentransistor- Gate 32 über die Gate-Isolierschicht 40 steuerbar.
Fig. 4 zeigt, daß eine Schicht 56 aus elektrisch leitfähigem Material, vorzugsweise aus einem letztlich leitfähig dotier­ ten Polysilicium über und somit neben der Dünnfilm-Transi­ storschicht 42 und über dem Oxidmaskierblock 48 aufgebracht wird. Als bevorzugte Dicke der Schicht 52 wird beispielhaft 200 nm gewählt. Die Polysiliciumschicht 56 kann in situ leitfähig dotiert oder nach der Abscheidung dotiert wer­ den. Dieses Dotieren der Schicht 56 kann auch wünschenswert sein, um die untenliegenden ersten und zweiten Source/Drain- Bereiche 52 und 54 zu dotieren, so daß die Bereiche 52 und 54, die vorher nicht dotiert werden mußten, in einem separa­ ten Dotierungsschritt dotiert werden.
Gemäß Fig. 5 wird die Polysiliciumschicht 56 chemisch-me­ chanisch poliert (CMP), um das Polysilicium vom oberen Oxid­ block 48 zu entfernen und eine im wesentlichen globale pla­ nare Oberseite zu erzielen. Für den CMP-Schritt wird bei­ spielsweise ein Schlamm, bestehend aus KOH, SiO2-Partikeln (Silika) und Wasser verwendet. Fig. 6 zeigt einen Schnitt durch den Wafer in der Lage der Schnittlinie Y-Y zum Her­ stellungszeitpunkt der Fig. 5.
In Fig. 7 ist der Oxidblock 48 naß vom Wafer abgetragen und die Polysiliciumschicht 52 ist bemustert und geätzt, um erste und zweite Source/Drain-Blöcke 58 und 60 zu bilden. Fig. 8 zeigt einen Y-Y Schnitt des Wafers im Herstellungs­ zeitpunkt der Fig. 7 und Fig. 1 zeigt ebenfalls den Muster­ umriß der Blöcke 58 und 60. Es ist mindestens aus Fig. 7 augenscheinlich, daß die ersten und zweiten Source/Drain- Blöcke 58, 60 mit den ersten und zweiten Source/Drain-Dünn­ filmbereichen 52 und 54 elektrisch verbunden sind. Auf diese Weise werden entsprechende erste und zweite Source/Drain- Bereiche 62 und 64 definiert, deren Dicke größer ist als die Dicke der Dünnfilmschicht 52, die zum Herstellen des Dünn­ filmkanalbereichs 50 benutzt wurde.
Das vorbeschriebene Verfahren sowie der Strukturaufbau füh­ ren zu dem Vorteil, daß ein Dünnfilmkanalbereich hergestellt wird, der so dünn wie wünschenswert ist, daß aber der Wider­ stand im Source/Drain-Bereich 62, 64 minimiert wird infolge deren größeren Dicke und so eines größeren Volumens an leitfähigem Material für eine wünschenswerte Betriebsweise des auf diese Weise her­ gestellten Dünnfimtransistors.
In den Fig. 1 bis 8 wurde die Dünnfilmtransistorschicht vor dem Aufbringen und Bemustern der nachfolgenden Schicht elektrisch-leitfähigen Materials abgela­ gert. Die Ausbildung der Fig. 9 bis 11 zeigt dagegen, daß erfindungsgemäß die Schicht elektrisch-leitfähigen Materials aufgebracht und bemustert wird, bevor die Dünnfimtransistorschicht aufgetragen wird und zwar im Zusammenhang mit einem Dünnfilmtransistor mit Bodengate. Im einzelnen zeigt Fig. 9 ein Halbleiter-Wafer­ teil 70 mit einem leitfähigen Bodengate 72 innerhalb einer voluminösen Isolier­ schicht 74. Eine Schicht 76 eines isolierenden Gate-Dielektrikums wird über der Isolierschicht 74 vorgesehen. Eine Schicht 76 elektrisch-leitfähigen Materials, vor­ zugsweise Polysilizium, wird über der Schicht 76 aufgebracht.
In Fig. 10 ist die Schicht 78 bereits bemustert und geätzt, um versetzte erste und zweite Source/Drain-Blöcke 80 und 82 zu bilden.
In Fig. 11 wird eine Dünnfilmtransistorschicht 84 aufgebracht. Diese wird bemustert und dotiert, um erste und zweite Source/Drain-Bereiche 86 und 88 zu bilden, die von einem Dünnfilmkanalbereich 90 getrennt sind. Somit ergeben sich erste und zweite Source/Drain-Bereiche 92 und 94, deren Dicke größer ist als die des Dünnfilmkanalbereichs 90. Dies ist eine beispielhafte Ausbildung eines Dünn­ filmtransistors mit Bodengate gemäß der Erfindung, wobei die elektrisch-leitfähige Materialschicht dazu dient, Source/Drain-Blöcke herzustellen, und die Musterbil­ dung vor Aufbringen der Dünnfilmtransistorschicht erfolgt.
Die Dünnfilmtransistoren sind so ausgebildet, daß die geschaffenen Source/Drain-Bereiche im wesentlichen gleiche und größere Dicke aufweisen als die Dünnfilmkanalbereiche. Alternativ kann auch ein Dünnfilm-Feldeffekt-Tran­ sistor hergestellt werden, bei dem ggfs. nur einer der Source/Drain-Bereiche eine größere Dicke aufweist, oder jeder der Source/Drain-Bereiche eine größere Dicke aufweist als der Kanalbereich, aber eine unterschiedliche Dicke.

Claims (9)

1. Verfahren zum Herstellen eines Dünnfilm-Feldeffekt-Transistors mit Bodengate, das folgende Schritte aufweist:
Herstellen eines Bodengates,
Herstellen erster und zweiter Source/Drain-Blöcke, die dem Bodengate be­ nachbart angeordnet sind und Abschnite aufweisen, die höher liegen als die Ober­ seite des Bodengates, und
Aufbringen einer Dünnfilm-Transistorschicht über den ersten und zweiten Source/Drain-Blöcken, die Source/Drain-Bereiche und einen dazwischen liegenden Kanalbereich aufweist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Gate- Isolierschicht über dem Bodengate aufgebracht wird und daß die Dünnfilmtransi­ storschicht elektrisch mit den ersten und zweiten Source/Drain-Blöcken verbunden ist, wobei gegenüberliegende Source/Drain-Bereiche eine Dicke aufweisen, die größer ist als der dazwischen liegende Kanalbereich.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Gate- Isolierschicht ausgebildet wird, bevor die ersten und zweiten Source/Drain-Blöcke gebildet werden.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Gate- Isolierschicht ausgebildet wird, nachdem die ersten und zweiten Source/Drain- Blöcke gebildet wurden.
5. Dünnfilm-Feldeffekt-Transistor mit Bodengate, der aufweist:
ein Bodengate (72),
erste und zweite Source/Drain-Blöcke (80, 82), die dem Bodengate (72) be­ nachbart angeordnet sind und Abschnitte aufweisen, die höher liegen als die Ober­ seite des Bodengates (72), und
eine Dünnfilm-Transistorschicht (84), die über den ersten und zweiten Sour­ ce/Drain-Blöcken (80, 82) angeordnet ist und die Source/Drain-Bereiche (92, 94) und einen dazwischen liegenden Kanalbereich (90) aufweist.
6. Dünnfilm-Feldeffekt-Transistor nach Anspruch 5, dadurch gekennzeich­ net, daß der erste Source/Drain-Bereich (92, 94) eine erste Dicke, der zweite Source/Drain-Bereich (92, 94) eine zweite Dicke und der Kanalbereich (90) eine dritte Dicke haben, wobei die erste und/oder zweite Dicke größer sind als die dritte Dicke.
7. Transistor nach Anspruch 6, dadurch gekennzeichnet, daß die erste und zweite Dicke im wesentlichen gleich sind.
8. Transistor nach Anspruch 5, dadurch gekennzeichnet, daß die ersten und zweiten Source/Drain-Bereiche (92, 94) hauptsächlich aus Polysilizium bestehen.
9. Transistor nach Anspruch 5, dadurch gekennzeichnet, daß der Kanalbe­ reich (90) und die ersten und zweiten Source/Drain-Bereiche (92, 94) hauptsächlich aus Polysilizium bestehen.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4435461C2 (de) * 1993-10-06 2001-09-20 Micron Technology Inc N D Ges Dünnfilmtransistor und dessen Herstellverfahren
JPH10199991A (ja) * 1996-12-09 1998-07-31 Texas Instr Inc <Ti> 基板にコンタクトを形成する方法及びそのコンタクト
US6110767A (en) * 1998-07-16 2000-08-29 Vanguard International Semiconductor Corporation Reversed MOS
US6049106A (en) * 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
US6368933B1 (en) * 1999-12-15 2002-04-09 Intel Corporation Tap connections for circuits with leakage suppression capability
US6713378B2 (en) * 2000-06-16 2004-03-30 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
KR100493206B1 (ko) * 2001-01-16 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
US7314794B2 (en) * 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
US8847226B2 (en) * 2011-01-07 2014-09-30 Eastman Kodak Company Transistor including multiple reentrant profiles
US9076873B2 (en) 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
US8649209B1 (en) * 2011-03-25 2014-02-11 Altera Corporation Memory element circuitry with reduced oxide definition width

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916508A (en) * 1986-01-10 1990-04-10 Mitsubishi Denki Kabushiki Kaisha CMOS type integrated circuit and a method of producing same
US5102813A (en) * 1988-05-30 1992-04-07 Interuniversitair Micro Elektronica Method of fabricating a thin film transistor
US5231296A (en) * 1989-12-19 1993-07-27 Texas Instruments Incorporated Thin film transistor structure with insulating mask
US5616934A (en) * 1993-05-12 1997-04-01 Micron Technology, Inc. Fully planarized thin film transistor (TFT) and process to fabricate same

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56132506A (en) * 1980-03-22 1981-10-16 Ando Electric Co Ltd Measuring device for center position of hole
JPS5785262A (en) * 1980-11-17 1982-05-27 Toshiba Corp Manufacture of metal oxide semiconductor type semiconductor device
JPS5833872A (ja) * 1981-08-24 1983-02-28 Toshiba Corp 薄膜電界効果トランジスタの製造方法
JPS58123765A (ja) * 1982-01-18 1983-07-23 Seiko Epson Corp 薄膜半導体装置の製造方法
JPS58132502A (ja) 1982-02-02 1983-08-06 株式会社　ウロコ製作所 ベニヤ単板の巻き戻し方法および巻き戻し装置
NL8203870A (nl) * 1982-10-06 1984-05-01 Philips Nv Halfgeleiderinrichting.
JPS61252667A (ja) * 1985-05-01 1986-11-10 Seiko Epson Corp 薄膜トランジスタ及びその製造方法
JPS63143462A (ja) * 1986-12-04 1988-06-15 株式会社デンソー ヒ−トポンプ式冷凍装置
JPH065757B2 (ja) * 1987-03-26 1994-01-19 日本電気株式会社 半導体素子製造方法
JP2515330B2 (ja) 1987-05-11 1996-07-10 株式会社 シグマ コイン両替機
JPS6472101A (en) 1987-09-11 1989-03-17 Omron Tateisi Electronics Co Drawing device for concentric pattern
JPH0664410B2 (ja) 1987-09-14 1994-08-22 凸版印刷株式会社 フルカラーレインボーホログラムとその作製方法
GB2223353A (en) * 1988-09-30 1990-04-04 Philips Electronic Associated Thin-film transistor
JPH02123743A (ja) * 1988-11-02 1990-05-11 Fujitsu Ltd 薄膜トランジスタの製造方法
US4988638A (en) * 1988-11-07 1991-01-29 Xerox Corporation Method of fabrication a thin film SOI CMOS device
JPH02143462A (ja) * 1988-11-24 1990-06-01 Sony Corp 薄膜トランジスタ
JPH02250333A (ja) * 1989-03-23 1990-10-08 Nec Corp 薄膜電界効果型トランジスタアレーの製造方法
JPH02287593A (ja) * 1989-04-28 1990-11-27 Toshiba Corp ディスプレイの接続状態判別方式
US5238857A (en) 1989-05-20 1993-08-24 Fujitsu Limited Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure
JP2819694B2 (ja) * 1989-11-17 1998-10-30 富士ゼロックス株式会社 Ｍｏｓ型半導体装置の製造方法
JPH03194937A (ja) * 1989-12-22 1991-08-26 Sony Corp 薄膜トランジスタの製造方法
JPH03248568A (ja) * 1990-02-27 1991-11-06 Fuji Xerox Co Ltd 薄膜半導体装置
US5118639A (en) * 1990-05-29 1992-06-02 Motorola, Inc. Process for the formation of elevated source and drain structures in a semiconductor device
JPH0442579A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ及び製造方法
JPH0444470A (ja) 1990-06-12 1992-02-14 Clarion Co Ltd 同期信号分離回路
DE69023765T2 (de) * 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
JP3036037B2 (ja) 1990-10-04 2000-04-24 セイコーエプソン株式会社 半導体装置の製造方法
JP2990784B2 (ja) * 1990-10-24 1999-12-13 ソニー株式会社 薄膜トランジスタの製造方法
DE69125260T2 (de) * 1990-12-28 1997-10-02 Sharp Kk Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
US5474941A (en) * 1990-12-28 1995-12-12 Sharp Kabushiki Kaisha Method for producing an active matrix substrate
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
JPH05267666A (ja) * 1991-08-23 1993-10-15 Semiconductor Energy Lab Co Ltd 半導体装置とその作製方法
JP3116436B2 (ja) * 1991-08-07 2000-12-11 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JPH0563197A (ja) 1991-09-04 1993-03-12 Sharp Corp 薄膜トランジスタ及びその製造方法
JP2894391B2 (ja) * 1991-09-20 1999-05-24 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US5238897A (en) * 1991-09-27 1993-08-24 North Carolina Center For Scientific Research, Inc. Catalyst for molecular catalytic cracking of heavy hydrocarbons at ambient temperatures, and method of making the same
JP2729422B2 (ja) * 1991-10-22 1998-03-18 三菱電機株式会社 半導体装置
JP2689038B2 (ja) * 1991-12-04 1997-12-10 三菱電機株式会社 半導体装置およびその製造方法
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
JPH05243272A (ja) * 1992-03-02 1993-09-21 Matsushita Electron Corp 薄膜トランジスタの製造方法
US5213990A (en) * 1992-04-01 1993-05-25 Texas Instruments, Incorporated Method for forming a stacked semiconductor structure
US5266507A (en) * 1992-05-18 1993-11-30 Industrial Technology Research Institute Method of fabricating an offset dual gate thin film field effect transistor
US5241193A (en) * 1992-05-19 1993-08-31 Motorola, Inc. Semiconductor device having a thin-film transistor and process
KR940006273A (ko) * 1992-06-20 1994-03-23 오가 노리오 스태틱램(sram) 장치 및 그 제조방법
KR100268007B1 (ko) * 1992-12-22 2000-10-16 구본준 액정표시소자 제조방법
US5411909A (en) * 1993-02-22 1995-05-02 Micron Technology, Inc. Method of forming a planar thin film transistor
US5650655A (en) * 1994-04-28 1997-07-22 Micron Technology, Inc. Integrated circuitry having electrical interconnects
US5348899A (en) * 1993-05-12 1994-09-20 Micron Semiconductor, Inc. Method of fabricating a bottom and top gated thin film transistor
US5858821A (en) * 1993-05-12 1999-01-12 Micron Technology, Inc. Method of making thin film transistors
US5334862A (en) * 1993-08-10 1994-08-02 Micron Semiconductor, Inc. Thin film transistor (TFT) loads formed in recessed plugs
DE4435461C2 (de) 1993-10-06 2001-09-20 Micron Technology Inc N D Ges Dünnfilmtransistor und dessen Herstellverfahren
US5386909A (en) 1993-11-01 1995-02-07 Spector; Donald Display package for shaped candy pieces
US5376578A (en) * 1993-12-17 1994-12-27 International Business Machines Corporation Method of fabricating a semiconductor device with raised diffusions and isolation
US5429062A (en) * 1993-12-27 1995-07-04 Trabka; Richard J. Rapid bailing device
KR970006260B1 (ko) * 1994-01-07 1997-04-25 금성일렉트론 주식회사 박막트랜지스터 제조방법
US5429982A (en) * 1994-02-07 1995-07-04 National Science Council Method for growing field oxides in LOCOS technique
US6043507A (en) * 1997-09-24 2000-03-28 Micron Technology, Inc. Thin film transistors and methods of making

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916508A (en) * 1986-01-10 1990-04-10 Mitsubishi Denki Kabushiki Kaisha CMOS type integrated circuit and a method of producing same
US5102813A (en) * 1988-05-30 1992-04-07 Interuniversitair Micro Elektronica Method of fabricating a thin film transistor
US5231296A (en) * 1989-12-19 1993-07-27 Texas Instruments Incorporated Thin film transistor structure with insulating mask
US5616934A (en) * 1993-05-12 1997-04-01 Micron Technology, Inc. Fully planarized thin film transistor (TFT) and process to fabricate same

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Publication number Publication date
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