DE4435461A1 - Dünnfilmtransistoren und Verfahren zum Herstellen - Google Patents
Dünnfilmtransistoren und Verfahren zum HerstellenInfo
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Description
Die Erfindung betrifft Verfahren zum Herstellen von Dünn
filmtransistoren, insbesondere Dünnfilm-Feldeffekt-Transi
storen sowie mit dem Verfahren hergestellte Transistoren.
Mit dem Trend zu stets gesteigerten Schaltungsdichten wächst
auch der Bedarf, immer kleinere Feldeffekt-Transistoren her
zustellen. Feldeffekt-Transistoren werden typischerweise
durch den Einbau von aktiven Bereichen in einem Substrat
oder in einer Senke mit komplementärer Leitfähigkeit inner
halb des Substrats hergestellt. Eine neuere Technik, die zur
Verkleinerung der Transistorgröße wachsende Anwendung fin
det, besteht darin, Feldeffekt-Transistoren mit dünnen Fil
men herzustellen, die für gewöhnlich als Dünnfilmtransistor
(TFT)-Technologie bezeichnet wird. Mit dieser TFT-Technolo
gie wird zuerst ein dünner Film (typischerweise Polysili
cium) in einer im wesentlichen konstanten Dicke ausgebildet.
Ein zentraler Kanalbereich des dünnen Films wird maskiert,
während entgegengesetzt benachbarte Source/Drain-Bereiche
einer passenden, die Leitfähigkeit vom p- oder n-Typ erhö
henden Verunreinigung dotiert werden. Ein Gate-Isolator und
Gate wird entweder über oder unter dem Dünnfilmkanalbereich
vorgesehen, so daß sich ein Feldeffekt-Transistor ergibt,
der aktive Bereiche und Kanalbereiche aufweist, die vollkom
men in einem dünnen Film ausgebildet sind, im Gegensatz zu
einem Substrat.
Bei der TFT-Technologie wird darauf abgestellt, den dünnen
Film so dünn wie möglich zu machen, um einen dünnen Kanalbe
reich zu schaffen, der für maximale Ein-/Aus-Eigenschaften
für die Transistoren sorgt. Dies benachteiligt aber den
Leitwert des Source/Drain-Bereichs infolge des verringerten
Materialvolumens, so daß sich ein unerwünscht hoher Vcc
Source/Drain-Widerstand ergibt.
Die Erfindung hat sich daher die Aufgabe gestellt, Verfahren
zum Formen von Dünnfilmtransistoren zu verbessern und auch
den Aufbau von Dünnfilmtransistoren zu verbessern.
Bevorzugte Ausführungsbeispiele der Erfindung sind nachste
hend anhand der Zeichnung näher erläutert. Es zeigen
Fig. 1 eine schematische Draufsicht eines im wesentlichen
kompletten Abschnitts eines Halbleitersubstrats,
das mit einem erfindungsgemäßen Dünnfilmtransistor
versehen ist;
Fig. 2 eine Ansicht eines Halbleiter-Waferfragments in
einem erfindungsgemäßen Herstellungszustand, das
der Lage nach der X-X Schnittlinie in der Drauf
sicht der Fig. 1 entspricht, jedoch zu einem Zeit
punkt, bevor alle in Fig. 1 dargestellten Kompo
nenten erzeugt worden sind;
Fig. 3 eine Ansicht des Waferfragments in Fig. 2 zeitlich
nach dem Herstellungsvorgang der Fig. 2;
Fig. 4 eine Ansicht des Waferfragments in Fig. 2 zeitlich
nach dem Herstellungsvorgang der Fig. 3;
Fig. 5 eine Ansicht des Waferfragments in Fig. 2 zeitlich
nach dem Herstellungsvorgang der Fig. 4;
Fig. 6 eine Ansicht des Waferfragments in Fig. 2 entspre
chend dem gleichen Herstellungsvorgang wie er in
Fig. 5 dargestellt ist, doch der Lage nach ent
sprechend der Y-Y Schnittlinie in Fig. 1;
Fig. 7 eine schematische Darstellung des Halbleiterwafers
der Fig. 2 zeitlich nach dem Herstellungsvorgang
der Fig. 5 und der Lage nach entsprechend der X-X
Schnittlinie;
Fig. 8 eine Ansicht des Wafers der Fig. 7 der Lage nach
in einem Y-Y Schnitt;
Fig. 9 einen Schnitt eines abgeänderten Halbleiter-Wafer
fragments, das in Abänderung der Erfindung herge
stellt worden ist;
Fig. 10 eine Ansicht des Wafers der Fig. 9 zeitlich nach
dem Herstellungsvorgang der Fig. 9;
Fig. 11 des Wafers der Fig. 9 zeitlich nach dem Herstell
vorgang der Fig. 10;
Fig. 12 ein schematischer Schnitt einer weiteren Ausfüh
rungsform eines Halbleiter-Waferfragments, das in
Abänderung der Erfindung hergestellt worden ist;
Fig. 13 ein schematischer Schnitt einer weiteren Ausfüh
rungsform eines Halbleiter-Waferfragments, das in
einer weiteren Abänderung der Erfindung herge
stellt worden ist.
Aspekte der Erfindung sind in den Patentansprüchen 1 und 17
definiert.
Es werden zunächst die Fig. 1 bis 8 erläutert. So zeigt Fig.
2 ein Halbleiter-Waferfragment 10, wobei nur ein Abschnitt
einer Speicherzelle mit statischem, direktem Zugriff (SRAM)
dargestellt ist, wobei zwei Pulldown-Transistor-Gates 12 und
14 vorgesehen sind. Diese liegen über einem Halbleitersub
strat 16, das eine zugehörige Gate-Oxidschicht 18 und eine
Field-Oxidschicht 20 aufweist. Pulldown-Gates 12 und 14 be
stehen jeweils aus leitfähigem Polysilicium-Bereichen 22,
die mit Bereichen 24 aus höher leitfähigem Werkstoff wie
WSix abgedeckt sein können. Die Pulldown-Gates 12 und 14
sind auch mit seitlichen Oxidabstandsschichten 26 und Nit
ridabdeckungen 28 versehen. Eine Isolierschicht 30, typi
scherweise ein Borphosphorsilikatglas (BPSG) umschließt oder
umkapselt die Pulldown-Gates 12 und 14. Elektrisch leitfähi
ge Polysilicium-Plugs 32 und 34 liegen über den Pulldown-
Gates 12 und 14, um die Oberseite der Bereiche 24 anzu
schliefen. Definitionshalber weist der leitfähige Plug 32
eine Oberseite 36 auf. Die BPSG-Schicht 30 ist mit einer
Si₃N₄-Schicht 38 abgedeckt.
Der leitfähige Polysilicium-Plug 32 dient erfindungsgemäß
als Transistor-Gate für den Dünnfilmtransistor und bildet in
der hier vorliegenden Ausführungsform ein Bodengate zum Her
stellen eines Bodengate-Dünnfilmtransistors. Fig. 1 zeigt
auch einen Umriß 32, der für die Größe und Form des Dünn
filmtransistor-Gates repräsentativ ist. Wie dargestellt,
wurde mindestens lokal in der Umgebung des Bodengates 32
(Fig. 2) eine planare Fläche geschaffen, um die Oberseite 36
des Bodengates im wesentlichen planar zu machen. Die planare
Fläche 36 ist im wesentlichen coplanar mit benachbarten
Oberseiten, wie den Oberseiten der Nitridschicht 38. Ein be
vorzugtes Verfahren zum Herstellen des hier dargestellten
Aufbaues ist in USSN 08/061,402 vom 12.05.1993 mit dem Titel
"Fully Planarized Thin Film Transistor (TFT) And Process To
Fabricate Same" beschrieben.
Eine Gate-Isolierschicht 40, vorzugsweise SiO₂, wird in dem
dargestellten Muster vorgesehen. Beispielsweise beträgt die
Dicke 300 Angstrom. Darüber liegt eine Dünnfilm-Transistor
schicht 42. Diese besteht vorzugsweise aus Polysilicium von
einer Dicke zwischen etwa 100 bis etwa 350 Angstrom. Diese
Schicht kann durch eine Ablagerung von Polysilicium aufge
bracht werden oder durch Ablagerung von amorphem Silicium
mit einem Kristallisationsverfahren, wie einer Kristallisa
tion mit fester Phase.
Eine Maskierschicht 44, typischerweise SiO₂ wird in einer
Dicke von etwa 2000 Ångstrom aufgetragen. Das Material der
Schicht 44 kann letztlich geopfert werden oder es bleiben
Reste davon ständig am Wafer. Bei dem weiter unten beschrie
benen Verfahren dient das gesamte Material der Schicht 44
letztlich als verloren, so daß seine Zusammensetzung hin
sichtlich elektrischer Leitfähigkeit oder Nichtleitfähigkeit
belanglos ist. Soll die Schicht 44 letztendlich an dem her
gestellten Wafer verbleiben, so soll sie elektrisch nicht
leitfähig sein, um eine zufriedenstellende Betriebsweise des
Dünnschichttransistors zu erzielen. Als Beispiel für die
Schicht 44 wird Polyimid angegeben.
Dann wird eine Photoresistschicht aufgebracht und bemustert,
um einen Maskierblock 46 herzustellen. Der Umriß eines Mas
kierblockes 46 ist in Fig. 1 dargestellt.
Gemäß Fig. 3 dient der Maskierblock 46 während des Ätzens
der Schicht 44 zum Herstellen eines Oxidmaskierblocks 48 re
lativ zur darunterliegenden Dünnfilmtransistorschicht 42.
Dies bedeckt und definiert einen Dünnfilmkanalbereich 50
sowie erste und zweite entgegengesetzte Source/Drain-Berei
che 52, 54, die von einem dazwischen liegenden Dünnfilm
kanalbereich 50 unterteilt sind. Die Oxidmaske 48 legt auch
nach oben hin erste und zweite Source/Drain-Bereiche 52, 54
frei. Die Dünnfilmtransistorschicht 42 erhält vorzugsweise
eine leitfähige Dotierung mit einem p+ Verunreinigung zu
diesem Zeitpunkt der Herstellung, so daß die Source/Drain-
Bereiche 52 und 54 elektrisch leitfähig gemacht werden.
Damit ist der Dünnfilmkanalbereich 50 vom Bodentransistor-
Gate 32 über die Gate-Isolierschicht 40 steuerbar.
Fig. 4 zeigt, daß eine Schicht 56 aus elektrisch leitfähigem
Material, vorzugsweise aus einem letztlich leitfähig dotier
ten Polysilicium über und somit neben der Dünnfilm-Transi
storschicht 42 und über dem Oxidmaskierblock 48 aufgebracht
wird. Als bevorzugte Dicke der Schicht 52 wird beispielhaft
2000 Ångstrom gewählt. Die Polysiliciumschicht 56 kann in
situ leitfähig dotiert oder nach der Ablagerung dotiert wer
den. Dieses Dotieren der Schicht 56 kann auch wünschenswert
sein, um die untenliegenden ersten und zweiten Source/Drain-
Bereiche 52 und 54 zu dotieren, so daß die Bereiche 52 und
54, die vorher nicht dotiert werden mußten, in einem separa
ten Dotierungsschritt dotiert werden.
Gemäß Fig. 5 wird die Polysiliciumschicht 56 chemisch-me
chanisch poliert (CMP), um das Polysilicium vom oberen Oxid
block 48 zu entfernen und eine im wesentlichen globale pla
nare Oberseite zu erzielen. Für den CMP-Schritt wird bei
spielsweise ein Schlamm, bestehend aus KOH, SiO₂-Partikeln
(Silika) und Wasser verwendet. Fig. 6 zeigt einen Schnitt
durch den Wafer in der Lage der Schnittlinie Y-Y zum Her
stellungszeitpunkt der Fig. 5.
In Fig. 7 ist der Oxidblock 48 nah vom Wafer abgetragen und
die Polysiliciumschicht 52 ist bemustert und geätzt, um
erste und zweite Source/Drain-Blöcke 58 und 60 zu bilden.
Fig. 8 zeigt einen Y-Y Schnitt des Wafers im Herstellungs
zeitpunkt der Fig. 7 und Fig. 1 zeigt ebenfalls den Muster
umriß der Blöcke 58 und 60. Es ist mindestens aus Fig. 7
augenscheinlich, daß die ersten und zweiten Source/Drain-
Blöcke 58, 60 mit den ersten und zweiten Source/Drain-Dünn
filmbereichen 52 und 54 elektrisch verbunden sind. Auf diese
Weise werden entsprechende erste und zweite Source/Drain-
Bereiche 62 und 64 definiert, deren Dicke größer ist als die
Dicke der Dünnfilmschicht 52, die zum Herstellen des Dünn
filmkanalbereichs 50 benutzt wurde.
Das vorbeschriebene Verfahren sowie der Strukturaufbau füh
ren zu dem Vorteil, daß ein Dünnfilmkanalbereich hergestellt
wird, der so dünn wie wünschenswert ist, daß aber der Wider
stand im Source/Drain-Bereich 62, 64 minimiert wird infolge
deren größeren Dicke und so eines größeren Volumens an leit
fähigem Material für eine wünschenswerte Betriebsweise des
auf diese Weise hergestellten Dünnfilmtransistors.
Eine alternative Ausführungsform der Erfindung ist anhand
der Fig. 9 bis 11 dargestellt. In den Fig. 1 bis 8 wurde die
Dünnfilmtransistorschicht vor dem Aufbringen und Bemustern
der nachfolgenden Schicht elektrisch-leitfähigen Materials
abgelagert. Das Ausführungsbeispiel der Fig. 9 bis 11 zeigt
umgekehrt, daß die Schicht elektrisch-leitfähigen Materials
aufgebracht und bemustert wird, bevor die Dünnfilmtransi
storschicht aufgetragen wird und zwar im Zusammenhang mit
einem Dünnfilmtransistor mit Bodengate. Spezifisch zeigt
Fig. 9 ein Halbleiter-Waferfragment 70 mit einem leitfähigen
Bodengate 72 innerhalb einer voluminösen Isolierschicht 74.
Eine Schicht 76 eines isolierenden Gate-Dielektrikums wird
über der Isolierschicht 74 vorgesehen. Eine Schicht 76
elektrisch-leitfähigen Materials, vorzugsweise Polysilicium,
wird über der Schicht 76 aufgebracht.
Gemäß Fig. 10 ist die Schicht 78 bemustert und geätzt wor
den, um versetzte erste und zweite Source/Drain-Blöcke 80
und 82 zu bilden.
In Fig. 11 wird eine Dünnfilmtransistorschicht 84 aufge
bracht. Diese wird bemustert und dotiert, um erste und zwei
te Source/Drain-Bereiche 86 und 88 zu bilden, die von einem
Dünnfilmkanalbereich 90 getrennt sind. Somit ergeben sich
erste und zweite Source/Drain-Bereiche 92 und 94, deren
Dicke größer ist als die des Dünnfilmkanalbereichs 90. Dies
ist zwar nur eine beispielhafte Ausbildung eines Dünnfilm
transistors mit Bodengate gemäß der Erfindung, wobei die
elektrisch-leitfähige Materialschicht dazu dient,
Source/Drain-Blöcke herzustellen, wobei die Musterbildung vor Auf
bringen der Dünnfilmtransistorschicht erfolgt.
Die Fig. 12 und 13 zeigen weitere abgeänderte Verfahren und
Strukturen gemäß der Erfindung zur Herstellung eines Dünn
filmtransistors mit einem obenliegenden Gate. Gemäß Fig. 12
besteht ein Halbleiter-Waferfragment 100 aus einem volumi
nösen Substrat 102 und einer darüberliegenden planaren Oxid
schicht 104. Eine Dünnfilmkanalschicht 106 ist aufgetragen
und besteht aus ersten und zweiten Source/Drain-Bereichen
108 und 110, die von einem Dünnfilmkanalbereich 112 getrennt
sind. Anschließend ist eine Topgate-Isolierschicht 114 auf
gebracht und in der dargestellten Weise bemustert worden, im
Zusammenhang mit dem Ablagern und Bemustern einer Gate
schicht zum Herstellen des obenliegenden Gate 116. Es sind
auch seitliche Isolierschichten 118 vorgesehen und darge
stellt. Eine Schicht elektrisch-leitfähigen Materials wird
aufgetragen, bemustert und geätzt, um erste und zweite
Source/Drain-Blöcke 120 und 122 zu definieren. Diese sind
elektrisch jeweils mit den ersten und zweiten Source/Drain-
Dünnfilmbereichen 108 und 110 verbunden, um zusammengesetzte
erste und zweite Source/Drain-Bereiche 124 und 126 zu bil
den. Diese Bereiche 124 und 126 haben eine Dicke, die größer
ist als die Dünnfilmschichtdicke, die zum Herstellen des
Transistorkanalbereichs 112 dient.
Fig. 13 zeigt eine weitere Ausführungsform eines Waferfrag
ments 130, das einem Substrat 132 und einer darüberliegenden
planaren Schicht 134 aus Isoliermaterial SiO₂ besteht. Eine
Dünnfilmtransistorschicht 136 wird über der Oxidschicht 134
abgelagert. Die Dünnfilmtransistorschicht 136 besteht aus
ersten und zweiten Source/Drain-Bereichen 138 und 140, die
von einem dazwischenliegenden Dünnfilmkanalbereich 142 ge
trennt sind. Anschließend wird eine Schicht elektrisch-leit
fähigen Materials (typischerweise Polysilicium) über der
Dünnfilmtransistorschicht 136 aufgetragen. Diese wird bemu
stert und geätzt, um erste und zweite Source/Drain-Blöcke
144 und 146 zu bilden, die elektrisch mit jeweils den ersten
und zweiten Source/Drain-Dünnfilmbereichen 138 und 140 ver
bunden sind, um so erste und zweite Source/Drain-Bereiche
148 und 150 auszubilden, deren Dicke größer ist als die
Dicke der Dünnfilmtransistorschicht 136.
Anschließend wird eine dielektrische Gateschicht 152 aufge
tragen, dann wird die leitfähige obere Gateschicht aufgetra
gen und bemustert, um das obenliegende Gate 154 auszubilden.
In den Ausführungsbeispielen der Fig. 12 und 13 wurde ein
obenliegender Gateleiter vorgesehen. Abänderungen der Erfin
dung sind möglich und sollen vom Schutzumfang der Patentan
sprüche umfaßt sein. Beispielsweise können Dünnfilmtransi
storen mit oberem Gate erfindungsgemäß natürlich auch so
hergestellt werden, daß zuerst die Source/Drain-Blöcke er
zeugt werden und dann darüber die Dünnfilmtransistorschicht
vorgesehen wird.
Den erfindungsgemäßen Ausführungsbeispielen ist gemeinsam,
daß die Dünnfilmtransistoren so ausgebildet sind, daß die
geschaffenen Source/Drain-Bereiche im wesentlichen gleiche
und größere Dicke aufweisen, als die Dünnfilmkanalbereiche.
Alternativ kann auch erfindungsgemäß ein Dünnfilm-Feldef
fekt-Transistor hergestellt werden, bei dem gegebenenfalls
nur einer der Source/Drain-Bereiche eine größere Dicke auf
weist, oder jeder der Source/Drain-Bereiche eine größere
Dicke aufweist als der Kanalbereich, aber eine unterschied
liche Dicke.
Claims (23)
1. Verfahren zum Herstellen eines Dünnfilm-Feldef
fekt-Transistors mit folgenden Schritten:
ein Transistorgate wird ausgebildet;
eine Dünnfilmtransistorschicht mit einem ersten und zweiten Source/Drain-Bereich, getrennt von einem dazwischenliegenden Dünnfilmkanalbereich wird vorgesehen, wobei der Dünnfilm kanalbereich von dem Transistorgate über einen Gate-Isolator steuerbar ist und die Dünnfilmtransistorschicht eine be stimmte Dicke aufweist;
eine Schicht elektrisch-leitfähigen Materials wird neben der Dünnfilmtransistorschicht aufgebracht;
das elektrisch-leitfähige Material wird bemustert und ge ätzt, um erste und zweite Source/Drain-Blöcke zu definieren und
die ersten und zweiten Source/Drain-Blöcke werden jeweils mit den ersten und zweiten Source/Drain-Dünnfilmbereichen verbunden, um zusammengesetzte erste und zweite Source/ Drain-Bereiche zu bilden, deren Dicke größer ist als die Dicke der Dünnfilmschicht.
ein Transistorgate wird ausgebildet;
eine Dünnfilmtransistorschicht mit einem ersten und zweiten Source/Drain-Bereich, getrennt von einem dazwischenliegenden Dünnfilmkanalbereich wird vorgesehen, wobei der Dünnfilm kanalbereich von dem Transistorgate über einen Gate-Isolator steuerbar ist und die Dünnfilmtransistorschicht eine be stimmte Dicke aufweist;
eine Schicht elektrisch-leitfähigen Materials wird neben der Dünnfilmtransistorschicht aufgebracht;
das elektrisch-leitfähige Material wird bemustert und ge ätzt, um erste und zweite Source/Drain-Blöcke zu definieren und
die ersten und zweiten Source/Drain-Blöcke werden jeweils mit den ersten und zweiten Source/Drain-Dünnfilmbereichen verbunden, um zusammengesetzte erste und zweite Source/ Drain-Bereiche zu bilden, deren Dicke größer ist als die Dicke der Dünnfilmschicht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Schicht elektrisch-leitfähigen Materials aufgetragen
und bemustert wird, bevor die Dünnfilmtransistorschicht ge
bildet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Dünnfilmtransistorschicht gebildet wird, bevor die
Schicht elektrisch leitfähigen Materials gebildet und bemu
stert wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Schicht elektrisch-leitfähigen Materials gebildet
und bemustert wird, bevor die Dünnfilmtransistorschicht ge
bildet wird und daß das Transistorgate als Bodengate ausge
bildet wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Schicht elektrisch-leitfähigen Materials gebildet
und bemustert wird, bevor die Dünnfilmschicht vorgesehen
wird und daß das Transistorgate als obenliegendes Gate aus
gebildet wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Dünnfilmtransistorschicht gebildet wird, bevor die
Schicht elektrisch-leitfähigen Materials gebildet und bemu
stert wird, und daß das Transistorgate als Bodengate ausge
bildet wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Dünnfilmtransistorschicht ausgebildet wird, bevor
die Schicht elektrisch leitfähigen Materials ausgebildet und
bemustert wird und daß das Transistorgate als obenliegendes
Gate ausgebildet wird.
8. Verfahren nach Anspruch 1, bei dem das Transistor
gate als Bodengate ausgebildet wird, dadurch gekennzeichnet,
daß folgende Schritte zum Herstellen, Bemustern und Ätzen
durchgeführt werden, um die ersten und zweiten Source/Drain-
Blöcke zu bilden:
die Umgebung des Bodengates wird mindestens lokal planiert, um eine im wesentlichen planare obere Bodengateseite zu er halten, die im wesentlichen koplanar zu den benachbarten Oberseiten verläuft;
nach dem lokalen Planieren wird die Dünnfilmtransistor schicht aufgebracht;
nach der Ausbildung der Dünnfilmtransistorschicht wird eine Maskierschicht gebildet und bemustert, um den Dünnfilmkanal bereich abzudecken und die ersten und zweiten Source/Drain- Bereiche nach oben hin freizulegen;
nach dem Ausbilden der Maskierschicht wird eine Polysili ciumschicht über die Maskierschicht und die ersten und zwei ten Source/Drain-Bereiche aufgetragen und
die Polysiliciumschicht wird mindestens teilweise chemisch mechanisch poliert, um diskrete erste und zweite Source/ Drain-Blöcke zu bilden.
die Umgebung des Bodengates wird mindestens lokal planiert, um eine im wesentlichen planare obere Bodengateseite zu er halten, die im wesentlichen koplanar zu den benachbarten Oberseiten verläuft;
nach dem lokalen Planieren wird die Dünnfilmtransistor schicht aufgebracht;
nach der Ausbildung der Dünnfilmtransistorschicht wird eine Maskierschicht gebildet und bemustert, um den Dünnfilmkanal bereich abzudecken und die ersten und zweiten Source/Drain- Bereiche nach oben hin freizulegen;
nach dem Ausbilden der Maskierschicht wird eine Polysili ciumschicht über die Maskierschicht und die ersten und zwei ten Source/Drain-Bereiche aufgetragen und
die Polysiliciumschicht wird mindestens teilweise chemisch mechanisch poliert, um diskrete erste und zweite Source/ Drain-Blöcke zu bilden.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß die Maskierschicht hauptsächlich aus SiO₂ besteht.
10. Dünnfilm-Feldeffekt-Transistor, der nach dem Ver
fahren gemäß Anspruch 8 hergestellt ist.
11. Verfahren zum Herstellen eines Dünnfilm-Feldef
fekt-Transistors mit Bodengate, gekennzeichnet durch folgen
de Schritte:
ein Bodengate wird innerhalb einer Isolierschicht herge stellt;
erste und zweite elektrisch leitfähige Source/Drain-Blöcke mit höherer Erhebung und beidseits neben dem Bodengate wer den gebildet;
eine Gate-Isolierschicht wird über dem Bodengate aufgebracht und
eine Dünnfilmtransistorschicht wird über den ersten und zweiten Source/Drain-Blöcken und der Gate-Isolierschicht ausgebildet, wobei die Dünnfilmtransistorschicht elektrisch mit den ersten und zweiten leitfähigen Source/Drain-Blöcken verbunden ist, um einen Dünnfilm-Feldeffekt-Transistor zu bilden, dessen entgegengesetzte Source/Drain-Bereiche eine Dicke aufweisen, die größer ist als ein dazwischenliegender Dünnfilmtransistor-Kanalbereich.
ein Bodengate wird innerhalb einer Isolierschicht herge stellt;
erste und zweite elektrisch leitfähige Source/Drain-Blöcke mit höherer Erhebung und beidseits neben dem Bodengate wer den gebildet;
eine Gate-Isolierschicht wird über dem Bodengate aufgebracht und
eine Dünnfilmtransistorschicht wird über den ersten und zweiten Source/Drain-Blöcken und der Gate-Isolierschicht ausgebildet, wobei die Dünnfilmtransistorschicht elektrisch mit den ersten und zweiten leitfähigen Source/Drain-Blöcken verbunden ist, um einen Dünnfilm-Feldeffekt-Transistor zu bilden, dessen entgegengesetzte Source/Drain-Bereiche eine Dicke aufweisen, die größer ist als ein dazwischenliegender Dünnfilmtransistor-Kanalbereich.
12. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß die Gate-Isolierschicht ausgebildet wird, bevor die
ersten und zweiten Source/Drain-Blöcke gebildet werden.
13. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß die Gate-Isolierschicht ausgebildet wird, nachdem
die ersten und zweiten Source/Drain-Blöcke gebildet sind.
14. Verfahren zum Herstellen eines Dünnfilm-Feldef
fekt-Transistors mit obenliegendem Gate, gekennzeichnet
durch die folgenden Schritte:
eine Dünnfilmtransistorschicht mit ersten und zweiten Source/Drain-Bereichen, unterteilt von einem dazwischen liegenden Dünnfilmkanalbereich wird ausgebildet und besitzt eine ausgewählte Dicke;
eine Topgate-Isolierschicht und ein Topgate wird über min destens einem Teil des Dünnfilmkanalbereichs ausgebildet;
eine Schicht elektrisch-leitfähigen Materials wird über dem obenliegenden Gate und der Dünnfilmtransistorschicht ausge bildet;
das elektrisch-leitfähige Material wird bemustert und ge ätzt, um erste und zweite Source/Drain-Blöcke zu definieren und
die ersten und zweiten Source/Drain-Blöcke werden elektrisch jeweils mit ersten und zweiten Source/Drain-Dünnfilmberei chen verbunden, um zusammengesetzte erste und zweite Source/Drainbereiche zu bilden, deren Dicke größer ist als die Dicke der Dünnfilmschicht.
eine Dünnfilmtransistorschicht mit ersten und zweiten Source/Drain-Bereichen, unterteilt von einem dazwischen liegenden Dünnfilmkanalbereich wird ausgebildet und besitzt eine ausgewählte Dicke;
eine Topgate-Isolierschicht und ein Topgate wird über min destens einem Teil des Dünnfilmkanalbereichs ausgebildet;
eine Schicht elektrisch-leitfähigen Materials wird über dem obenliegenden Gate und der Dünnfilmtransistorschicht ausge bildet;
das elektrisch-leitfähige Material wird bemustert und ge ätzt, um erste und zweite Source/Drain-Blöcke zu definieren und
die ersten und zweiten Source/Drain-Blöcke werden elektrisch jeweils mit ersten und zweiten Source/Drain-Dünnfilmberei chen verbunden, um zusammengesetzte erste und zweite Source/Drainbereiche zu bilden, deren Dicke größer ist als die Dicke der Dünnfilmschicht.
15. Verfahren zum Herstellen eines Dünnfilm-Feldef
fekt-Transistors mit obenliegendem Gate, gekennzeichnet
durch folgende Schritte:
eine Dünnfilmtransistorschicht mit ersten und zweiten Source/Drain-Bereichen, getrennt von einem dazwischenlie genden Dünnfilmkanalbereich, wird gebildet und weist eine bestimmte Dicke auf;
eine Schicht elektrisch leitfähigen Materials wird über der Dünnfilmtransistorschicht ausgebildet;
das elektrisch-leitfähige Material wird bemustert und ge ätzt, um erste und zweite Source/Drain-Blöcke zu bilden, die elektrisch jeweils mit den ersten und zweiten Source/Drain- Dünnfilmbereichen verbunden sind, um zusammengesetzte erste und zweite Source/Drain-Bereiche zu bilden, deren Dicke größer ist als die Dicke der Dünnfilmschicht;
eine Topgate-Isolierschicht wird über dem Dünnfilmkanalbe reich ausgebildet;
eine Topgate-Schicht wird über der Topgate-Isolierschicht ausgebildet und
die Topgate-Schicht wird bemustert und geätzt, um ein oben liegendes Gate über dem Dünnfilmkanalbereich auszubilden.
eine Dünnfilmtransistorschicht mit ersten und zweiten Source/Drain-Bereichen, getrennt von einem dazwischenlie genden Dünnfilmkanalbereich, wird gebildet und weist eine bestimmte Dicke auf;
eine Schicht elektrisch leitfähigen Materials wird über der Dünnfilmtransistorschicht ausgebildet;
das elektrisch-leitfähige Material wird bemustert und ge ätzt, um erste und zweite Source/Drain-Blöcke zu bilden, die elektrisch jeweils mit den ersten und zweiten Source/Drain- Dünnfilmbereichen verbunden sind, um zusammengesetzte erste und zweite Source/Drain-Bereiche zu bilden, deren Dicke größer ist als die Dicke der Dünnfilmschicht;
eine Topgate-Isolierschicht wird über dem Dünnfilmkanalbe reich ausgebildet;
eine Topgate-Schicht wird über der Topgate-Isolierschicht ausgebildet und
die Topgate-Schicht wird bemustert und geätzt, um ein oben liegendes Gate über dem Dünnfilmkanalbereich auszubilden.
16. Dünnfilm-Feldeffekt-Transistor, der nach einem der
Verfahren hergestellt ist, die in den Ansprüchen 1 bis 15
definiert sind.
17. Dünnfilm-Feldeffekt-Transistor, gekennzeichnet
durch:
einen Dünnfilmkanalbereich;
zwei entgegengesetzte elektrisch-leitfähige erste und zweite Source/Drain-Bereiche neben dem Dünnfilmkanalbereich;
eine Gate-Isolation und ein Gate neben dem Dünnfilmkanalbe reich zum elektrischen Erregen des Kanalbereichs, um den Transistor einzuschalten;
der erste Source/Drain-Bereich hat eine erste Dicke, der zweite Source/Drain-Bereich eine zweite Dicke und der Kanal bereich eine dritte Dicke, wobei mindestens die erste oder zweite Dicke größer ist als die dritte Dicke.
einen Dünnfilmkanalbereich;
zwei entgegengesetzte elektrisch-leitfähige erste und zweite Source/Drain-Bereiche neben dem Dünnfilmkanalbereich;
eine Gate-Isolation und ein Gate neben dem Dünnfilmkanalbe reich zum elektrischen Erregen des Kanalbereichs, um den Transistor einzuschalten;
der erste Source/Drain-Bereich hat eine erste Dicke, der zweite Source/Drain-Bereich eine zweite Dicke und der Kanal bereich eine dritte Dicke, wobei mindestens die erste oder zweite Dicke größer ist als die dritte Dicke.
18. Transistor nach Anspruch 17, dadurch gekennzeich
net, daß die Summe der ersten und zweiten Dicken größer ist
als die dritte Dicke.
19. Transistor nach Anspruch 17, dadurch gekennzeich
net, daß die Summe der ersten und zweiten Dicken größer ist
als die dritte Dicke und die erste und zweite Dicke im we
sentlichen gleich ist.
20. Transistor nach Anspruch 17, dadurch gekennzeich
net, daß die ersten und zweiten Source/Drain-Bereiche haupt
sächlich aus Polysilicium bestehen.
21. Transistor nach Anspruch 17, dadurch gekennzeich
net, daß das Gate als Bodengate des Dünnfilmkanalbereichs
ausgebildet ist.
22. Transistor nach Anspruch 17, dadurch gekennzeich
net, daß das Gate als obenliegendes Gate im Dünnfilmkanal
bereich ausgebildet ist.
23. Transistor nach Anspruch 17, dadurch gekenn
zeichnet, daß der Dünnfilmkanalbereich und die ersten und
zweiten Source/Drain-Bereiche hauptsächlich aus Polysilicium
bestehen.
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