DE4418352B4 - Halbleiterbauelement mit einer Siliziumsäulen-Transistorstruktur mit ringförmig umgebendem Gate sowie Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement mit einer Siliziumsäulen-Transistorstruktur mit ringförmig umgebendem Gate sowie Verfahren zu dessen Herstellung Download PDF

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Abstract

Halbleiterbauelement mit folgenden Elementen:
– einem Halbleitersubstrat (10),
– einem in dem Halbleitersubstrat (10) gebildeten Grabenisolationsbereich (12) zur Festlegung eines dadurch begrenzten Bereiches,
– einer auf dem Halbleitersubstrat in dem festgelegten Bereich gebildeten Bitleitung (18),
– einer in dem festgelegten Bereich über der Bitleitung angeordneten Siliziumsäule, die ein Draingebiet (23), ein Kanalgebiet (24) und ein Sourcegebiet (25) eines Transistors beinhaltet, welche von einem unteren zu einem oberen Bereich der Siliziumsäule aufeinanderfolgend gebildet sind,
– einer Gateisolationsschicht (26) und einer Gateleitung (28), die aufeinanderfolgend so gebildet sind, dass sie die Siliziumsäule umgeben,
– einer zwischen benachbarten Gateleitungen gebildeten planarisierenden Schicht (30),
– einer über den Gateleitungen angeordneten Isolationsschicht mit einem Kontaktloch zur Freilegung des Sourcegebietes des Transistors und
– einem auf der Isolationsschicht angeordneten Kondensatorspeicherknoten (46), der über das Kontaktloch mit dem Sourcegebiet des Transistors verbunden ist.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement sowie auf ein Verfahren zu dessen Herstellung.
  • Die Integration einer möglichst hohen Anzahl von Bauelementen auf einer möglichst geringen Bauelementfläche ist wichtig zur Erhöhung des Integrationsgrades von Halbleiterspeicherzellen, insbesondere von Zellen für dynamische Direktzugriffspeicher (DRAMs). Eine Speicherzelle eines 1-Gigabit-DRAM-Bauelementes, welches eine nächste Speichergeneration darstellt, belegt eine Fläche kleiner als 0,3 μm2 und besteht aus einem Transistor und einem Kondensator. Dies ist gerade dieselbe Fläche, wie sie zuvor alleine für ein Kontaktloch für Verbindungen zwischen Ebenen in einem 1-Megabit-DRAM-Bauelement benötigt wurde. Die Bereitstellung eines Transistors, eines Kondensators und eines Kontaktloches für Zwischenverbindungen zusammen innerhalb einer derart kleinen Fläche zwecks Bildung einer Zelleneinheit ist praktisch kaum realisierbar.
  • In den meisten bisher in Chips verwendeten Speicherzellen werden ein Transistor, ein Kondensator und ein Kontaktloch lateral innerhalb eines planen Entwurfs angeordnet, so daß deren gesamte Fläche als dasjenige Element fungiert, welches die Fläche der Speicherzelle bestimmt. Um für den Aufbau einer 1-Gigabit Speicherzelle einen Transistor, einen Kondensator und ein Kontaktloch zur Kontaktierung von Source- und Draingebiet innerhalb einer Fläche von weniger als 0,3 μm2 ausbilden zu können, wird daher eine dreidimensionale Zellenstruktur benötigt, wodurch die flächenbedingten Beschränkungen überwunden werden können. Dementsprechend muß die Zellenstruktur von einem lateralen Entwurf in eine vertikale Entwurfsstruktur geändert werden. Außerdem ist es erforderlich, einen maximalen effektiven, aktiven Flächenbereich benützen zu können, indem der aktive Flächenbereich durch Verringerung des Abstands zwischen Isolationsbereichen möglichst groß und das Kontaktloch ohne Verlust an zusätzlicher aktiver Fläche gebildet wird.
  • Von K. Sunouchi et al. wurde eine sogenannte SGT-Speicherzelle vorgeschlagen, in welcher alle Komponenten einer Speicherzelleneinheit in einer Siliziumsäule gebildet sind, welche durch einen matrixartigen Graben isoliert ist (siehe IEDM '89, "A Surrounding Gate Transistor (SGT) cell for 64/256Mbit1476X DRAMs"). Diese SGT- Zellenstruktur besitzt jedoch einige Problempunkte. Erstens ist das Verfahren zur Erzeugung der Siliziumsäule und eines zugehörigen Kondensators ziemlich komplex. Zweitens sind die Isolationseigenschaften nicht sehr zufriedenstellend. Drittens besteht eine merkliche Gefahr, daß ein Kurzschluß zwischen einem Knoten einer Kondensatorplattenelektrode und einer Gateelektrode während eines Prozesses zur Erzeugung der Gateelektrode auftritt.
  • Weitere Halbleiterbauelemente mit einer säulenförmigen Transistorstruktur und zugehörige Herstellungsverfahren sind beispielsweise in den Offenlegungsschriften EP 0 453 998 A1 , JP 050-75059 A, JP 05-55504 A und JP 05-29573 A, der Patentschrift US 5.192.704 und dem Zeitschriftenartikel IMB TDB, Band 34, Nr. 6, 1991, Seite 231 beschrieben. So offenbart die EP 0 453 998 A1 eine DRAM-Speicherzelle mit einer Bitleitung und einem Transistor mit einem seitlich neben der Bitleitung als Siliziumsäule realisierten Kanalgebiet. Über dem Kanalgebiet ist ein Speicherkondensator gebildet. Die Bitleitung und die untere Kondensatorelektrode bestehen aus dotierten Halbleiterschichten, und daran angrenzend beinhaltet die Siliziumsäule des Kanalgebiets im unteren Seitenbereich bzw. im oberen Endbereich dotierte Zonen, die durch Ausdiffusion von Dopanden aus der Bitleitung bzw. der unteren Kondensatorelektrode gebildet sind. Die US 5.192.704 offenbart eine Speicherzellenstruktur, die einen Transistor vom Durchlassgatetyp mit Filamentkanal und einen auf dem Transistor gebildeten Speicherkondensator umfasst. Das Kanalgebiet ist durch eine freistehend gebildete Polysiliziumsäule realisiert, die einem Oxidationsprozess zur Bildung quer verlaufender Korngrenzen zwischen verschiedenen kristallinen Teilbereichen unterworfen wird. Im unteren und im oberen Endbereich dieses Filamentkanals wird jeweils eine dotierte Zone als Anschlussbereich zur Bitleitung bzw. zur unteren Kondensatorelektrode gebildet.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelementes, das vergleichsweise ausfallsicher arbeitet und einen möglichst hohen Anteil an aktiver Bauelementfläche besitzt, sowie eines vergleichsweise einfachen und problemlos durchzuführenden Verfahrens zu seiner Herstellung zugrunde.
  • Dieses Problem wird durch ein Halbleiterbauelement mit den Merkmalen des Patentanspruches 1 sowie durch ein Verfahren zu seiner Herstellung mit den Merkmalen des Patentanspruches 5 oder 10 gelöst. Durch Verwendung einer vergrabenen Bitleitungsstruktur und einer vertikalen Gatestruktur, welche eine verwendete Siliziumsäule umgibt, läßt sich eine sehr hohe effektive, aktive, nutzbare Bauelementfläche erzielen.
  • Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1A bis 10 verschiedene Ansichten eines ersten Beispiels eines Halbleiterbauelementes in aufeinanderfolgenden Herstellungsstufen zur Erläuterung seines Herstellungsverfahrens und
  • 11 bis 17 verschiedene Ansichten eines zweiten Beispiels eines Halbleiterbauelementes in aufeinanderfolgenden Herstellungsstufen zur Erläuterung seines Herstellungsverfahrens.
  • Zunächst wird anhand der 1A bis 10 das Herstellungsverfahren für das erste Beispiel eines Halbleiterbauelementes im Detail erläutert.
    •
  • 1A bis 1C zeigen Schritte zur Erzeugung eines Grabenisolationsbereiches (12), wobei die 1B und 1C Querschnittsansichten entlang der Linien A-A' bzw. B-B' von 1A darstellen, welche eine ausschnittweise Draufsicht auf das anfängliche Bauelement wiedergibt. Hierfür wird zunächst ein Nitrid auf ei nem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps, z.B. p–-leitend, abgeschieden und mittels eines lithographischen Prozesses strukturiert, so daß ein Nitridmuster (11) auf dem Bereich gebildet wird, wo ein aktiver Bereich des Halbleitersubstrats (10) angeordnet werden soll. Nach Ätzen des Substrats (10) bis zu einer vorgegebenen Tiefe unter Verwendung des Nitridmusters (11) als Ätzmaske zwecks Erzeugung eines (nicht gezeigten) Grabens werden dann p+-leitende Störstellenionen implantiert, um die elektrischen Eigenschaften zwischen den einzelnen Bauelementen zu stärken, wodurch unter dem Bodenbereich des Grabens eine p+-Störstellenschicht (14) erzeugt wird. Dann wird ganzflächig auf dem mit dem Graben versehenen Substrat (10) ein Isolationsmaterial, z.B. ein Oxid, so aufgebracht und zurückgeätzt, daß das Innere des Grabens mit dem Isolationsmaterial zur Bildung des Grabenisolationsbereiches (12) gefüllt wird.
  • 2A bis 2C zeigen Schritte zur Erzeugung einer Bitleitung (18), wobei die 2B und 2C Querschnittsansichten entlang der Linien A-A' bzw. B-B' von 2A, welche der Ansicht von 1A entspricht, wiedergeben. Nach Entfernen des Nitridmusters (11) auf dem aktiven Bereich werden ganzflächig über dem Halbleitersubstrat (10) Störstellenionen des zweiten Leitfähigkeitstyps, z.B. n+-leitend, implantiert, so daß unter der Oberfläche des Substrats (10) ein n+-Störstellenbereich (16) entsteht. Der n+-Störstellenbereich (16) dient dazu, den Kontaktwiderstand zwischen einer Bitleitung und einem Draingebiet eines Transistors, welcher in einem späteren Prozeß gebildet wird, zu verringern. Anschließend wird ein leitfähiges Material, z.B. störstellendotiertes Polysilizium, auf dem mit dem n+-Störstellenbereich (16) versehenen Substrat (10) abgeschieden und durch einen lithographischen Prozeß strukturiert, um so die Bitleitung (18) zu erzeugen.
  • 3A und 3B veranschaulichen Schritte zur Erzeugung einer Isolationsschichtsäule (I), wobei die 3A und 3B Quer schnittsansichten entlang der Linien A-A' bzw. B-B' von 2A wiedergeben. Hierzu werden beispielsweise nacheinander ein Nitrid und ein Oxid ganzflächig auf der mit der Bitleitung (18) versehenen, resultierenden Struktur abgeschieden, um eine erste Isolationsschicht (20) und eine zweite Isolationsschicht (22) zu bilden. Die zweite Isolationsschicht (22) und die erste Isolationsschicht (20) werden dann durch einen lithographischen Prozeß strukturiert, wodurch die Isolationsschichtsäule (I) über dem Bitgrabenisolationsbereich (12) entsteht.
  • 4A bis 4D veranschaulichen Schritte zur Erzeugung eines Draingebietes (23), eines Kanalgebietes (24) und eines Sourcegebietes (25) eines Transistors, wobei die 4B und 4C Querschnittsansichten entlang der Linien A-A' bzw. B-B' von 4A wiedergeben und 4D eine Perspektivansicht von schräg oben im wesentlichen längs der Linie B-B' ist. Zunächst wird hierfür unter Verwendung des außerhalb der Isolationsschichtsäule (I) freiliegenden Halbleitersubstrats als Keimschicht eine n–-leitende erste Halbleiterepitaxieschicht (23) aufgewachsen. Anschließend werden auf der n–-leitenden ersten Halbleiterepitaxieschicht (23) nacheinander eine p–-leitende zweite Halbleiterepitaxieschicht (24) und eine n–-leitende dritte Halbleiterepitaxieschicht (25) aufgewachsen, wodurch eine Siliziumsäule entsteht. Die n–-leitende erste Halbleiterepitaxieschicht (23) wird als Drainelektrode, die p–-leitende zweite Halbleiterepitaxieschicht (24) als Kanalgebiet und die n–-leitende dritte Halbleiterepitaxieschicht (25) als Sourceelektrode eines NMOS-Transistors verwendet. Hierbei ist die als Draingebiet dienende n–-leitende erste Halbleiterepitaxieschicht (23) mit einer zugehörigen Bitleitung (18) verbunden.
  • Zur Herstellung dieser Anordnung kann alternativ die später teilweise als Kanalgebiet für den NMOS-Transistor dienende, p–-leitende Halbleiterepitaxieschicht unter Verwendung der außerhalb der Isolationsschichtsäule (I) freiliegenden Sub stratfläche als Keimschicht bis in den oberen Bereich der Isolationsschichtsäule (I) aufgewachsen werden. Anschließend wird dann eine zweimalige Implantation mit n–-leitenden Störstellenionen durchgeführt, d.h. einmal mit hoher und einmal mit niedriger Energie, um das Draingebiet (23) im unteren Bereich und das Sourcegebiet (25) im oberen Bereich der p–-leitenden Halbleiterepitaxieschicht zu erzeugen. Anschließend wird die einen Teil der Isolationsschichtsäule (2) bildende, zweite Isolationsschicht (22) entfernt, wonach die in 4D gezeigte Struktur vorliegt.
  • 5A bis 5C veranschaulichen Schritte zur Erzeugung einer Gateisolationsschicht (26) und einer Gateleitung (28), wobei die 5B und 5C Querschnittsansichten entlang der Linien A-A' bzw. B-B' von 5A wiedergeben. Hierzu wird zunächst mit der resultierenden Struktur, in der die Siliziumsäule ausgebildet ist, die das Draingebiet (23), das Kanalgebiet (24) und das Sourcegebiet (25) des Transistors beinhaltet, ein thermischer Oxidationsprozeß durchgeführt, um auf der Oberfläche der Siliziumsäule eine Gateisolationsschicht (26) auszubilden. Nach Abscheiden einer leitfähigen Schicht, z.B. aus störstellendotiertem Polysilizium, auf der mit der Gateisolationsschicht (26) versehenen, resultierenden Struktur wird dann diese leitfähige Schicht durch einen lithographischen Prozeß so strukturiert, daß eine die Siliziumsäule umgebende Gateleitung (28) entsteht. Dabei sind die Bitleitung (18) auf dem Grabenisolationsbereich (12) und die Gateleitung (28) voneinander durch die erste Isolationsschicht (20) isoliert.
  • 6A und 6B veranschaulichen Schritte zur Erzeugung einer planarisierenden Schicht (30). Hierzu wird nach Abscheidung eines Isolationsmaterials auf der mit den Gateleitungen (28) versehenen, resultierenden Struktur die Isolationsmaterialschicht zurückgeätzt, bis die Oberseite der Gateleitungen (28) freiliegt, wodurch eine planarisierende Schicht (30) entsteht, welche den Stufenunterschied aufgrund der Siliziumsäule ausgleicht.
  • 7A und 7B veranschaulichen Schritte zur Erzeugung eines Kontaktlochs und einer ersten leitfähigen Schicht (40). Hierfür werden zunächst Isolationsmaterialien, z.B. ein Hochtemperaturoxid (HTO) und ein Nitrid, nacheinander auf die mit der planarisierenden Schicht (30) versehende, resultierende Struktur aufgebracht, wodurch eine erste Isolationsschicht (32) und eine zweite Isolationsschicht (34) gebildet werden. Zusätzlich kann bei Bedarf eine dritte Isolationsschicht, z.B. bestehend aus einem Hochtemperaturoxid, auf die zweite Isolationsschicht (34) aufgebracht werden, Anschließend werden die über einem jeweiligen Sourcegebiet (25) eines Transistors übereinanderliegenden Teile der zweiten Isolationsschicht (34), der ersten Isolationsschicht (32), der Gateleitung (28) und der Gateisolationsschicht (26) durch einen lithographischen Prozeß geätzt, wodurch ein (nicht gezeigtes) Kontaktloch zur Freilegung des Sourcegebietes (25) entsteht. Dann wird auf der mit den Kontaktlöchern versehenen, resultierenden Struktur ein Isolationsmaterial, z.B. ein Hochtemperaturoxid, abgeschieden und so geätzt, daß ein isolierender Abstandshalter (36) an den Seitenwänden der Kontaktlöcher verbleibt. Der isolierende Abstandshalter (36) dient dazu, einen elektrischen Kurzschluß zwischen der Gateleitung (28) und einem in einem späteren Prozeß gebildeten Kondensatorspeicherknoten, d.h. einer Kondensatorspeicherelektrode, zu verhindern. Daraufhin wird mit der resultierenden Struktur, welche den isolierenden Abstandshalter (36) aufweist, eine Implantation von n+-leitenden Störstellenionen durchgeführt, um an der Oberseite des Sourcegebietes (25) eine n+-leitende Anschlußschicht (38) auszubilden. Die n+-leitende Anschlußschicht (38) ist dazu vorgesehen, den Kontaktwiderstand zwischen dem Sourcegebiet (25) und dem in einem späteren Prozeß zu bildenden Speicherknoten zu verringern. Anschließend wird ein leitfähiges Material, z.B. störstellendotiertes Polysilizium, auf der mit der n+-leitenden Anschlußschicht (38) ver sehenen, resultierenden Struktur abgeschieden, wodurch die erste leitfähige Schicht (40) entsteht.
  • 8A und 8B veranschaulichen Schritte zur Erzeugung einer Hilfsstruktur (42) und einer zweiten leitfähigen Schicht (44), wobei die 8A eine Draufsicht auf die in 8B im Querschnitt gezeigte Hilfsstruktur ist. Hierzu wird ein Material, dessen Ätzrate von derjenigen des die erste leitfähige Schicht (40) bildenden Materials bezüglich eines beliebigen anisotropen Ätzprozesses verschieden ist, z.B. ein Hochtemperaturoxid, zur Bildung einer (nicht gezeigten) Hilfsschicht auf der mit der ersten leitfähigen Schicht (40) versehenen, resultierenden Struktur abgeschieden. Daraufhin wird die Hilfsschicht durch einen lithographischen Prozeß strukturiert, wodurch die Hilfsstruktur (42) entsteht. Daran anschließend wird ein leitfähiges Material, dessen Ätzrate von derjenigen des die Hilfsstruktur (42) bildenden Materials verschieden sowie gleich groß oder ähnlich groß wie diejenige des Materials für die erste leitfähige Schicht (40) ist, z.B. störstellendotiertes Polysilizium, auf die mit der Hilfsstruktur (42) versehene, resultierende Struktur aufgebracht, so daß die zweite leitfähige Schicht (44) entsteht.
  • 9 und 10 veranschaulichen Schritte zur Bildung des Kondensatorspeicherknotens (46). Hierzu werden die erste und die zweite leitfähige Schicht (40, 44) unter Verwendung der Hilfsstruktur (42) als Ätzmaske so zurückgeätzt, daß ein doppelzylindrischer Speicherknoten (46) entsteht, der mit dem Sourcegebiet (25) des Transistors verbunden ist, Die Hilfsstruktur (42) wird anschließend entfernt.
  • Anhand der Draufsichten und Querschnitte der 11 bis 17 wird nachfolgend ein zweites Beispiel eines Verfahrens zur Herstellung eines Halbleiterbauelementes erläutert.
  • 11 veranschaulicht Schritte zur Bildung einer n+-leitenden Halbleiterepitaxieschicht (52a) sowie Schichten (54, 56) aus einem ersten bzw. einem zweiten Material. Hierfür wird zunächst auf ein p–-leitendes Halbleitersubstrat (50) unter Verwendung desselben als Keimschicht eine n+-leitende Halbleiterepitaxieschicht (52a) aufgewachsen. Es versteht sich, daß die n+-leitende Halbleiterepitaxieschicht (52a) beispielsweise durch einen Ionenimplantationsprozeß erzeugt werden kann. Dann werden z.B. ein Oxid und ein Nitrid nacheinander auf der mit der n+-leitenden Halbleiterepitaxieschicht (52a) versehenen, resultierenden Struktur abgeschieden, wodurch die Schicht (54) aus dem ersten Material und die Schicht (56) aus dem zweiten Material entstehen. Die Schicht (56) aus dem zweiten Material ist hierbei mit ausreichender Dicke aufzubringen, die der Höhe des später zu bildenden Transistors entspricht.
  • 12A und 12B veranschaulichen einen Schritt zur Bildung einer Bitleitung (52) und einer Grabenisolationsschicht (60), wobei 12B einen Querschnitt entlang der Linie A-A' von 12A wiedergibt. Nach dem Ätzen der Schichten (56, 54) aus dem zweiten und aus dem ersten Material in denjenigen Bereichen, in denen durch einen lithographischen Prozeß eine Isolationsschicht zu erzeugen ist, wird die n+-leitende Halbleiterepitaxieschicht (52a) unter Verwendung des verbliebenen Teils der Schichten (56, 54) aus dem zweiten und dem ersten Material als Ätzmaske geätzt. Als nächstes wird das Substrat (50) bis zu einer vorgegebenen Tiefe geätzt, um einen (nicht gezeigten) Graben zu erzeugen. Auf diese Weise werden durch den obigen Ätzprozeß gleichzeitig die n+-leitende Halbleiterepitaxieschicht (52a) zur Bildung einer vergrabenen Bitleitung (52) strukturiert und der als Isolationsbereich dienende Graben erzeugt. Der aktive Bereich und die vergrabene Bitleitung (52) werden daher im selben Vorgang gebildet. Die aktiven Bereiche sind in Bitleitungsrichtung (Richtung B-B' in 12A) miteinander ohne zwischenliegende Isolationsbereiche verbunden.
  • Zur Stärkung der elektrischen Isolationseigenschaft zwischen den einzelnen Bauelementen wird die mit den Bitleitungen (52) und dem Grabenbereich versehene, resultierende Struktur einer Implantation mit p+-leitenden Störstellenionen (57) unterzogen, um unter dem Bodenbereich des Grabens eine p+-dotierte Schicht (58) auszubilden. Anschließend wird ganzflächig auf das Substrat (50) ein Isolationsmaterial, z.B. ein Oxid, so aufgebracht und zurückgeätzt, daß das Innere des Grabens mit dem Isolationsmaterial gefüllt wird, wodurch der Grabenisolationsbereich (60) bereitgestellt ist. Durch genügend dicke Gestaltung der Schicht (56) aus dem zweiten Material wird der von der Isolationsmaterialschicht gefüllte Grabenisolationsbereich (60) mit einer über die spätere, endgültige Höhe hinausgehenden Höhe gebildet.
  • 13 veranschaulicht Schritte zur Erzeugung eines Draingebietes (62), eines Kanalgebietes (64) und eines Sourcegebietes (66) eines jeweiligen Transistors. Nach Entfernen der Schichten (54, 56) aus dem ersten und dem zweiten Material wird hierfür auf dem Halbleitersubstrat mit Ausnahme des Grabenisolationsbereiches (60) unter Verwendung des Substrats als Keimschicht eine n–-leitende erste Halbleiterepitaxieschicht (62) aufgewachsen. Als nächstes werden auf der n–-leitenden ersten Halbleiterepitaxieschicht (62) zur Bildung einer Siliziumsäule eine p–-leitende zweite Halbleiterepitaxieschicht (64) sowie eine n–-leitende dritte Halbleiterepitaxieschicht (66) nacheinander aufgewachsen. Die n–-leitende erste Halbleiterepitaxieschicht (62) wird als Draingebiet, die p–-leitende zweite Halbleiterepitaxieschicht (64) als Kanalgebiet und die n–-leitende dritte Halbleiterepitaxieschicht (66) als Sourcegebiet eines jeweiligen NMOS-Transistors verwendet. Die als Draingebiet dienende n–-leitende erste Halbleiterepitaxieschicht (62) ist dabei mit der als Bitleitung (52) fungierenden n+-leitenden Halbleiterepitaxieschicht verbunden.
  • Zur Herstellung dieser Säulenstruktur kann alternativ die später teilweise als Kanalgebiet des NMOS-Transistors dienende p–-leitende Halbleiterepitaxieschicht bis zum oberen Bereich des Grabenisolationsgebietes (60) unter Verwendung des Substrats außerhalb des Grabenisolationsbereiches (60) als Keimschicht aufgewachsen werden. Anschließend wird dann eine zweimalige Implantation von n–-leitenden Störstellenionen durchgeführt, und zwar einmal mit hoher und einmal mit niedriger Energie, um das Draingebiet (62) im unteren Bereich und das Sourcegebiet (66) im oberen Bereich der p–-leitenden Halbleiterexpitaxieschicht auszubilden.
  • 14 veranschaulicht Schritte zur Erzeugung einer Gateisolationsschicht (68). Zur Freilegung der für die Bereitstellung des Draingebiets (62), des Kanalgebiets (64) und des Sourcegebiets (66) des Transistors dienenden Siliziumsäule wird die Isolationsmaterialschicht innerhalb des Grabenisolationsbereiches (60) bis zur Höhe des Draingebietes (62) heruntergeätzt. Anschließend wird die resultierende Struktur einem thermischen Oxidationsprozeß unterzogen, wodurch sich auf der Oberfläche der Siliziumsäule die Gateisolationsschicht (68) bildet.
  • 15A und 15B zeigen Schritte zur Erzeugung einer Gateleitung (70), wobei 15A einen Querschnitt entlang der Linie A-A' einer in 15B gezeigten Draufsicht wiedergibt und eine in 15B zusätzliche gezeigte Querschnittsansicht diejenige längs einer Linie B-B' der zugehörigen Draufsicht ist. Hierzu werden nach Abscheiden einer leitfähigen Schicht, z.B. von störstellendotiertem Polysilizium, auf der mit der Gateisolationsschicht (68) versehenen, resultierenden Struktur die leitfähige Schicht, die Gateisolationsschicht (68) und die Siliziumsäule durch einen lithographischen Prozeß so geätzt, daß eine die Siliziumsäule umgebende Gateleitung (70) entsteht. Dieser die Gateleitung (70) erzeugende Ätzprozeß wird dabei bereichsweise bis zur Höhe der Drainbereiche (62) in der Siliziumsäule fortgesetzt, um die Transistoren in Bitleitungsrichtung (die Richtung B-B') voneinander zu isolieren.
  • 16 veranschaulicht Schritte zur Erzeugung einer planarisierenden Schicht (72). Nach Abscheiden eines Isolationsmaterials auf der mit der Gateleitung (70) versehenen, resultierenden Struktur wird die Isolationsmaterialschicht zurückgeätzt, bis die Oberseite der Gateleitung (70) freiliegt, um auf diese Weise eine planarisierende Schicht (72) zu bilden, welche den Stufenunterschied aufgrund der Siliziumsäule ausgleicht. Die planarisierende Schicht (72) füllt auch voll-ständig die Öffnungen, die während des vorangegangenen Ätzprozesses zur Erzeugung der Gateleitungen gebildet worden waren.
  • 17 veranschaulicht Schritte zur Erzeugung von Kontaktlöchern und einer ersten leitfähigen Schicht (82). Hierfür werden zunächst Isolationsmaterialien, z.B. ein Hochtemperaturoxid und ein Nitrid, nacheinander auf die mit der planarisierenden Schicht (72) versehene, resultierende Struktur aufgebracht, um eine erste Isolationsschicht (74) und eine zweite Isolationsschicht (76) zu bilden. Anschließend werden die zweite Isolationsschicht (76), die erste Isolationsschicht (74), die Gateleitung (70) und die Gateisolationsschicht (68), die über den Sourcegebieten (66) der Transistoren übereinanderliegend angeordnet sind, in diesem Bereich durch einen lithographischen Prozeß geätzt, um die (nicht gezeigten) Kontaktlöcher zur Freilegung der Sourcegebiete (66) zu erzeugen. Dann wird ein Isolationsmaterial, z.B. ein Hochtemperaturoxid, auf die mit den Kontaktlöchern versehene, resultierende Struktur aufgebracht und so geätzt, daß ein isolierender Abstandshalter (78) an den Seitenwänden der Kontaktlöcher verbleibt. Daraufhin wird mit der resultierenden Struktur, welche den isolierenden Abstandshalter (78) beinhaltet, eine Implantation mit n+-leitenden Störstellenionen durchgeführt, um an der Oberseite der Sourcegebiete (66) jeweils eine n+-leitende Anschlußschicht (80) auszubilden. Dann wird auf die mit der n+-leitenden Anschlußschicht (80) versehene, resultierende Struktur ein leitfähiges Material, z.B. stöstellendotiertes Polysilizium aufgebracht, um die erste leitfähige Schicht (82) zu bilden. Daraufhin wird, was nicht weiter gezeigt ist, ein Prozeß zur Herstellung von Kondensatorspeicherknoten in der oben im Zusammenhang mit dem ersten Ausführungsbeispiel beschriebenen Vorgehensweise durchgeführt.
  • Bei diesem zweiten Ausführungsbeispiel der Erfindung wird eine in hoher Konzentration dotierte Halbleiterepitaxieschicht gleichzeitig als aktiver Bereich und als Bitleitung verwendet, und der Grabenisolationsbereich und die Siliziumsäule lassen sich durch einen einzigen lithographischen Prozeß erzeugen, so daß keine zwei Lithographieprozesse erforderlich sind (im ersten Beispiel wird nach der Erzeugung des Grabenisolationsbereiches eine lithographischer Prozeß zur Erzeugung der Isolationsschicht für die Bildung der Bitleitung und der Siliziumsäule benötigt).
  • Wie sich aus der Beschreibung der obigen Beispiele ergibt, sieht die Erfindung eine vergrabene Bitleitungsstruktur und eine vertikale, eine Siliziumsäule umgebende Gatestruktur vor, wodurch sich eine maximale, effektive, aktive Bauelementfläche erzielen läßt. Es versteht sich, daß für den Fachmann neben den obigen Beispielen weitere Ausführungsformen im Rahmen der durch die beigefügten Patentansprüche festgelegten Erfindung realisierbar sind.

Claims (12)

  1. Halbleiterbauelement mit folgenden Elementen: – einem Halbleitersubstrat (10), – einem in dem Halbleitersubstrat (10) gebildeten Grabenisolationsbereich (12) zur Festlegung eines dadurch begrenzten Bereiches, – einer auf dem Halbleitersubstrat in dem festgelegten Bereich gebildeten Bitleitung (18), – einer in dem festgelegten Bereich über der Bitleitung angeordneten Siliziumsäule, die ein Draingebiet (23), ein Kanalgebiet (24) und ein Sourcegebiet (25) eines Transistors beinhaltet, welche von einem unteren zu einem oberen Bereich der Siliziumsäule aufeinanderfolgend gebildet sind, – einer Gateisolationsschicht (26) und einer Gateleitung (28), die aufeinanderfolgend so gebildet sind, dass sie die Siliziumsäule umgeben, – einer zwischen benachbarten Gateleitungen gebildeten planarisierenden Schicht (30), – einer über den Gateleitungen angeordneten Isolationsschicht mit einem Kontaktloch zur Freilegung des Sourcegebietes des Transistors und – einem auf der Isolationsschicht angeordneten Kondensatorspeicherknoten (46), der über das Kontaktloch mit dem Sourcegebiet des Transistors verbunden ist.
  2. Halbleiterbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Bitleitung (18) aus einer Halbleiterepitaxieschicht besteht.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Bitleitung (18) durch dasselbe Muster wie dasjenige zur Erzeugung des festgelegten Bereiches gebildet ist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das Draingebiet (23), das Kanalgebiet (24) und das Sourcegebiet (25) der Siliziumsäule jeweils aus einer Epitaxieschicht bestehen.
  5. Verfahren zur Herstellung eines Halbleiterbauelementes, gekennzeichnet durch die Schrittfolge: – Erzeugen eines Grabenisolationsbereiches (12) zur Festlegung eines dadurch begrenzten Bereiches in einem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps, – Bildung einer Bitleitung (18) auf dem mit dem Grabenisolationsbereich versehenen Halbleitersubstrat im festgelegten Bereich, – Erzeugung einer Isolationsschichtsäule (I) lediglich auf dem Grabenisolationsbereich, wobei die Säule aus einer ersten Isolationsschicht (20) und einer auf diese gestapelten zweiten Isolationsschicht (22) besteht, – Erzeugung einer Siliziumsäule auf dem außerhalb der Isolationsschichtsäule freiliegenden, festgelegten Halbleitersubstratbereich, wobei die Siliziumsäule von einem unteren bis zu einem oberen Bereich aufeinanderfolgend ein Draingebiet (43), ein Kanalgebiet (24) und ein Sourcegebiet (25) eines Transistors beinhaltet, – Entfernen der zweiten Isolationsschicht (22), – aufeinanderfolgendes Aufbringen einer Gateisolationsschicht (26) und einer Gateleitung (28) derart, dass sie die Siliziumsäule umgeben, – Aufbringen eines Isolationsmaterials auf die mit der Gateleitung versehene, resultierende Struktur und Zurückätzen desselben zur Bildung einer planarisierenden Schicht (30), – Aufbringen einer Isolationsschicht auf die mit der planarisierenden Schicht (30) versehene, resultierende Struktur, – teilweises Ätzen der Isolationsschicht zur Erzeugung eines Kontaktlochs zwecks Freilegung des Sourcegebietes in der Siliziumsäule und – Erzeugung eines Kondensatorspeicherknotens (46) auf die mit dem Kontaktloch versehene, resultierende Struktur, wobei der Speicherknoten über das Kontaktloch mit dem Sourcegebiet verbunden ist.
  6. Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, dass die Bitleitung (18) aus einer störstellendotierten Polysiliziumschicht besteht.
  7. Verfahren nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die Erzeugung der Siliziumsäule folgende Schritte beinhaltet: – Erzeugen einer ersten Halbleiterepitaxieschicht (23) eines zweiten Leitfähigkeitstyps auf dem außerhalb der Isolationsschichtsäule (I) freiliegenden Halbleitersubstratbereich, die als Draingebiet eines Transistors verwendet wird, – Erzeugen einer zweiten Halbleiterepitaxieschicht (24) des ersten Leitfähigkeitstyps auf der ersten Halbleiterepitaxieschicht (23), wobei die zweie Epitaxieschicht als Kanalgebiet des Transistors verwendet wird, und – Erzeugen einer als Sourcegebiet des Transistors verwendeten, dritten Halbleiterepitaxieschicht (25) des zweiten Leitfähigkeitstyps auf der zweiten Halbleiterepitaxieschicht (24).
  8. Verfahren nach Anspruch 5 oder 6, weiter gekennzeichnet durch folgende Schritte zur Erzeugung der Siliziumsäule: – Erzeugung einer Halbleiterepitaxieschicht des ersten Leitfähigkeitstyps auf dem außerhalb der Isolationsschichtsäule (I) freiliegenden Halbleitersubstratbereich, – Implantieren erster Störstellenionen des zweiten Leitfähigkeitstyps mit einer ersten Energie in die mit der Halbleiterepitaxieschicht versehene, resultierende Struktur, um in einem unteren Bereich der Halbleiterepitaxieschicht ein Draingebiet (23) eines Transistors zu erzeugen, und – Implantieren zweiter Störstellenionen des zweiten Leitfähigkeitstyps mit einer gegenüber der ersten geringeren, zweiten Energie in die mit dem Draingebiet versehene, resultierende Struktur, um in einem oberen Bereich der Halbleiterepitaxieschicht ein Sourcegebiet (25) des Transistors zu erzeugen.
  9. Verfahren nach einem der Ansprüche 5 bis 8, weiter gekennzeichnet durch folgende Schritte zur Erzeugung des Kondensatorspeicherknotens (46): – Abscheiden einer ersten leitfähigen Schicht (40) auf die mit dem Kontaktloch versehene, resultierende Struktur, – Erzeugen einer Hilfsstruktur (42) auf der ersten leitfähigen Schicht, – Abscheiden einer zweiten leitfähigen Schicht (44) auf die mit der Hilfsstruktur versehene, resultierende Struktur, – Zurückätzen der zweiten und der ersten leitfähigen Schicht (44, 40) und – Entfernen der Hilfsstruktur (42).
  10. Verfahren zur Herstellung eines Halbleiterbauelementes, gekennzeichnet durch die Schrittfolge: – aufeinanderfolgendes Aufbringen einer leitfähigen Schicht (52a) und einer Hilfsschicht auf ein Halbleitersubstrat (50) eines ersten Leitfähigkeitstyps, – Ätzen der Hilfsschicht, der leitfähigen Schicht (52a) und des Halbleitersubstrats (50) zur gleichzeitigen Bildung einer Bitleitung (52) und eines Grabens, – Füllen des Grabeninneren mit einem Isolationsmaterial zur Bildung eines Grabenisolationsbereichs (60), – Entfernen der Hilfsschicht, – Erzeugung einer Siliziumsäule auf dem Halbleitersubstrat außerhalb des Grabenisolationsbereiches, wobei die Siliziumsäule von einem unteren Bereich bis zu einem oberen Bereich aufeinanderfolgend ein Draingebiet (62), ein Kanalgebiet (64) und ein Sourcegebiet (66) eines Transistors beinhaltet, – Ätzen der Isolationsmaterialschicht innerhalb des Grabenisolationsbereiches bis zu dem Draingebiet in der Siliziumsäule, – aufeinanderfolgendes Aufbringen einer Gateisolationsschicht (68) und einer Gateleitung (70) derart, dass sie die Siliziumsäule umgeben, – Aufbringen eines Isolationsmaterials auf die mit der Gateleitung versehene, resultierende Struktur und Zurückätzen desselben zur Bildung einer planarisierenden Schicht (72), – Aufbringen einer Isolationsschicht auf die mit der planarisierenden Schicht (72) versehene, resultierende Struktur, – teilweises Ätzen der Isolationsschicht zur Erzeugung eines jeweiligen, das Sourcegebiet in der Siliziumsäule freilegenden Kontaktloches und – Erzeugen eines Kondensatorspeicherknotens (82) auf der mit dem Kontaktloch versehenen, resultierenden Struktur, wobei der Speicherknoten über das Kontaktloch mit dem Sourcegebiet verbunden ist.
  11. Verfahren nach Anspruch 10, weiter dadurch gekennzeichnet, dass die Bitleitung (52) durch einen Epitaxieprozess gebildet wird.
  12. Verfahren nach Anspruch 10 oder 11, weiter gekennzeichnet durch folgende Schritte zum Aufbringen der Gateisolationsschicht (68) und der Gateleitung (70): – Aufbringen einer Gateisolationsschicht (68) auf die Oberfläche der Siliziumsäule, – Abscheiden einer leitfähigen Schicht auf die mit der Gateisolationsschicht versehene, resultierende Struktur und – Ätzen der leitfähigen Schicht, der Gateisolationsschicht sowie der Siliziumsäule bis zum Draingebiet (62), um die die Siliziumsäule umgebende Gateleitung (70) zu bilden.
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