DE4341195B4

DE4341195B4 - Method of coding and circuit arrangement therefor

Info

Publication number: DE4341195B4
Application number: DE4341195A
Authority: DE
Inventors: Jürgen Heitmann; Hannfried Preissler
Original assignee: Philips Intellectual Property and Standards GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1993-12-03
Filing date: 1993-12-03
Publication date: 2008-04-17
Anticipated expiration: 2013-12-04
Also published as: DE4341195A1

Abstract

Verfahren zur Codierung einer Folge von ungeordneten Quell-Datenwörten in eine Folge von Kanal-Codewörtern, deren Lauflänge auf (2,8)-Zeichen begrenzt ist und deren Coderate 8/12 beträgt, bei welchem die Quell-Datenwörter von einer Speichereinrichtung (12, 13), in welcher mehrere Codewandlungstabellen abgelegt sind, in zwölf-Bit-breite Kanal-Codewörter umgewandelt werden, und bei welchem eine bestimmte, zur Codewandlung herangezogene Tabelle aufgrund logischer Pegel von Parametern ausgewählt wird, deren Pegelwerte von Datenwerten zuvor codierter Kanal-Codewörter und eines nächsten Quell-Datenwortes ermittelt werden,
dadurch gekennzeichnet,
daß die Auswahl der bestimmten, zur Codewandlung herangezogenen Tabelle nach folgender Wahrheitstabelle erfolgt: Tabelle Pa Pb Pc Tabelle A1 1 1 0 Tabelle A2 1 1 1 Tabelle A3 1 0 0 Tabelle A4 1 0 1 Tabelle B1 0 1 0 Tabelle B2 0 1 1 Tabelle B3 0 0 0 Tabelle B4 0 0 1

darin sind die Tabelle A1, A2, A3, A4, B1, B2, B3 und B4:

und die Definition der Parameter Pa, Pb und Pc: Pa ist 'wahr' ("1"), wenn das Zeichen "*" in den Tabellen an ein zuvor codiertes Kanal-Codewort angefügt ist, Pb ist 'wahr' ("1"), wenn das letzte Bit des zuvor codierten Kanal-Codewortes gleich "0" ist und Pc ist 'wahr'

...A method of encoding a sequence of random source data words into a sequence of channel codewords whose run length is limited to (2,8) characters and whose code rate is 8/12, wherein the source data words are received from a memory device (12, 12). 13) in which a plurality of code conversion tables are stored, converted into twelve-bit-wide channel codewords, and in which a particular code conversion table is selected based on logical levels of parameters, their level values of data values of previously coded channel codewords and a next source data word can be determined
characterized,
that the selection of the specific table used for code conversion takes place according to the following truth table: table Pa pb pc Table A1 1 1 0 Table A2 1 1 1 Table A3 1 0 0 Table A4 1 0 1 Table B1 0 1 0 Table B2 0 1 1 Table B3 0 0 0 Table B4 0 0 1

therein are the tables A1, A2, A3, A4, B1, B2, B3 and B4:

and the definition of the parameters Pa, Pb and Pc: Pa is 'true'("1"), if the character "*" in the tables is encoded to a previously encoded one Channel codeword is attached, Pb is 'true'("1"), if the last bit of the previously coded channel codeword is the same "0" is and Pc is 'true'

...

Description

Die Erfindung betrifft ein Verfahren zur Codierung einer Folge von ungeordneten Quell-Datenwörtern in eine Folge von Kanal-Codewörtern, deren Lauflänge auf (2,8) Zeichen begrenzt und deren Coderate 8/12 beträgt. Ferner betrifft die Erfindung eine Schaltungsanordnung zur Durchführung des Verfahrens.The The invention relates to a method of coding a sequence of disordered ones Source data words in a sequence of channel codewords whose yardage limited to (2,8) characters and whose code rate is 8/12. Further The invention relates to a circuit arrangement for carrying out the Process.

Lauflängenbegrenzte Codes werden als Kanalcode bei der magnetischen Aufzeichnung/Wiedergabe von Daten eingesetzt, um die Aufzeichnungsdichte zu erhöhen bzw. die Fehlerrate zu senken.Yardage Limited Codes are used as a channel code in the magnetic recording / playback of Data used to increase the recording density or to lower the error rate.

Theoretische Grundlagen zu lauflängenbegrenzten Codes sind aus der Zeitschrift IBM Journal of Research and Development, Band 14, Juli 1970, Seiten 376ff, bekannt. Binäre Daten werden danach in m-Bit-Datensegmente aufgegliedert und in n-Bit-Codesignale umgesetzt, wobei m kleiner als n ist. Die Anzahl der "0"-Bits wird in einem jeden "0"-Bit-Durchlauf beschränkt, so daß die Lauflänge in dem jeweiligen n-Bit-Codesignal auf d bis k begrenzt ist. Aufgrund dieser Parameter wird das codierte Signal als (d,k;m,n)-Codesignal bezeichnet. Das vorliegende Codierverfahren betrifft somit die Umwandlung von Datenbits in ein (2,8;8,12)-Codesignal. Ein ähnliches Codesignal mit d=2 und k=8 sowie m=1 und n=2 ist in einer Tabelle der obengenannten IBM-Zeitschrift enthalten, in der die lineare Empfindlichkeit verschiedener Codes gegenübergestellt ist.theoretical Fundamentals of run length limited Codes are from the journal IBM Journal of Research and Development, Volume 14, July 1970, pages 376ff, known. Binary data then becomes m-bit data segments broken down into n-bit code signals implemented, where m is less than n. The number of "0" bits is limited in each "0" bit pass, so that the yardage in the respective n-bit code signal is limited to d to k. by virtue of this parameter is called the coded signal as (d, k; m, n) code signal. The present coding method thus relates to the conversion of Data bits in a (2,8; 8,12) code signal. A similar code signal with d = 2 and k = 8 and m = 1 and n = 2 is in a table of the above IBM magazine included in the linear sensitivity of different codes faced is.

Aus der Zeitschrift IEEE Transactions an Magnetics, Vol. MAG-12, No.6, November 1976, Seiten 740 bis 742, ist ein lauflangen-begrenzter (n,7)-Code bekannt, bei welchem jede Eins ("1") von einer folgenden Eins ("1") durch eine bestimmte Anzahl von Nullen ("0") getrennt sein muß. Bei einem (1,7)-Code dürfen minimal eine und maximal sieben Nullen ("0") zwischen folgenden Einsen ("1") auftreten. Die mit Eins ("1") bezeichneten Bits innerhalb einer codierten Bit-Sequenz kennzeichnen dabei die Position von Flußwechseln. Eine Kanal-Codierung der von einem Quell-Coder abgegebenen Datenbits in Codebits erfolgt so, daß die Datenbits in Worten zu zwei Bit unterteilt und in drei Bit-Code-Worte umcodiert werden. Die Code-Rate beträgt somit 2/3.Out the journal IEEE Transactions to Magnetics, Vol. MAG-12, No.6, November 1976, pages 740-742, is a run-length limited (n, 7) code known in which each one ("1") from a following one ("1") by a given one Number of zeros ("0") must be separated. At a (1,7) code allowed minimum one and maximum seven zeros ("0") between the following ones ("1"). The one-by-one ("1") bits within a coded bit sequence, the position indicates this of river changes. A channel encoding of the data bits output from a source encoder in code bits is done so that the Data bits are divided into two-bit words and three-bit code words be recoded. The code rate is thus 2/3.

In dem US-Patent 4,337,458 ist ein Verfahren zur Codierung eines lauflangen-begrenzten (1,7)-Code mit einer Code-Rate von 2/3 angegeben, bei welchem die vier möglichen zwei Bit breiten Daten-Worte mit den Werten 00, 01, 10 und 11 in drei Bit breite Code-Worte umgewandelt werden. Die folgende Tabelle zeigt eine entsprechende Basis-Codierung: Daten-Wort Code-Wort 00 101 01 100 10 001 11 010 By doing U.S. Patent 4,337,458 there is provided a method of encoding a run-length limited (1,7) code at a code rate of 2/3, wherein the four possible two-bit wide data words with the values 00, 01, 10 and 11 are in three Bit wide code words are converted. The following table shows a corresponding basic coding: Data word Code word 00 101 01 100 10 001 11 010

Da diese Basis-Codierung an den Grenzen der Code-Worte auch einen Übergang zwischen zwei "1" mit nur einem Bit Abstand erzeugen würde, tritt für diese Fälle eine Zusatz-Codiervorschrift in Kraft. Die folgende Tabelle zeigt diese entsprechende Zusatz-Codierung: Daten-Worte kollidierende Code-Worte ausgegebene Code-Worte gegenw. folgende gegenw. folgende gegenw. folgende 00 00 101 101 101 000 00 01 101 100 100 000 10 00 001 101 001 000 10 01 001 100 010 000 Since this base encoding at the boundaries of the code words would also create a transition between two "1's" with only one bit spacing, an overhead coding rule will take effect in these cases. The following table shows this corresponding additional coding: Data words colliding code words output code words PRESENT. the following PRESENT. the following PRESENT. the following 00 00 101 101 101 000 00 01 101 100 100 000 10 00 001 101 001 000 10 01 001 100 010 000

Dieser Kanalcode benutzt demnach nur einen Wortvorrat mit den folgenden fünf Wörtern: 101, 100, 001, 010 und 000. Wegen der Abhängigkeit der Codierung vom nachfolgenden Wort wird dieser Code auch als Look-ahead-Code bezeichnet. Tabellen zur Codierung des (1,7)-Codes sind in der Spalte 4 der US-Patentschrift 4,337,458 angegeben. Nachteilig bei diesem bekannten Codierverfahren ist, daß diese bekannte Codeumwandlung eine bestimmte kombinatorische Logik erfordert, die die Verarbeitungsgeschwindigkeit begrenzt. Hochratige Datensignale, wie digitalen HDTV-Signale (high definition television), mit einer Datenrate von 1,2 Gbit/s können in Echtzeit nicht problemlos umgewandelt werden.Thus, this channel code uses only one word set with the following five words: 101, 100, 001, 010 and 000. Because of the dependence of the encoding on the subsequent word, this code is also referred to as look-ahead code. Tables encoding the (1,7) code are shown in column 4 of FIG U.S. Patent 4,337,458 specified. A disadvantage of this known coding method is that this known code conversion requires a certain combinatorial logic which limits the processing speed. High-speed data signals, such as digital high definition television (HDTV) signals, with a data rate of 1.2 Gbps, can not be easily converted in real time.

Aus der US 4 949 196 ist noch ein Verfahren und eine Vorrichtung für eine asymmetrische RLL-Codierung bekannt, bei der eine Folge von Quell-Datenwörtern mit M Zeichen in eine Folge von Codewörtern mit N Zeichen (N>M) codiert wird. Die Lauflänge ist auf (d, k) Zeichen begrenzt und die Coderate beträgt M/N. Die Quell-Datenwörter werden von einer Speichereinrichtung, in welcher mehrere Codewandlungstabellen abgelegt sind, in Codewörter umgewandelt. Eine bestimmte zur Codewandlung herangezogene Tabelle wird aufgrund logischer Pegel der Zeichen des vorhergehenden Quell-Datenwortes ausgewählt, die einen aktuellen Zustand des Codierers definieren.From the US 4,949,196 Still another method and apparatus for asymmetric RLL coding is known in which a sequence of M data source data words is encoded into a sequence of N character code words (N> M). The run length is limited to (d, k) characters and the code rate is M / N. The source data words are converted into code words by a memory device in which a plurality of code conversion tables are stored. A particular table used for code conversion is selected based on logic levels of the characters of the previous source data word that define a current state of the encoder.

Aus der US 4 488 142 ist ferner ein Verfahren zur Umsetzung von binären Eingangsdaten in einen lauflängenbegrenzten Code bekannt, bei dem ein bestimmtes Codewort aufgrund logischer Pegel (1, 0) von Parametern ausgewählt wird, deren Pegelwerte von Datenwerten des zuvor codierten Codewortes und des nächsten Quell-Datenwortes ermittelt werden.From the US 4,488,142 Furthermore, a method for converting binary input data into a run-length-limited code is known in which a specific code word is selected based on logic levels (1, 0) of parameters whose level values of data values of the previously coded codeword and the next source data word are determined.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren, sowie eine Schaltungsanordnung hierfür, nach der eingangs genannten Art anzugeben, bei dessen Anwendung auch eine hochratige Folge von Quell-Datenwörtern in eine Folge von Kanal-Codewörtern eines (2,8;8,12)-Kanal-Codesignals umgewandelt wird.Of the The present invention is therefore based on the object, a method, and a circuit arrangement therefor, according to the aforementioned Specify type, in its application, a high-rate episode of Source data words into a sequence of channel codewords of a (2, 8, 8, 12) channel code signal.

Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 1 gelöst.These The object is achieved by a method according to claim 1.

Die Erfindung weist den Vorteil auf, daß durch den gezielten Zugriff auf eine bestimmte von mehreren Tabellen, die zur Umwandlung von jeweils acht-Bit-breiten Quell-Datenworten in ein entsprechendes 12-Bit-Codewort dienen, die Signalverarbeitungsgeschwindigkeit gesteigert werden kann, so daß auch ein digitales HDTV-Signal echtzeitfähig codierbar ist. Die Tabellen sind so angelegt, daß die eingangs beschriebene Codiervorschrift bezüglich der Verteilung gleicher logischer Pegel zwischen zwei Flußwechseln sowie der gewünschten Coderate eingehalten ist. Die Auswahl einer bestimmten Tabelle geschieht mit Hilfe von Parametern, die aufgrund einer Analyse der Bitverteilung in benachbarten Worten ermittelt werden und die die Einhaltung der Codiervorschrift in bezug auf benachbarte Codewörter berücksichtigen.The Invention has the advantage that by the targeted access to a specific one of several tables used to convert each eight-bit-wide source data words serve in a corresponding 12-bit codeword, the signal processing speed can be increased, so that too a digital HDTV signal is real-time coded. The charts are designed so that the initially described coding rule with respect to the distribution of the same logical level between two flux changes and the desired Code rate is respected. The selection of a specific table happens with the help of parameters based on an analysis of the bit distribution be determined in adjacent words and that compliance with the Take coding rule into account with respect to adjacent codewords.

Bei einer Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ist vorgesehen, daß die Schaltungsanordnung
eine erste Einrichtung zur wortweisen Speicherung von ungeordneten Quell-Datenworte enthält, wobei Eingängen der ersten Einrichtung acht-Bit-breite Quell-Datenworte zugeführt sind und wobei an Ausgängen der ersten Einrichtung zur Speicherung um eine Worttaktperiode verzögerte Quell- Datenworte abnehmbar sind, eine zweite Einrichtung zur wortweisen Speicherung der verzögerten Quell-Datenworte, wobei Eingänge der zweiten Einrichtung mit den Ausgängen der ersten Einrichtung verbunden sind und wobei an Ausgängen der zweiten Einrichtung um eine weitere Worttaktperiode verzögerte Quell-Datenworte abnehmbar sind, einen ersten Nur-Lese-Speicher mit mindestens elf Adreßeingängen und acht Datenausgängen, bei welchem die Adreßeingänge für die acht niederwertigsten Adressen mit den Ausgängen der zweiten Einrichtung zur Speicherung verbunden sind, einen zweiten Nur-Lese-Speicher mit mindestens elf Adreßeingängen und fünf Datenausgängen, bei welchem die Adreßeingänge der acht niederwertigsten Adressen mit den Ausgängen der zweiten Einrichtung zur Speicherung verbunden sind, eine dritte Einrichtung zur wortweisen Speicherung, deren Eingänge mit Ausgängen des ersten Nur-Lese-Speichers verbunden sind und an deren Ausgängen acht niederwertige Bit der Kanal-Codewörter abnehmbar sind, eine vierte Einrichtung zur wortweisen Speicherung, deren Eingänge mit Ausgängen des zweiten Nur-Lese-Speichers verbunden sind und an deren Ausgängen vier höchstwertige Bit der Kanal-Codewörter abnehmbar sind sowie ein Signal zur Tabellenanwahl, wobei ein Datensignal am höchstwertigsten Ausgang der vierten Einrichtung dem Adreßeingang der zehntniederwertigsten Adresse des ersten und zweiten Nur-Lese-Speichers zugeführt ist und wobei das Datensignal am niederwertigsten Ausgang der vierten Einrichtung dem Adreßeingang der elftniederwertigsten Adresse des ersten und zweiten Nur-Lese-Speichers zugeführt ist, und eine Einrichtung zur Decodierung einer logischen "1" im niederwertigsten Bit sowie einer logischen "0" im zweitniederwertigsten Bit in dem um eine Worttaktperiode verzögerten Datensignal, bei welcher ein erster Eingang mit dem niederwertigsten Ausgang der ersten Einrichtung zur wortweisen Speicherung und ein zweiter Eingang mit dem zweitniederwertigsten Ausgang der ersten Einrichtung zur wortweisen Speicherung verbunden ist und bei welcher ein Ausgang mit dem neuntniederwertigsten Adreßeingang der ersten und zweiten Nur-Lese-Speicher verbunden ist.In a circuit arrangement for carrying out the method according to the invention it is provided that the circuit arrangement
a first means for wordwise storage of random source data words, wherein inputs of the first device are supplied eight-bit-wide source data words and wherein outputs of the first means for storing a word clock period delayed source data words are removable, a second means for word-storing the delayed source data words, wherein inputs of the second device are connected to the outputs of the first device and wherein outputs of the second device are delayed by a further word clock period delayed source data words, a first read only memory with at least eleven Address inputs and eight data outputs, in which the address inputs for the eight least significant addresses are connected to the outputs of the second device for storage, a second read only memory having at least eleven address inputs and five data outputs, wherein the address inputs of the eight least significant addresses are connected to the outputs of the second means for storage, a third means for word-wise storage, the inputs of which are connected to outputs of the first read-only memory and at the outputs of which eight low-order bits of the channel codewords are removable, a fourth means for word-wise storage, the inputs of which are connected to outputs of the second read-only memory and at whose outputs four most significant bits of the channel codewords are removable and a table selection signal, wherein a data signal at the most significant output of the fourth means the address input of the ten least significant address of the first and second read-only memory, and wherein the data signal at the least significant output of the fourth device is supplied to the address input of the eleventh least significant address of the first and second read only memory, and means for decoding a logic "1" in the low most significant bit and a logical "0" in the least significant bit in the data signal delayed by one word clock period, wherein a first input is connected to the least significant output of the first word storage means and a second input is connected to the second least significant output of the first word storage means and wherein an output is connected to the ninth least significant address input of the first and second read only memories.

Die bevorzugte Schaltungsanordnung zur Durchführung des Verfahrens weist den Vorteil auf, daß die acht Tabellen nur in zwei Nur-Lese-Speichern abgelegt sind. Die einzelnen Tabellen sind durch eine auf diese Nur-Lese-Speicher wirkende Zusatzadressierung in Abhängigkeit der Parameter Pa, Pb und Pc anwählbar. Der Schaltungsaufwand der erfindungsgemäßen Schaltungsanordnung ist gering. Gleichzeitig ist aufgrund der vorliegenden Schaltungsstruktur gewährleistet, daß die Datensignale nicht über mehrere Stufen zurückgekoppelt werden, so daß die geforderte Echtzeitfähigkeit der Signalverarbeitung auch bezüglich digitaler HDTV-Signale gegeben ist.The preferred circuit arrangement for carrying out the method has the advantage that the eight tables are stored only in two read-only memories. The individual tables can be selected by an additional addressing acting on these read-only memories as a function of the parameters Pa, Pb and Pc. The circuit complexity of the circuit arrangement according to the invention is low. At the same time, due to the the present circuit structure ensures that the data signals are not fed back through several stages, so that the required real-time capability of the signal processing is also given with respect to digital HDTV signals.

Weitere Vorteile und Einzelheiten der Erfindung werden nunmehr mit einem Ausführungsbeispiel anhand einer Zeichnung und einer nachfolgenden Beschreibung näher erläutert. Es zeigen:Further Advantages and details of the invention will now be with a embodiment explained in more detail with reference to a drawing and a description below. It demonstrate:

1 das grobe Blockschaltbild einer Codierschaltung nach dem Stand der Technik, 1 the rough block diagram of a coding circuit according to the prior art,

2 eine Codierschaltung gemäß der Erfindung, 2 a coding circuit according to the invention,

3 Tabellen A1 bis A4 und 3 Tables A1 to A4 and

4 Tabellen B1 bis B4 zur Codewandlung gemäß der Erfindung. 4 Tables B1 to B4 for code conversion according to the invention.

In den Figuren sind gleiche Teile mit gleichen Bezugszeichen versehen.In The figures are the same parts with the same reference numerals.

In der 1 bezeichnet 1 einem Serien/Parallel-Wandler, an dessem Eingang mit einer Eingangsklemme 2 eindigitales HDTV-Signal liegt. Der Serien/Parallel-Wandler wandelt das seriell vorliegende digitale HDTV-Signal in ein acht-Bit-paralleles HDTV-Signal um und reicht dieses Signal über eine Ausgangsklemme 3 zu dem Eingang eines Coders 4 weiter. Der Coder 4 gibt in Abhängig der anliegenden acht-Bit-breiten Quell-Datenwortfolge eine Folge von zwölf-Bit-breiten Kanal-Codewörtern aus, in welchen minimal zwei und maximal acht aufeinanderfolge Bit gleiche logische Pegel zwischen zwei Flußwechseln bzw. Wechseln der logischen Pegel, auftreten. Die an parallelen Ausgängen des Coders 4 erhaltenen zwölf-Bitbreiten Codewörter werden über eine Ausgangsklemme 5 zu dem parallelen Eingang eines Parallel/Serien-Wandlers 6 weitergeleitet und von diesem wieder in eine serielle Signalform gebracht, so daß an einer Ausgangsklemme 7 ein codiertes digitales HDTV-Signal zur Verfügung steht, das jedoch gegenüber dem an der Eingangsklemme 2 liegenden HDTV-Signal eine im Verhältnis von 8/12 höhere Datenrate aufweist. Der Serien/Parallel-Wandler 1 wird durch ein an einer Klemme 8 liegendes Worttaktsignal, das eine Periodizität von acht Bit des anliegenden HDTV-Signal aufweist, gesteuert. Dieses Worttaktsignal wird auch dem Coder 4 zugeführt, der im Rhythmus des Worttaktes die zwölf-Bit-breiten Codewörter ausgibt. Weiterhin wird dem Coder 4 ein an Klemme 9 liegendes Signal zur Initialisierung der Schaltungsanordnung zugeführt.In the 1 designated 1 a serial / parallel converter, at its input with an input terminal 2 digital HDTV signal is. The serial-to-parallel converter converts the serial HDTV digital signal into an eight-bit parallel HDTV signal and passes that signal through an output terminal 3 to the input of a coder 4 further. The coder 4 Depending on the applied eight-bit-wide source data word sequence, it outputs a sequence of twelve-bit-wide channel codewords in which a minimum of two and a maximum of eight consecutive bits of logic level occur between two flow changes of logic levels. The at parallel outputs of the coder 4 obtained twelve-bit width codewords are via an output terminal 5 to the parallel input of a parallel / serial converter 6 forwarded and brought back from this in a serial waveform, so that at an output terminal 7 a coded digital HDTV signal is available, however, compared to that at the input terminal 2 HDTV signal has a ratio of 8/12 higher data rate. The serial / parallel converter 1 is through a at a terminal 8th lying word clock signal having a periodicity of eight bits of the applied HDTV signal controlled. This word clock signal will also be sent to the coder 4 supplied, which outputs the twelve-bit-wide code words in the rhythm of the word clock. Furthermore, the coder 4 on to a clamp 9 lying signal for initialization of the circuit supplied.

Die 2 zeigt eine Schaltungsanordnung des in der 1 dargestellten Coders 4, dem über Klemme 3 die acht-Bit-breiten Worte der zu codierenden Quell-Daten zugeführt sind. Die acht-Bit-breiten Quell-Datenworte liegen an acht Eingängen eines D-Flipflops 10, das mit dem an Klemme 8 liegenden Worttaktsignal getaktet wird. Die Ausgänge des D-Flipflops 10 sind mit acht Eingängen eines D-Flipflops 11 verbunden, das ebenfalls mit dem an Klemme 8 liegenden Worttaktsignal getaktet wird. Im weiteren Signalverlauf gelangen die an Ausgängen des D-Flipflops 11 abnehmbaren Datensignale zu Adreßeingängen von zwei Nur-Lese-Speichern 12 und 13. Die Ausgänge des D-Flipflops 11 sind entsprechend ihrer Wertigkeit mit den acht niederwertigsten Adreßeingängen der Nur-Lese-Speicher 12 und 13 verbunden. Der neuntniederwertigste Adreßeingang der beiden Nur-Lese-Speicher 12 und 13 liegt an dem Ausgang eines UND-Gatters 14, das eingangsseitig mit dem niederwertigsten Ausgang des D-Flipflops 11 und über eine Invertierstufe 15 mit dem zweitniederwertigsten Ausgang des D-Flipflops 11 verbunden ist. Die an acht Ausgängen des Nur-Lese-Speichers 12 erhaltenen Datenbits sind die acht niederwertigsten Bit der insgesamt zwölf-Bit-breiten Kanal-Codewörter. Diese Datenbits gelangen über ein D-Flipflop 16, dem das Worttaktsignal von Klemme 8 zugeführt ist, zu der Ausgangsklemme 5. Die restlichen vier (höherwertigen) Bits der zwölf-Bit-breiten Kanal-Codewörter gelangen von vier höherwertigen Ausgängen des Nur-Lese-Speichers 13 über ein D-Flipflop 17, das ebenfalls durch das an Klemme 8 liegende Worttaktsignal getaktet wird, zu der Ausgangsklemme 5 des Coders 4. Außerdem wird ein, an einem niederwertigsten Ausgang des Nur-Lese-Speichers 13 liegendes Datensignal zu einem Eingang des D-Flipflops 17 geleitet. Das an einem Ausgang des D-Flipflops 17 liegende, das höchstwertigste Bit im 12-Bit-breiten Kanal-Codewort darstellende (2,8;8,12) Kanal-Codewortsignal wird auf die zehntniederwertigsten Adreßeingänge der beiden Nur-Lese-Speicher 12 und 13 zurückgekoppelt. Ferner wird das Datensignal, das dem niederwertigsten Ausgang des Nur-Lese-Speichers 13 zugeordnet. ist, über ein UND-Gatter 18 auf den höchstwertigsten Adreßeingang der beiden Nur-Lese-Speicher 12 und 13 zurückgekoppelt. Das UND-Gatter 18 ist eingangsseitig mit dem an Klemme 9 liegenden Initialisierungssignal INIT beaufschlagt.The 2 shows a circuit arrangement of the in 1 represented coders 4 , about terminal 3 the eight-bit-wide words of the source data to be encoded are supplied. The eight-bit-wide source data words are at eight inputs of a D flip-flop 10 that with the clamp on 8th clocked word clock signal is clocked. The outputs of the D flip-flop 10 are with eight inputs of a D flip flop 11 connected to the same with the terminal 8th clocked word clock signal is clocked. In the further signal flow arrive at the outputs of the D flip-flop 11 removable data signals to address inputs of two read-only memories 12 and 13 , The outputs of the D flip-flop 11 are, according to their significance, the eight least significant address inputs of the read only memories 12 and 13 connected. The ninth least significant address input of the two read only memories 12 and 13 is at the output of an AND gate 14 , the input side with the least significant output of the D flip-flop 11 and via an inverting stage 15 with the second least significant output of the D flip-flop 11 connected is. The at eight outputs of the read-only memory 12 The data bits obtained are the eight least significant bits of the total of twelve-bit-wide channel codewords. These data bits pass through a D flip-flop 16 which the word clock signal from terminal 8th is fed to the output terminal 5 , The remaining four (more significant) bits of the twelve-bit wide channel codewords come from four high-order outputs of the read-only memory 13 via a D flip flop 17 which also through the terminal 8th lying word clock signal is clocked to the output terminal 5 of the coder 4 , It also turns on, at a least significant output of the read-only memory 13 lying data signal to an input of the D flip-flop 17 directed. That at an output of the D flip-flop 17 lying, the most significant bit in the 12-bit wide channel codeword representing (2,8,8,12) channel codeword signal is at the ten least significant address inputs of the two read only memories 12 and 13 fed back. Further, the data signal, which is the least significant output of the read-only memory, becomes 13 assigned. is over an AND gate 18 to the most significant address input of the two read only memories 12 and 13 fed back. The AND gate 18 is on the input side with the terminal 9 applied initialization signal INIT.

Die Schaltungsanordnung der 2 dient vorzugsweise zur Umwandlung von ungeordneten, acht-Bit-breiten Quell-Datenworten einer Datenquelle in zwölf-Bit-breite Kanal-Codeworte, die – wie eingangs erwähnt – einem (2,8;8,12)-Codesignal genügen. Die Umwandlung wird nach folgender Wahrheitstabelle durchgeführt: Tabelle Pa Pb PC Tabelle A1 1 1 0 Tabelle A2 1 1 1 Tabelle A3 1 0 0 Tabelle A4 1 0 1 Tabelle B1 0 1 0 Tabelle B2 0 1 1 Tabelle B3 0 0 0 Tabelle B4 0 0 1 The circuit arrangement of 2 is preferably for converting random, eight-bit-wide source data words of a data source into twelve-bit-wide channel codewords, which - as mentioned above - satisfy a (2, 8, 8, 12) code signal. The conversion will be according to the following truth table carried out: table Pa pb PC Table A1 1 1 0 Table A2 1 1 1 Table A3 1 0 0 Table A4 1 0 1 Table B1 0 1 0 Table B2 0 1 1 Table B3 0 0 0 Table B4 0 0 1

In dieser, Wahrheitstabelle sind Tabellen A1, A2, A3 und A4 sowie B1, B2, B3 und B4 angegeben, die in den 3 und 4 näher dargestellt sind. In den 3 und 4 sind in den linken Spalten die hexa-dezimalen Werte der ungeordneten acht-Bit-breiten Quell-Datenworte enthalten. Die rechts daneben angeordneten Spalten enthalten Werte zugeordneter zwölf-Bit-breiter Kanal-Codeworte von vier Tabellen. Die 3 zeigt die Tabellen A1 bis A4 und die 4 die Tabellen B1 bis B4. An einigen Positionen der Tabellen befindet sich rechts neben dem zwölf-Bit-breiten Kanal-Codeworten das Zeichen "*", auf dessen Bedeutung später eingegangen wird.Tables A1, A2, A3 and A4 as well as B1, B2, B3 and B4 are given in this truth table 3 and 4 are shown in more detail. In the 3 and 4 For example, in the left columns, the hexa-decimal values of the unordered eight-bit-wide source data words are included. The columns to the right contain values of associated twelve-bit wide channel codewords from four tables. The 3 shows the tables A1 to A4 and the 4 Tables B1 to B4. At some positions of the tables, to the right of the twelve-bit-wide channel codewords, is the character "*", the meaning of which will be discussed later.

Weiterhin sind in der Wahrheitstabelle Parameter Pa, Pb und PC angegeben, die zur Auswahl einer der acht Tabellen dienen. Die drei Parameter sind wie folgt definiert: Pa ist 'wahr' ("1"), wenn das Zeichen "*" in den Tabellen an ein zuvor codiertes Kanal-Codewort angefügt ist, Pb ist 'wahr' ("1"), wenn das letzte Bit des zuvor codierten Kanal-Codewortes gleich "0" ist und Pc ist 'wahr' ("1"), wenn die ersten zwei Bit des nächsten Quell-Datenwortes die Bitfolge "10" (das sind die ersten Bits geschrieben von links) aufweisen. Furthermore, in the truth table, parameters Pa, Pb and PC are given, which serve to select one of the eight tables. The three parameters are defined as follows: Pa is 'true'("1"), if the character "*" in the tables to a previously coded channel codeword is attached Pb is 'true'("1"), if the last bit of the before encoded channel codeword equals "0" is and Pc is true ("1"), if the first two bits of the next Source data word the bit sequence "10" (that's the first bits written from the left).

Zur Erläuterung der Anwendung der Wahrheitstabelle sei angenommen, daß ein zuvor codiertes Quell-Datenwort den hexadezimalen Wert 80_hex (binärer Wert: 1000 0000) hatte, der gemäß der Tabelle A2 zu dem Kanal-Codewort mit dem binären Wert 011100011100* führt. Ferner sei angenommen, daß ein nächstes Quell-Datenwort mit dem hexa-dezimalen Wert 68_hex (binärer Wert: 0110 1000) vorliegt. Mit der oben angegebenen Definition der einzelnen Parameter erhält man bei einem (gegenwärtigen) Quell-Datenwort des hexa-dezimalen Wertes 60_hex für Pa = "1", Pb = "1" und Pc = "0". Nach der Wahrheitstabelle ist in diesem Fall die Tabelle A1 zur Codewandlung heranzuziehen, so daß mit 60_hex das binäre zwölf-Bit-breite Kanal-Codewort 011100011111 ausgegeben wird.To illustrate the application of the truth table, assume that a previously coded source data word had the hexadecimal value 80 _hex (binary value: 1000 0000), which according to Table A2 results in the channel codeword having the binary value 011100011100 *. Further, suppose that a next source data word having hexa-decimal value 68 _hex (binary value: 0110 1000) is present. With the definition of the individual parameters given above, for a (current) source data word of the hexa-decimal value, 60 _{hex is obtained} for Pa = "1", Pb = "1" and Pc = "0". After the truth table, in this case, the table A1 is to be used for code conversion, so that the binary 12-bit-wide channel code word 011100011111 is output at 60 _hex .

Die Schaltungsanordnung der 2 führt die zuvor erläuterte Code-Umwandlung aus. Dabei wird mit den D-Flipsflops 10 und 11 sowie 16 und 17 zunächst dafür gesorgt, daß der Wert des vorhergehenden Kanal-Codewortes, der Wert des nächste Quell-Datenwortes und der Wert des gegenwärtigen zu codierenden Quell-Datenwortes für die Nur-Lese-Speicher 12 und 13 zur Verfügung steht. Anhand der an den Adreßeingängen der Nur-Lese-Speicher 12 und 13 stehenden Adreßwerte wird eine der in den Nur-Lese-Speichern abgelegten Tabellen ausgewählt. An den Datenausgängen der Nur-Lese-Speicher 12 und 13 wird sodann das in der auswählten Tabelle zugeordnete Kanal-Codewort ausgegeben. Der höchstwertigste Adreßeingang der beiden Nur-Lese-Speicher 12 und 13 berücksichtigt den Parameter Pa, der zweithöchstwertigste Adreßeingang den Parameter Pb und der dritthöchstwertigste Adreßeingang den Parameter Pc.The circuit arrangement of 2 executes the previously explained code conversion. This is done with the D-flips flops 10 and 11 such as 16 and 17 first provided that the value of the previous channel codeword, the value of the next source data word, and the value of the current source data word to be coded for the read only memories 12 and 13 is available. Based on the address inputs of the read-only memory 12 and 13 If one of the tables stored in the read only memories is selected, the address values in question are selected. At the data outputs the read-only memory 12 and 13 Then the channel codeword assigned in the selected table is output. The most significant address input of the two read only memories 12 and 13 considers the parameter Pa, the second highest address input the parameter Pb and the third highest address input the parameter Pc.

Zum Initialisieren des Coders 4 wird die Klemme 9 durch ein Initialisierungssignal während eines Einschaltens des Coders 4 kurz auf den logischen Pegel "0" gelegt; dadurch ist ein eindeutiger Start der Codierung gewährleistet.To initialize the coder 4 will the clamp 9 by an initialization signal during power up of the encoder 4 briefly set to the logic level "0"; This ensures a clear start of the coding.

Claims

Method for coding a sequence of disordered source data words into a sequence of channel codewords whose runlength is limited to (2,8) characters and whose code rate is 8/12, in which the source data words are stored by a memory device ( 12 . 13 ), in which a plurality of code conversion tables are stored, are converted into twelve-bit-wide channel codewords, and in which a particular code conversion table is selected based on logical levels of parameters, their level values of data values of previously coded channel codewords and one next source data word are determined, characterized in that the selection of the specific, used for code conversion table according to the following truth table: table Pa pb pc Table A1 1 1 0 Table A2 1 1 1 Table A3 1 0 0 Table A4 1 0 1 Table B1 0 1 0 Table B2 0 1 1 Table B3 0 0 0 Table B4 0 0 1

therein are the tables A1, A2, A3, A4, B1, B2, B3 and B4:

and the definition of the parameters Pa, Pb and Pc: Pa is 'true'("1"), if the character "*" in the tables is encoded to a previously encoded one Channel codeword is attached, Pb is 'true'("1"), if the last bit of the previously coded channel codeword is the same "0" is and Pc is true ("1"), if the first two bits of the next source data word are the Bit string "10".

Circuit arrangement for carrying out the method according to Claim 1, characterized in that a first device ( 10 ) for word-wise storage of unordered source data words, wherein inputs of the first device ( 10 ) are fed to eight-bit-wide source data words and at outputs of the first device ( 10 ) are removable for storage by a word clock period delayed source data words that a second device ( 11 ) for the word-wise storage of the delayed source data words, wherein inputs of the second device ( 11 ) with the outputs of the first facility ( 10 ) and at outputs of the second device ( 11 ) are removable by a further word clock period delayed source data words, a first read-only memory ( 12 ) with at least eleven address inputs and eight data outputs, in which the address inputs for the eight least significant addresses are connected to the outputs of the second device ( 11 ) are connected for storage, a second read-only memory ( 13 ) with at least eleven address inputs and five data outputs, in which the address inputs of the eight least significant addresses are connected to the outputs of the second device ( 11 ) are connected for storage, a third device ( 16 ) for word-wise storage, whose inputs are connected to outputs of the first read-only memory ( 12 ) and at whose outputs eight least significant bits of the channel codewords are detachable, a fourth device ( 17 ) for word-wise storage, whose inputs are connected to outputs of the second read-only memory ( 13 ) and at whose outputs four most significant bits of the channel codewords are removable and a signal for table selection, wherein a data signal at the most significant output of the fourth device ( 17 ) the address input of the ten least significant address of the first and second read only memory ( 12 . 13 ) and wherein the data signal at the least significant output of the fourth device ( 17 ) the address input of the 11th least significant address of the first and second read only memory ( 12 . 13 ), and a device ( 14 . 15 ) for decoding a logical "1" in the least significant bit and a logic "0" in the second least significant bit in the data signal delayed by one word clock period, wherein a first input having the least significant output of the first device ( 10 ) for word-wise storage and a second input with the second least significant output of the first device ( 10 ) is connected to the word-wise storage and in which an output with the ninth least significant address input of the first and second read-only memories ( 12 . 13 ) connected is.

Circuit arrangement according to Claim 2, characterized in that in the first read-only memory ( 12 ) the tables A1, A2, A3 and A4 are stored and that in the second read-only memory ( 13 ) tables B1, B2, B3 and B4 are stored.