DE4336866A1

DE4336866A1 - Feldeffekt-Dünnschicht-Transistor und Verfahren zur Herstellung desselben und Halbleitervorrichtung mit demselben

Info

Publication number: DE4336866A1
Application number: DE4336866A
Authority: DE
Inventors: Hisayuki Nishimura; Kazuyuki Sugahara; Shigenobu Maeda; Takashi Ipposhi; Yasuo Inoue; Toshiaki Iwamatsu; Mikio Ikeda; Tatsuya Kunikiyo; Junji Tateishi; Tadaharu Minato
Original assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Current assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Priority date: 1992-10-28
Filing date: 1993-10-28
Publication date: 1994-05-05
Also published as: JPH06140631A; NL9301811A; US5736438A; US5514880A

Description

Die vorliegende Erfindung bezieht sich allgemein auf einen Feld effekt-Dünnschicht-Transistor und auf ein Verfahren zur Herstel lung desselben und auf eine Halbleitervorrichtung mit demselben. Speziell bezieht sie sich auf einen Feldeffekt-Dünnschicht-Tran sistor (TFT), der in einer statischen Halbleitervorrichtung an wendbar ist, die Speicherzellen aufweist, die aus Feldeffekt- Transistoren mit isoliertem Gate (MOSFETs) gebildet sind, und auf ein Verfahren zur Herstellung derselben.

Ein sogenannter statischer Speicher mit wahlfreiem Zugriff (SRAM) ist als ein Typ von statischen Halbleitervorrichtungen gut be kannt. Da die vorliegende Erfindung die am meisten zu bevorzugen de Wirkung erzielt, wenn sie auf den SRAM angewendet wird, wird die Beschreibung bezüglich eines SRAM gegeben.

In Verbindung mit dem SRAM wurden Anstrengungen gemacht, den Grad der Integration zu erhöhen und den Standby-Strom zu reduzieren. Speicherzellen vom Hochwiderstandslasttyp (high resistance load type) wurden zur Erhöhung des Integrationsgrades verwendet. Zur Reduzierung des Strom- bzw. Leistungsverbrauchs des SRAM mit den Hochwiderstandslast-Speicherzellen jedoch ist es nötig, den Wider standswert der in der Speicherzelle verwendeten Hochwiderstands last zu erhöhen. Bei dem SRAM erfordert dementsprechend die Erhö hung des Integrationsgrades der Speicherzellen die Erhöhung des Widerstandswerts der Hochwiderstandslast. Unterdessen stört die Erhöhung des Widerstandswertes der Hochwiderstandslast die Stabi lität des Betriebs der Speicherzellen. In Verbindung mit dem SRAM mit einem Integrationsgrad von 4Mbit oder mehr wurde daher der Wechsel vom Hochwiderstandslasttyp auf einen CMOS-Typ zur Vermei dung der Instabilität im Betrieb der Speicherzellen studiert.

Die CMOS-Speicherzelle ist aus vier n-Kanal MOS-Transistoren und zwei p-Kanal Transistoren gebildet. Falls diese sechs Transisto ren in bzw. auf einem Substrat aus einem Siliziummonokristall gebildet werden, würde die durch die Speicherzelle eingenommene Fläche eineinhalb Mal so groß wie die der Speicherzelle vom Hoch widerstandslasttyp sein, so daß die Reduzierung der durch die Speicherzelle eingenommenen Fläche schwierig würde. Zur Erhöhung des Integrationsgrades auf ein höheres Maß wurde eine sogenannte TFT-Last-Komplett-Typ-CMOS-Speicherzelle mit einer dreidimensio nalen Struktur entwickelt, bei der zwei p-Kanal MOS-Transistoren unter Benutzung von Polysilizium aus Dünnschicht-Transistoren gebildet werden und über vier n-Kanal MOS-Transistoren, die aus einem monokristallinen Siliziumsubstrat gebildet werden, angeord net sind.

Fig. 83 ist ein Ersatzschaltbild, das eine Speicherzelle M in einem der Anmelderin bekannten SRAM des kompletten oder vollstän digen CMOS-Typs zeigt. Wie Fig. 83 zeigt, sind Inverterschaltun gen, die von zwei n-Kanal Treiber-MOS-Transistoren Q2 und Q4 bzw. zwei p-Kanal Last-MOS-Transistoren Q1 und Q3 gebildet werden, zur Ausbildung einer Flip-Flop-Schaltung kreuzgekoppelt. Die Flip- Flop-Schaltung weist zwei Speicherknoten (N1 und N2), die mit den n-Kanal Zugriffstransistoren Q5 bzw. Q6 verbunden sind, auf. Eine Stromversorgungsspannung Vcc und ein Massepotential Vss werden der Flip-Flop-Schaltung zugeführt. Die Drains der Zugriffstransi storen Q5 und Q6 sind mit Bitleitungen 33 bzw. 34 verbunden. Die Gateelektroden der Zugriffstransistoren Q5 und Q6 sind mit einer Wortleitung 35 verbunden. Der so aufgebaute SRAM arbeitet wie folgt. In einem Standby-Zustand (Wartezustand) werden die Wort leitung 35 wie die Bitleitungen 33 und 34 auf 0V gehalten und die Zugriffstransistoren Q5 und Q6 sind einem AUS-Zustand und derart ist die Flip-Flop-Schaltung abgetrennt bzw. isoliert. Dadurch hält der Speicherknoten N1 (oder N2) "High" (3V) als Wert, und der Speicherknoten N2 (oder N1) hält "Low" (0V) als Wert. Das Halten von Daten wird durch Halten von elektrischen Ladungen, die in den schwebenden Kapazitäten der Speicherknoten N1 und N2 ange sammelt sind, ausgeführt.

Wenn eine gewünschte Speicherzelle ausgewählt ist, d. h., wenn die Wortleitung 35 auf dem "High"-Niveau ist, werden die Zugriffs transistoren Q5 und Q6 angeschaltet. Dadurch werden die Speicher knoten N1 und N2 mit dein Bitleitungen 33 und 34 leitend verbun den. Bei diesem Betrieb erscheinen Spannungen, die den Zuständen der Speicherknoten N1 und N2 entsprechen, durch die Zugriffstran sistoren Q5 bzw. Q6 auf den Bitleitungen 33 bzw. 34. In dieser Art wird in der Speicherzelle gehaltene Informationen gelesen. Zum Schreiben von Daten in die Speicherzelle werden die Zugriff stransistoren Q5 und Q6 in dem AN-Zustand gehalten, und Spannun gen, die den zu schreibenden gewünschten Zuständen entsprechen, werden an die Bitleitungen 33 bzw. 34 angelegt. Beim Lese- /Schreibbetrieb wird, wie oben beschrieben, die Wortleitung 35 angehoben und die Information "High" oder "Low" wird von den Bit leitungen 33 und 34 durch die Zugriffstransistoren Q5 und Q6 in die Speicherknoten N1 und N2 geschrieben bzw. gespeichert, oder anders herum wird aus den Speicherknoten N1 und N2 Information gelesen, wodurch die Speicherzelle als eine statische Speicher vorrichtung arbeitet. Während des Standby-Zustands der Speicher zelle des SRAM mit der oben beschriebenen CMOS-Schaltung fließt nur ein Leckstrom des MOS-Transistors. Darum hat der SRAM des kompletten CMOS-Typs die Eigenschaft, daß der Stromverbrauch ex trem klein ist.

Fig. 84 ist ein Ersatzschaltbild, das eine dreidimensionale An ordnung einer Speicherzelle eines Komplett-CMOS-SRAM des TFT- Lasttyps zeigt. Die Fig. 85A und 85B wie die Fig. 86 sind schema tische Drauf- und Schnittansichten, die eine Speicherzelle des SRAM des TFT-Lasttyps zeigen. Im folgenden wird unter Bezugnahme auf die Fig. 84 bis 86 die Speicherzelle des SRAM des TFT-Last typs beschrieben.

Wie Fig. 84 zeigt, ist eine obere aktive Elementenschicht (die als obere Schicht bezeichnet wird) mit den p-Kanal MOS-Transisto ren Q1 und Q3, die jeweils mit ihrer einen Elektrode integral mit der Stromversorgung Vcc verbunden sind, vorgesehen. In der oberen Schicht sind eine Gateelektrode des p-Kanal MOS-Transistors Q1 und die andere Elektrode des p-Kanal MOS-Transistors Q3 zusammen integral mit einem Knoten N21 verbunden. Eine Gateelektrode des p-Kanal MOS-Transistors Q3 und die andere Elektrode des p-Kanal MOS-Transistors Q1 sind zusammen integral mit einem Knoten N11 verbunden. Die obere Schicht weist außerdem die Bitleitungen 33 und 34 auf.

Eine untere aktive Elementenschicht (die als untere Schicht be zeichnet wird) weist die n-Kanal MOS-Transistoren Q2, Q4, Q5 und Q6 auf. Eine Elektrode von jedem der n-Kanal MOS-Transistoren Q2 und Q4 ist integral mit der Masseelektrode Vss verbunden. In der unteren Schicht sind eine Gateelektrode des n-Kanal MOS-Transi stors Q2 und die andere Elektrode des n-Kanal MOS-Transistors Q4 zusammen integral mit einem Knoten N22 verbunden, und eine Gatee lektrode des n-Kanal MOS-Transistors Q4 und die andere Elektrode des n-Kanal MOS-Transistors Q2 sind zusammen integral mit einem Knoten N12 verbunden. Die untere Schicht weist weiter die Wort leitung 35 auf.

Die obere und die untere Schicht sind voneinander durch eine Iso lierschicht getrennt. Die Isolierschicht weist ein Durchgangsloch 51 zur elektrischen Verbindung des Knotens N11 in der oberen Schicht mit dem Knoten N12 in der unteren Schicht und außerdem ein Durchgangsloch 52 zur elektrischen Verbindung des Knotens N21 in der oberen Schicht mit dem Knoten N22 in der unteren Schicht auf. Die CMOS-Flip-Flop-Schaltung wird auf diese Art durch Ver bindung der MOS-Transistoren Q1, Q2, Q3 und Q4 durch die Löcher 51 und 52 ausgebildet.

Weiter ist in der unteren Schicht eine Elektrode des n-Kanal Zu griffs-MOS-Transistors Q5 mit dem Knoten N12 und eine Gateelek trode desselben mit der Wortleitung 35 verbunden. Vergleichbar ist eine Elektrode des n-Kanal MOS-Transistors Q6 mit dem Knoten N22 und eine Gateelektrode desselben mit der Wortleitung 35 ver bunden. Die andere Elektrode des n-Kanal MOS-Transistors Q5 ist elektrisch mit der Bitleitung 33, die in der oberen Schicht vor gesehen ist, durch ein Durchgangsloch 53, das in der Isolier schicht vorgesehen ist, verbunden. Vergleichbar ist die andere Elektrode des n-Kanal MOS-Transistors Q6 mit der Bitleitung 34 in der oberen Schicht durch ein Durchgangsloch 54 verbunden.

Die Fig. 85A und 85B sind Draufsichten, die flächige Layouts der aktiven Elemente in der oberen bzw. der unteren Schicht der Spei cherzelle des in Fig. 84 gezeigten SRAM zeigen. Wie Fig. 85A zeigt, weist die obere Schicht eine aktive Schicht 55 auf, die aus Polysilizium gebildet ist, und die mit einer Gateisolier schicht dazwischen auf Gateelektroden 60 ausgebildet ist. Berei che der aktiven Schicht, die die Gateelektroden 60 nicht überlap pen, enthalten eine große Menge von Bor (B), das darin einge bracht wurde, um p⁺-Bereiche auszubilden. Dadurch werden die p- Kanal MOS-Transistoren (TFTs) Q1 und Q3 ausgebildet. Die aktiven Elemente in der oberen Schicht weisen Bodengatestrukturen auf, bei denen die Gateelektroden 60 unter den aktiven Schichten 55 angeordnet sind.

Wie Fig. 85B zeigt, weist die untere Schicht aktive Schichten 56, die in einem p⁻-Bereich des Halbleitersubstrates ausgebildet sind, auf. Gateelektroden 71 sind auf den aktiven Schichten 56 mit einer Gateisolierschicht dazwischen ausgebildet. Bereiche der aktiven Schicht 56, die die Gateelektroden 71 nicht überlappen, enthalten eine große Menge von Arsen (As), das darin eingebracht wurde, um n⁺-Bereiche auszubilden. Dadurch werden die n-Kanal MOS-Transistoren Q2, Q4, Q5 und Q6 ausgebildet.

Die Durchgangslöcher 51, 52, 53 und 54 sind zum elektrischen Ver binden der oberen und der unteren Schicht miteinander, wie oben beschrieben, ausgebildet. Die Knoten N11 bzw. N12 genauso wie die Durchgangslöcher zum Verbinden derselben sind zwei in der Anzahl, was durch die Anordnung derselben bestimmt wird. In den Fig. 85A und 85B sind weder Aluminiumverbindungen, die die Masseleitung (Vss-Leitung) und die Bitleitungen 33 und 34 bilden, noch Alumi niumverbindungen zur Verstärkung der Wortleitungen (Gateelektro den) 71 in Abschnitten, die durch jeweils einige zehn Bit ge trennt sind, gezeigt. Bei der in den Fig. 85A und 85B gezeigten Struktur sind zwei Aluminiumverbindungen zur Ausbildung der Bit leitungen 33 und 34 parallel zur Linie L-L vorgesehen und weisen die Durchgangslöcher 53 und 54 auf. Aluminiumverbindungen zur Verstärkung der Wortleitungen 71, die oberhalb und parallel zu der Wortleitung 71 angeordnet sind, dienen zur Verhinderung eines Abfalls des Potentials, welcher durch den elektrischen Widerstand der Wortleitungen 71 verursacht werden könnte.

Fig. 86 ist eine schematische Schnittansicht, die eine entlang der Linie L-L in den Fig. 85A und 85B geschnittene Struktur zeigt. Unter Bezugnahme auf Fig. 86 wird eine kurze Beschreibung der Schnittstruktur der Speicherzelle des SRAM und ein Verfahren zur Herstellung desselben gegeben.

Ein monokristallines Siliziumsubstrat 1 bildet einen p⁻-Bereich, der an der Seite der Hauptoberfläche in dem Speicherzellbereich angeordnet ist und Dotierstoff in einer Konzentration von unge fähr 10 ¹⁸/cm³. Das Siliziumsubstrat 1 weist an seiner Hauptober fläche eine Trennoxidschicht 21 mit einer Dicke von 400 nm (4000 Å) auf, die durch ein LOCOS-Verfahren ausgebildet wird. Eine Gate oxidschicht 41 mit einer Dicke von 10 nm (100 Å) ist auf der Haupt oberfläche des Siliziumsubstrates 1 ausgebildet. Jeder Bereich, der durch die Trennoxidschicht 21 getrennt ist, bildet eine ak tive Schicht 56. Die Gateelektrode 71 ist auf dem Bereich der aktiven Schicht 56 in Übereinstimmung mit einem vorbestimmten Muster ausgebildet. Die Gateelektrode 71 ist aus einer Polysili ziumschicht mit einer Dicke von 150 nm (1500 Å), die Phosphor in einer Konzentration von 10²⁰/cm³ enthält, und einer Wolframsili zidschicht (WSi₂) mit einer Dicke von 200 nm (2000 Å) ausgebildet. Arsen wird mit einer Dosis von 2×10¹⁵/cm² von oberhalb der gemu sterten Gateelektroden 71 zur Ausbildung von Source/Drain-Berei chen (n⁺-Bereichen) 56b der n-Kanal MOS-Transistoren Q2, Q4, Q5 und Q6 implantiert, d. h. von Bereichen der aktiven Schichten 56, über denen die Gateelektroden 71 nicht angeordnet sind. Die die Gateelektroden 71 überlappenden Bereiche der aktiven Schichten 56 bilden Kanalbereiche 56a. Eine Isolierschicht, d. h. eine Oxid schicht, wird durch das CVD-Verfahren auf der Gateelektrode 71 abgeschieden, und die Zwischenschicht-Isolierschicht 42 wird dar aus nach dem Glätten der Oberfläche derselben ausgebildet. Die Zwischenschicht-Isolierschicht 42 weist eine Dicke von ungefähr 300 nm (3000 Å) auf.

Die Durchgangslöcher 51 und 52 genauso wie die Durchgangslöcher 53 und 54 (die Durchgangslöcher 51 und 53 sind in der Fig. 86 nicht gezeigt) für die Knoten N12 und N22 werden in der Zwischen schicht-Isolierschicht 42 geöffnet. In den Durchgangslöchern 51, 52, 53 und 54 sind elektrisch leitende Schichten 81, die jeweils aus einer Polysiliziumschicht mit einer Dicke von 200 nm (2000 Å), die Arsen in einer Konzentration von 2×10²⁰/cm³ enthält, und einer Wolframsilizidschicht mit einer Dicke von 200 nm (2000 Å) ausgebil det sind, ausgebildet. Über den Durchgangslöchern 51 und 52 ist eine Polysiliziumschicht mit einer Dicke von 200 nm (2000 Å), die Arsen in einer Konzentration von 2×10²⁰/cm³ enthält und zur Aus bildung der Gateelektroden 60 in der oberen Schicht gemustert ist, abgeschieden. Auf den Gateelektroden 60 ist die Oxidschicht, d. h. die Gateisolierschicht 43, durch das CVD-Verfahren mit einer Dicke von 20 nm (200 Å) ausgebildet. Auf der Gateisolierschicht 43 ist durch das CVD-Verfahren eine Polysiliziumschicht mit einer Dicke von 30 nm (300 Å) abgeschieden, die zur Ausbildung der akti ven Schichten 55 der oberen Schichten gemustert ist. Die Ab scheidung der Polysiliziumschicht wird bei einer Temperatur von 620°C ausgeführt. Abschnitte der Gateisolierschicht 43, die über den Durchgangslöchern 51 und 52 angeordnet sind, werden zur elek trischen Verbindung mit der unteren Schicht entfernt. In die ak tive Schicht 55 wird Bor (B) in Abschnitte über den Durchgangs löchern 51 und 52 und in Abschnitte, die die Gateisolierschicht 43 nicht überlappen, mit einer Konzentration von 2×10²⁰/cm³ zur Ausbildung der Source/Drain-Bereiche 55b (siehe Fig. 85A) der p- Kanal MOS-Transistoren Q1 und Q3 eingebracht. Vergleichbar zu der unteren Schicht wird eine geglättete Zwischenschicht-Isolier schicht 44 mit einer Dicke von ungefähr 300 nm (3000 Å) ausgebil det. Die Durchgangslöcher 53 und 54 werden erneut geöffnet, und eine Aluminium-Verbindungsschicht 91 mit einer Dicke von 700 nm (7000 Å) wird abgeschieden und gemustert, um die Bitleitung 34 (Fig. 84) und die Bitleitung 33, die in Fig. 86 nicht zu sehen ist, auszubilden. Des weiteren wird eine Zwischenschicht-Isolier schicht 45 ausgebildet, d. h. durch ein Plasma-CVD-Verfahren eine Oxidschicht mit einer Dicke von 700 nm (7000 Å). Auf der Zwischen schicht-Isolierschicht 45 ist eine Aluminium-Verbindungsschicht 92 durch Abscheiden einer Schicht mit einer Dicke von 800 nm (8000 Å) und Mustern derselben ausgebildet, zur Verstärkung der Wortleitung 35 (Gateelektroden 71 in den Fig. 85B und 86). Auf diese Art wird die Speicherzelle des Komplett-CMOS-SRAM des TFT- Lasttyps vervollständigt. In Fig. 86 ist die Masseleitung (Vss- Leitung) nicht gezeigt.

Der TFT-(p-Kanal MOS-Transistor) weist eine elektrische Eigen schaft auf, wie sie in Fig. 87 gezeigt ist, die eine Beziehung zwischen einem Drainstrom (I_D) und einer Gatespannung (V_G) zeigt, wenn eine Drainspannung V_D von -3V an einen TFT mit einer Kanal länge von 0,8 µm und einer Kanalweite von 0,4 µm angelegt wird. Bei der Gatespannung V_G von -3V (AN-Zustand) beträgt der Drainstrom I_D 1nA (10^-9A), und bei der Gatespannung V_G von 0V (AUS-Zustand) be trägt der Drainstrom I_D 100fA (10^-13A).

Eine hohe Integration des SRAM erfordert natürlich eine Miniatu risierung der Elemente, die die Speicherzelle bilden. Zum Bei spiel in einem SRAM mit 16Mbit liegt die Designgröße eines Ele ments im Bereich von 0,35 bis 0,4 µm. Die Miniaturisierung von Elementen auf eine solche Größe verursacht das Problem, daß die Speicherzelle des SRAM aufgrund von Gründen, die im folgenden erläutert werden, nicht arbeitet.

Falls die Größe eines Elementes auf 0,4 µm oder weniger miniaturi siert wird, wird eine Stromversorgungsspannung für dasselbe zur Sicherung der Zuverlässigkeit eines Transistors auf 3,3V oder 3V reduziert. Des weiteren nimmt in Verbindung mit β (wird als β_D ausgedrückt) des Treibertransistors Q2 oder Q4 und β (wird als β_A ausgedrückt) des Zugriffstransistors Q5 oder Q6 in der unteren Schicht, das Verhältnis von β_D/β_A (wird als µ-Verhältnis bezeich net) einen Wert von ungefähr 2 an, und kann nicht ausreichend groß werden. β ist eine Menge, die die Konduktanz (Wirkleitwert) des Transistors ausdrückt, und kann durch den Ausdruck β=µε_oxW(t_oxL) angegeben werden, wobei µ ein Grad der Verschie bung, ε_ox die relative dielektrische Konstante der Gateisolier schicht, ε_o die dielektrische Konstante von Vakuum, t_ox die Dicke der Gateoxidschicht, W die Gateweite und L die Gatelänge ist.

Bei der Ersatzschaltung aus Fig. 83 wird die in der Speicherzelle gespeicherte Information durch Anlegen der Spannung Vcc an beide, die Bitleitungen 33 und 34, und durch Anlegen einer positiven Spannung an die Wortleitung 35 zum Leitendmachen der Zugriff stransistoren Q5 und Q6 gelesen. Dadurch wird die Bitleitung an den Transistoren Q2 oder Q4 auf der "Low"-Niveauseite der Spei cherzelle entladen (der Treibertransistor auf der "Low"-Niveau seite ist im AN-Zustand), wobei das Potential auf der Bitleitung, die mit der "Low"-Niveauseite der Speicherzelle verbunden ist, niedriger als das Potential der Bitleitung, die mit der "High"- Niveauseite verbunden ist, wird, und derart wird in der Speicher zelle gehaltene Information an die Bitleitung übertragen. Bei diesem Lesebetrieb wird angenommen, daß der Knoten N2 das Poten tial des "Low"-Niveaus (0V) und der Knoten N1 das Potential des "High"-Niveaus (3V) hält. In diesem Fall fließt ein Strom von der Bitleitung 34 durch die Transistoren Q6 und Q4 auf das Massepo tential Vss (0V), da die Transistoren Q4 und Q6 in dem AN-Zustand sind. Das Potential an der Kreuzung zwischen der Bitleitung 34, die die Spannung Vcc (3V) empfängt, und dem Transistor Q6 ernied rigt sich von 3V auf 1,5V, aufgrund des Widerstands der Bitlei tung 34 selbst. Falls das β-Verhältnis ausreichend groß wäre, würde das Potential an dem Knoten N2 einen Wert nahe 0V halten. Jedoch in dem Fall des β-Verhältnisses von 2 ist der Widerstand (Kehrwert der Konduktanz) des Transistors Q6 im AN-Zustand zwei mal so groß wie der des Transistors Q4, so daß das Potential am Knoten N2 auf 0,5V ansteigt, aufgrund der Widerstandsteilung der beiden.

Der Knoten N2 ist mit der Gateelektrode des n-Kanal MOS-Transi stors Q2 verbunden. Da die Schwellspannung (V_th) der n-Kanal MOS- Transistoren Q2 und Q4 0,7V ist, wird ein Unterschwellwertstrom von ungefähr 1nA durch den n-Kanal MOS-Transistor Q2 fließen. In diesem Fall ist der p-Kanal MOS-Transistor Q1, der zusammen mit dem damit verbundenen n-Kanal MOS-Transistor Q2 den Inverter bil det, in dem AN-Zustand, da die Gatespannung (Potential des Kno tens N2) 0,6V ist. Genauer wird eine Spannung Vcc (3V) an die Source des p-Kanal MOS-Transistors angelegt, und die Gatespan nung, die von der Source gesehen wird, ist -2,5V (= 0,5V-3V). Aufgrund dieser Tatsache ist der p-Kanal MOS-Transistor Q1 in dem AN-Zustand, wie in Fig. 87 gezeigt. Der Drainstrom des p-Kanal MOS-Transistors Q1 in dem AN-Zustand ist ungefähr 0,5nA entspre chend Fig. 87, und kann als Maximum ungefähr 1nA sein.

Auf diese Art und Weise weist der Strom, welcher der Unter schwellwertstrom ist, der durch den n-Kanal MOS-Transistor Q2 fließt, einen Wert auf, der vergleichbar dem des Stromes, der durch p-Kanal MOS-Transistor Q1 fließt, auf. Das bedeutet, daß der Widerstand des p-Kanal MOS-Transistors Q1 auf der Knotenseite (N1 in diesem Fall) auf dem "High"-Niveau gleich dem Widerstand des n-Kanal MOS-Transistor Q2 beim Lesebetrieb ist. Darum wird das Potential am Knoten N1 aufgrund der Widerstandsteilung auf die Hälfte der Stromversorgungsspannung Vcc reduziert, d. h. 1,5V, so daß der Betrieb der Speicherzelle instabil wird und im schlimmsten Fall die Daten invertiert werden können. In anderen Worten leckt die in der Streukapazität des Knotens N1 angesam melte Ladung auf dem "High"-Niveau aufgrund des durch den n-Kanal MOS-Transistor Q2 fließenden Unterschwellwertstromes in Richtung des Massepotentials Vss (0V). In dem Standby-Zustand wird, da der Leckstrom des n-Kanal MOS-Transistors Q2 sehr klein ist, d. h. 1fA oder weniger, die Verminderung der Ladung, die durch den Leckstrom verursacht wird, durch den p-Kanal MOS-Tran sistor Q1 in dem AN-Zustand ersetzt. Bei dem Lesebetrieb jedoch wird, da der durch den n-Kanal MOS-Transistor Q2 leckende Strom größer als der durch den p-Kanal MOS-Transistor Q1 zugeführte Strom ist, der Wert bzw. die Daten zerstört.

Die Situation der Zerstörung des Wertes wird im folgenden spezi fiziert. Der Knoten N1 ist mit den Gateelektroden der Transisto ren Q3 und Q4 verbunden. Wenn das Potential am Knoten N1 von 3V auf 1,5V erniedrigt wird, wird eine Spannung von 1,5V an die Ga teelektrode des p-Kanal MOS-Transistors Q3 angelegt. Bei diesem Betrieb ist die Gatespannung, die von der Sourceseite des Transi stors Q3 gesehen wird, -1,5V (= 1,5V-3V). Darum wird der Tran sistor Q3, der vor dem Lesebetrieb in dem AUS-Zustand war, bei dem Lesebetrieb angeschaltet (siehe Fig. 87). Gleichzeitig damit erniedrigt sich die Gatespannung des n-Kanal MOS-Transistors Q4 von 3V auf 1,5V. Dadurch erniedrigt sich der durch den Transistor Q4 fließende Strom, und der Strom fließt durch den Transistor Q3, so daß das Potential des Knotens N2 ansteigt. Wenn das Potential des Knotens N2 über die Schwellspannung des Transistors Q2 ange stiegen ist, d. h. 0,7V, wird der Transistor Q2 angeschaltet, und ein Strom, der größer als der Unterschwellwertstrom ist, fließt. Als ein Ergebnis wird das Potential des Knotens N1 weiter ernied rigt. Wenn das Potential des Knotens N1 auf 0,7V oder weniger erniedrigt ist, wird die an den Transistor Q4 angelegte Gatespan nung kleiner als der Schwellwert, so daß der Transistor Q4 abge schaltet wird. Dadurch steigt das Potential am Knoten N2 auf 3V, und das Potential am Knoten N1 sinkt auf 0V. Auf diese Art wird im schlimmsten Fall der Wert invertiert. Derart wird die in der Speicherzelle gehaltene Information zerstört.

Die Instabilität einer Speicherzelle aufgrund der Reduzierung des β-Verhältnisses wie oben beschrieben, ist in H. Shinohara et al., Digest of Technical Papers, Symposium on VLSI Technology (1982), S. 106-107 spezifiziert.

Ein Problem beim Datenschreibbetrieb wird im folgenden disku tiert. Beim Schreibbetrieb wird eine positive Spannung an die Wortleitung 35 angelegt, um die Zugriffstransistoren Q5 und Q6 leitend zu machen. Das Potential auf einer der Bitleitungen 33 und 34, die zum Schreiben des "Low"-Niveaus ausgewählt ist, wird zum Schreiben des Werts auf 0V gesetzt. Der Betrieb direkt nach dem der Wert auf "Low"-Niveau in den Knoten N2 geschrieben ist, wird im folgenden diskutiert. Obwohl das Potential am Knoten N1 auf "High"-Niveau ist, ist der Zugriffstransistor Q5 in dem AN- Zustand, so daß sich das Niveau von Vcc (3V) auf Vcc-Vth (= 2V: Vth ist eine Schwellspannung (1V) des Zugriffstransistors Q5) erniedrigt, was in einem instabilen Betrieb der Speicherzelle resultiert. Darum muß das Potential am Knoten N1 durch den p-Ka nal MOS-Transistor Q1 von (Vcc-Vth) auf Vcc geladen werden. Die Kapazität des Knotens N1 ist ungefähr 1fF, und der AN-Strom des p-Kanal MOS-Transistor Q1 ist 1nA, so daß die Zeit t, die zum Laden benötigt wird, sich zu t = 1fF×1V/1nA = 1 µsec. berechnet. Derart wird ein langer Zeitraum von ungefähr 1 µsec benötigt, bis die Speicherzelle einen stabilen Zustand erreicht. Für diesen Zeitraum kann keine Information aus der Speicherzelle gelesen werden. Die Zugriffszeit zum Schreiben und Lesen von Daten eines SRAM muß generell ungefähr 50nsec sein. Darum können TFTs (p-Ka nal MOS-Transistoren), deren AN-Strom ungefähr 1nA beträgt, nicht zum Bilden von Speicherzellen eines industriell nutzbaren SRAMs genutzt werden.

Nun wird ein Problem, das sich auf den Standby-Strom eines SRAM mit 16Mbit bezieht, im folgenden diskutiert. Eine Speicherzelle eines Komplett-CMOS-SRAM des TFT-Lasttyps verwendet die Struktur eines CMOS-Inverters. Darum weist es keinen Strompfad für einen direkten Strom auf, und nur ein Leckstrom des Transistors trägt zum Stromverbrauch des SRAM bei. Bei der in Fig. 83 gezeigten Speicherzelle hält einer der Knoten N1 und N2 das Potential auf "High"-Niveau, und der andere hält das Potential auf "Low"-Ni veau. Bei dem Knoten, der das Potential auf "High"-Niveau hält, ist der n-Kanal MOS-Transistor Q2 oder Q4 in dem AUS-Zustand. Bei dem Knoten, der das Potential auf "Low"-Niveau hält, ist der p- Kanal MOS-Transistor Q1 oder Q3 in dem AUS-Zustand. Die Leckströ me der n-Kanal MOS-Transistoren Q2 oder Q4 sind nicht größer als 1fA, und die Leckströme der p-Kanal MOS-Transistoren (TFT) Q1 und Q3 sind 100fA (Fig. 87). Darum ist der Standby-Strom der Spei cherzelle pro Zelle nahezu gleich dem Leckstrom eines p-Kanal MOS-Transistors (TFT). Darum beträgt der Standby-Strom eines SRAM mit 16Mbit 1,7µA (=10fA×2²⁴ cells) was 1µA übersteigt, und der SRAM kann nicht als wenig stromverbrauchend bezeichnet werden. Um einen niedrigen Stromverbrauch zu erreichen, muß der Standby- Strom 1µA oder weniger (bevorzugterweise 0,1µA oder weniger) sein. Zu diesem Zweck muß der Leckstrom eines TFT, der die Speicherzel le des SRAM bildet, 60fA oder weniger (bevorzugterweise 6fA oder weniger) sein.

Aus der obigen Beschreibung ist es offensichtlich, daß, falls der AN-Strom des TFT klein ist, die Speicherzelle während des Lesens oder Schreibens eines Wertes bzw. von Daten instabil arbeitet. Um dieses Problem zu vermeiden, wurde versucht, das β-Verhältnis des Treibertransistors des Zugriffstransistors zu erhöhen. Zu diesem Zweck ist es notwendig, die Gateweiten W der Zugriffstransistoren Q5 und Q6 zu reduzieren, und die Gateweiten W der Treibertransi storen Q2 und Q4 zu erhöhen. Der minimale Wert der Gateweite W jedoch, wird durch die minimale bearbeitbare bzw. herstellbare Größe bestimmt, so daß es unmöglich ist, die Gateweiten der Zu griffstransistoren Q5 und Q6 unter diese Größe zu reduzieren. Darum ist es notwendig, die Gateweiten W der Treibertransistoren Q2 und Q4 zu erhöhen, um das β-Verhältnis zu erhöhen. Jedoch er höht das die Chip-Fläche eines SRAM, und macht derart die Minia turisierung unmöglich. Um das β-Verhältnis zu erhöhen, kann die Schwellspannung Vth der Zugriffstransistoren Q5 und Q6 größer als die der Treibertransistoren Q2 und Q4 gesetzt bzw. eingestellt werden. Die Miniaturisierung von Elementen jedoch erfordert die Reduzierung der Stromversorgungsspannung Vcc, so daß es schwieri ger wird, die Schwellspannung Vth der Zugriffstransistoren Q5 und Q6 zu erhöhen, wenn der Grad der Integration des SRAM ansteigt.

Falls der AUS-Strom des TFT groß ist, steigt der Stromverbrauch des SRAM an. Da der Stromverbauch des SRAM proportional zur An zahl der TFTs ist (genau genommen wird er berechnet durch (Anzahl der TFTs)×(Gateweite), und falls der Grad der Integration um das Vierfache ansteigt, steigt der Stromverbrauch um das Dreifa che an), verursacht der Anstieg des Grades der Integration des SRAM natürlich und unbevorzugterweise den Anstieg des Stromver brauches, falls die Leistung der TFTs unverändert ist.

Aus der obigen Beschreibung kann verstanden werden, daß das Pro blem, daß der SRAM nicht korrekt arbeitet, aus der Leistung der TFTs entsteht. Verglichen mit einem Transistor, der in bzw. auf einem Substrat aus monokristallinem Silizium gebildet ist, ist der AN-Strom eines TFT klein und der AUS-Strom desselben ist groß, aufgrund der Kristallkorngrenzen des Polysiliziums, die in dem Kanalbereich des TFT existieren.

Die Fig. 88A und 88B sind eine Draufsicht bzw. eine perspektivi sche Ansicht eines TFT, die den Kanalbereich eines TFT, der in dem miniaturisierten SRAM benutzt wird, und einen Abschnitt darum herum zeigen. Die aktive Schicht 55 ist auf der Gateelektrode 60 mit der Gateisolierschicht dazwischen ausgebildet. Die aktive Schicht 55 wird von Drain-, Kanal- und Source-Bereichen gebildet. Der Kanalbereich überlappt die Gateelektrode 60. Wie in der per spektivischen Ansicht von Fig. 88B gezeigt, kann der durch schnittliche Durchmesser von Kristallkörnern, die in einer Poly siliziumschicht mit einer Dicke von 30 nm (300 Å) enthalten sind, durch ein Elektronenmikroskop vom Durchgangstyp (TEM) auf 20 nm (200 Å) bestimmt werden. Die Gateweite (Gatebreite) ist 0,4 µm und die Gatelänge ist 0,8 µm. Darum existieren ungefähr 800 Kristall körner in dem Kanalbereich von 0,4µm×0,8µm, und ungefähr 40 Kristallkörner existieren in einer Richtung parallel zu der Ka nallänge. Wie wohl bekannt ist, arbeitet die Korngrenze als eine Falle für Träger bzw. Ladungsträger (positive Löcher) in dem Ka nalbereich. Die Träger, die in der Falle festgehalten sind, schließen die Träger nahe der Korngrenzen aus, und bilden eine Potentialbarriere. Aufgrund der Existenz der Potentialbarriere zeigen die elektrischen Eigenschaften eines TFT das Phänomen, daß verglichen mit den Transistoren, die in einem monokristallinen Siliziumsubstrat ausgebildet sind, der Drainstrom erniedrigt und der Grad der Verschiebung erniedrigt wird. Darum sinkt der AN- Strom des TFT. Eine große Anzahl von Schlenkerbindungen bzw. freien Bindungen (dangling bond) von Siliziumatomen existieren in der Korngrenze. Die Schlenkerbindungen bilden eine große Anzahl von Niveaus in der Mitte der Bandlücke in der Energiebandstruktur des Siliziums. Elektronen werden aus dem Valenzband durch thermi sche Anregung durch diese Niveaus in der Bandlücke (mid-gap le vels) in das Leitungsband angelegt bzw. angehoben, und fließen derart vom Drain zur Source, so daß der AUS-Strom des TFT an steigt. Darum ist es notwendig, den Korndurchmesser des Polysili ziumkristalls zur erhöhen und derart die Anzahl der Kristallgren zen zu reduzieren, um den Anstieg des AN-Stromes des TFT zu erhö hen und den Aus-Strom desselben zu reduzieren.

Um den Korndurchmesser des Polysiliziumkristalls zu erhöhen, ist ein Verfahren bekannt, bei dem amorphes Silizium abgeschieden wird, und das Festphasenwachstum desselben durch Erwärmung des selben auf eine Temperatur von ungefähr 600°C für einige Stunden zum Erhalt einer Polysiliziumschicht mit einem großen Korndurch messer ausgeführt wird. Es sind verschiedene Verfahren zur Aus bildung von amorphem Silizium bekannt. Zum Beispiel wird das amorphe Silizium durch das CVD-Verfahren bei einer niedrigen Temperatur von nicht mehr als 450°C unter Benutzung von Disilan- (Si₂H₆)Gas als Material ausgebildet. Bei diesem Verfahren kann, obwohl der Korndurchmesser des Polysiliziums auf 1 µm oder mehr erhöht werden kann, die Position, an der die Korngrenze erzeugt wird, nicht kontrolliert werden.

Zum Beispiel offenbart die japanische Patentoffenlegungsschrift Nr. 62-287614 (1987) ein Verfahren, bei dem eine amorphe Silizi umschicht mit einer Dicke von 100 nm (1000 Å) oder mehr zur Erhö hung des Kristallkorndurchmessers der festphasengewachsenen Poly siliziumschicht ausgebildet wird. Weiter offenbart die japanische Patentoffenlegungsschrift Nr. 2-84773 (1990) einen Dünnschicht- Transistor, dessen Kanalbereich ausgenommen ein Abschnitt, der eine Korngrenze aufweist, aus dem Kristallbereich gebildet wird. Dieses Dokument offenbart jedoch nur ein Verfahren, bei dem eine Polysiliziumschicht, die Körner mit einem großen Durchmesser auf weist, aus der amorphen Siliziumschicht erhalten wird, und offen bart nicht in irgendeiner Weise ein Verfahren zur Steuerung der Position selbst, in welcher die Korngrenze erzeugt wird.

Aus den obigen Gründen ist es unvermeidbar, daß der miniaturi sierte TFT Korngrenzen aufweist, die mit einer gewissen Häufig keit in dem Kanalbereich existieren. Weiter ist es entsprechend dem Festphasenwachstumsverfahren unmöglich, den TFT so zu erhal ten, daß er einen Kanalbereich aufweist, der aus einer Kristall struktur gebildet ist, die so gesteuert ist, daß sie einen großen AN-Strom und einen kleinen AUS-Strom aufweist.

Es ist Aufgabe der vorliegenden Erfindung, den Schreib- und Lese betrieb eines hochintegrierten SRAM des Komplett-CMOS-Typs zu stabilisieren und den Stromverbrauch eines hochintegrierten SRAM vom Komplett-CMOS-Typ zu reduzieren und ein Verfahren zur Her stellung desselben zu ermöglichen. Es ist weiter Aufgabe der Er findung, einen Dünnschicht-Transistor, der den Lese- und Schreib betrieb eines hochintegrierten SRAM vom Komplett-CMOS-Typ stabi lisieren und dessen Stromverbrauch reduzieren kann, einen Dünn schicht-Transistor, der einen großen AN-Strom und kleinen AUS- Strom aufweist, ein Verfahren zur Herstellung eines Dünnschicht- Transistors, dessen Kanalbereich gesteuert als Monokristall aus gebildet werden kann und ein Verfahren zur Herstellung eines Dünnschicht-Transistors, das die Dichte von in einem Kanalbereich enthaltenen Kristalldefekten reduziert, zu ermöglichen.

Diese Aufgabe wird gelöst durch einen Feldeffekt-Dünnschicht- Transistor nach Anspruch 1 oder eine Halbleitervorrichtung nach Anspruch 4 oder eine Halbleiterspeichervorrichtung vom statischen Typ nach Anspruch 11 oder ein Verfahren nach Anspruch 14 oder 15 oder 16 oder 17 oder 18 oder 19 oder 20 oder 21.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Ein Feldeffekt-Dünnschicht-Transistor nach einem Aspekt weist eine Halbleiterdünnschicht, Source- und Drain-Bereiche, eine Ga teisolierschicht und eine Gateelektrode, die auf einem Isolator ausgebildet ist, auf. Die Halbleiterdünnschicht weist einen Ab schnitt, der einen Kanalbereich mit einer vorbestimmten Kanal breite bildet, auf. Die Source- und Drain-Bereiche sind in Ab schnitten der Halbleiterdünnschicht ausgebildet, die durch den Kanalbereich voneinander in einer Richtung, die die Kanalbreite kreuzt, getrennt sind. Die Gateisolierschicht ist auf dem Kanal bereich ausgebildet. Die Gateelektrode ist auf der Gateisolier schicht ausgebildet. Der Kanalbereich der Halbleiterdünnschicht ist aus einer Kristallstruktur gebildet, die so gesteuert ist, daß ein Strom zwischen den Source- und Drain-Bereichen fließt, der einen Wert von -0,25 µA oder mehr pro Kanalbreite von 1 µm er reicht, falls eine Spannung von -3V über die Source- und Drain- Bereiche und eine Spannung von -3V über die Gateelektrode und den Source-Bereich angelegt ist, und der einen Wert von -15fA oder weniger pro Kanalbreite von 1 µm erreicht, falls eine Spannung von -3V über die Source- und Drain-Bereiche und eine Spannung von 0V über die Gateelektrode und den Source-Bereich angelegt ist.

Ein Feldeffekt-Dünnschicht-Transistor nach einem anderen Aspekt weist eine Halbleiterdünnschicht, Source- und Drain-Bereiche, eine Gateisolierschicht und eine Gateelektrode auf. Die Halblei terdünnschicht weist einen Abschnitt auf, der einen Kanalbereich bildet. Die Source- und Drain-Bereiche sind in Abschnitten der Halbleiterdünnschicht gebildet, die durch den Kanalbereich von einander getrennt sind. Die Gateisolierschicht ist auf dem Kanal bereich ausgebildet. Die Gateelektrode ist auf der Gateisolier schicht ausgebildet. Der Kanalbereich der Halbleiterdünnschicht ist monokristallin ausgebildet, und weist Kristalldefekte mit einer Dichte von nicht mehr als 10⁹/cm² auf.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors wird zuerst eine polykristalline Halblei terschicht ausgebildet. Ionen werden selektiv mit einer vorbe stimmten Dosierung in die polykristalline Halbleiterschicht zur Ausbildung einer amorphen Halbleiterschicht implantiert, wobei ein Abschnitt derselben so gesteuert wird, daß die Anzahl der er zeugten Kristallkerne (Kristallisationskern, Kernkristall) eins oder weniger beträgt. Durch Wärmebehandlung der amorphen Halblei terschicht wird eine kristalline Halbleiterdünnschicht mit einem Bereich, der monokristallin ist, ausgebildet. Eine Gateisolier schicht wird auf diesem Bereich ausgebildet. Eine Gateelektrode wird auf der Gateisolierschicht ausgebildet. Dotierstoff wird in zwei Bereiche, die auf gegenüberliegenden Seiten des Bereiches der kristallinen Halbleiterdünnschicht angeordnet sind, zur Aus bildung von Source- und Drain-Bereichen eingebracht.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors eines anderen Aspekts, wird eine amorphe Halbleiterschicht mit einer Hauptoberfläche und mit einem vorbe stimmten Bereich ausgebildet, in welchem eine Anzahl von erzeug ten Kristallkernen so gesteuert wird, daß sie 1 oder weniger ist. Die amorphe Halbleiterschicht wird selektiv entfernt, um eine Seitenoberfläche der amorphen Halbleiterschicht, die einen spit zen Winkel bezüglich der Hauptoberfläche bildet, auszubilden. Durch Wärmebehandlung der amorphen Halbleiterschicht wird eine kristalline Halbleiterdünnschicht mit einem Bereich, der monokri stallin gemacht ist, ausgebildet. Eine Gateisolierschicht wird auf diesem Bereich ausgebildet, und eine Gateelektrode wird auf der Gateisolierschicht ausgebildet. Dotierstoff wird in zwei Be reiche eingebracht, die auf gegenüberliegenden Seiten des Berei ches der kristallinen Halbleiterdünnschicht angeordnet sind, um Source- und Drain-Bereiche auszubilden.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors nach einem weiteren Aspekt wird zuerst eine amorphe Halbleiterschicht mit einem vorbestimmten Bereich, in welchem eine Anzahl von erzeugten Kristallkernen auf 1 oder weniger gesteuert wird, ausgebildet. Wasserstoffionen oder Fluor ionen werden in einen Bereich in der amorphen Halbleiterschicht zur Erzeugung von winzigen Kristallkernen implantiert. Durch Wär mebehandlung der amorphen Halbleiterschicht wird eine kristalline Halbleiterdünnschicht mit dem oben beschriebenen Bereich und dem verbleibenden Bereich, der monokristallin gemacht ist, ausgebil det. Eine Gateisolierschicht wird auf dem verbleibenden Bereich ausgebildet, und eine Gateelektrode wird auf der Gateisolier schicht ausgebildet. Dotierstoff wird in zwei Bereiche einge bracht, die auf gegenüberliegenden Seiten des verbleibenden Be reiches der kristallinen Halbleiterdünnschicht angeordnet sind, um Source- und Drain-Bereiche auszubilden.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors nach einem weiteren Aspekt wird zuerst eine amorphe Halbleiterschicht, in der eine Anzahl von erzeugten Kristallkernen so gesteuert wird, daß sie 1 oder weniger pro vor bestimmter Fläche ist, ausgebildet. Ein Bereich in der amorphen Halbleiterschicht wird mit Elektronenstrahlen bestrahlt. Durch Wärmebehandlung der amorphen Halbleiterschicht wird eine kristal line Halbleiterdünnschicht ausgebildet, die einen Bereich auf weist, der monokristallin gemacht ist. Eine Gateisolierschicht wird auf diesem Bereich ausgebildet, und eine Gateelektrode wird auf der Gateisolierschicht ausgebildet. Dotierstoff wird in zwei Bereiche eingebracht, die auf gegenüberliegenden Seiten des Be reiches der kristallinen Halbleiterdünnschicht angeordnet sind, um Source- und Drain-Bereiche auszubilden.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors eines anderen Aspekts, wird zuerst eine amorphe Halbleiterschicht ausgebildet, bei der die Anzahl von erzeugten Kristallkernen pro vorbestimmter Fläche auf 1 oder we niger gesteuert ist. Eine Druckspannung wird in einem Bereich in einem Bereich der amorphen Halbleiterschicht belassen. Durch die Wärmebehandlung der amorphen Halbleiterschicht wird eine kristal line Halbleiterdünnschicht ausgebildet, in der ein Bereich mono kristallin gemacht ist. Eine Gateisolierschicht wird auf diesem Bereich ausgebildet, und eine Gateelektrode wird auf der Gateiso lierschicht ausgebildet. Dotierstoff wird in zwei Bereiche einge bracht, die auf gegenüberliegenden Seiten des Bereiches der kri stallinen Halbleiterdünnschicht angeordnet sind, um Source- und Drain-Bereiche auszubilden.

Nach einem Verfahren zur Herstellung eines Feldeffekt-Dünn schicht-Transistors nach einem weiteren Aspekt wird zuerst eine polykristalline Halbleiterschicht ausgebildet. Halbleiterionen werden selektiv in die polykristalline Halbleiterschicht mit ei ner vorbestimmten Dosis implantiert, um eine Halbleiterschicht mit einem amorphen Bereich, in welchem die Anzahl der erzeugten Kristallkerne auf 1 oder weniger gesteuert ist, und einem kri stallinen Bereich mit einem Abschnitt, der in Punktkontakt mit dem Teilbereich des amorphen Bereichs ist, auszubilden. Durch Wärmebehandlung der Halbleiterschicht wird eine kristalline Halb leiterdünnschicht ausgebildet, in der ein Bereich monokristallin ist. Eine Gateisolierschicht wird auf diesem Bereich ausgebildet. Eine Gateelektrode wird auf der Gateisolierschicht ausgebildet. Dotierstoff wird in zwei Bereiche eingebracht, die auf gegenüber liegenden Seiten des Bereiches der kristallinen Halbleiterdünn schicht angeordnet sind, um Source- und Drain-Bereiche auszubil den.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors nach einem weiteren Aspekt wird eine amorphe Halbleiterschicht ausgebildet, bei der ein Kristallkern in nur einem Bereich belassen wird. Durch Wärmebehandlung der amorphen Halbleiterschicht wird eine kristalline Halbleiterdünn schicht ausgebildet, in welcher ein Bereich monokristallin ge macht ist. Eine Gateisolierschicht wird auf diesem Bereich ausge bildet. Eine Gateelektrode wird auf der Gateisolierschicht ausge bildet. Dotierstoff wird in zwei Bereiche eingebracht, die auf gegenüberliegenden Seiten des Bereiches in der kristallinen Hal bleiterdünnschicht angeordnet sind, um Source- und Drain-Bereiche auszubilden.

Entsprechend einem Verfahren zur Herstellung eines Feldeffekt- Dünnschicht-Transistors nach einem weiteren Aspekt wird eine amorphe Halbleiterschicht ausgebildet, die einen Bereich mit ei ner ersten Schichtdicke und einem Bereich mit einer zweiten Schichtdicke, die größer als die erste Schichtdicke ist, auf weist. In der amorphen Halbleiterschicht wird die Anzahl der er zeugten Kristallkerne bzw. Kristallisationskerne pro vorgeschrie bener Fläche auf 1 oder weniger gesteuert. Durch Wärmebehandlung der amorphen Halbleiterschicht wird eine kristalline Halbleiter dünnschicht ausgebildet, bei der der Bereich mit der zweiten Schichtdicke monokristallin gemacht ist. Eine Gateisolierschicht wird auf diesem Bereich mit der zweiten Schichtdicke ausgebildet, und die Gateelektrode wird auf der Gateisolierschicht ausgebil det. Dotierstoff wird in zwei Bereiche eingebracht, die auf ge genüberliegenden Seiten des Bereiches mit der zweiten Schichtdic ke der kristallinen Halbleiterschicht angeordnet sind, um Source- und Drain-Bereiche auszubilden.

Bei dem Feldeffekt-Dünnschicht-Transistor beträgt der AN-Strom pro Gatebreite (Gatebreiteneinheit) von 1 µm 0,25 µA oder mehr. Darum kann der Dünnschicht-Transistor als Lasttransistor in einem SRAM, der hochintegriert und miniaturisiert ist und 16Mbit oder mehr aufweist, zur Stabilisierung des Lese- und Schreibbetriebes des SRAM verwendet werden. Bei dem Dünnschicht-Transistor beträgt der AUS-Strom pro Gatebreite von 1 µm 15fA oder weniger. Darum kann der Dünnschicht-Transistor als Lasttransistor in einem SRAM, der hochintegriert und miniaturisiert ist und 16Mbit oder mehr aufweist, zur Reduzierung des Stromverbrauches SRAM verwendet werden.

Außerdem ist bei dem Feldeffekt-Dünnschicht-Transistor der Kanal bereich der Halbleiterdünnschicht monokristallin ausgebildet und weist eine Dichte von Kristalldefekten von weniger als 10⁹ Stück/ cm² auf. Darum zeigt der Dünnschicht-Transistor einen großen AN- Strom und einen kleinen AUS-Strom. Dementsprechend trägt der Dünnschicht-Transistor zur Stabilisierung des Lese- und Schreib betriebs des hochintegrierten und miniaturisierten SRAM bei und reduziert den Stromverbrauch des SRAM.

Das Verfahren zur Herstellung des Feldeffekt-Dünnschicht-Transi stors wird so gesteuert, daß der Kanalbereich monokristallin aus gebildet wird. Die Dichte der Kristalldefekte, die in dem Kanal bereich enthalten sind, wird reduziert. Als ein Ergebnis zeigt der so hergestellte Dünnschicht-Transistor verglichen mit den beschriebenen einen großen AN-Strom und einen kleinen AUS-Strom.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1A eine schematische Draufsicht, die einen Dünn schicht-Transistor einer Ausführungsform zeigt, und

Fig. 1B eine perspektivische Ansicht derselben;

Fig. 2 einen Graph, der eine elektrische Eigenschaft des Dünnschicht-Transistors einer Ausfüh rungsform zeigt;

Fig. 3A und 3B Draufsichten auf eine Speicherzelle eines miniaturisierten SRAM, der die Dünnschicht- Transistoren aufweist;

Fig. 4 eine Schnittansicht, die entlang der Linie K- K in den Fig. 3A und 3B genommen wird;

Fig. 5-7 Draufsichten, die das planare Layout in ver schiedenen Schritten einer Ausführungsform A1 eines Verfahrens zur Herstellung einer Halb leiterdünnschicht, die bei dem Dünnschicht- Transistor verwendet wird, zeigen;

Fig. 8 und 9 Draufsichten, die das planare Layout in ver schiedenen Schritten einer Ausführungsform A2 eines Verfahrens zur Herstellung einer Halb leiterdünnschicht, die in dem Dünnschicht- Transistor verwendet wird, zeigen;

Fig. 10A-10D Schnittansichten, die eine Ausführungsform B1 eines Verfahrens zur Herstellung einer Halb leiterdünnschicht, die bei dem Dünnschicht- Transistor verwendet wird, in Übereinstimmung mit dem Fortschritt der Schritte zeigen;

Fig. 11-14 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform B2 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 15-17 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform B3 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 18-20 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform B4 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 21 eine Draufsicht, die das planare Layout eines Abschnitts einer amorphen Siliziumschicht, die in Fig. 11 gezeigt ist, zeigt;

Fig. 22A-22C Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform C eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 23-27 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform D eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 28-33 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform El eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 34-39 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform E2 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 40A-40D Beziehungen von inneren Spannungen in den entsprechenden Schichten der Ausführungsfor men E1 und E2 des Verfahrens zur Herstellung der Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird;

Fig. 41 eine schematische Schnittansicht, die einen Schritt, der auf die Ausführungsformen E1 und E2 des Verfahrens zur Herstellung der Halb leiterdünnschicht, die in dem Dünnschicht- Transistor verwendet wird; anwendbar ist;

Fig. 42A-42C Schnittansichten, die eine Ausführungsform F des Verfahrens zur Herstellung einer Halblei terdünnschicht, die in dem Dünnschicht-Tran sistor verwendet wird, in Übereinstimmung mit dem Fortschritt der Schritte zeigen;

Fig. 43A und 43B Schnittansichten, die Schnittstrukturen in einigen Schritten einer anderen Ausführungs form F eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 44A-44D Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform G1 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 45A-45D Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform G2 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 46 eine Draufsicht, die das planare Layout der Ausführungsform G2 eines Verfahrens zur Her stellung einer Halbleiterdünnschicht, die bei dem Dünnschicht-Transistor verwendet wird, zeigt;

Fig. 47A-47D Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform G3 eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 48 eine Schnittansicht, die eine Schnittstruktur in einem anderen Schritt, der auf die Ausfüh rungsform G3 des Verfahrens zur Herstellung der Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird, anwendbar ist, zeigt;

Fig. 49 einen Graph, der die Beziehung zwischen der Dicke einer amorphen Schicht und dem Durch messer eines Kristallkorns, das in der Fest phase aus der amorphen Schicht gewachsen ist, zeigt, welche in einem Verfahren H der Her stellung einer Halbleiterdünnschicht, die bei dem Dünnschicht-Transistor verwendet wird, verwendet wird;

Fig. 50-53 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer Ausführungsform H eines Verfahrens zur Herstellung einer Halbleiterdünnschicht, die in dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 54 und 55 Schnittansichten, die Schnittstrukturen in verschiedenen Schritten einer anderen Ausfüh rungsform H des Verfahrens zur Herstellung der Halbleiterdünnschicht, die bei dem Dünn schicht-Transistor verwendet wird, zeigen;

Fig. 56A-64A Draufsichten, die verschiedene Schritte bei der Ausführungsform 1 eines Verfahrens zur Herstellung eines SRAM, bei dem der Dünn schicht-Transistor verwendet wird, zeigen, und

Fig. 56B-64B Schnittansichten, die dieselben Schritte zei gen;

Fig. 65a und 65B eine Drauf- und eine Schnittansicht, die Mo difikationen der in den Fig. 60A und 60B ge zeigten Schritte der Ausführungsform 1 des Verfahrens zur Herstellung der Speicherzelle eines SRAM, bei dem der Dünnschicht-Transi stor verwendet wird, zeigen;

Fig. 66A-70A Draufsichten, die verschiedene Schritte einer Ausführungsform 2 eines Verfahrens zur Her stellung eines SRAM, bei dem der Dünnschicht- Transistor verwendet wird, zeigen, und

Fig. 66B-70B Schnittansichten, die dieselben Schritte zei gen;

Fig. 71A eine Draufsicht, die einen gewissen Schritt einer Ausführungsform 3 eines Verfahrens zur Herstellung einer Speicherzelle eines SRAM, bei dem der Dünnschicht-Transistor verwendet wird, zeigt, und

Fig. 71B eine Schnittansicht desselben Schrittes;

Fig. 72A eine Draufsicht, die einen gewissen Schritt einer Ausführungsform 4 eines Verfahrens zur Herstellung einer Speicherzelle eines SRAM, bei dem der Dünnschicht-Transistor verwendet wird, zeigt, und

Fig. 72B eine Schnittansicht desselben Schrittes;

Fig. 73A eine Draufsicht, die einen gewissen Schritt einer Ausführungsform 5 eines Verfahrens zur Herstellung einer Speicherzelle eines SRAM, bei dem der Dünnschicht-Transistor verwendet wird, zeigt, und

Fig. 73B eine Schnittansicht desselben Schrittes;

Fig. 74A eine Draufsicht, die einen gewissen Schritt einer Ausführungsform 6 eines Verfahrens zur Herstellung einer Speicherzelle eines SRAM, bei dem der Dünnschicht-Transistor verwendet wird, zeigt, und

Fig. 74B eine Schnittansicht desselben Schrittes;

Fig. 75A-77A Draufsichten, die verschiedene Schritte einer Ausführungsform 7 eines Verfahrens zur Her stellung eines SRAM, bei dem der Dünnschicht- Transistor verwendet wird, zeigen, und

Fig. 75B-77B Schnittansichten, die dieselben zeigen;

Fig. 78A-82A Draufsichten, die verschiedene Schritte einer Ausführungsform 8 eines Verfahrens zur Her stellung eines SRAM, bei dem der Dünnschicht- Transistor verwendet wird, zeigen, und

Fig. 78B-82B Schnittansichten, die dieselben zeigen;

Fig. 83 ein Ersatzschaltbild, das eine Speicherzelle eines miniaturisierten SRAM zeigt;

Fig. 84 ein Ersatzschaltbild, das ein tatsächliches dreidimensionales Layout der Ersatzschaltung der Speicherzelle des miniaturisierten SRAM zeigt;

Fig. 85 und 85B Draufsichten, die die Speicherzelle eines miniaturisierten SRAM zeigen;

Fig. 86 eine Schnittansicht, die eine Schnittstruktur zeigt, die entlang der Linie L-L in den Fig. 85A und 85B genommen wird;

Fig. 87 einen Graph, der eine elektrische Eigenschaft eines Dünnschicht-Transistors zeigt; und

Fig. 88A eine Draufsicht, die schematisch eine Struk tur des Dünnschicht-Transistors zeigt, und

Fig. 88B eine perspektivische Ansicht desselben.

Fig. 1A und 1B zeigen schematisch eine Struktur eines TFT, der in einen miniaturisierten SRAM verwendbar ist. Der TFT dient als ein p-Kanal MOS-Transistor mit einer Gateelektrode 60 und einer akti ven Schicht 55. Die Gateelektrode 60 ist auf der aktiven Schicht 55 mit einer Gateisolierschicht dazwischen angeordnet. Die aktive Schicht 55 wird durch einen Kanalbereich 55a und Source-Drain- Bereiche 55b gebildet. Der Kanalbereich 55a enthält keine Korn grenze, und ist aus einer monokristallinen Siliziumschicht ausge bildet. Die Source-Drain-Bereiche 55b sind aus einer Polysilizi umschicht ausgebildet. Der Kanalbereich 55a weist eine Kristall defektdichte auf, die auf einen kleinen Wert gesteuert ist.

Tabelle 1 zeigt Eigenschaften von TFTs, die aktive Schichten auf weisen, die durch verschiedene Verfahren hergestellt sind. Tabel le 1 zeigt Beziehungen zwischen Werten von AN- und AUS-Strömen von TFTs, der Anzahl von Korngrenzen, die die Kanalbereiche in den entsprechenden TFTs kreuzen, und die Kristallinität (Defekt dichte) der Kanalbereiche. In Tabelle 1 bezeichnen die Nummern 1 bis 3 Eigenschaften von TFTs, die aktive Schichten verwenden, die durch die Verfahren A-H hergestellt sind. Die Nummern 4 und 5 bezeichnen Eigenschaften von TFTs, die aktive Schichten verwen den, die durch das beschriebene Festphasenwachstumsverfahren her gestellt sind. Die Nummern 6 bis 8 zeigen Beispiele zum Ver gleich, und speziell zeigen sie Eigenschaften von TFTs, die akti ve Schichten verwenden, die durch andere Verfahren hergestellt sind. Die Stromwerte werden durch Werte pro Kanalweite (Kanal breite) von 1 µm dargestellt. Kreisförmige Markierungen ("O") mar kieren TFTs, die beide Bedingungen erfüllen, nämlich daß der AN- Strom nicht weniger als 0,25 µA/µm und der AUS-Strom nicht mehr als 15fA/µm ist, und eine Kreuzmarkierung ("X") markiert TFTs, die nicht beide Bedingungen erfüllen.

Unter Bezugnahme auf die Tabelle 1 zeigen die Nummern 4 und 5 die Eigenschaften von TFTs, die aktive Schichten verwenden, die nur das Festphasenwachstumsverfahren ohne Steuerung der Position von Korngrenzen ausgebildet sind. Speziell Nr. 4 erfüllt die Be dingungen für vorbestimmte Stromwerte, die oben beschrieben wur den, trotz der Tatsache, daß in dem Kanalbereich keine Korngrenze existiert, nicht, da die Kristalldefektdichte zu groß ist. Wie daraus verständlich ist, können TFTs, die einen Kanalbereich auf weisen, bei dem die Defektdichte ungefähr 1×10⁹ Stück/cm² be trägt, die geforderten Werte für AN- und AUS-Ströme nicht erfül len, selbst wenn keine Korngrenze im Kanalbereich existiert.

Während dessen erfüllen die TFTs (Nr. 1, 2 und 3), die aktive Schichten verwenden, die mit den Verfahren entsprechend den Aus führungsformen der Erfindung hergestellt sind, die geforderten Werte der AN- und AUS-Strome. Die Kanalbereiche, die mit den Ver fahren entsprechend den Ausführungsformen der Erfindung herge stellt sind, weisen keine Korngrenze auf und haben eine Kristall defektdichte von nicht mehr als 1×10⁹/cm².

Als ein anderes Beispiel wird Bezug genommen auf die Eigenschaf ten der TFTs, die aktive Schichten verwenden, die durch ein La sererwärmungs- bzw. Laserglühverfahren hergestellt sind. Nr. 6 zeigt ein Beispiel, bei dem die Ausgabe (Ausgangsleistung des Lasers) groß genug ist Polysilizium zu schmelzen. Nummer 7 zeigt ein Beispiel, bei dem die Ausgangsleistung des Lasers nicht aus reicht Polysilizium zu schmelzen. In dem Beispiel aus Nr. 6 sind die Siliziumkristallkörner, die die aktive Schicht bilden, im allgemeinen ungefähr 0,5 µm im Durchmesser, und es gibt keine si gnifikante Variation der Durchmesser. Eine Korngrenze existiert in dem Kanalbereich. Jedoch wird die Kristalldefektdichte auf einem sehr niedrigen Wert gehalten. Darum erfüllt der TFT die geforderten Werte der AN- und AUS-Ströme. Bei dem Beispiel aus Nr. 7 ist der Korndurchmesser der erhaltenen aktiven Schicht klein, und die Kristalldefektdichte ist hoch. Darum können die Anforderungen für die vorbestimmten Stromwerte nicht erfüllt wer den.

Nummer 8 zeigt Eigenschaften eines TFT, der eine aktive Schicht verwendet, die durch ein LPCVD-Verfahren hergestellt ist. Bei diesem Beispiel ist die aktive Schicht aus einem Kristall ausge bildet, der einen winzigen Korndurchmesser von ungefähr 15 nm (150 Å) aufweist. Dieser TFT kann die Anforderungen für die vor bestimmten Stromwerte nicht erfüllen.

Fig. 2 zeigt eine elektrische Eigenschaft eines TFT entsprechend einer Ausführungsform der Erfindung, die zusammen mit einem be schriebenen Beispiel dargestellt ist. Speziell zeigt Fig. 2 die Beziehungen zwischen dem Drainstrom I_D und der Gatespannung V_G, wenn die Drainspannung V_D von -3V an die TFTs mit einer Kanallän ge von 0,8 µm und einer Kanalbreite von 0,4 µm angelegt wird. Bei TFT der Ausführungsform beträgt der Drainstrom I_D -0,1 µA (10^-7A), wenn die Gatespannung V_G -3V ist, d. h. in dem AN-Zustand, und der Drainstrom I_D beträgt -6fA (6×10^-15A), wenn die Gatespannung V_G 0V ist. d. h. in dem AUS-Zustand. Diese Werte entsprechen -0,25 µA/µm bzw. -15fA/µm, wenn sie in Werte pro Gateweite von 1 µm konver tiert bzw. umgerechnet werden. Es kann daraus verstanden werden, daß der TFT der Ausführungsform einen hohen AN-Strom in einen niedrigen AUS-Strom verglichen mit dem beschriebenen TFT zeigt.

Die Fig. 3A und 3B sind Draufsichten, die planare Layouts von aktiven Elementen in oberen bzw. unteren Schichten einer Spei cherzelle eines Komplett-CMOS-SRAM eines TFT-Lasttyps entspre chend einer Ausführungsform der Erfindung zeigen. Das Ersatz schaltbild der Speicherzelle des SRAM der Ausführungsformen der Erfindung ist dasselbe wie das in den Fig. 83 und 84 bezüglich der beschriebenen Technik gezeigte.

In der in Fig. 3A gezeigten oberen Schicht sind die Gateelektro den 60 mit der Gateisolierschicht dazwischen auf der aktiven Schicht 55 ausgebildet. Die aktive Schicht weist einen Abschnitt auf, der nicht mit der Gateelektrode 60 überlappt, in welchen Bor (B) zur Ausbildung von p-Typ Source/Drain-Bereichen 55b implan tiert ist. Die Source/Drain-Bereiche 55b sind aus Polysilizium schichten gebildet. Auf diese Art werden die p-Kanal MOS Transi storen (TFTs) Q1 und Q3 ausgebildet. Die aktiven Elemente in der oberen Schicht verwenden eine Top-Gate-Struktur, in welcher die Gateelektroden 60 über der aktiven Schicht 55 angeordnet sind.

Währenddessen sind in der in Fig. 3B gezeigten unteren Schicht die aktiven Schichten 56 in einem p⁻-Bereich des Halbleitersub strates ausgebildet. Die Gateelektroden 71 sind mit einer Gatei solierschicht dazwischen auf den aktiven Schichten 56 gebildet. Die aktiven Schichten weisen Abschnitte auf, die nicht mit der Gateelektrode 71 überlappen, in welche Arsen (As) zur Ausbildung von n⁺-Source/Drain-Bereichen 56b eingebracht wird. Auf diese Art werden die n-Kanal MOS-Transistoren Q2, Q4, Q5 und Q6 ausgebil det. Es sind außerdem Durchgangslöcher 51a, 51b, 52, 53 und 54 zur elektrischen Verbindung der oberen und unteren Schichten mit einander ausgebildet. In einem Bereich, der das Durchgangsloch 52 aufweist, ist die Gateelektrode 60 ohne Überlappen der aktiven Schicht 55 ausgebildet.

Unter Bezugnahme auf Fig. 4 wird die Beschreibung einer Schnitts truktur einer Ausführungsform der Speicherzelle des SRAM, bei dem die TFTs entsprechend den Ausführungsformen verwendet werden, gegeben. Die Struktur der unteren Schicht ist vergleichbar zu der in Fig. 86 gezeigten Struktur, und wird daher kurz beschrieben. Das Siliziummonokristallsubstrat 1 weist Trennoxidschichten 21, die die aktiven Schichten 56 voneinander trennen, auf. Eine Ga teisolierschicht 41 ist auf den Kanalbereichen 56a ausgebildet. Die Gateelektroden 71 sind auf der Gateisolierschicht 41 ausge bildet. n-Typ Source/Drain-Bereiche 56b sind in Bereichen der aktiven Schicht ausgebildet, die den Abstand der Gateelektroden 71 aufweisen, bzw. durch diese getrennt sind. Eine Zwischen schicht-Isolierschicht 42 ist auf den Gateelektroden 71 ausgebil det. Die Durchgangslöcher 51a, 51b, 52, 53 und 54 sind in der Zwischenschicht-Isolierschicht 42 ausgebildet. Eine elektrisch leitende Schicht 81 ist in jedem der Durchgangslöcher ausgebil det. Die leitende Schicht 81 ist aus einer Polysiliziumschicht und einer Wolframsilizidschicht gebildet. Ein Teil des Bereiches des Durchgangslochs 52 und ein Bereich des Durchgangslochs 51b sind mit der aktiven Schicht 55, die auf der Zwischenschicht-Iso lierschicht 42 ausgebildet ist (siehe Fig. 3A und 3B), gefüllt. Die aktive Schicht 55 ist aus einer Polysiliziumschicht mit einer Dicke von 100 nm (1000 Å) gebildet und weist keine Korngrenze, die in dem Kanalbereich angeordnet ist, auf. Arsen ist in die aktive Schicht 55 mit einer Dosierung von 3×10¹⁸/cm² zur Ausbildung des n-Typ Kanalbereiches 55a ionenimplantiert. Auf der aktiven Schicht 55 ist durch das CVD-Verfahren eine Gateisolierschicht 43, die aus einer Oxidschicht mit einer Dicke von 20 nm (200 Å) gebildet ist, ausgebildet. Die Gateelektroden 60 sind auf der Zwischenschicht-Isolierschicht 42 zum Ausfüllen eines Teils des Bereichs des Durchgangslochs 52 bzw. eines Bereichs in dem Durch gangsloch 51a ausgebildet. Die p-Typ Source/Drain-Bereiche 55b sind in der aktiven Schicht 55 ausgebildet. Zum Ausbilden der LDD-Strukturen der Source/Drain-Bereiche 55b wird Bor (B) zuerst in die Source/Drain-Bereiche 55b nahe den Gateelektroden 60 mit einer Dosierung von 1×10¹³/cm² mit einer Implantierungsenergie von 10keV implantiert, wodurch p⁻-Bereiche ausgebildet werden. Danach werden Isolierschicht-Spacer auf den Seitenwänden der Gateelek troden 60 ausgebildet und dann wird Bor (B) in die Source/Drain- Bereiche 55b mit einem Dosierung von 1×10¹⁵/cm² mit einer Implan tierungsenergie von 10keV implantiert, wodurch p⁺-Bereiche ausge bildet werden. Auf diese Art werden die p-Kanal MOS-Transistoren (TFTs) Q1 und Q3 in der oberen Schicht ausgebildet.

Der Grund zum Anordnen der Gateelektrode 60 und der aktiven Schicht 56 in dem Bereich des Durchgangslochs 52, wobei sie sich, wie in Fig. 3A gezeigt, nicht überlappen, ist das Erreichen der elektrischen Verbindung zwischen der aktiven Schicht 55 und der unteren Schicht. Die Ionen zur Ausbildung der Source/Drain-Berei che 55b in der aktiven Schicht 55 werden von oberhalb der Gatee lektrode 60 implantiert. Darum würde, falls die Gateelektrode in dem gesamten Bereich des Durchgangslochs 52 ausgebildet wäre, Bor, das in Richtung des Durchgangslochs 52 implantiert wird, die unter der Gateelektrode 60 angeordnete aktive Schicht nicht er reichen. Als ein Ergebnis würde die elektrische Verbindung zwi schen der aktiven Schicht 55 und der unteren Schicht nicht ausge bildet.

Der TFT in der unteren Schicht ist mit einer Zwischenschicht-Iso lierschicht 44 bedeckt. Eine Aluminium-Verbindungsschicht 91 ist mit den Source/Drain-Bereichen 56 durch die Durchgangslöcher 53 und 54 verbunden. Eine Zwischenschicht-Isolierschicht 45, die aus einer Oxidschicht gebildet ist, ist auf der Aluminium-Verbin dungsschicht 91 ausgebildet. Eine Aluminium-Verbindungsschicht 92 ist zum Verstärken der Wortleitung auf der Zwischenschicht-Iso lierschicht 45 ausgebildet. Die Speicherzelle des Komplett-CMOS- SRAM vom TFT-Lasttyp ist wie oben beschrieben strukturiert.

Der AN-Strom der TFTs (p-Kanal MOS-Transistoren) Q1 und Q3 be trägt 0,1 µA (Fig. 2). Bei dem Datenlesebetrieb kann daher, selbst wenn ein Schwellwertstrom von 1nA durch den Treibertransistor Q2 (oder Q4) an dem Knoten auf der "High"-Niveauseite fließt, der p-Kanal MOS-Transistor (TFT) Q1 (oder Q3) auf der Seite des Kno tens auf "High"-Niveau den AN-Strom (0,1 µA) liefern, welcher zwei Größenordnungen größer als der Schwellwertstrom ist. Darum kann bei dem Herstellungsverfahren von Halbleitern der Lesebetrieb von Speicherzellen mit einem ausreichenden Spielraum garantiert wer den, selbst wenn Elementeigenschaften (β3-Verhältnisse) aufgrund der Variation der Größe von Elementen sich ändern.

Bei dem Datenschreibbetrieb beträgt die Zeit ti, die zum Laden des Potentials des Knotens auf "High"-Niveau von (Vcc-Vth) auf Vcc benötigt wird t₁ = 1fF×1V/0,1 µA = 10nsec (10^-8sec). Als ein Ergebnis kann das Schreiben von Daten in die Speicherzelle des SRAM der Ausführungsformen der Erfindung in einem Zeitraum ausge führt werden, welcher eine Schreibzeit, die für die Halbleiter speichervorrichtung gefordert wird, erfüllt.

Der AUS-Strom der p-Kanal MOS-Transistoren (TFTs) Q1 und Q3 ent sprechend den Ausführungsformen der Erfindung beträgt 6fA (Fig. 2). Darum beträgt der Standby-Strom eines SRAM mit 16Mbit, bei dem die TFTs verwendet werden, 0,1 µA (= 6fA×2²⁴ Zellen). Da der Standby-Strom des SRAM kleiner als 1 µA ist, wird ein SRAM mit niedrigem Stromverbrauch erhalten.

Bei der oben beschriebenen Ausführungsform wird die Struktur vom Top-Gate-Typ, bei der die Gateelektroden 60 auf der aktiven Schicht 55 angeordnet sind, in dem Komplett-CMOS-SRAM des TFT- Lasttyps verwendet. Da jedoch der TFT der Ausführungsform der Erfindung die Bedingungen, daß der AN-Strom 0,25 µA/µm oder mehr und der AUS-Strom 15fA/µm oder weniger beträgt, erfüllt, kann der TFT eine Bodengatestruktur, bei der die Gateelektroden unter der aktiven Schicht 55 angeordnet sind, aufweisen und kann bei dem SRAM verwendet werden, bei dem ein ähnlicher Effekt erhalten wird.

Im folgenden wird die Beschreibung von Herstellungsverfahren A-H der Halbleiterdünnschicht, die als die aktive Schicht des TFT verwendet wird, gegeben.

A. Verfahren, bei dem Festphasenwachstum eines Monokristalls ausgeführt wird, nachdem Siliziumionen in eine Polysilizium schicht zur Reduzierung der Dichte von erzeugten Kristallkernen in einige Bereiche implantiert werden.

Ausführungsform A1

Wie Fig. 5 zeigt, wird Silizium in einen Polysiliziumbereich mit einer Dosierung von 2×10¹⁵/cm² mit einer Implantierungsenergie von 100keV zur Ausbildung eines amorphen Bereiches 102 mit einer ho hen Dichte von erzeugten Kristallkernen (Kristallisationskernen) ionenimplantiert. Die Ionenimplantation des Siliziums mit der Implantierungsrate von 2×10¹⁵/cm² mit der Implantierungsenergie von 100keV bildet außerdem einen amorphen Bereich 101 mit einer niedrigen Dichte von erzeugten Kristallkernen. Auf diese Art wird die Anzahl der in dem Kanalbereich 103 erzeugten Kristallkernen nicht mehr als 1.

Danach wird die amorphe Siliziumschicht in einer Stickstoffatmo sphäre bei einer Temperatur von 600°C für ungefähr fünf Stunden thermisch behandelt. Bei dieser Wärmebehandlung wird eine große Anzahl von Kernen 104 aus Siliziummonokristall in den Bereich 102 mit der hohen Dichte von erzeugten Kristallkernen während des Festphasenwachstums erzeugt, wie in Fig. 6 gezeigt. Während des sen wird ein Kern 104 in dem Kanalbereich 103 innerhalb des Be reiches 101 mit niedriger Dichte von erzeugten Kristallkernen erzeugt.

Am Ende des Festphasenwachstums ist das amorphe Silizium insge samt kristallisiert, und eine große Anzahl von Kristallkörnern ist ausgebildet, die durch Korngrenzen 105 dazwischen getrennt sind, wie in Fig. 7 gezeigt. In dem Kanalbereich 103 ist, da sich das Kristallwachstum von einem Kern 104 entwickelt, monokristal lines Silizium ausgebildet, das den gesamten Kanalbereich 103 einnimmt.

Ausführungsform A2

Wie Fig. 8 zeigt, werden der Bereich 101 mit niedriger Dichte von erzeugten Kristallkernen und der Bereich 102 mit hoher Dichte von erzeugten Kristallkernen in der amorphen Siliziumdünnschicht wie in der Ausführungsform A1 erzeugt. Der Bereich 101 mit niedriger Dichte von erzeugten Kristallkernen enthält den Kanalbereich 103. Von dem Bereich 101 mit niedriger Dichte von erzeugten Kristall kernen weist ein Bereich, der außerhalb des Kanalbereiches 103 angeordnet ist, eine Größe bzw. Dimension y auf, die durch y x festgelegt ist, wobei x eine Größe bzw. Dimension der kurzen Sei te des Kanalbereichs 103 ist.

Danach wird die amorphe Siliziumdünnschicht vergleichbar der Aus führungform A1 thermisch behandelt, was ein Festphasenwachstum verursacht. Bei diesem Prozeß können, selbst wenn die Kerne 104, die in dem Bereich 101 mit niedriger Dichte von erzeugten Kri stallkernen erzeugt sind, außerhalb des Kanalbereiches wie in Fig. 9 angeordnet sind, die Korngrenzen 105 von der Ausdehnung von dem Bereich 102 mit hoher Dichte von erzeugten Kristallkernen in den Kanalbereich 103 abgehalten werden. Der Grund dafür ist, daß der Abstand zwischen dem Bereich 102 mit hoher Dichte von erzeugten Kristallkernen bezüglich der kurzen Seite des Kanalbe reiches 103 ausreichend groß bestimmt wird. Der derart gewachsene Kristall erstreckt sich vollkommen in dem Kanalbereich 103 und die monokristalline Siliziumdünnschicht ist in dem gesamten Ka nalbereich 103 ausgebildet.

B. Verfahren zum Durchführen von Festphasenwachstum von mono kristallinem Silizium aus einer amorphen Siliziumdünnschicht mit schrägen Seitenwänden.

Ausführungsform B1

Wie Fig. 10A zeigt, wird eine amorphe Siliziumdünnschicht 203 auf einer Isolierschicht (isolierenden Substrat) 202 ausgebildet. Die amorphe Siliziumdünnschicht 203 wird bei einer Temperatur von 450°C unter Benutzung eines Gasgemisches von Si₂H₆/N₂ ausgebil det. Es ist möglich, durch Einstellen des Gasmischungsverhältnis ses die amorphe Siliziumdünnschicht mit einer Dicke im Bereich von 10 bis 800 nm (100 bis 8000 Å) auszubilden. Bei dieser Ausfüh rungsform weist die amorphe Siliziumdünnschicht 203 eine Dicke von 200 nm (2000 Å) auf.

Wie Fig. 10B zeigt, wird eine gemusterte Resistschicht 208 in einem Bereich, der dem Kanalbereich des TFT entspricht, auf der am 89684 00070 552 001000280000000200012000285918957300040 0002004336866 00004 89565orphen Siliziumdünnschicht 203 angeordnet ausgebildet. Die Re sistschicht 208 weist eine Fläche auf, die größer ist, als die des beabsichtigten Kanalbereiches des TFT. Zum Beispiel sind die Länge bzw. die Breite der Resistschicht um 0,3 µm größer als die des beabsichtigten Kanalbereiches. Die Resistschicht 208 wird mit der Größe von zum Beispiel 1,1 µm×0,7 µm zur Ausbildung des TFT mit der Kanallänge von 0,8 µm und der Kanalbreite von 0,4 µm ausge bildet.

Wie in Fig. 10C gezeigt, wird die Resistschicht 208 als Maske verwendet, und die amorphe Siliziumdünnschicht 203 wird in der Atmosphäre aus Plasmagas, das HCl enthält, durch ein Resistrück sprungverfahren gemustert, so daß sie geneigte Seitenwände auf weist. Ein kleiner Winkel der Neigung der Seitenwände ist bevor zugt. Zum Beispiel wird die amorphe Siliziumdünnschicht 203 so gemustert, daß sie Seitenwände, die mit 45 Grad geneigt sind, aufweist.

Wie in Fig. 10D gezeigt, wird die amorphe Siliziumdünnschicht 203, die zum Aufweisen von geneigten Seitenwänden gemustert ist, in der Stickstoffatmosphäre bei einer Temperatur von 600°C für 12 Stunden thermisch behandelt. Während der Wärmebehandlung und der Kristallisation des amorphen Siliziums besteht eine Beziehung bzw. Korrelation zwischen der Dicke des thermisch behandelten amorphen Siliziums und der Geschwindigkeit des daraus kristalli sierten Polysiliziums. Zum Beispiel wird bei der Wärmebehandlung des amorphen Siliziums mit einer Dicke von 200 nm (2000 Å) bei 600° C durch eine Behandlung für 3 Stunden 100% Kristallisation er reicht, und das Kristallkorn weist einen Durchmesser von 1,2 bis 1,5 µm auf. Falls die Wärmebehandlung des amorphen Siliziums mit einer Schichtdicke von 50 nm (500 Å) für 12 Stunden bei 600°C aus geführt wird, wird 100% Kristallisation des amorphen Siliziums erreicht. Wie aus dem obigen zu sehen ist, ist die Geschwindig keit des Kristallwachstums im zentralen Abschnitt der amorphen Siliziumdünnschicht hoch und an den geneigten Seitenwänden nied rig, bei der Wärmebehandlung der amorphen Siliziumdünnschicht mit den geneigten Seitenwänden. Darum kann eine polykristalline Sili ziumdünnschicht 207, die in dem Zentralabschnitt keine Korngrenze aufweist, ausgebildet werden, wie in Fig. 10D gezeigt.

Die oben beschriebene Ausführungsform B1 benutzt das Resistmu ster, dessen Abmessungen in Längen- bzw. Breitenrichtung um 0,3 µm größer als die des Kanalbereichs des TFT sind. Diese Abmessungen (Dimensionen) werden vom Blickpunkt der Abmessungsverschiebung bei der Registrierung einer Maske, die wiederum auf der gemuster ten Polysiliziumdünnschicht ausgebildet wird, bestimmt. Das Re sistmuster mit den oben beschriebenen größeren Abmessungen wird nicht benötigt, wenn die auszubildende Polysiliziumdünnschicht 207 des TFT die Seitenwände, die die Korngrenzen enthalten, auf weist, wie in Fig. 10D gezeigt. Obwohl der Neigungswinkel der Seitenwände zu 45 Grad bestimmt ist, ist der Winkel nicht auf diesen Wert beschränkt, vorausgesetzt, daß das amorphe Silizium kristallisiert werden kann, ohne eine Korngrenze in dem Kanalbe reich des TFT auszubilden. Bei den obigen Ausführungsformen wird die Wärmebehandlung der amorphen Siliziumdünnschicht mit einer Dicke von 200 nm (2000 Å) mit den geneigten Seitenwänden bei einer Temperatur von 600°C für 12 Stunden ausgeführt. Jedoch wird eine Wärmebehandlung für nur 3 Stunden benötigt, falls nur der Bereich mit einer Dicke 200 nm (2000 Å) zu kristallisieren ist.

Der amorphe Zustand bezeichnet einen Zustand, in welchem keine regelmäßige Kristallstruktur, wie sie in einem gewöhnlichen fe sten Kristall existiert, gefunden wird. In der Praxis jedoch ent hält das amorphe Silizium, das durch das Niedertemperatur-CVD- Verfahren abgeschieden wird, eine regelmäßige Kristallstruktur, die als "winziger Kristallkern" bezeichnet werden kann, falls nur ein extrem winziger Bereich betrachtet wird, und kann deswegen nicht als in einem perfekten amorphen Zustand befindlich betrach tet werden. Bei dem Vorgang der Umwandlung solchen amorphen Sili ziums in monokristallines Silizum durch Festphasenwachstum wächst der Siliziumkristall aufgrund der Erzeugung der Kerne hauptsäch lich von diesem winzigen Kristallkern (diesen winzigen Kristall kernen). Falls nur ein Kern in einem gewissen Bereich während der Wärmebehandlung zum Festphasenwachstum erzeugt ist, kann dieser Bereich als ein Siliziummonokristall ausgebildet werden.

Als ein Verfahren zur Reduzierung der Anzahl von winzigen Kri stallkernen ist ein Verfahren bekannt, bei dem Bindungen zwischen winzigen Kristallkernen durch Ionenimplantation von Silizium zur Zerstörung von regelmäßigen Strukturen durchgeschnitten werden. Es wird in R. B. Inversion und R. Reif, J. Applied Physics 62 (5), 1. September 1987, S. 1675-1681, berichtet, daß ein Zustand der Bindung in amorphem Silizium durch Ionenimplantation von Si lizium geändert werden kann. Dieses wird in der folgenden Ausfüh rungsform B2 eines Verfahrens zur Herstellung einer Halbleiter dünnschicht zur Steuerung der Position der Erzeugung von Kri stallkorngrenzen verwendet.

Ausführungsform B2

Wie Fig. 11 zeigt, wird eine Isolierschicht 202 auf einem Halb leitersubstrat 201 ausgebildet. Eine amorphe Siliziumdünnschicht 203 wird vergleichbar zu der Ausführungsform B1 mit einer Dicke von 200 nm (2000 Å) auf der Isolierschicht 202 ausgebildet. Fig. 11 zeigt einen Zustand, in welchem die amorphe Siliziumdünnschicht 203 unter Benutzung der Resistschicht 208 als Maske geätzt wird. Vor der Entfernung der Resistschicht 208 werden Siliziumionen mit einer Dosierung von 3×10¹⁵/cm² mit einer Implantierungsenergie von 100keV nur in einen Umfangsabschnitt des Musters der amorphen Siliziumdünnschicht 203 durch eine rotierende schräge Implanta tion (Pfeil 214) mit 30 Grad bezüglich der Normalen implantiert. Dies kann einen winzigen Kristallkern in dem Umfangsabschnitt 202 der amorphen Siliziumdünnschicht 203 ausschließen. Weiter kann in einem zentralen Abschnitt 203, in den kein Silizium ionenimplan tiert wird, ein Zustand realisiert werden, das nur ein Kern wäh rend des Festphasenwachstums erzeugt wird. Fig. 21 ist eine Draufsicht, die den Bereich der amorphen Siliziumdünnschicht von oben gesehen zeigt. Angenommen, daß die gesamte Fläche der amor phen Siliziumdünnschicht S cm², wie in Fig. 21 gezeigt, ist, die Dichte von erzeugten Kernen in dem amorphen Silizium selbst p/cm²/min ist, die Fläche des Bereichs, der der Ionenimplantation von Silizum unterworfen ist, ΔS cm² ist, die Dichte von erzeugten Kernen in dem Bereich, der der Ionenimplantation von Silizum un terworfen ist, 0/cm²/min ist, und ein Zeitraum für die Wärmebe handlung zum Festphasenwachstum T Minuten ist, kann der oben be schriebene Zustand durch Bestimmung von ΔS wie folgt erreicht werden:

pT (S-ΔS) < 1

ΔS kann durch den Winkel der rotierenden schrägen Implantation und die Implantierungsenergie gesteuert werden.

Zum Beispiel wird eine Beziehung von ΔS < 0,11m² für das Fest phasenwachstum bei der Bearbeitung von amorphem Silizium auf der Fläche S von 0,32 µm² (Länge von 0,8 µm, Breite von 0,4 µm) und der Dichte von erzeugten Kernen von p von 3×10⁶/cm²/min für den Zeit raum T von 180 Minuten benötigt. Falls die Implantierungsenergie 100 keV ist, beträgt die Reichweite eines Siliziumions ungefähr 0,2 µm. Durch die rotierende schräge Implantation bei dem Implan tierungswinkel von 30 Grad mit dieser Implantierungsenergie wird ein Bereich mit einer Breite von ungefähr 0,1 µm, der implantier tes Silizium enthält, an dem Umfangsabschnitt des amorphen Sili ziums ausgebildet. In diesem Fall ist ΔS gleich 0,2 µm², und der art wird der obige Ausdruck erfüllt.

Fig. 12 zeigt einen Zustand, in dem die Resistschicht 208 ent fernt ist, und die Wärmebehandlung für das Festphasenwachstum beginnt. Der winzige Kristallkern 206 beginnt zu wachsen, wie auch darin gezeigt. In diesem Fall wird die Temperatur für die Wärmebehandlung auf ungefähr 600°C eingestellt. Dann wächst, wie in Fig. 13 gezeigt, der Kristall, und genauer, wächst der winzige Kristallkern 206 in einen großen Kristall 207. Am Ende ist der Bereich des amorphen Siliziums mit dem monokristallinen Silizium 207 ausgefüllt, wie in Fig. 14 gezeigt.

Falls die Fläche S und die Dichte der erzeugten Kerne p groß sind, ist es schwierig, den zuvor beschriebenen Ausdruck zu erfül len. Diese Schwierigkeit kann jedoch durch eine Vorimplantation von Siliziumionen, zum Beispiel mit einer Implantierungsrate von ungefähr 1×10¹⁵/cm² in den gesamten Bereich des amorphen Siliziums und durch die dadurch erfolgte Reduzierung des Wertes von p über wunden werden.

Ausführungsform B3

Diese Ausführungsform entspricht der Ausführungsform B2, wenn sie auf die Ausführungsform B1 angewendet wird. Wie Fig. 15 zeigt, wird eine amorphe Siliziumdünnschicht 209 auf der Isolierschicht 202 ausgebildet. Unter Benutzung der Resistschicht 208 als Maske wird der Bereich der amorphen Siliziumdünnschicht 209 zum Aufwei sen einer Konfiguration, die in Richtung der Isolierschicht di vergiert, geätzt. Derart weist die amorphe Siliziumdünnschicht 209 geneigte Seitenwände auf. Vor der Entfernung der Resist schicht 208 werden Siliziumionen in den Umfangsabschnitt der amorphen Siliziumdünnschicht 209, wie durch den Pfeil 205 ange deutet, implantiert. Dieses schließt einen winzigen Kristallkern in dem Umfangsabschnitt der amorphen Siliziumdünnschicht 209 aus.

Wie Fig. 16 zeigt, wird der Resist 208 entfernt, und die Wärmebe handlung für das Festphasenwachstum beginnt. Die Größe des Re sists 208 und der Grad der Kegelätzung sind entsprechend einge stellt, um den Ausdruck aus der Ausführungsform B2 zu erfüllen, wodurch die amorphe Siliziumdünnschicht 209 den Bereich aufweist, in welchem nur ein Kern erzeugt ist. Durch Festphasenwachstum in dieser Art wächst der winzige Kristallkern 206 in den Silizium monokristall 207, wie in Fig. 17 gezeigt.

Bei der oben beschriebenen Ausführungsform B3 wird, selbst wenn der Kern in dem Umfangsabschnitt der amorphen Siliziumdünnschicht erzeugt wird, eine Grenze des Kristallkorns, das aus diesem Kern wächst, den Zentralabschnitt nicht erreichen, da die Geschwindig keit des Kristallwachstums in dem peripheren Abschnitt (Umfangs abschnitt) niedrig ist. Nicht nur die Dichte der erzeugten Kerne, sondern auch die Geschwindigkeit des Kristallwachstums ist ein wichtiger Faktor bei der Ausbildung eines Monokristalls durch das Festphasenwachstum aus amorphem Silizium. Durch intensive Unter suchungen wurde gefunden, daß die Geschwindigkeit des Kristall wachstums mit der Dicke des amorphem Siliziums ansteigt wie die Dicke des amorphem Siliziums ansteigt. Falls ein in dem Umfangs abschnitt gebildetes kleines Kristallkorn nicht vernachlässigbar ist, kann dieses entfernt werden, zum Beispiel durch Naßätzen oder Oberflächenoxidation.

Ausführungsform B4

Wie Fig. 18 zeigt, wird eine amorphe Siliziumdünnschicht 210 auf der Isolierschicht 202 ausgebildet. Der Bereich der amorphen Si liziumdünnschicht 210 wird durch ein inverses Kegelätzen zum Auf weisen einer Konfiguration, die in Richtung der Isolierschicht 202 konvergiert, verarbeitet. Derart entsteht die amorphe Silizi umdünnschicht 210, die an ihrem Umfangsabschnitt geneigte Seiten wände aufweist.

Wie Fig. 19 zeigt, wird die amorphe Siliziumdünnschicht thermi sch behandelt, und dadurch beginnt das Festphasenwachstum. Es wurde herausgefunden, daß von den winzigen Kristallkernen in dem amorphen Silizium eine speziell große Anzahl von Kernen in dem Übergang bzw. der Grenzfläche zwischen der Oxidschicht und dem amorphen Silizium existiert. Darum kann ein Bereich 211, an dem die amorphe Siliziumdünnschicht 210 in Kontakt mit der Isolier schicht (Oxidschicht) 202 ist, in der Größe durch das inverse Kegelätzen der amorphen Siliziumdünnschicht 210 reduziert werden, wodurch ein Kern in dem peripheren Abschnitt 213 nicht erzeugt wird und nur der Kern 206, der in dem zentralen Abschnitt erzeugt ist, wachsen wird. Auf diese Art kann der Kern 206, der in dem zentralen Abschnitt erzeugt ist, in den Siliziummonokristall 207 wachsen, wie in Fig. 20 gezeigt. Bei dieser Ausführungsform B4 kann der gesamte Bereich der amorphen Siliziumdünnschicht ohne Ionenimplantation von Silizium zur Reduzierung der Dichte von erzeugten Kernen in dem Umfangsabschnitt der amorphen Silizium dünnschicht in einen Monokristall umgewandelt werden. Die inverse Kegelform (bzw. abgeschnittene inverse Kegelform) der geätzten amorphen Siliziumdünnschicht kann zum Beispiel derart ausgebildet werden, daß amorphes Silizium in einem Graben, der in der Oxid schicht durch Kegelätzen ausgebildet ist, zum Füllen desselben abgeschieden wird, ein Rückätzen bis zum Übergang zwischen der Oxidschicht und dem amorphen Silizium ausgeführt wird, und die Oxidschicht durch dieses Naßätzen entfernt.

C. Verfahren, bei dem Wasserstoff oder Fluor in einige Bereiche von amorphem Silizium zur Erzeugung von winzigen Kernen ionenim plantiert wird, und in Bereichen, die nicht die obigen Bereiche sind, ein Festphasenwachstum ausgeführt wird, d. h. Bereichen, die erzeugte Kerne mit einer kleinen Dichte enthalten.

Wie Fig. 22A zeigt, wird eine Oxidschicht 302 auf einem Halblei tersubstrat 301 ausgebildet. Eine amorphe Siliziumschicht 308 wird auf der Oxidschicht 302 ausgebildet, z. B. durch ein LPCVD- Verfahren bei einer Temperatur von 450°C unter Benutzung von Disilan (Si₂H₆). Danach wird eine Resistschicht 309 auf einem Ab schnitt der amorphen Siliziumschicht 308, die dem Kanalbereich entspricht, ausgebildet. Unter Benutzung der Resistschicht 309 als Maske werden Wasserstoffionen oder Fluorionen selektiv in die amorphe Siliziumschicht 308 mit einer Dosierung von ungefähr 1,0×10¹⁵/cm² mit einer Implantierungsenergie von ungefähr einigen keV, wie durch den Pfeil 310 angedeutet, implantiert. Nach der Entfernung der Resistschicht 309 wird eine Wärmebehandlung ausge führt, zum Beispiel in der Stickstoffatmosphäre bei einer Tempe ratur von ungefähr 600°C, wodurch eine große Anzahl von kleinen Kristallkernen 304 in einem Bereich 307 erzeugt wird, der die erzeugten Kerne mit einer hohen Dichte enthält und ein großes Kristallkorn 311 wird in einem Abschnitt 306 ausgebildet wird, der dem Kanalbereich entspricht. Derart existiert in dem Kanalbe reich 306 keine Korngrenze 305 und das Einkristallkorn 311 kann den Bereich 306 einnehmen bzw. besetzen, wie in Fig. 22C gezeigt.

D. Verfahren zum Ausführen eines Festphasenwachstums zur Mono kristallisation durch Bestrahlen von amorphem Silizium mit Elek tronenstrahlen, wodurch die Position der Erzeugung von winzigen Kristallkörnern gesteuert wird.

Wie Fig. 23 zeigt, wird eine Isolierschicht 402 auf dem Halblei tersubstrat 401 ausgebildet. Eine amorphe Siliziumschicht 403 wird mit einer Dicke von ungefähr 200 nm (2000 Å) auf der Isolier schicht 402 ausgebildet. Unter Benutzung einer Resistschicht als Maske werden Siliziumionen in einen Bereich 404 mit einer Implan tationsrate von ungefähr 1×10¹⁶/cm² mit einer Implantierungsener gie von 140keV zur Zerstörung von winzigen Kristallkernen, die in der amorphen Siliziumschicht vorkommen, implantiert. Dadurch wird die Anzahl der erzeugten Kerne in dem Bereich 404 eins oder weni ger.

Danach wird, wie in Fig. 24 gezeigt, ein Elektronenstrahl 405 auf einen zentralen Abschnitt der Oberfläche des Bereiches 404 der amorphen Siliziumschicht gerichtet, wobei die Position der Be strahlung gesteuert wird. Dadurch wird das amorphe Silizium ge schmolzen und ein winziger Kristallkern 406 aus Silizium zum Festphasenwachstum ausgebildet. Der bestrahlende Elektronenstrahl wird gesteuert, so daß er einen Durchmesser von 0,05 µm aufweist, und die Bestrahlung wird mit einer Implantierungsenergie von 10keV bei einem Strom von 50 µA (Ausgabe 0,5 W) für die Bestrah lungszeitdauer von 1nsec/Punkt ausgeführt.

Fig. 25 zeigt einen Zustand, bei dem die Wärmebehandlung für das Festphasenwachstum beginnt. Das monokristalline Silizium beginnt nur von dem einen winzigen Kristallkern 406 in dem Bereich 404, der durch die Bestrahlung des Elektronenstrahls 405 ausgebildet wurde, zu wachsen. Die Temperatur der Wärmebehandlung wird auf ungefähr 600°C eingestellt. Danach wächst der winzige Kristall kern 406 in das monokristalline Silizium 407, wie in Fig. 26 ge zeigt. Am Ende nimmt das monokristalline Silizium 407 den Bereich 404 ein, wie in Fig. 27 gezeigt. Das amorphe Silizium außerhalb des Bereichs 404 verändert sich in Polysilizium 408.

Bei der obigen Ausführungsform wird zur Erzeugung von Kernen mit einem Elektronenstrahl bestrahlt. Jedoch können jedwede geladene Partikel verwendet werden, falls sie Kerne (Kristallkerne) erzeu gen können.

E. Verfahren zum Ausführen von Monokristallisation durch Anle gen von Druckspannung an amorphes Silizium, wobei dadurch die Geschwindigkeit des Kristallwachstums gesteuert wird.

Ausführung E1

Wie Fig. 28 zeigt, wird eine amorphe Siliziumschicht 502 auf ei ner dicken Siliziumoxidschicht (thermisch oxidierte Schicht), die als eine Isolierschicht diente ausgebildet. Diese amorphe Silizi umschicht 502 wird zum Beispiel durch das Plasma-CVD-Verfahren bei einer Temperatur T₁ von 400° bis 600°C ausgebildet. Zum Bei spiel wird die amorphe Siliziumschicht 502 bei der Temperatur von 4500 c unter Benutzung von Disilan (Si₂H₆) als Materialgas ausge bildet. Wie Fig. 29 zeigt, wird eine Siliziumoxidschicht 503a auf der amorphen Siliziumschicht 502 ausgebildet. Diese Siliziumoxid schicht 503a wird bei den Bedingungen ausgebildet, das eine in terne Spannung bei einer Temperatur T₂, die niedriger als die Kristallisationstemperatur T₃ des amorphen Siliziums ist, ange sammelt wird.

Danach wird eine Resistschicht 504 auf einem Bereich der Siliziu moxidschicht 503a, der um den Bereich, in dem die amorphe Silizi umschicht 502 zu monokristallisieren ist, wie in Fig. 30 gezeigt, angeordnet ist, ausgebildet. Wie Fig. 31 zeigt, wird die Resist schicht 504 als Maske benutzt, und die Siliziumoxidschicht 503a wird gemustert, um eine Siliziumoxidschicht 503b auszubilden. Danach wird die Resistschicht 504 entfernt.

Dann wird, wie in Fig. 32 gezeigt, die Wärmebehandlung bei einer Temperatur T₃ auf die Struktur, die die Siliziumoxidschicht 503b, die auf der amorphen Siliziumschicht 502 ausgebildet ist, bein haltet, angewendet. Die amorphe Siliziumschicht 502 neigt dazu, vollständig monokristallisiert zu werden. Jedoch entspannt die Wärmebehandlung die interne bzw. innere Spannung, die in der Si liziumoxidschicht 503b angesammelt ist, so daß der Bereich der amorphen Siliziumschicht 502, der nicht mit der Siliziumoxid schicht 503b bedeckt ist, durch die Entspannung der inneren Span nung beeinflußt wird. Darum wird eine innere Spannung (Druckspan nung), die durch den Pfeil 507 angezeigt ist, an die amorphe Si liziumoxidschicht 502 angelegt. Dieses fördert die Monokristalli sation des Bereiches der amorphen Siliziumschicht 502, der nicht mit der Siliziumoxidschicht 503b bedeckt ist. Auf diese Art wird eine monokristalline Siliziumschicht 505 in dem Bereich gebildet, der nicht mit der Siliziumoxidschicht 503b bedeckt ist, wie in Fig. 33 gezeigt, und polykristalline Siliziumschicht 506 wird in dem Bereich ausgebildet, der mit der Siliziumoxidschicht 503b bedeckt ist.

Es wird Bezug genommen auf Fig. 29, und die innere Spannung wird in der Siliziumoxidschicht 503a zum Beispiel unter den folgenden Bedingungen (I) oder (II) angesammelt. Die relative Dichte p oder die interne Spannung S zeigt die Verteilung, die in den Fig. 40A oder 40C gezeigt ist, unter der gemusterten Siliziumoxidschicht 503b.

I) Falls T₂<T₁<T₃.

Das Wachstum der Siliziumoxidschicht 503a wird durch die Unter schicht, d. h. die amorphe Siliziumschicht 502, beeinflußt, und zur selben Zeit neigt die Siliziumoxidschicht 503a dazu, die in nere Spannung anzusammeln, da die Ausbildungstemperatur derselben niedriger als die der amorphen Siliziumschicht ist. Als ein Er gebnis weisen die innere Spannung S1 in der thermisch oxidierten Schicht 501, die die Unterschicht der amorphen Siliziumschicht ist, die interne Spannung S₂ in der amorphen Siliziumschicht 502 und die interne Spannung S3 in der CVD-Siliziumoxidschicht 503a auf der amorphen Siliziumschicht 502 eine Beziehung von S₂<S₁<S₃, wie in Fig. 40A gezeigt, oder eine Beziehung von S₁<S₂<S₃, wie in Fig. 40C gezeigt, auf. In jedem Fall weisen die internen Spannun gen eine Beziehung von S₂<S₃.

II) Wenn die CVD-Siliziumschicht 503a eine nichtstöchiometrische Zusammensetzung aufweist und die relative Dichte derselben größer als die relative Dichte der amorphen Siliziumschicht 502 ist.

Die amorphe Siliziumschicht wird stöchiometrisch aus einem ein zelnen Element ausgebildet. Jedoch weist die amorphe Silizium schicht ein Kristallgitter auf, das in großem Maße ungeordnet ist, und sie weist bis zu einem gewissen Maß ein größeres Volumen auf, das proportional zur Unordnung des Gitters ist, verglichen mit dem Volumen einer monokristallinen Siliziumschicht, die die gleiche Anzahl von Atomen enthält. Darum ist die Dichte der amor phen Siliziumschicht kleiner als die der monokristallinen Silizi umschicht. Dementsprechend ist die relative Dichte p₂ der amor phen Siliziumschicht kleiner als (p₂<1), obwohl die Differenz sehr klein ist. In vielen Fällen wird das amorphe Silizium durch chemische Reaktion in einer Ammoniumhydroxid-(Salmiakgeist) oder Wasserstoffatmosphäre gebildet, so daß die Zusammensetzung der selben Wasserstoff, dargestellt durch die chemische Formel Si:H, enthält, und die relative Dichte derselben ist kleiner als i. Währenddessen weist die Siliziumoxidschicht stöchiometrisch ein Zusammensetzungsverhältnis von 1 zu 2 zwischen Si und O, wie durch die chemische Formel SiO₂ ausgedrückt, auf. Jedoch weist die Siliziumoxidschicht eine nichtstöchiometrische Zusammenset zung wie SiO_x (x≆2) in dem Fall auf, in dem sie unter Bedingun gen, die nicht der ausgewogenen Reaktion entsprechen, gebildet wird, wie bei einer Bildung der Siliziumoxidschicht durch thermi sche Oxidation von monokristallinem Silizium. Falls eine Bezie hung von x<2 hergestellt wird, zum Beispiel durch die Bildung der Schicht durch das Plasma-CVD-Verfahren unter Verwendung von N₂O oder SiH₄ enthaltenden Materialien, wird das Silizium übermäßig zugeführt, so daß die relative Dichte der Siliziumoxidschicht eins übersteigt. Dies entspricht dem Fall von p₂<p₁<p₃, darge stellt in Fig. 40A, oder p₁<p₂<p₃, dargestellt in Fig. 40C, und die Beziehung von p₂<p₃ wird vergleichbar zu dem Fall (I) herge stellt.

Wie oben beschrieben wird, falls die Siliziumoxidschicht 503a unter mindestens einer der obigen Bedingungen (I) oder (II) ge bildet wird, die oben beschriebene Druckspannung in dem Bereich der amorphen Siliziumschicht 502, der während der Wärmebehandlung für das Festphasenwachstum nicht mit der Siliziumoxidschicht 503b bedeckt ist, erzeugt. Dadurch wird, verglichen mit dem Fall, bei dem die Druckspannung nicht existiert, die Monokristallisation dieses Bereiches gefördert.

Obwohl der Begriff "Monokristallisation" verwendet wird, ist der Übergang der amorphen Siliziumphase in den Polykristall in einem weiteren Sinne auch eine Monokristallisation. Darum wird aufgrund der Tatsache, daß die Druckspannung zur Förderung der Monokri stallisation dient, die Polykristallisation in einer solchen Wei se ausgeführt, daß jedes Kristallkorn, das den Polykristall bil det, verglichen mit dem normalen Fall, bei dem die Druckspannung nicht existiert, schnell wächst, so daß jedes Korn einen relativ großen Durchmesser aufweist und die Korngrenzenfläche pro Ein heitsvolumen abnimmt.

Ausführungsform E2

Wie Fig. 34 zeigt, wird eine amorphe Siliziumschicht 502 auf der Isolierschicht 501, die von einer thermisch oxidierten Schicht gebildet wird, durch das Plasma-CVD-Verfahren bei der Temperatur T₁ ausgebildet. Wie Fig. 35 zeigt, wird eine CVD-Siliziumoxid schicht 503c, die in einem späteren Wärmebehandlungsschritt leicht schrumpfen wird, auf der amorphen Siliziumschicht 502 bei der Temperatur T₂ ausgebildet. Die Temperaturbedingungen dazu entsprechen den Bedingungen (I) der Ausführungsform El, und kön nen durch T₁<T₂<T₃ ausgedrückt werden. Diese Temperaturbedingungen werden als Bedingungen (III) bezeichnet.

Wie Fig. 36 zeigt, wird ein Resist 504, der nur über dem Bereich der amorphen Siliziumschicht 502 angeordnet ist, der zu monokri stallisieren ist, auf der CVD-Siliziumoxidschicht 503c ausgebil det. Danach wird, wie in Fig. 37 gezeigt, die CVD-Siliziumoxid schicht 503c unter Benutzung der Resistschicht 504 als Maske ge ätzt, wodurch eine CVD-Siliziumoxidschicht 503d ausgebildet wird. Danach wird die Resistschicht 504 entfernt.

Eine Wärmebehandlung bei der Temperatur T₃ wird auf die Struktur, bei der die gemusterte CVD-Siliziumoxidschicht 503d auf der amor phen Siliziumschicht 502 angeordnet ist, angewendet. Dadurch schrumpft die gemusterte Siliziumoxidschicht 503d, was in der amorphen Siliziumschicht 502, d. h. der Unterschicht, eine Druck spannung verursacht. Dieses fördert die Monokristallisation oder erhöht den Korndurchmesser des Monokristalls in dem Abschnitt, in dem die Druckspannung erzeugt wird. Auf diese Art werden die mo nokristalline Siliziumschicht 505 und polykristalline Silizium schicht 506 ausgebildet, wie in Fig. 39 gezeigt.

Bei den Bedingungen (III) in Fig. 35 weisen die inneren Spannun gen der entsprechenden Schichten die Beziehung von S₃<S₂<S₁, ge zeigt in Fig. 40B, oder S₁<S₃<S₂, gezeigt in Fig. 40D, auf. In jedem Fall weisen die inneren Spannungen die Beziehung S₃<S₂ auf.

Die Bedingungen (IV), die den Bedingungen (II) in der Ausfüh rungsform E1 entsprechen, werden hergestellt, wenn die CVD-Sili ziumoxidschicht 503c durch das CVD-Verfahren mit reduziertem Druck bei einer relativ hohen Temperatur ausgebildet wird, wobei die Sauerstoffkomponente von dem Überschuß produziert wird SiO_x (X<2), und die relative Dichte derselben ist niedriger als die der amorphen Siliziumschicht 502. Auch in diesem Fall weisen die relativen Dichten der entsprechenden Schichten die Beziehung p₃<p₂<p₁, gezeigt in Fig. 40B, oder p₁<p₃<p₂, gezeigt in Fig. 40D, auf. In jedem Fall weisen die relativen Dichten sicher die Bezie hung von p₃<p₂ auf.

Wie oben beschrieben erreicht die Ausführungsform E2 eine ähnli che Wirkung zu der, die durch die Ausführungsform E1 erhalten wird.

Die Beschreibung wurde unter Berücksichtigung der Herstellungs schritte eines TFT, der in einem SRAM verwendet wird, gemacht. Jedoch kann das oben beschriebene Herstellungsverfahren auf das Verfahren zur Herstellung einer Halbleitervorrichtung mit irgend einer Struktur angewendet werden.

Fig. 41 ist eine Schnittansicht, die einen anderen den Fig. 31 oder 37 entsprechenden Schritt zeigt. Wie in Fig. 41 gezeigt, unterbricht eine Metallmaske 509 den Fluß 508 von Materialgas, so daß eine Siliziumoxidschicht 503e selektiv auf der amorphen Sili ziumschicht 502 ausgebildet wird. Wie oben beschrieben kann die Siliziumoxidschicht 503e selektiv auf der amorphen Silizium schicht 502 durch teilweises Unterbrechen des Flusses von Materi algas während der Ausbildung der Siliziumoxidschicht 503e ausge bildet werden.

In den obigen Ausführungsformen wurde Silizium als das Material der Halbleiterschichten beschrieben. Zusätzlich zu Silizium je doch kann das oben beschriebene Herstellungsverfahren auf einzel ne Materialien (Elementhalbleiter) wie zum Beispiel Ge und C (Diamant oder Graphit), Verbindungshalbleiter jedweder Zusammen setzung wie IV-IV Verbindungshalbleitermaterialien, wie sie durch SiGe, SiC und TiC dargestellt werden, III-V Verbindungshalblei termaterialien, wie sie durch GaAs, GaP und InP dargestellt wer den, II-VI Verbindungshalbleitermaterialien, wie sie durch CdTe dargestellt werden, und Halbleitermaterialien, die aus zwei oder mehr Arten von Elementen, wie zum Beispiel AsSe, HgCdTe und In- GaAsP, angewendet werden. Das oben beschriebene Herstellungsver fahren kann die obigen Effekte ungeachtet des Zustandes der Halb leitermaterialien, wie zum Beispiel Polykristalle, winzige Kri stalle und Mischungen derselben, erreichen. Außerdem kann das oben beschriebene Herstellungsverfahren die vergleichbaren Wir kungen ungeachtet der Art des Halbleiters, das heißt p-Typ, n-Typ und intrinsischer Halbleiter, erreichen.

Des weiteren ist das Verfahren zur Herstellung der amorphen Sili ziumschicht nicht auf spezielle Vorrichtungen beschränkt, und es können viele Vorrichtungen bzw. Mittel wie zum Beispiel Plasma- CVD, ECR(Electron Cyclotron Resonance = Elektronenzyklotronreso nanz)-CVD, optische CVD, Sputterabscheidung, Dampfabscheidung, Flüssigphasenwachstum, Laminierung, Elektronenstrahlabscheidung, Molekularstrahlabscheidung und Clusterionenstrahlabscheidung ver wendet werden, vorausgesetzt, daß ein Monokristall oder eine Sub stanz, die eine Eigenschaft, die der des Monokristalls ähnlich ist, durch das Festphasenwachstum erhalten wird.

Bei den oben beschriebenen Ausführungsformen wird die Isolier schicht 501, die als das Substrat verwendet wird, von der Silizi umoxidschicht gebildet. Jedoch ist die Isolierschicht nicht dar auf beschränkt, und kann aus verschiedenen Isolierschichten aus gewählt werden.

Bei den oben beschriebenen Ausführungsformen wurde die CVD-Sili ziumoxidschicht als die Schicht zur Erzeugung der inneren Span nung verwendet. Jedoch können verschiedene Arten von Halbleiter materialien, Isoliermaterialien, Metallen, Halbmetallen u. a. ver wendet werden, vorausgesetzt, daß sie eine solche Eigenschaft aufweisen, daß die Wärmebehandlung für Festphasenwachstum den Wechsel der internen Spannung, des Volumens und/oder der Gestalt verursacht.

F. Verfahren zur Monokristallisation durch Inkontaktbringen eines amorphen Siliziumbereiches und eines Polysiliziumbereiches durch einen winzigen Abschnitt und Ausführen eines Festphasen wachstums unter Verwendung eines Kristallkorns an dem Kontaktab schnitt des polykristallinen Siliziumbereiches als ein Kern.

Wie Fig. 42A zeigt, wird Silizium in einen Polysiliziumbereich 601 ionenimplantiert, der durch ein Resist oder ähnliches mas kiert ist, zum Beispiel mit einer Implantationsenergie von 100keV und einer Implantationsrate von 5×10¹⁵/cm². Dadurch wird ein amor pher Siliziumbereich 603 in dem Bereich ausgebildet, der der Io nenimplantation ausgesetzt ist. Ein Bereich, der der Ionenimplan tation nicht ausgesetzt ist, bleibt Polysilizium. Ein spitzes Ende oder eine Kante des Polysiliziumbereiches 602 ist in Kontakt mit einem Kanalbereich 604 des TFT angeordnet. Das Polysilizium weist eine Dicke von 100 nm (1000 Å) auf.

Dann wird eine Wärmebehandlung bei einer Temperatur von 600°C für das Festphasenwachstum des amorphen Siliziums ausgeführt. In den Abschnitten, in denen die Grenze zwischen dem amorphen Sili ziumbereich 603 und dem Polysiliziumbereich 602 sich gerade er streckt, wachsen Kristallkörner 606 mit vergleichbarem Durchmes ser gleichförmig von der Grenze, wie in Fig. 42B gezeigt. Wäh renddessen wächst an dem Abschnitt des spitzen Endes des Polysi liziumbereiches 602 ein Kristallkorn 605 mit größerem Durchmes ser, da der Abschnitt des spitzen Endes einen einzelnen Kern für das Kristallwachstum enthält.

In Übereinstimmung mit dem Fortschritt der Wärmebehandlung werden willkürlich auch in dem amorphen Siliziumbereich 603 Körner er zeugt, und die Kristallkörner 607 beginnen zu wachsen, wie Fig. 42C gezeigt. Jedoch wächst das Kristallkorn 605, das von dem ein zelnen Kern an dem spitzen Ende des Polysiliziumbereiches 602 erzeugt wird, weiter, und nimmt den Hauptabschnitt des Kanalbe reiches 604 ein. Durch Steuerung des Kristallkorns 605 zum Beset zen des gesamten Kanalbereiches 604 während des Wachstums, kann der AUS-Strom des TFT, der geformt werden wird, reduziert werden, und der AN-Strom desselben kann erhöht werden.

Bei der obigen Ausführungsform weist der vorspringende Abschnitt des Polysiliziumbereiches 602 einen dreieckigen Querschnitt auf. Jedoch kann der vorspringende Abschnitt einen rechteckigen Quer schnitt aufweisen, der nur an seinem spitzen Ende einen dreiecki gen Querschnitt aufweist, wie in Fig. 43A gezeigt, oder er kann einen rechteckigen Querschnitt mit einer extrem kleinen Breite aufweisen. In diesen Fällen kann das Kristallwachstum des einzel nen Kerns an dem Grenzabschnitt ausgeführt werden.

G. Verfahren zur Monokristallisation durch Ausführen von Fest phasenwachstum, während teilweise Kristallkerne belassen werden.

Ausführungsform G1

Wie die Fig. 44A zeigt, wird eine Siliziumoxidschicht 702 auf einem Siliziumsubstrat 701 ausgebildet. Eine amorphe Silizium schicht, die Abschnitte mit verschiedenen Dicken aufweist, wird auf der Siliziumoxidschicht 702 ausgebildet. Zum Beispiel werden die Abschnitte, d. h. die amorphen Siliziumschichten 703 mit einer Dicke von 100 nm (1000 Å), und die Abschnitte, d. h. die amorphen Siliziumschichten 703a mit einer Dicke von 200 nm (2000 Å), auf der Siliziumoxidschicht 702 ausgebildet.

Danach wird, um in der amorphen Siliziumschicht, wie in Fig. 44B gezeigt, Kristallkerne zu erzeugen, eine Wärmebehandlung für eine Zeit, die kurz genug ist, so daß nicht die Kristallisation der gesamten amorphen Siliziumschicht ermöglicht wird, ausgeführt.

Zum Beispiel wird die Wärmebehandlung der amorphen Silizium schicht bei einer Temperatur von 620°C für ungefähr zwei Stunden ausgeführt. Diese Wärmebehandlung erzeugt Kristallkerne 705. Wäh rend dieses Betriebs werden die Temperatur und die Zeitperiode der Wärmebehandlung so gesteuert, daß die Erzeugung von nur einem Kristallkern in jeder Dicken amorphen Siliziumschicht 703a er laubt wird.

Dann wird unter Benutzung von Resistschichten 741 ein Ätzen aus geführt, so daß nur die dicken Abschnitte 703a der amorphen Sili ziumschicht zurückbleiben, wie in Fig. 44C gezeigt. Nach der Ent fernung der Resistschichten 741, wird eine Wärmebehandlung bei einer Temperatur von ungefähr 600°C für einige Stunden ausge führt, um Kristallkerne wachsen zu lassen. Dadurch werden mono kristalline Halbleiterschichten 706, die nur einem großen Kri stallkorn gebildet sind, ausgebildet, wie in Fig. 44D gezeigt. Es ist zu bevorzugen, die Temperatur der zweiten Wärmebehandlung niedriger als die Temperatur der ersten Wärmebehandlung zu be stimmen, um zu vermeiden, daß bei der zweiten Wärmebehandlung zusätzlich zu den Kristallkörnern, die bei der ersten Wärmebe handlung erzeugt wurden, Kristallkörner erzeugt werden.

Ausführungsform G2

Wie in Fig. 45A gezeigt, wird die Siliziumoxidschicht 702 auf dem Siliziumsubstrat 701 ausgebildet. Eine amorphe Siliziumschicht wird auf der Siliziumoxidschicht 702 ausgebildet. Eine erste Wär mebehandlung wird zur Erzeugung einer Polysiliziumschicht 707 auf die amorphe Siliziumschicht angewandt. In der Polysiliziumschicht 707 gibt es Korngrenzen 710.

Wie in Fig. 45B gezeigt, werden Resistschichten 704 selektiv auf der Polysiliziumschicht 707 ausgebildet. Unter Benutzung der Re sistschichten 704 als Maske werden Halbleiterionen in einen Be reich implantiert, der nicht die Bereiche, die direkt unter den Resistschichten 704 liegen, umfaßt, wie durch den Pfeil 720 in Fig. 45C angedeutet. Dadurch verbleiben die Kristallkerne 705 in dem Bereichen direkt unter den Resistschichten 704. Der Bereich, der nicht direkt unter den Resistschichten 704 angeordnet ist, verändert sich in den amorphen Siliziumbereich 703. Die Ionen können in einer Richtung, die senkrecht auf dem Wafer steht, oder durch ein rotierendes schräges Implantationsverfahren, in eine Richtung, die gegenüber dem Wafer geneigt ist, implantiert wer den.

Nach der Entfernung der Resistschichten 704 wird die zweite Wär mebehandlung ausgeführt, so daß die verbleibenden Kristallkörner 705 wachsen. Dadurch wird die Halbleiterschicht 706, die aus Kri stallen mit einem großen Korndurchmesser besteht, wie in Fig. 45D gezeigt, ausgebildet. Die Halbleiterschicht 706 weist Korngrenzen 710 auf. Obwohl es wirkungsvoll ist, die Temperatur der zweiten Wärmebehandlung so niedrig wie möglich einzustellen, um die Er zeugung von Kernen zu unterdrücken, wird sie unter Berücksichti gung der Zeitdauer der Wärmebehandlung eingestellt.

Es ist zu bevorzugen, daß die Größe der Resistschicht 704 unge fähr gleich der minimalen Größe ist. Die Größe der ausgebildeten Kristallkörner hängt von der Dicke der amorphen Siliziumschicht ab. Darum ist es nicht immer notwendig, daß die Positionen der Resistfilme 704 mit den Kanalbereichen übereinstimmen, um die Kanalbereiche der Transistoren aus monokristallinen Silizium schichten auszubilden. Fig. 46 ist eine Draufsicht, die die posi tionsmäßige Beziehung der Resistschicht 704 und des Kanalberei ches 740 zeigt. Wenn die amorphe Siliziumschicht zum Beispiel 0,2 µm dick ist, weisen die darin ausgebildeten Kristallkörner einen Durchmesser von ungefähr 2 µm oder weniger auf. Angesichts dieser Tatsache, können der Kanalbereich 740 und die Resist schicht 704 wie in Fig. 46 bezüglich des einen Kristallkornes 750 angeordnet sein, und selbst in diesem Fall kann der Kanalbereich 740 monokristallin ausgebildet werden.

Ausführungsform G3

Wie in Fig. 47A gezeigt, wird die Siliziumoxidschicht 702 auf dem Siliziumsubstrat 701 ausgebildet. Die Polysiliziumschicht 707 wird auf der Siliziumoxidschicht 702 ausgebildet. Antireflek tionsschichten 708 werden selektiv auf der Polysiliziumschicht 707 ausgebildet, wie in Fig. 47B gezeigt. Die Antireflektions schichten 708 werden zum Beispiel aus Siliziumoxidschichten oder Siliziumnitridschichten ausgebildet, und bevorzugterweise weisen sie eine Dicke auf, die die Verwendung derselben als eine Maske zur Ionenimplantation in einem späteren Schritt erlaubt. Unter Benutzung der Antireflektionsschichten 708 als Maske wird ein Laserstrahl auf die Polysiliziumschicht 707 gerichtet, wie durch den Pfeil 730 angezeigt. Dadurch werden Bereiche unter und nahe der Antireflektionsschichten 708 selektiv erwärmt. Die Ausgabe (Ausgangsleistung) des Laserstrahls kann zur Erhöhung des Durch messers der Kristallkörner direkt unter und nahe der Antireflek tionsschichten 708 gesteuert werden, wie in Fig. 47C gezeigt. Derart werden die Kristallkörner 705 mit einem großen Durchmesser direkt unter oder nahe der Antireflektionsschichten 708 ausgebil det. Die aus winzigen Kristallkörnern bestehende Polysilizium schicht 707 ist in dem Bereich, der nicht diesen entspricht, aus gebildet.

Wie in Fig. 47D gezeigt, werden zum Beispiel Siliziumionen in die Polysiliziumschicht 707 implantiert, wie durch den Pfeil 720 an gezeigt, wobei die Antireflektionsschichten 708 als Maske verwen det werden. Dieses verändert den Bereich, der nicht den Bereichen direkt unter der Antireflektionsschicht 708 entspricht, in die amorphe Form, d. h. die amorphe Siliziumschicht 703. Die Kristall körner 705 verbleiben direkt unter den Antireflektionsschichten 708. Auf diese Weise werden die Positionen der Kristallkörner 708 gesteuert. Danach wird die Wärmebehandlung für das Festwachstum ausgeführt, wodurch die Halbleiterschichten aus Monokristall mit einem großen Durchmesser selektiv ausgebildet werden. Derart wird die Halbleiterschicht 706 mit den Kristallkorngrenzen 710 ausge bildet, wie in Fig. 45D gezeigt.

Das Verfahren unter Benutzung der Antireflektionsschichten wurde nur bezüglich der obigen Ausführungsform beschrieben. Falls es nicht notwendig ist, eine Bedeckungsschicht in dem Bereich auszu bilden, in welchem die Kerne nicht auszubilden sind, kann dieses durch Einstellen der Schichtdicke zur Erhöhung der Reflektivität des Bereiches, in welchem die Kerne nicht auszubilden sind, er reicht werden. Fig. 48 ist eine Schnittansicht, die eine Struktur entsprechend dem Schritt in Fig. 47B zeigt. Siliziumoxidschichten 781 sind selektiv auf der Polysiliziumschicht 707 ausgebildet.

Eine Siliziumnitridschicht 782, die die Siliziumoxidschicht 781 bedeckt, ist auf der Polysiliziumschicht 707 ausgebildet. Auf grund der zwei Arten von Schichten, die auf der Polysilizium schicht 707 ausgebildet sind, kann eine Maske zur Ionenimplanta tion in einem späteren Schritt leicht ausgebildet werden. Zum Beispiel, falls ein Argonionenlaser (Wellenlänge: 488 nm) verwen det wird, kann eine zweischichtige Schicht mit einer Silizium oxidschicht 781 (mit 100 nm Dicke) und einer Siliziumnitridschicht 782 (mit 110 nm Dicke) verwendet werden, in welchem Fall die Re flektivität des zweischichtigen Abschnitts ungefähr 10% beträgt und die Reflektivität des Abschnittes mit nur der Siliziumnitrid schicht 782 (mit 110 nm Dicke) 35% beträgt. Durch die Bestrahlung des Lasers können, weh diese zwei Arten von Schichten auf der Polysiliziumschicht 707 ausgebildet sind, die Durchmesser von Kristallkörnern nur in den Abschnitten direkt unter und nahe den Siliziumoxidschichten 781 erhöht werden. Nach der Bestrahlung mit dem Laser wird nur die Siliziumnitridschicht 782 entfernt, so daß die Siliziumoxidschichten 781 als Maske verbleiben. Darum kann die Siliziumoxidschicht 781 als Maske zur Ausführung der Ionen implantation in einer selbstausrichtenden Weise in einem späteren Schritt verwendet werden.

H. Verfahren zur Monokristallisation durch Festphasenwachstum einer amorphen Siliziumschicht, die aus zwei Abschnitten mit ver schiedenen Dicken ausgebildet ist.

Es ist aus der Fig. 49 zu verstehen, daß wie die Dicke der amor phen Schicht ansteigt, die Geschwindigkeit des Kristallwachstums und der Durchmesser eines Kristallkornes ansteigt. Darum ist es möglich, die Größe von Kristallkörnern in den kanalbildenden Be reichen durch Vorbereiten dicker amorpher Siliziumschichten ent sprechend zu den kanalbildenden Bereichen der TFTs für das Fest phasenwachstum durch Wärmebehandlung selektiv zu erhöhen. Dadurch können die Kanalbereiche monokristallin ausgebildet werden.

Wie in Fig. 50 gezeigt, wird eine Siliziumoxidschicht 802 auf einem Siliziumsubstrat 801 ausgebildet. Eine amorphe Silizium schicht 803 wird auf der Siliziumoxidschicht 802 ausgebildet.

Dann werden, wie in Fig. 51 gezeigt, Resistschichten 804 selektiv auf der amorphen Siliziumschicht 803 mit Räumen dazwischen ausge bildet. Durch Ausführung von Ätzen der amorphen Siliziumschicht 803 unter Benutzung der Resistschichten 804 als Maske werden Ab schnitte mit unterschiedlichen Dicken in der amorphen Silizium schicht 803 ausgebildet. Dann werden die Resistschichten 804 ent fernt, so daß Dicke Abschnitte 803a und dünne Abschnitte 803b in der amorphen Siliziumschicht ausgebildet werden. Eine Wärmebe handlung der amorphen Siliziumschicht wird bei einer Temperatur von ungefähr 600°C für einige bis einige 10 Stunden durchge führt, wodurch Kristallschichten 806, die große Kristallkörner aufweisen, in den dicken Abschnitten wachsen, wie in Fig. 53 ge zeigt. Polysiliziumschichten 807 wachsen in den dünnen Abschnit ten. Polysiliziumschichten 807 weisen Kristallkorngrenzen 810 auf.

Falls die große Schichtdicke zum Beispiel ungefähr 0,2 µm ist, wachsen Kristallkörner mit einem Durchmesser von ungefähr einigen Mikron (µm), wie in Fig. 49 gezeigt. Falls diese Kristallschicht in einer Halbleitervorrichtung auf ULSI-Niveau verwendet wird, beträgt die Größe des Transistors ungefähr einige µm², und die Größe des Kanalbereiches nicht mehr als ungefähr 1 µm². Darum kann der gesamte Kanalbereich durch Einstellen der Größen der dicken Abschnitte ungefähr gleich zu diese Größen monokristallin ausge bildet werden.

Es ist außerdem ein Merkmal dieser Ausführungsform, daß die Wär mebehandlung für das Festphasenwachstum nach dem Ausbilden der amorphen Schicht in der in Fig. 52 gezeigten Konfiguration er folgt. Darum kann die amorphe Schicht mit der in der in Fig. 52 gezeigten Konfiguration durch ein anderes Verfahren ausgebildet werden. Zum Beispiel die amorphe Siliziumschicht 803, die als eine Insel vollständig getrennt ist, kann, wie in Fig. 54 ge zeigt, unter Benutzung der Resistschichten 804 als Maske ausge bildet werden. Nach der Entfernung der Resistschichten 804 wird eine zweite amorphe Siliziumschicht 831 zur Bedeckung der amor phen Siliziumschichten 803 ausgebildet, wodurch die amorphe Si liziumschicht mit der in Fig. 52 gezeigten Konfiguration wie in Fig. 55 gezeigt ausgebildet wird.

Nun wird die Beschreibung für die Fälle gegeben, in denen die entsprechenden Verfahren A-H zur Herstellung der Halbleiter dünnschicht, die oben beschrieben wurden, auf die Herstellung der aktiven Schichten in p-Kanal MOS-Transistoren (TFTs) eines SRAM angewendet werden. In anderen Worten wird eine Beschreibung der Verfahren zur Herstellung des SRAM in den Fällen, in denen die oben beschriebenen Herstellungsverfahren A-H zur Ausbildung der aktiven Schichten 55 (55a und 55b) bei TFTs eines SRAMs angewen det werden, gegeben.

Ausführungsform 1 des Verfahrens zur Herstellung eines SRAM

Das im folgenden beschriebene Herstellungsverfahren ist eine Aus führungsform des Verfahrens zur Herstellung des SRAM, welches das Verfahren A der Herstellung der Halbleiterdünnschicht verwendet. Die Fig. 56B bis 64B sind Schnittansichten, die entlang der Linie B-B in den entsprechenden Draufsichten (Fig. 56A bis Fig. 64A) genommen werden.

Wie die Fig. 56A und 56B zeigen, wird das monokristalline Silizi umsubstrat 1 selektiv der thermischen Oxidation durch das LOCOS- Verfahren unterworfen, wodurch die Trennoxidschichten 21, d. h. Siliziumoxidschichten mit einer Dicke von 400 nm (4000 Å), ausge bildet werden, die die aktiven Bereiche 56 trennen. Die Tempera tur für diese thermische Oxidation ist 950°C.

Wie in den Fig. 57A und 57B gezeigt, wird eine thermische Oxida tion bei einer Temperatur von 850°C ausgeführt, um die Gateiso lierschicht 41 auszubilden, d. h. die Siliziumoxidschicht mit ei ner Dicke von 10 nm (100 Å) auf dem Siliziumsubstrat 1. Dann wird die Gateelektrode 71 auf der Gateisolierschicht 41 ausgebildet. Die Gateelektrode 71 ist aus einer Polysiliziumschicht mit einer Dicke von 150 nm (1500 Å), die Phosphor in einer Konzentration von ungefähr 10²⁰/cm³ enthält, und einer Wolframsilizidschicht (WSi₂) mit einer Dicke von 200 nm (2000 Å), die darauf durch das Sputter- Verfahren ausgebildet ist, ausgebildet. Nach dem Mustern der Ga teelektrode 71 wird Phosphor selektiv in das Siliziumsubstrat 1 mit einer Dosierung von 1×10¹³/cm² mit einer Implantationsenergie von 50keV implantiert. Danach werden die aus Oxidschichten gebil deten Seitenwände 22 auf den Seitenwänden der Gateelektroden 71 durch CVD-Verfahren ausgebildet. Jede Seitenwand 22 ist über ei nen Bereich mit einer Breite bzw. Weite von 200 nm (2000 Å) in Kon takt mit der Gateisolierschicht 41. Danach wird Arsen mit einer Implantierungsrate von 2×10¹⁵/cm² mit einer Implantationsenergie von 50keV ionenimplantiert. In einer Stickstoffatmosphäre wird bei einer Temperatur von 850°C für 30 Minuten eine Wärmebehand lung ausgeführt, um die n-Typ Source/Drain-Bereiche 56b der LDD- Struktur auszubilden. Die Bereiche des Siliziumsubstrates 1 di rekt unter den Gateelektroden 71 bilden die Kanalbereiche 56a.

Wie in den Fig. 58A und 58B gezeigt, wird eine Oxidschicht mit einer Dicke von 1000 nm (10000 Å) durch das CVD-Verfahren ausgebil det, und wird um ungefähr 700 nm (7000 Å) Dicke durch das Rückätz verfahren zum Glätten derselben geätzt. Dadurch wird die Zwi schenschicht-Isolierschicht 42 ausgebildet. Die Durchgangslöcher 51a, 51b, 52, 53 und 54 werden in der Zwischenschicht-Isolier schicht 42 ausgebildet.

Wie die Fig. 59A und 59B zeigen, wird eine Polysiliziumschicht mit einer Dicke von 200 nm (2000 Å) in jedem der Durchgangslöcher 51a, 51b, 52, 53 und 54 ausgebildet. Arsen wird in die Polysili ziumschicht mit einer Dosierung von 2×10¹⁵/cm² mit einer Implan tierungsenergie von 50keV ionenimplantiert. Eine Wolframsilizid schicht mit einer Dicke von 200 nm (2000 Å), wird auf der Polysili ziumschicht ausgebildet. Die Polysiliziumschicht und die Wolfram silizidschicht werden von den Bereichen, die nicht die Durch gangslöcher 51a, 51b, 52, 53 und 54 sind, entfernt. Dadurch wer den elektrisch leitende Schichten 81 in den Durchgangslöchern 51a, 51b, 52, 53 und 54 ausgebildet. Danach wird die Oxidschicht 46, die die Durchgangslöcher füllt, mit einer Dicke von 100 nm (1000 Å) durch das CVD-Verfahren ausgebildet.

Danach wird die Oxidschicht 46 von den Bereichen der Durchgangs löcher 52 und 51b entfernt. Eine Polysiliziumschicht mit einer Dicke von 200 nm (2000 Å) wird auf der gesamten Oberfläche ausge bildet. Wie in den Fig. 60A und 60B gezeigt, werden Siliziumionen in die gesamte Oberfläche dieser Polysiliziumschicht mit einer Implantierungsrate von 2×10¹⁵/cm² mit einer Implantationsenergie von 10keV implantiert, wodurch die amorphe Siliziumschicht 58 ausgebildet wird. Eine Resistschicht 99, die gemustert wird, um nur die Oberflächen der Abschnitte, die den Kanalbereichen ent sprechen, freizugeben, wird auf der amorphen Siliziumschicht 58 ausgebildet. Unter Benutzung dieser Resistschicht 99 als Maske werden Siliziumionen in die amorphe Siliziumschicht 58 mit einer Dosierung von 5×10¹⁵/cm² mit einer Implantationsenergie von 100kev implantiert. Dadurch werden die amorphen Siliziumschichten 58a, in welchen die Kristallkörner des Siliziums mit einer geringen Dichte erzeugt sind, in den Abschnitten, die den Kanalbereichen der p-Kanal MOS-Transistoren (TFTs) entsprechen, ausgebildet. Die Resistschicht 99 wird entfernt. In einer Stickstoffatmosphäre wird bei einer Temperatur von 600°C für fünf Stunden eine Wärme behandlung ausgeführt, so daß die Bereiche der amorphen Silizium schichten 58a monokristallisiert werden.

Die Draufsichten der Fig. 60a bis 64a zeigen nur Abschnitte, die höher als die Positionen der Durchgangslöcher angeordnet sind.

Wie in den Fig. 61A und 61B gezeigt wird, wird die kristallisier te Siliziumschicht in Übereinstimmung mit einem vorbestimmten Muster entfernt, so daß monokristalline Siliziumschichten 59a (55a) und Polysiliziumschichten 59b (55b), die die aktive Schicht bilden, ausgebildet werden.

Wie die Fig. 62A und 62B zeigen, werden die monokristallinen Si liziumschichten 59A und die polykristallinen Siliziumschichten 59B mit der Siliziumoxidschicht bedeckt, d. h. der Gateisolier schicht 43 mit einer Dicke von 20 nm (200 Å), die bei einer Tempe ratur von 850°C durch das CVD-Verfahren gebildet wird. Abschnit te der Siliziumoxidschicht 42, die über den Bereichen der Durch gangslöcher 52 und 51a angeordnet sind, werden entfernt. Eine Polysiliziumschicht mit einer Dicke von 200 nm (2000 Å), wird über der gesamten Oberfläche durch das CVD-Verfahren ausgebildet. Ar sen wird in die Polysiliziumschicht mit einer Dosierung von 4×10¹⁵/cm² mit einer Implantierungsenergie von 50keV ionenimplan tiert. Diese Polysiliziumschicht wird zur Ausbildung der Gate elektroden 60 gemustert. Unter Benutzung der Gateelektroden 60 als Maske wird Bor (B) in die Polysiliziumschicht 59b mit einer Dosierung von 2×10¹⁴/cm² mit einer Implantierungsenergie von 50keV ionenimplantiert. Eine Wärmebehandlung wird in einer Stickstoff atmosphäre bei einer Temperatur von 850°C für 30 Minuten ausge führt, um die p-Typ Source/Drain-Bereichen 55b der p-Kanal MOS- Transistoren (TFTs) auszubilden.

Wie in den Fig. 63A und 63B gezeigt, wird die Oxidschicht 44 über der gesamten Oberfläche durch CVD-Verfahren bei einer Temperatur von 700°C ausgebildet. Die Oxidschicht 44 wird geglättet, so daß sie die Dicke von ungefähr 300 nm (3000 Å) aufweist. Die Durch gangslöcher 53 und 54 werden in der Zwischenschicht-Isolier schicht (Oxidschicht) 44 ausgebildet. Die Durchgangslöcher 53 und 54 werden mit Abschnitten der Aluminium-Verbindungsschicht 91, die durch Sputter-Verfahren mit einer Dicke von 700 nm (7000 Å) auf der Zwischenschicht-Isolierschicht 44 ausgebildet wird, gefüllt. Diese Aluminium-Verbindungsschicht 91 wird zur Ausbildung der Bitleitungen gemustert.

Am Ende wird die Oxidschicht 45 auf den Bitleitungen 91 durch das Plasma-CVD-Verfahren bei einer Temperatur von 300°C ausgebildet. Obwohl in den Fig. 64A und 64B nicht gezeigt, werden Durchgangs löcher zum Freilegen von vorgeschriebenen Bereichen der Oberflä che der Gateelektrode 71 ausgebildet. Die Aluminium-Verbindungs schicht 92, die mit einer Dicke von 800 nm (8000 Å) ausgebildet wird, ist durch das Durchgangsloch in Kontakt mit den Gateelek troden (Wortleitung) 71. Auf diese Art wird die Speicherzelle des SRAM, der die TFTs verwendet, vollendet.

Bei dem Schritt der obigen Ausführungsform, der in Fig. 60A und 60B gezeigt ist, kann die Resistschicht 99 zum Freilegen eines Abschnitts der Oberfläche der amorphen Siliziumschicht 58, der größer als der Kanalbereich CH ist, wie in den Fig. 65A und 65B gezeigt, gemustert werden.

Ausführungsform 2 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungsform stellt ein Verfahren zur Herstellung einer Halbleiterdünnschicht dar, daß das Verfahren B zur Herstellung der Halbleiterdünnschicht verwendet. Die Ausführungsform 2 ver wendet Herstellungsschritte, die ähnlich denen der Ausführungs form 1, wie in den Fig. 56A und 56B bis 59A und 59B gezeigt sind, und derart werden im folgenden nur die darauf folgenden Schritte beschrieben.

Wie die Fig. 66A und 66B zeigen, wird die amorphe Siliziumschicht 58 mit einer Dicke von 200 nm (2000 Å) auf der Zwischenschicht-Iso lierschicht 42 durch das CVD-Verfahren bei einer Temperatur von 450°C unter Verwendung von Disilan-(Si₂H₆)Gas als Materialgas ausgebildet. Die Resistschicht 99 wird so gemustert, daß sie an ihrem Umfang um 0,1 bis 0,2 µm größer als der auszubildende Kanal bereich des p-Kanal MOS-Transistors (TFT) ist. Während dieses Musterns werden die Zeiträume zur Belichtung und Entwicklung län ger gemacht, um die kegelförmigen oder geneigten Seitenwände der Resistschicht 99 auszubilden.

Wie in den Fig. 67A und 67B gezeigt, wird die amorphe Silizium schicht 58 unter Benutzung der Resistschicht 99 als Maske geätzt. dann wird die Resistschicht 99 entfernt. Bei diesem Schritt wer den die Seitenwände der amorphen Siliziumschicht 58 in geneigte Formen geätzt, da die Seitenwände der Resistschicht 99 geneigt sind. Bei dem Trockenätzverfahren ist die Ätzrate des Resists im allgemeinen zweimal die des amorphen Siliziums. Darum kann die amorphe Siliziumschicht mit geneigten Seitenoberflächen durch Benutzung der Resistschicht 99 als Maske erhalten werden. Danach können Siliziumionen in einen peripheren Abschnitt der amorphen Siliziumschicht 58 implantiert werden. Die amorphe Silizium schicht 58 kann Seitenwände aufweisen, die entgegengesetzt zu den in Fig. 67B gezeigten geneigt sind, zum Beispiel durch ein Ver fahren, bei dem der Druck des Ätzgases während des Ätzens sukzes sive erhöht wird, um die Menge des Ätzgases, die in lateraler (seitlicher) Richtung zugeführt wird, zu erhöhen und dadurch ent gegengesetzt geneigte Formen auszubilden.

Danach wird die amorphe Siliziumschicht 58 der Wärmebehandlung in einer Stickstoffatmosphäre bei einer Temperatur von 600°C für fünf Stunden unterworfen. Dadurch wird ein zentraler Bereich der amorphen Siliziumschicht 58, der nicht der periphere Bereich ist, monokristallisiert. Die gesamte amorphe Siliziumschicht 58 wird monokristallisiert, falls die obige Wärmebehandlung auf die amor phe Siliziumschicht, die die geneigte Gestalt aufweist, die ent gegengesetzt der in den Fig. 67A und 67B gezeigten ist, oder falls die obige Wärmebehandlung auf die amorphe Siliziumschicht 58 angewendet wird, deren peripherer Bereich der Ionenimplanta tion von Siliziumionen unterworfen ist.

Wie in den Fig. 68A und 68B gezeigt, wird die die monokristalline Siliziumschicht 59a bedeckende Polysiliziumschicht 59b mit einer Dicke von 100 nm (1000 Å) auf der Zwischenschicht-Isolierschicht 42 ausgebildet. Die Resistschicht 99 wird auf der Polysilizium schicht 59b ausgebildet, und zur Ausbildung von Öffnungen an Ab schnitten, die den Kanalbereichen der p-Kanal MOS-Transistoren (TFTs) entsprechen, gemustert.

Wie in den Fig. 69A und 69B gezeigt, wird die Polysiliziumschicht 59b auf der monokristallinen Siliziumschicht 59a entfernt, unter Benutzung der Resistschichten 99 als Maske. Danach wird die Re sistschicht 99 entfernt.

Wie in den Fig. 70A und 70B gezeigt, werden die monokristallinen Siliziumschichten 59a (55a) und die polykristallinen Silizium schichten 59b (55b) in Übereinstimmung mit einem vorbestimmten Muster ausgebildet. Auf diese Art werden die aktiven Schichten der p-Kanal MOS-Transistoren (TFTs) ausgebildet.

Danach wird der Herstellungsprozeß in Übereinstimmung mit den Schritten der Ausführungsform 1, die in den Fig. 62A und 62B bis 64A und 64B gezeigt sind, ausgeführt.

Ausführungsform 3 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungform stellt ein Verfahren zur Herstellung einer Speicherzelle eines SRAM unter Benutzung des Verfahrens C der Herstellung der Halbleiterdünnschicht dar. Das Verfahren der Her stellung der Speicherzelle des SRAM verwendet Schritte, die ähn lich denen der Ausführungsform 1, die in den Fig. 56A und 56B bis 59A und 59B gezeigt sind, und diese vergleichbaren Schritte wer den im folgenden nicht beschrieben. Die Fig. 71A und 71B sind eine Plan- und eine Schnittansicht, die einen Schritt, der auf den Herstellungsschritt der Ausführungsform 1 aus den Fig. 59A und 59B folgt, zeigen.

Wie die Fig. 71A und 71B zeigen, wird die amorphe Siliziumschicht 58 mit einer Dicke von 100 nm (1000 Å) auf der Zwischenschicht-Iso lierschicht 42 durch das CVD-Verfahren bei einer Temperatur von 450°C unter Verwendung von Disilan-(Si₂H₆)Gas als Materialgas ausgebildet. Die Resistschicht 99 wird auf den Abschnitten der amorphen Siliziumschicht 58, die den Kanalbereichen der p-Kanal MOS-Transistoren (TFTs) entsprechen, ausgebildet. Unter Benutzung der Resistschicht 99 als Maske werden Wasserstoffionen oder Fluo rionen in die amorphe Siliziumschicht 58 mit einer Dosierung von 1×10¹⁵cm² mit einer Implantierungsenergie von 5keV implantiert. Danach wird die Resistschicht 99 entfernt. Die Wärmebehandlung der amorphen Siliziumschicht 58 wird in einer Stickstoffatmosphä re bei einer Temperatur von 600°C für fünf Stunden ausgeführt. Da der Abschnitt der amorphen Siliziumschicht 58, der dem Kanal bereich entspricht, die mit einer niedrigen Dichte erzeugten Ker ne enthält, wird der dem Kanalbereich entsprechende Abschnitt monokristallisiert. Die Implantation der Siliziumionen dient zur Zerstörung von winzigen Kernen in dem amorphen Siliziumschicht und dadurch der Reduzierung der Dichte der erzeugten Kerne in dem amorphen Silizium. Währenddessen dient, falls Wasserstoffionen oder Fluorionen in das amorphe Silizium implantiert werden, der implantierte Wasserstoff oder das implantierte Fluor zur Erzeu gung winziger Körner in dem amorphen Silizium. Derart werden in dem Kanalbereich keine winzigen Kerne erzeugt, d. h. in dem Be reich, in welchem weder Wasserstoffionen noch Fluorionen implan tiert werden, und eine niedrige Dichte von erzeugten Kernen wird beihalten. Darum verursacht die obige Wärmebehandlung die Mono kristallisation von nur den Kanalbereichen.

Danach wird das Verfahren in Übereinstimmung mit den Schritten der Ausführungsform 1, die in den Fig. 61A und 61B bis 64A und 64B gezeigt sind, ausgeführt.

Ausführungsform 4 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungsform stellt ein Verfahren zur Herstellung eines SRAM dar, bei dem das Verfahrens D der Herstellung der Halblei terdünnschicht verwendet wird. Die Fig. 72A und 72B sind eine Plan- und Schnittansicht, die einen Herstellungsschritt, der auf die Herstellungsschritte der Ausführungsform 1, die in den Fig. 56A und 56B bis 59A und 59B gezeigt sind, folgt.

Wie die Fig. 72A und 72B zeigen, wird die amorphe Siliziumschicht 58 mit einer Dicke von 200 nm (2000 Å) auf der Zwischenschicht-Iso lierschicht 42 ausgebildet. Die amorphe Siliziumschicht 58 kann durch das CVD-Verfahren bei einer Temperatur von 450°C unter Verwendung von Disilan-(Si₂H₆) als Materialgas ausgebildet werden, oder sie kann durch Ausbildung einer Polysiliziumschicht mit ei ner Dicke von 200 nm (2000 Å) und der Implantierung von Siliziumio nen in die Polysiliziumschicht mit einer Dosierung von 5×10¹⁵/cm² mit einer Implantierungsenergie von 100keV ausgebildet werden. Danach wird ein Elektronenstrahl auf das Zentrum (Punkt A in den Fig. 72A und 72B) eines Abschnittes, der entsprechend jedem aus zubildenden Kanalbereich eines TFT ausgebildet ist, gerichtet. Der Durchmesser des Elektronenstrahls ist 0,05 3Mm, die Beschleuni gungsspannung ist 10keV, der Strom ist 50 µA (Ausgangsleistung: 0,5 W), und die Bestrahlungszeit ist 1 nsec/Punkt. Durch die Be strahlung mit dem Elektronenstrahl wird die amorphe Silizium schicht an dem Punkt A geschmolzen, und erstarrt in ein winziges Kristallkorn. Aufgrund der Wärmebehandlung in der Stickstoffatmo sphäre bei einer Temperatur von 600°C für fünf Stunden, wächst von dem Kern, der aus dem winzigen Kristallkorn an dem Punkt A gebildet ist, der Kristall in der amorphen Siliziumschicht 58. Dadurch werden den Kanalbereichen entsprechende Abschnitte mono kristallisiert.

Danach wird das Herstellungsverfahren in Übereinstimmung mit den Schritten der Ausführungsform 1, die in den Fig. 61A und 61B bis zu den Fig. 64A und 64B gezeigt sind, ausgeführt.

Ausführungsform 5 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungsform stellt ein Verfahren zur Herstellung einer Speicherzelle eines SRAM unter Benutzung des Verfahrens E der Herstellung der Halbleiterdünnschicht dar. Die Fig. 73A und 73B sind eine Plan- und eine Schnittansicht, die einen Herstellungs schritt, der auf die der Ausführungsform 1, die in den Fig. 56A und 56B bis 59A und 59B gezeigten, folgt.

Wie die Fig. 73A und 73B zeigen, wird die amorphe Siliziumschicht 58 mit einer Dicke von 100 nm (1000 Å) auf der Zwischenschicht-Iso lierschicht 42 ausgebildet. Diese amorphe Siliziumschicht 58 kann durch das CVD-Verfahren bei einer Temperatur von 450°C unter Benutzung von Disilangas ausgebildet werden, oder sie kann durch Ausbildung einer Polysiliziumschicht und Ionenimplantierung von Siliziumionen in die Polysiliziumschicht mit einer Dosierung von 5×10¹⁵/cm² mit einer Implantierungsenergie von 100keV ausgebildet werden. Die Oxidschicht 47 wird selektiv auf Abschnitten der amorphen Siliziumschicht 58 entsprechend den Kanalbereichen aus gebildet. Diese Oxidschicht 47 wird mit einer Dicke von 100 nm (1000 Å) durch ein ECR-CVD-Verfahren (Elektronenzyklotronresonanz- CVD-Verfahren) bei einer Temperatur von 500°C ausgebildet. Eine Gasmischung aus SiH₄ und N₂O wird als Materialgas der Oxidschicht 47 verwendet. Die Oxidschicht 47, die als eine Schicht zum Wech sel der internen Spannung der amorphen Siliziumschicht 58 dient, muß bei einer Temperatur von nicht mehr als 600°C ausgebildet werden. Bei einer Temperatur, die 600°C übersteigt, würde die amorphe Siliziumschicht 58 aufgrund der Ausbildung der Oxid schicht 47 kristallisiert. Eine Wärmebehandlung wird in einer Stickstoffatmosphäre bei 600°C für fünf Stunden ausgeführt, wäh rend die Oxidschicht 47 auf der amorphen Siliziumschicht 58 ver bleibt. Dadurch werden Abschnitte der amorphen Siliziumschicht 58, die mit der Oxidschicht 47 bedeckt sind, d. h. die Kanalberei che monokristallisiert. Danach wird die Oxidschicht 47 entfernt.

Der Grund, daß nur die Kanalbereiche monokristallisiert werden, ist, daß die Geschwindigkeit des Kristallwachstums auf das Zwei fache oder mehr ansteigt, wenn eine Druckspannung von 10⁹ dync/cm² in der amorphen Siliziumschicht vorhanden ist. Da die Wachstums geschwindigkeit nur in den Kanalbereichen groß ist, werden nur die Kanalbereiche monokristallisiert. Derart wird, falls die Oxidschicht nur auf dem Kanalbereich ausgebildet ist, eine Span nung in der amorphen Siliziumschicht aufgrund der Unterschiedes der thermischen Expansionskoeffizienten von SiO₂ und Si erzeugt. Bei dieser Ausführungsform wird, da die Oxidschicht 47 bei der Temperatur von 100°C ausgebildet wird, keine Spannung bei der Temperatur von 100°C zwischen der amorphen Siliziumschicht 58 und der Oxidschicht 47 erzeugt. Wenn die Temperatur in diesem Zustand auf 600°C erhöht wird, arbeitet das SiO₂, dessen thermi scher Expansionskoeffizient kleiner als der des Si ist, zu Unter drückung der Ausdehnung der Si-Atome, und derart wird in der amorphen Siliziumschicht 58 eine Druckspannung erzeugt.

Ausführungsform 6 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungsform stellt ein Verfahren zur Herstellung einer Speicherzelle eines SRAM dar, auf welches das Verfahrens F der Herstellung der Halbleiterdünnschicht angewendet wird. Die Fig. 74A und 74B sind eine Drauf- bzw. eine Schnittansicht, die Schritte, die auf die Herstellungsschritte der Ausführungsform 1, die in den Fig. 56A und 56B bis 59A und 59B gezeigt sind, folgen.

Wie die Fig. 74A und 74B zeigen, wird eine Polysiliziumschicht 59c mit einer Dicke von 1000 nm (10000 Å) auf der Zwischenschicht- Isolierschicht 42 ausgebildet. Die Resistschicht 99 wird selektiv auf der Polysiliziumschicht 59c, die Oberflächenabschnitte der Polysiliziumschicht 59c, die die Kanalbereiche aufweisen, freile gen, ausgebildet. Die Resistschicht 99 wird so gemustert, daß jede Ecke oder jeder vorspringende Abschnitt derselben in Punkt kontakt mit dem Kanalbereich CH ist. Unter Benutzung der Resist schicht 99 als Maske werden Siliziumionen in die Polysilizium schicht 59c mit einer Dosierung von 5×10¹⁵/cm² mit einer Implan tierungsenergie von 100keV implantiert. Dadurch werden Abschnitte der Polysiliziumschicht 59c, die nicht mit der Resistschicht 99 bedeckt sind, in amorphes Silizium umgewandelt, und die Abschnit te der Polysiliziumschicht 59c, die mit der Resistschicht 99 be deckt sind, bleiben Polysilizium. Danach wird die Resistschicht 99 entfernt. Die Polysiliziumschicht 59, die teilweise in amor phes Silizium umgewandelt wurde, wird in einer Stickstoffat mosphäre bei einer Temperatur von 600°C für fünf Stunden ther misch behandelt. Das Kristallwachstum in dem amorphen Silizium beginnt von den Punkten, die die Polysiliziumbereiche kontaktie ren. Da jeder Kanalbereich CH nur durch einen Punkt in Kontakt mit dem Polysiliziumbereich ist, beginnt das Kristallwachstum in dem amorphen Silizium von dem Kern ausgehend, der in dem Kri stallkorn an dem spitzen Ende des Polysiliziumbereiches, der das selbe kontaktiert, ausgebildet ist. Darum werden die Abschnitte des amorphen Siliziums der Kanalbereiche CH monokristallisiert.

Ausführungsform 7 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungsform stellt ein Verfahren zur Herstellung einer Speicherzelle eines SRAM dar, auf welches das Verfahrens G der Herstellung der Halbleiterdünnschicht angewendet wird. Die Fig. 75A und 75B genauso wie die Fig. 76A und 76B sind Drauf- bzw. Schnittansichten, die aufeinanderfolgend Schritte zeigen, die auf die Herstellungsschritte der Ausführungsform 1, die in den Fig. 56A und 56B bis zu den Fig. 59A und 59B gezeigt sind, folgen.

Wie die Fig. 75A und 75B zeigen, wird eine amorphe Silizium schicht mit Abschnitten verschiedener Dicke auf der Zwischen schicht-Isolierschicht 42 ausgebildet. Die amorphe Silizium schicht wird von der amorphen Siliziumschicht 57 mit einer Dicke von 100 nm (1000 Å) und der amorphen Siliziumschicht 57a mit einer Dicke von 200 nm (2000 Å) gebildet. Danach wird die Wärmebehandlung der amorphen Siliziumschicht in einer Stickstoffatmosphäre bei einer Temperatur von 600°C für 30 Minuten ausgeführt. Die Tempe ratur und die Zeitdauer dieser Wärmebehandlung werden so gesteu ert, daß nur ein Kern in dem dicken Bereich der amorphen Silizi umschicht 57a erzeugt wird. Ein Kern wird nicht in dem dünnen Bereich der amorphen Siliziumschicht 57 erzeugt, aufgrund der Zeitverzögerung der Erzeugung eines Kerns in der amorphen Silizi umschicht mit kleiner Dicke. In anderen Worten ist der Grund für das obige, daß die Geschwindigkeit des Wachstums in dem dünnen Abschnitt der amorphen Siliziumschicht 57 niedriger als die des dicken Abschnitts der amorphen Siliziumschicht 57a ist. Auf diese Weise wird ein Kristallkern N in jeder dicken amorphen Silizium schicht 57a erzeugt.

Wie in den Fig. 76A und 76B gezeigt, wird die amorphe Silizium schicht um eine Dicke von 100 nm (1000 Å) geätzt, so daß die dünnen Abschnitte der amorphen Siliziumschicht 57 entfernt werden, und nur die amorphen Siliziumschichten 57a, die die große Dicke auf weisen, mit einer Dicke von 100 nm (1000 Å) zurückbleiben. Die amorphen Siliziumschichten 57a werden thermisch in der Stick stoffatmosphäre bei einer Temperatur von 600°C für fünf Stunden behandelt. Diese Wärmebehandlung verursacht die Monokristallisa tion der in den Kanalbereichen verbleibenden amorphen Silizium schichten 57a, da in jeder amorphen Siliziumschicht 57a ein Kri stallkern existiert.

Danach wird das Herstellungsverfahren in Übereinstimmung mit den Schritten der Ausführungsform 2, die in den Fig. 68A und 68B bis zu den Fig. 70A und 70B gezeigt sind, ausgeführt. Die auf die Herstellungsschritte in den Fig. 70A und 70B folgenden Schritte werden in Übereinstimmung mit den Schritten, die in den Fig. 62A und 62B bis zu den Fig. 64A und 64B gezeigt sind, ausgeführt.

Die Fig. 77A und 77B sind eine Plan- und eine Schnittansicht, die einen anderen Herstellungsschritt bei dieser Ausführungsform zei gen, der auf den der Ausführungsform 1, der in den Fig. 59A bzw. 59B gezeigt ist, folgt. Wie die Fig. 77A und 77B zeigen, wird eine Polysiliziumschicht 59d mit einer Dicke von 200 nm (2000 Å) auf der Zwischenschicht-Isolierschicht 42 ausgebildet. Diese Po lysiliziumschicht 59d wird aus Silizium ausgebildet, das einen Kristallkorndurchmesser von 0,8 µm (=d) aufweist. Die Resist schicht 99 wird selektiv auf Abschnitten der Polysiliziumschicht 59d, die den Kanalbereichen entsprechen, ausgebildet. Jeder Ab schnitt der Resistschicht 99 weist eine plane Fläche von 0,4 mm× 0,4 mm (=a) auf. Die Dicke der Resistschicht beträgt 1 mm. In Ver bindung mit diesem kann eine Oxidschicht anstelle der Resist schicht ausgebildet sein. Unter Benutzung der Resistschicht 99 als Maske werden Siliziumionen in die Polysiliziumschicht 59d mit einer Dosierung von 5×10¹⁵/cm² mit einer Implantierungsenergie von 100keV implantiert. Diese Ionenimplantation wird durch ein fort laufendes rotierendes Implantationsverfahren mit einem Winkel e von 30 Grad ausgeführt. Derart werden die Siliziumionen bei einem Winkel von 30 Grad implantiert, während der Wafer rotiert. Da durch werden die Siliziumionen nicht in die Bereiche implantiert, die direkt unter der Resistschicht 99 angeordnet sind und einen dreieckigen Querschnitt aufweisen, so daß darin Kristall ver bleibt. Andere Bereiche werden durch die Implantation von Sili ziumionen in amorphes Silizium umgewandelt. Danach wird die Re sistschicht 99 entfernt. Eine Wärmebehandlung wird in einer Stickstoffatmosphäre bei einer Temperatur von 600°C für fünf Stunden ausgeführt, so daß die Bereiche mit dem dreieckigen Querschnitt jeweils einen Kern bilden, von welchem das Wachstum des Kristalls ausgeht. Dadurch werden die Kanalbereiche CH monokristallisiert (das heißt in einen Monokristall umgewandelt). Es ist notwendig, den Korndurchmesser (d) der Polysiliziumschicht 59d und die Größe (a) der Resistschicht 99 zu bestimmen, so daß die Bedingung a<d (bevorzugterweise a(d/2) erfüllt wird. Unter diesen Bedingungen wird der Bereich mit dem rechteckigen Querschnitt direkt unter der Resistschicht 99 nur aus einem Kristallkorn ausgebildet.

Das Herstellungsverfahren, das auf das obige folgt, wird ver gleichbar zu dem der Ausführungsform 1, das in den Fig. 61A und 61B bis zu den Fig. 64A und 64B gezeigt ist, ausgeführt.

Ausführungsform 8 eines Verfahrens zur Herstellung eines SRAM

Diese Ausführungsform stellt ein Verfahren zur Herstellung einer Speicherzelle eines SRAM dar, bei welchem das Verfahrens H zur Herstellung der Halbleiterdünnschicht verwendet wird. Die Fig. 78A und 78B bis zu den Fig. 82A und 82B sind Plan- und Schnitt ansichten, die aufeinanderfolgend Schritte zeigen, die auf die Herstellungsschritte der Ausführungsform 1, die in den Fig. 56A und 56B bis zu den Fig. 59A und 59B gezeigt sind, folgen.

Wie die Fig. 78A und 78B zeigen, wird eine amorphe Silizium schicht 57 mit einer Dicke 200 nm (2000 Å) auf der geglätteten Zwi schenschicht-Isolierschicht 42 ausgebildet. Die Resistschicht 99 wird selektiv auf Abschnitten der amorphen Siliziumschicht 57 ausgebildet, die den Kanalbereichen der p-Kanal MOS-Transistoren (TFTs) entsprechen.

Wie in den Fig. 79A und 79B gezeigt, wird eine Dicke von 100 nm (1000 Å) der amorphen Siliziumschicht 57 unter Benutzung der Re sistschicht 99 als Maske entfernt. Danach wird die Resistschicht 99 entfernt. Dadurch werden dicke amorphe Siliziumschichten 57a auf den Bereichen, die den Kanalbereichen entsprechen, ausgebil det.

Wie in den Fig. 80A und 80B gezeigt, wird eine Wärmebehandlung auf die amorphe Siliziumschicht 57 in einer Stickstoffatmosphäre bei einer Temperatur von 600°C für fünf Stunden ausgeführt. Da durch werden die amorphen Siliziumschichten 57 und 57a kristalli siert. Jedoch wird jede dicke amorphe Siliziumschicht 57a mono kristallisiert, da die Geschwindigkeit des Kristallwachstums hoch ist. Derart werden die Abschnitte 57a der amorphen Silizium schicht zur Ausbildung von monokristallinen Siliziumschichten 59a kristallisiert. Währenddessen wird der Abschnitt der amorphen Siliziumschicht 57 zur Ausbildung einer Polysiliziumschicht 59b kristallisiert. Die Kristallkorngrenzen sind zusammen mit der Polysiliziumschicht 59b schematisch in Fig. 80B gezeigt.

Wie in den Fig. 81A und 81B gezeigt, werden die kristallisierten monokristallinen Siliziumschichten 59a und Polysiliziumschichten 59b selektiv in Übereinstimmung mit einem vorbestimmten Muster entfernt.

Wie in den Fig. 82A und 82B gezeigt, werden die monokristallinen Siliziumschichten 59a und die Polysiliziumschichten 59b mit der Gateisolierschicht 42, die aus einer Oxidschicht gebildet wird, bedeckt. Dann werden nur Abschnitte der Oxidschicht 43, die in dem Bereich des Durchgangslochs 51a und dem Halbbereich (oberer Halbbereich in Fig. 82A) des Durchgangslochs 52 angeordnet sind, entfernt. Die Gateelektrode 60 wird auf der Gateisolierschicht 43 in Übereinstimmung mit einem vorbestimmten Muster ausgebildet. Dann wird Bor unter Benutzung der Gateelektrode 60 als Maske zur Ausbildung von Source/Drain-Bereichen 55b der p-Kanal MOS-Transi storen ionenimplantiert.

Danach wird das Herstellungsverfahren in Übereinstimmung mit den Schritten der Ausführungsform 1, die in den Fig. 63A und 63B ge nauso wie in den Fig. 64A und 64B gezeigt sind, ausgeführt.

Bei dem Verfahren zur Herstellung der Speicherzelle des SRAM wird die monokristalline Schicht, die Kanalbereiche der TFTs bildet, aus der amorphen Siliziumschicht gebildet. Die Dichte (Stück/cm²) von erzeugten Kernen in der amorphen Siliziumschicht und die An zahl von Kristallkernen in dem Kanalbereich (0,4 µm×0,8 µm) wird im folgenden in Verbindung mit verschiedenen Verfahren der Her stellung der amorphen Siliziumschicht beschrieben.

i) Wenn eine amorphe Siliziumschicht durch das CVD-Verfahren bei einer Temperatur von 550°C unter Benutzung von Silan (SiH₄) als Materialgas ausgebildet wird.
Dichte von erzeugten Kernen: 1×10¹⁰ Stück/cm² oder weniger; Anzahl von Kristallkernen im Kanalbereich: 32 Stück.
ii) Wenn eine amorphe Siliziumschicht durch das CVD-Verfahren bei einer Temperatur von 450°C unter Benutzung von Disilan (Si₂H₆) als Materialgas ausgebildet wird.
Dichte von erzeugten Kernen: 6×10⁷ Stück/cm² oder weniger; Anzahl von Kristallkernen im Kanalbereich: 0,2 Stück.
iii) Wenn eine amorphe Siliziumschicht durch Implantation von Siliziumionen in eine Polysiliziumschicht mit einer Implantie rungsrate von 5×10¹⁵/cm² ausgebildet wird.
Dichte von erzeugten Kernen: 5×10⁷ Stück/cm² oder weniger; Anzahl von Kristallkernen im Kanalbereich: 0,16 Stück.
iv) Wenn eine amorphe Siliziumschicht durch Implantation von Siliziumionen in eine Polysiliziumschicht mit einer Implantie rungsrate von 2×10¹⁵/cm² ausgebildet wird.
Dichte von erzeugten Kernen: 3×10⁸ Stück/cm² oder weniger; Anzahl von Kristallkernen im Kanalbereich: 1 Stück.

Angesichts der Dichten der erzeugten Kerne in dem Kanalbereich in Verbindung mit den entsprechenden Verfahren der Herstellung der amorphen Siliziumschicht ist es notwendig, die Verfahren (ii) oder (iii) zur Herstellung der amorphen Siliziumschicht zu ver wenden, um den gesamten Kanalbereich (0,4 µm×0,8 µm) des TFT der Speicherzelle des miniaturisierten SRAM aus der monokristallinen Schicht bestehend auszubilden. Derart kann der winzige Kanalbe reich des TFT der Speicherzelle des miniaturisierten SRAM durch Ausführen der Monokristallisation entsprechend den oben beschrie benen Herstellungsverfahren A-H ausgeführt werden, während die Dichte der erzeugten Kerne in der amorphen Siliziumschicht bei 1 oder weniger gehalten wird. Durch Herstellen der monokristallinen Schicht aus der amorphen Siliziumschicht, die die Kristallkerne, die mit einer reduzierten Dichte erzeugt sind, enthält, kann die monokristalline Schicht erhalten werden, deren Dichte von Defek ten auf einen niedrigen Wert gedrückt ist. Dadurch ist es mög lich, den TFT zu erhalten, der die gewünschten und benötigten Werte erfüllt (d. h. AN-Strom von 0,25 µA oder mehr und AUS-Strom von 15fA oder weniger).

Wie oben beschrieben kann der Feldeffekt-Dünnschicht-Transistor auf die miniaturisierte Speicherzelle des SRAM zur Stabilisierung des Lese- und Schreibbetriebs und zur Reduzierung des Stromver brauchs des SRAM angewendet werden.

Entsprechend können bei dem Feldeffekt-Dünnschicht-Transistor verglichen mit dem beschriebenen Dünnschicht-Transistor ein hoher AN-Strom und ein niedriger AUS-Strom erreicht werden.

Entsprechend dem Herstellungsverfahren für den Feldeffekt-Dünn schicht-Transistor wird der Kanalbereich gesteuert monokristallin ausgebildet und die Dichte von Defekten desselben wird auf einem beabsichtigtem niedrigen Wert gehalten. Deswegen zeigt der Dünn schicht-Transistor den höheren AN-Strom und den niedrigeren AUS- Strom.

Claims

1. Feldeffekt-Dünnschicht-Transistor, der auf einem Isolator ausgebildet ist, mit
einer Halbleiterdünnschicht (55), die einen Abschnitt aufweist, der einen Kanalbereich (55a) mit einer vorbestimmten Kanalbreite bildet;
Source/Drain-Bereiche (55b), die in Abschnitten der Halbleiter dünnschicht ausgebildet sind, die voneinander in einer Richtung, die die Kanalbreite kreuzt, durch den Kanalbereich getrennt sind; einer Gateisolierschicht (43), die auf dem Kanalbereich ausgebil det ist; und
einer Gateelektrode (60), die auf der Gateisolierschicht ausge bildet ist;
wobei der Kanalbereich der Halbleiterdünnschicht aus einer Kri stallstruktur ausgebildet ist, die so gesteuert ist, daß ein Strom, der zwischen den Source- und Drain-Bereichen (55b) fließt, einen Wert von -0,25 µA oder mehr pro Kanalbreite von 1 µm er reicht, falls eine Spannung von -3V über die Source- und Drain- Bereiche angelegt wird und eine Spannung von -3V über die Gatee lektrode und den Source-Bereich angelegt wird, und der einen Wert von -15fA oder weniger pro Kanalbreite von 1 µm erreicht, falls eine Spannung von -3V über die Source- und Drain-Bereiche ange legt wird und eine Spannung von 0V über die Gateelektrode und den sourcebereich angelegt wird.

2. Feldeffekt-Dünnschicht-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß der Kanalbereich (55a) monokristallin ausgebildet ist, und daß die Source/Drain-Bereiche (55b) polykristallin ausgebildet sind.

3. Feldeffekt-Dünnschicht-Transistor, der auf einem Isolator ausgebildet ist, mit
einer Halbleiterdünnschicht (55), die einen Abschnitt aufweist, der einen Kanalbereich (55a) bildet;
Source- und Drain-Bereiche (55b), die in Abschnitten der Halblei terdünnschicht ausgebildet sind, die voneinander durch den Kanal bereich getrennt sind;
einer Gateisolierschicht (43), die auf dem Kanalbereich ausgebil det ist; und
einer Gateelektrode (60), die auf der Gateisolierschicht ausge bildet ist;
wobei der Kanalbereich der Halbleiterdünnschicht aus einem Mono kristall ausgebildet ist, und Kristalldefekte mit einer Dichte von nicht mehr als 10⁹ Stück/cm² aufweist.

4. Halbleitervorrichtung mit:
einem Halbleitersubstrat (1) mit einem ersten Leitungstyp mit einer Hauptoberfläche;
einem Feldeffekt-Transistor (Q2, Q4, Q5, Q6) eines zweiten Lei tungstyps, der auf der Hauptoberfläche des Halbleitersubstrats ausgebildet ist; und
einem Feldeffekt-Transistor (Q1, Q3) des ersten Leitungstyps, der elektrisch mit dem Feldeffekt-Transistor des zweiten Leitungstyps verbunden ist,
wobei der Feldeffekt-Transistor des ersten Leitungstyps aufweist:
eine Halbleiterdünnschicht (55) mit einem Abschnitt, der einen Kanalbereich (55a) mit einer vorbestimmten Kanalbreite bildet; Source und Drain-Bereiche (55b) des ersten Leitungstyps, die in Abschnitten der Halbleiterdünnschicht ausgebildet sind, die von einander in einer Richtung, die die Kanalbreite kreuzt, durch den Kanalbereich getrennt sind;
eine Gateisolierschicht (43), die auf dem Kanalbereich ausgebil det ist; und
eine Gateelektrode (60), die auf der Gateisolierschicht ausgebil det ist;
wobei der Kanalbereich der Halbleiterdünnschicht aus einer Kri stallstruktur ausgebildet ist, die so gesteuert ist, daß ein Strom, der zwischen dem Source- und Drain-Bereich fließt, einen Wert von -0,25 µA oder mehr pro Kanalbreite von 1 µm erreicht, falls eine Spannung -3V über die Source- und Drain-Bereiche ange legt wird und eine Spannung von -3V über die Gateelektrode und den Source-Bereich angelegt wird, und der einen Wert von -15fA oder weniger pro Kanalbreite von 1 µm erreicht, falls eine Span nung von -3V über die Source- und Drain-Bereiche und eine Spannung von 0V über die Gateelektrode und den Source-Bereich angelegt wird.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeich net,
daß der Feldeffekt-Transistor (Q2, Q4, Q5, Q6) des zweiten Lei tungstyps aufweist:
ein Paar von Dotierbereichen (56b) des zweiten Leitungstyps in der Hauptoberfläche des Halbleitersubstrats, die voneinander zur Definierung eines Kanalbereiches getrennt sind; einer Gateelektrode (71), die auf dem Kanalbereich mit einer da zwischen angeordneten Isolierschicht (41) angeordnet ist.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeich net, daß einer der Dotierbereiche (56b) in dem Feldeffekt-Transistor des zweiten Leitungstyps elektrisch mit einem der Dotierbereiche (55b) in dem Feldeffekt-Transistor des ersten Leitungstyps ver bunden ist.

7. Halbleitervorrichtung nach Anspruch 5 oder 6, dadurch ge kennzeichnet, daß einer der Dotierbreiche (55b) des Feldeffekt-Transistors des ersten Leitungstyps elektrisch mit der Gateelektrode (71) des Feldeffekt-Transistors des zweiten Leitungstyps verbunden ist.

8. Halbleitervorrichtung nach einem der Ansprüche 5 bis 7, da durch gekennzeichnet, daß die Gateelektrode (60) des Feldeffekt-Transistors des ersten Leitungstyps elektrisch mit dem Dotierbereich (56b) des Feldef fekt-Transistors des zweiten Leitungstyps verbunden ist.

9. Halbleitervorrichtung nach einem der Ansprüche 4 bis 8, da durch gekennzeichnet, daß eine Isolierschicht (42) zwischen dem Feldeffekt-Transistor (Q1, Q3) des ersten Leitungstyps und dem Feldeffekt-Transistor (Q2, Q4) des zweiten Leitungstyps ausgebildet ist.

10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeich net, daß der Feldeffekt-Transistor (Q1, Q3) des ersten Leitungstyps und der Feldeffekt-Transistor (Q2, Q4) des zweiten Leitungstyps miteinander elektrisch durch ein Durchgangsloch (51a, 51b, 52) in der dazwischen ausgebildeten Isolierschicht (42) verbunden sind.

11. Halbleiterspeichervorrichtung vom statischen Typ, der eine Speicherzelle mit einem komplementären Feldeffekt-Transistor auf weist, mit
einem Halbleitersubstrat (1) des ersten Leitungstyps mit einer Hauptoberfläche, und
einer Mehrzahl von Speicherzellen (M), die auf der Hauptoberflä che des Halbleitersubstrats ausgebildet sind,
wobei jede der Speicherzellen aufweist:
einen ersten und einen zweiten Treibertransistor (Q2, Q4), die auf der Hauptoberfläche des Halbleitersubstrates von Feldeffekt- Transistoren des zweiten Leitungstyps gebildet werden, und deren Gateelektroden und Drainelektroden kreuzgekoppelt sind, und
einem ersten und einem zweiten Lasttransistor (Q1, Q3), die von Feldeffekt-Transistoren des ersten Leitungstyps gebildet werden, und die entsprechend mit den Drainelektroden des ersten und des zweiten Treibertransistors verbunden sind,
wobei jeder der ersten und zweiten Lasttransistoren aufweist:
eine Halbleiterdünnschicht (55), die einen Abschnitt aufweist, der einen Kanalbereich (55a) mit einer vorbestimmten Kanalbreite bildet;
Source- und Drain-Bereiche (55b) des ersten Leitungstyps, die in Abschnitten der Halbleiterdünnschicht ausgebildet sind, die von einander in einer Richtung, die die Kanalbreite kreuzt, durch den Kanalbereich getrennt sind;
eine Gateisolierschicht (43), die auf dem Kanalbereich ausgebil det ist; und
eine Gateelektrode (60), die auf der Gateisolierschicht ausgebil det ist;
wobei der Kanalbereich der Halbleiterdünnschicht aus einer Kri stallstruktur ausgebildet ist, die so gesteuert ist, daß ein Strom, der zwischen den Source- und Drain-Bereichen fließt, einen Wert von -0,25 µA oder mehr pro Kanalbreite von 1 µm erreicht, falls eine Spannung von -3V über die Source- und Drain-Bereiche und eine Spannung von -3V über die Gateelektrode und den Source- Bereich angelegt ist, und die einen Wert von -15fA oder weniger pro Kanalbreite von 1 µm erreicht, falls eine Spannung von -3V über die Source- und Drain-Bereiche und eine Spannung von 0V über die Gateelektrode und den Source-Bereich angelegt wird.

12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeich net,
daß der erste Treibertransistor (Q2) einen Source- und einen Drain-Bereich des zweiten Leitungstyps, die auf der Hauptoberflä che des Halbleitersubstrates zur Definierung eines Kanalbereiches voneinander getrennt ausgebildet sind und eine Gateelektrode, die auf dem Kanalbereich mit einer dazwischen angeordneten Gateiso lierschicht ausgebildet ist, aufweist, wobei der Source-Bereich mit einem ersten Potentialknoten (Vss) verbunden ist, der Drain- Bereich mit einem ersten Speicherzellknoten (N1) verbunden ist, und die Gateelektrode mit einem zweiten Speicherzellknoten (N2) verbunden ist, und
der zweite Treibertransistor (Q4) einen Source-Bereich und einen Drain-Bereich, die auf der Hauptoberfläche des Halbleitersubstra tes zur Definierung eines Kanalbereiches getrennt voneinander ausgebildet sind, und eine Gateelektrode, die mit einer dazwi schen angeordneten Gateisolierschicht auf dem Kanalbereich ausge bildet ist, aufweist, wobei der Source-Bereich mit dem ersten Potentialknoten (Vss) verbunden ist, der Drain-Bereich mit dem zweiten Speicherzellknoten (N2) verbunden ist, und die Gateelek trode mit dem ersten Speicherzellknoten (N1) verbunden ist, und eine Isolierschicht (42) zur Bedeckung der ersten und zweiten Treibertransistoren ausgebildet ist, und
der erste Lasttransistor (Q1) einen Source-Bereich und einen Drain-Bereich aus zwei Dotierbereichen aufweist, wobei der Sour ce-Bereich mit einem zweiten Potentialknoten (Vcc) verbunden ist, der Drain-Bereich mit dem ersten Speicherzellknoten (N1) verbun den ist, und die Gateelektrode des ersten Lasttransistors mit dem zweiten Speicherzellknoten (N2) verbunden ist, und
der zweite Lasttransistor (Q3) einen Source-Bereich und einen Drain-Bereich aus zwei Dotierbereichen aufweist, wobei der Sour ce-Bereich mit dem zweiten Potentialknoten (Vcc) verbunden ist, der Drain-Bereich mit dem zweiten Speicherzellknoten (N2) verbun den ist, und die Gateelektrode des zweiten Lasttransistors mit dem ersten Speicherzellknoten (N1) verbunden ist.

13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch ge kennzeichnet,
daß jede der Speicherzellen an einer Kreuzung einer Wortleitung (35) und eines Bitleitungspaars (33, 34) auf der Hauptoberfläche des Halbleitersubstrates vorgesehen ist, und daß jede der Spei cherzellen aufweist:
einen ersten Zugriffstransistor (Q5), der von einem Feldeffekt- Transistor des zweiten Leitungstyps gebildet wird, der ein Paar von Dotierbereichen das zweiten Leitungstyps, die in der Haupt oberfläche des Halbleitersubstrates voneinander getrennt zum De finieren eines Kanalbereiches ausgebildet sind, und eine Gatee lektrode, die mit einer dazwischen angeordneten Gateisolier schicht auf dem Kanalbereich ausgebildet ist, aufweist, wobei die Gateelektrode mit der Wortleitung (35) verbunden ist, einer der Dotierbreiche mit der einen Bitleitung (33) des Bitleitungspaares verbunden ist, und der andere der Dotierbreiche mit dem ersten Speicherzellknoten (N1) verbunden ist; und
einen zweiten Zugriffstransistor (Q6), der von einem Feldeffekt- Transistor des zweiten Leitungstyps gebildet wird, der ein Paar von Dotierbereichen des zweiten Leitungstyps, die in der Haupt oberfläche des Halbleitersubstrates voneinander getrennt zum De finieren eines Kanals ausgebildet sind, und eine Gateelektrode, die auf dem Kanalbereich mit eine dazwischen angeordneten Gatei solierschicht ausgebildet ist, aufweist, wobei die Gateelektrode mit der Wortleitung (35) verbunden ist, einer der Dotierbereiche mit der anderen Bitleitung (34) des Bitleitungspaars verbunden ist, und der andere der Dotierbereiche mit dem zweiten Speicher zellknoten (N2) verbunden ist.

14. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbilden einer polykristallinen Halbleiterschicht;
selektives Implantieren von Ionen in die polykristalline Halblei terschicht (58) mit einer vorbestimmten Implantierungsrate zur Ausbildung einer amorphen Halbleiterschicht, die so gesteuert wird, daß sie einen Bereich (58a) aufweist, in dem eine Anzahl von erzeugten Kristallkernen eins oder weniger ist;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), die einen Bereich (59a) aufweist, der monokristallin ausgebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Bereich;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Bereiches angeordnet sind, in die kristalli ne Halbleiterdünnschicht zur Ausbildung von Source- und Drain- Bereichen (55b).

15. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbildung einer amorphen Halbleiterschicht (58), mit einer Hauptoberfläche und einem vorbestimmten Bereich, in dem eine An zahl von erzeugten Kristallkernen auf eins oder weniger gesteuert ist;
selektives Entfernen der amorphen Halbleiterschicht zur Ausbil dung einer Seitenoberfläche der amorphen Halbleiterschicht, die einen spitzen Winkel bezüglich der Hauptoberfläche bildet;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), die einen Teil (59a) aufweist, der aus einem Monokristall gebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Teil;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Teils angeordnet sind, in die kristalline Halbleiterdünnschicht zur Ausbildung von Source- und Drain-Berei chen (55b).

16. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbildung einer amorphen Halbleiterschicht (58), die einen vor bestimmten Bereich aufweist, in dem eine Anzahl von erzeugten Kristallkernen pro vorbestimmten Bereich auf eins oder weniger gesteuert ist;
Implantieren von Wasserstoffionen oder Fluorionen in einen Teil der amorphen Halbleiterschicht zur Erzeugung winziger Kristall kerne;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), mit dem Teil und dem anderen Bereich, der aus einem Monokristall ausge bildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem anderen Bereich; Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des anderen Bereiches angeordnet sind, in die kristalline Halbleiterdünnschicht zur Ausbildung von Source- und Drain-Bereichen (55b).

17. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbilden einer amorphen Halbleiterschicht (58), die einen vor bestimmten Bereich aufweist, in dem eine Anzahl von erzeugten Kristallkernen auf eins oder weniger gesteuert ist;
Richten eines Elektronenstrahls auf einen Teil (A) in der amor phen Halbleiterschicht;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), in wel cher der Teil (59a) aus einem Monokristall ausgebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Teil;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Teils angeordnet sind, in die kristalline Halbleiterdünnschicht zur Ausbildung von Source- und Drain-Berei chen (55b).

18. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbilden einer amorphen Halbleiterschicht (58), mit einem vor bestimmten Bereich, in dem eine Anzahl von erzeugten Kristallker nen auf eins oder weniger gesteuert ist;
Belassen einer Druckspannung in einem Teil der amorphen Halblei terschicht;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), in wel cher der Teil (59a) aus einem Monokristall ausgebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Teil;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Teils angeordnet sind, in die kristalline Halbleiterdünnschicht zur Ausbildung von Source- und Drain-Berei chen (55a, 55b).

19. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbilden einer polykristallinen Halbleiterschicht (59c);
selektives Implantieren von Halbleiterionen in die polykristal line Halbleiterschicht mit einer vorbestimmten Implantierungsrate zur Ausbildung einer Halbleiterschicht, die aus einem amorphen Bereich gebildet wird, in welcher eine Anzahl von erzeugten Kri stallkernen auf eins oder weniger gesteuert ist, und eines kri stallinen Bereichs mit einem Abschnitt, der in Punktkontakt mit einem Teil des amorphen Bereiches ist;
thermisches Behandeln der Halbleiterschicht zur Ausbildung einer kristallinen Halbleiterdünnschicht (59a, 59b), in welcher der Teil (59a) aus einem Monokristall ausgebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Teilbereich;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Teils angeordnet sind, in die kristalline Halbleiterdünnschicht zur Ausbildung von Source- und Drain-Berei chen (55b).

20. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbilden einer amorphen Halbleiterschicht (57), in welcher nur ein Kristallkern in einem Bereich (57a) verbleibt;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), in wel cher der Bereich (57a; 59a) aus einem Monokristall gebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Bereich;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Bereiches angeordnet sind, in die kristalli ne Halbleiterdünnschicht zur Ausbildung von Source- und Drain- Bereichen (55b).

21. Verfahren zur Herstellung eines Feldeffekt-Dünnschicht-Tran sistors, der auf einem Isolator ausgebildet ist, mit den Schrit ten:
Ausbilden einer amorphen Halbleiterschicht (57), welcher einen Bereich mit einer ersten Schichtdicke und einen Bereich (57a) mit einer zweiten Schichtdicke, die größer als die erste Schichtdicke ist, aufweist, und in welchem eine Anzahl von erzeugten Kristall kernen auf eins oder weniger gesteuert ist;
thermisches Behandeln der amorphen Halbleiterschicht zur Ausbil dung einer kristallinen Halbleiterdünnschicht (59a, 59b), in wel cher der Bereich (57a; 59a) mit der zweiten Schichtdicke aus ei nem Monokristall gebildet ist;
Ausbilden einer Gateisolierschicht (43) auf dem Bereich mit der zweiten Schichtdicke;
Ausbilden einer Gateelektrode (60) auf der Gateisolierschicht; und
Einbringen von Dotierstoff in zwei Bereiche, die auf gegenüber liegenden Seiten des Bereiches mit der zweiten Schichtdicke an geordnet sind, in die kristalline Halbleiterdünnschicht zur Aus bildung von Source- und Drain-Bereichen (55b).