DE4333978A1 - Nonvolatile semiconductor memory and method for production thereof - Google Patents

Nonvolatile semiconductor memory and method for production thereof

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Abstract

A method for producing a nonvolatile semiconductor memory is specified, having the following steps: producing a pattern of a field-oxide film (11) on a substrate, in order to produce a matrix-form, island-shaped cell array pattern in predetermined regions of the substrate, in order to prevent discharges (breakdowns) between cells; doping desired regions of the substrate with dopants by using a photoresist mask, in order to arrange a plurality of parallel, mutually separate buried bit lines (13); formation of oxide films (14) on the buried bit lines; formation of first gate-insulation films (15) on a part of the channel region of each cell; formation of a first conductive layer over the entire structure; production of a pattern of the first conductive layer, in order to obtain a plurality of mutually isolated floating gate lines (16) which are parallel to the buried bit lines and are located partly on the respective oxide film on a buried bit line and partly on the respective gate-insulation film; formation of a plurality of parallel, mutually separated insulation-layer regions (17, 18) on the floating gate lines, in order to cover the entire area of the latter; formation of a second gate-insulation film (19), in each case in the other part of a respective channel region; formation of a second conductive layer over the entire resulting structure; and production of a pattern of the second conductive layer, in order ... Original abstract incomplete. <IMAGE>

Description

Die Erfindung betrifft einen nichtflüchtigen Halbleiterspei­ cher und ein Verfahren zu dessen Herstellung, speziell eine Verbesserung bei elektrisch schnell lösch- und programmier­ baren ROMs.The invention relates to a non-volatile semiconductor memory cher and a process for its preparation, especially one Improvement in electrical quick erase and programming real ROMs.

Bei einem typischen elektrisch schnell löschbaren und pro­ grammierbaren ROM (nachfolgend als EEPROM bezeichnet) oder bei einem elektrisch programmierbaren ROM (nachfolgend als EPROM bezeichnet) wird ein Kontakt pro Bit hergestellt. Je­ doch erfordert dies relativ viel Substratfläche.With a typical electrically erasable and pro programmable ROM (hereinafter referred to as EEPROM) or with an electrically programmable ROM (hereinafter referred to as Called EPROM) one contact per bit is made. Each however, this requires a relatively large amount of substrate area.

Um die Zellgröße zu verkleinern, schlägt das US-Patent 4,267,632 ein Verfahren vor, bei dem unter Verwendung einer vergrabenen n⁺-Bitleitung ein Kontakt auf 16 oder 32 Bits hergestellt wird. Nachfolgend wird das in diesem Patent of­ fenbarte Verfahren kurz zum besseren Verständnis des Hinter­ grunds der Erfindung unter Bezugnahme auf die Fig. 3 und 4 beschrieben. Dabei zeigt Fig. 3 eine Draufsicht, die die Struktur einer kontaktlosen, virtuellen Grundzellenanordnung zeigt, wohingegen Fig. 4 einen Querschnitt entlang der Schnittlinie I-I′ in Fig. 3 zeigt. In der Struktur werden potentialfreies Gateleitungen 1 auf einem Substrat festge­ legt, gefolgt von der Ausbildung vergrabener n⁺-Bitleitungen 2. Ein selbstausrichtender Ätzprozeß wird dazu verwendet, zu gewährleisten, daß die vergrabenen n⁺-Bitleitungen 2 zu den Leitungen 1 für das schwimmende Gate ausgerichtet sind, und es wird Ionenimplantation ausgeführt. Danach werden Steuer­ gateleitungen 3 festgelegt, gefolgt von der Ausbildung von Feldstoppdiffusionsbereichen oder Feldoxidfilmen 4, um Durchschläge zwischen Zellen zu verhindern.To reduce the cell size, US Pat. No. 4,267,632 proposes a method in which contact is made to 16 or 32 bits using a buried n + bit line. The method disclosed in this patent is briefly described below for a better understanding of the background of the invention with reference to FIGS . 3 and 4. Here, Fig. 3 shows a plan view showing the structure of a contactless, virtual ground cell arrangement, whereas Fig. 4 is a cross section taken along the line II 'in Fig. 3. Fig. In the structure, potential-free gate lines 1 are fixed on a substrate, followed by the formation of buried n + bit lines 2 . A self-aligning etch process is used to ensure that the buried n⁺ bit lines 2 are aligned with lines 1 for the floating gate, and ion implantation is performed. Thereafter, control gate lines 3 are set, followed by the formation of field stop diffusion areas or field oxide films 4 to prevent breakdowns between cells.

In Fig. 3 sind Bereiche "A" Kanalbereiche, und die Steuer­ gateleitungen 3 sind von den potentialfreie Gateleitungen 1 durch Siliziumnitridleitungen 6 in den Bereichen "A" iso­ liert, während sie von den dotierten Bereichen 2 durch die Oxidschicht 5 getrennt sind, die in Bereichen "B" durch einen Oxidationsprozeß bei Wärme hergestellt wird. In Berei­ chen "C" wird das Auftreten von Durchschlägen zwischen Zel­ len durch die Feldstoppdiffusionsbereiche oder Feldoxidfilme 4 vermindert.In Fig. 3 areas "A" are channel areas, and the control gate lines 3 are isolated from the floating gate lines 1 by silicon nitride lines 6 in the areas "A", while they are separated from the doped areas 2 by the oxide layer 5 , which in Areas "B" is produced by an oxidation process under heat. In areas "C", the occurrence of breakdowns between cells through the field stop diffusion areas or field oxide films 4 is reduced.

Da die in Fig. 4 dargestellte Anordnung aus dem Stand der Technik die Struktur eines einschichtigen Gates verwendet und dünne Tunneloxidfilme unter den Gates von Bitleitungen hat, besteht dann, wenn die Zellenstruktur für ein Blitz- EEPROM verwendet wird, die Schwierigkeit, daß es durch den Einfang/Loslöse-Effekt von Löchern zu übermäßigem Löschen in den dünnen Oxidfilmen kommt (Bezugsliteratur: "Erratic Erase in etox flash memory array", T. C. Ong et al., 1993 Sympo­ sium on VLSI technology, Digest of Technical Papers, S. 83).Since the prior art arrangement shown in Fig. 4 uses the structure of a single layer gate and has thin tunnel oxide films under the gates of bit lines, when the cell structure is used for a flash EEPROM, there is a problem that it can be caused by the Catch / release effect of holes leads to excessive deletion in the thin oxide films (reference literature: "Erratic Erase in etox flash memory array", TC Ong et al., 1993 Symposium on VLSI technology, Digest of Technical Papers, p. 83) .

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch­ tigen Halbleiterspeicher, z. B. eine EEPROM-Zelle, und ein ein Verfahren zu dessen Herstellung anzugeben, die so be­ schaffen sind, daß die Integrierbarkeit erhöht ist und über­ mäßiges Löschen verhindert ist.The invention has for its object a non-cursed term semiconductor memory, for. B. an EEPROM cell, and a to specify a process for its manufacture, so be create that the integrability is increased and over moderate deletion is prevented.

Die Erfindung ist für den Speicher durch die Lehre von An­ spruch 7 und für das Verfahren durch die Lehre von Anspruch 1 gegeben.The invention is for memory by teaching An Proverb 7 and for the method by teaching claim 1 given.

Die obige und andere Aufgaben sowie Vorteile der Erfindung werden durch die folgende, durch Figuren unterstützte Be­ schreibung eines Ausführungsbeispiels deutlich, das nur zur Veranschaulichung dient. Die Figuren zeigen folgendesThe above and other objects as well as advantages of the invention are supported by the following, supported by figures writing an exemplary embodiment clearly, only for Illustration serves. The figures show the following

Fig. 1 zeigt ein Schrittfolgediagramm, das einen Prozeß zum Herstellen einer erfindungsgemäß hergestellten EEPROM-Zel­ lenanordnung in Draufsichten veranschaulicht; Fig. 1 shows a step sequence diagram illustrating a process for producing an EEPROM cell arrangement according to the invention in plan views;

Fig. 2 ist ein Teilquerschnitt einer erfindungsgemäß herge­ stellten EEPROM-Zelle entlang der Schnittlinie I-I′ in Fig. 1d; Fig. 2 is a partial cross section of an EEPROM cell manufactured according to the invention along section line II 'in Fig. 1d;

Fig. 3 ist eine Draufsicht auf eine herkömmliche EEPROM-Zel­ lenanordnung; und Fig. 3 is a plan view of a conventional EEPROM cell arrangement; and

Fig. 4 ist ein Querschnitt entlang der Linie I-I′ in Fig. 3. Fig. 4 is a cross section along the line II 'in Fig. 3rd

Fig. 1 veranschaulicht einen erfindungsgemäßen Prozeß zum Herstellen einer EEPROM-Zellenanordnung in Draufsicht in der Reihenfolge von Prozeßschritten. Fig. 1 illustrates a process according to the invention for fabricating an EEPROM cell array in plan view in the order of process steps.

Zunächst wird in einem Schritt A ein Oxidfilm matrixförmig gemustert, um Inseln 11 an vorgegebenen Stellen auf einem Substrat der Zellenanordnung auszubilden, um Durchschläge zwischen Zellen zu verhindern. Die Inseln aus dem Feldoxid­ film können in der Wärme erzeugte Oxidfilme sein, die durch einen Feldoxidationsprozeß hergestellt wurden, oder es kön­ nen durch CVD hergestellte Oxidfilme sein. Alternativ können Durchschläge zwischen Zellen dadurch verhindert werden, daß Gräben ausgebildet werden und dann Isoliermaterialien wie Oxide oder Nitride in die Gräben gefüllt werden.First, in step A, an oxide film is patterned in a matrix to form islands 11 at predetermined locations on a substrate of the cell arrangement in order to prevent breakdowns between cells. The islands of the field oxide film can be heat-generated oxide films made by a field oxidation process, or it can be oxide films made by CVD. Alternatively, breakdowns between cells can be prevented by forming trenches and then insulating materials such as oxides or nitrides are filled in the trenches.

Schritt B wird vorbereitend für Ionenimplantation ausge­ führt. Zu diesem Zweck wird das Substrat unter Verwendung von Photoresistmustern 12 als Maske einer Ionenimplantation in Implantierbereichen 13 unterzogen. Diese Implantation legt vergrabene n⁺-Bitlinien 13 zwischen den Inseln des Feldoxidfilms 11 fest. Anschließend wird eine Wärmeoxida­ tionsverarbeitung ausgeführt, um über der Anordnung eine Oxidschicht mit einer Dicke von ungefähr 50 bis 300 nm auf­ zuwachsen. Danach werden die auf den Kanalbereichen ausge­ bildeten Oxidfilme entweder unter Verwendung von Photore­ sistmasken oder dadurch entfernt, daß die gesamte Oberfläche der Anordnung ohne jede Photoresistmaske trocken oder naß geätzt wird. Im Ergebnis werden Oxidfilmleitungen, wie sie in Fig. 2 als Bereiche 14 dargestellt sind, selektiv nur über den vergrabenen n⁺-Bitleitungen 13 geschaffen. Darauf­ folgend werden erste Gateoxidfilme 15 auf einem Teil von Ka­ nalbereichen ausgebildet, wie in Fig. 2 dargestellt.Step B is carried out in preparation for ion implantation. For this purpose, the substrate is subjected to an ion implantation in implant regions 13 using photoresist patterns 12 as a mask. This implantation defines buried n⁺ bit lines 13 between the islands of the field oxide film 11 . Thereafter, heat oxidation processing is carried out to grow an oxide layer about 50 to 300 nm thick over the array. Thereafter, the oxide films formed on the channel regions are either masked using photoresists or removed by etching the entire surface of the device dry or wet without any photoresist mask. As a result, oxide film lines, as shown as regions 14 in FIG. 2, are selectively created only over the buried n + bit lines 13 . Subsequently, first gate oxide films 15 are formed on a part of channel regions as shown in FIG. 2.

Danach wird in einem Schritt C amorphes Silizium oder poly­ kristallines Silizium, das in situ mit Fremdstoffen dotiert ist, auf der ganzen sich ergebenden Struktur abgeschieden, um als leitende Schicht für potentialfreie Gateleitungen verwendet zu werden. Alternativ wird zum selben Zweck amor­ phes Silizium oder Polysilizium ganz abgeschieden und dann durch Ionenimplantation mit Fremdstoffen dotiert. Auf der gesamten Oberfläche des Siliziums wird eine Oxidschicht mit einer Dicke von ungefähr 10 bis 50 nm abgeschieden, die als Zwischenisolierschicht 17 verwendet wird, wie in Fig. 2 dar­ gestellt, gefolgt von der Ausbildung einer Nitridschicht über der Oxidschicht. Die leitende Schicht wird zusammen mit der Oxidschicht und der Nitridschicht 18, die über ihr aus­ gebildet sind, maskiert, um potentialfreie Gateleitungen 16 festzulegen, und zwar unter Verwendung eines gewünschten Photoresistmusters. Dabei werden die Leitungen 16 für poten­ tialfreie Gates so gemustert, daß ein Teil derselben über den vergrabenen n⁺-Bitleitungen liegt, während der andere Teil auf den ersten Gateoxidfilmen 15 liegt, um die Struktur eines aufgeteilten Gates zu bilden. Die potentialfreien Gateleitungen 16 sind auch zu den vergrabenen Bitleitungen ausgerichtet, unter Berücksichtigen der Tatsache, daß die implantierten Fremdstoffe zum Festlegen der vergrabenen Bitleitungen quer diffundieren können. Zweite Gateisolier­ filme, wie sie in Fig. 2 dargestellt sind, werden an ge­ wünschten Orten auf dem Substrat ausgebildet, um das Sub­ strat gegenüber Steuergateleitungen zu isolieren, die im folgenden Schritt hergestellt werden. Andererseits kann, anstatt die leitende Schicht, die Oxidschicht und die Ni­ tridschicht gleichzeitig mit einem Muster zu versehen, die leitende Schicht zunächst ausgebildet und gemustert werden, um die potentialfreien Gateleitungen 16 zu bilden, gefolgt von einer Herstellung der Zwischenschichten über den poten­ tialfreien Leitungen 16 gleichzeitig mit der Ausbildung der zweiten Gateisolierfilme 19, und es ist möglich, die Nitrid­ schicht 18 nicht auszubilden.Then, in a step C, amorphous silicon or polycrystalline silicon, which is doped with foreign substances in situ, is deposited on the entire resulting structure in order to be used as a conductive layer for floating gate lines. Alternatively, amorphous silicon or polysilicon is completely deposited for the same purpose and then doped with foreign substances by ion implantation. An oxide layer approximately 10 to 50 nm thick is deposited on the entire surface of the silicon, which is used as the intermediate insulating layer 17 as shown in FIG. 2, followed by the formation of a nitride layer over the oxide layer. The conductive layer, along with the oxide layer and nitride layer 18 formed over it, is masked to define floating gate lines 16 using a desired photoresist pattern. The lines 16 for potential-free gates are patterned so that part of them lies over the buried n⁺ bit lines, while the other part lies on the first gate oxide films 15 , in order to form the structure of a divided gate. The floating gate lines 16 are also aligned with the buried bit lines, taking into account the fact that the implanted foreign matter can diffuse laterally to define the buried bit lines. Second gate insulating films, as shown in FIG. 2, are formed at desired locations on the substrate in order to isolate the substrate from control gate lines which are produced in the following step. On the other hand, instead of the conductive layer, the oxide layer and the Ni tridschicht to simultaneously provided with a pattern, the conductive layer may be first formed and patterned to form the floating gate lines 16, followed by preparation of the intermediate layers on the poten tialfreien lines 16 simultaneously with the formation of the second gate insulating films 19 , and it is possible not to form the nitride layer 18 .

Zuletzt wird in einem Schritt D, wie in Fig. 1d dargestellt, amorphes Silizium oder Polysilizium ganz auf der sich erge­ benden Struktur abgeschieden und dann in ein gewünschtes Mu­ ster gebracht um Steuergateleitungen 20 zu bilden.Finally, in a step D, as shown in FIG. 1d, amorphous silicon or polysilicon is completely deposited on the resulting structure and then brought into a desired pattern to form control gate lines 20 .

In Fig. 2 ist eine Struktur einer EEPROM-Zellenanordnung dargestellt, die mit dem erfindungsgemäßen Verfahren herge­ stellt wurde, wobei die Figur einem Schnitt entlang der Linie I-I′ in Fig. 1d entspricht. Wie dargestellt, ist die Anordnung auf einem Substrat aufgebaut und weist folgendes auf: mehrere parallele, voneinander beabstandete, vergrabene n⁺-Bitleitungen 13, für die Herstellung erforderliche Oxid­ filme 14, erste Gateoxidfilme 15, die auf einem Teil von Kanalbereichen ausgebildet sind, mehrere voneinander beab­ standete, mit Isolierfilmen 17 bedeckte potentialfreie Gateleitungen 16, auf den Isolierfilmen 17 aufgebrachte Nitridfilme 18, zweite Gateoxidfilme 19, die im anderen Teil eines jeweiligen Kanalbereichs ausgebildet sind, und mehrere parallele, voneinander beabstandete Steuergateleitungen 20 rechtwinklig zu den vergrabenen Bitleitungen 13. In der Struktur sind die potentialfreien Gateleitungen 16 parallel zu den Bitleitungen 13 und liegen über einem Teil der Oxid­ filme 14 und einem Teil der ersten Gateoxidfilme 15, und die Steuergateleitungen 20 sind durch die zweiten Gateoxidfilme 19 gegen die Kanalbereiche isoliert, und sie sind vom Sub­ strat durch den ersten und zweiten Gatefilm 15 bzw. 19, die potentialfreien Gateleitungen 16, die Zwischenschichtiso­ lierschicht 17 und die Nitridschicht 18 vom Substrat ge­ trennt, und sie sind gegen die potentialfreien Gateleitungen 16 durch die Zwischenschichtisolierschichtbereiche 17 iso­ liert.In FIG. 2, a structure of an EEPROM cell arrangement is shown which provides Herge with the inventive method was, the figure corresponds to a section along the line II 'in Fig. 1d. As shown, the arrangement is constructed on a substrate and has the following: a plurality of parallel, spaced apart, buried n + bit lines 13 , oxide films 14 required for the production, first gate oxide films 15 which are formed on a part of channel regions, a plurality spaced apart, covered with insulating films 17 potential-free gate lines 16 , nitride films 18 applied to the insulating films 17 , second gate oxide films 19 formed in the other part of a respective channel region, and a plurality of parallel, spaced apart control gate lines 20 at right angles to the buried bit lines 13 . In the structure, the floating gate lines 16 are parallel to the bit lines 13 and are over a part of the oxide films 14 and a part of the first gate oxide films 15 , and the control gate lines 20 are isolated from the channel regions by the second gate oxide films 19 and are sub strat separated by the first and second gate films 15 and 19 , the floating gate lines 16 , the interlayer insulating layer 17 and the nitride layer 18 from the substrate, and they are isolated against the floating gate lines 16 by the interlayer insulating layer regions 17 .

Wie oben beschrieben, ist ein EEPROM einer kontaktlosen, virtuellen Grundzelle erfindungsgemäß so aufgebaut, daß ge­ spaltete Gates vorliegen, wodurch Schwierigkeiten hinsicht­ lich übermäßigen Löschens grundsätzlich beseitigt sind.As described above, an EEPROM is a contactless, virtual basic cell according to the invention so constructed that ge there are split gates, creating difficulties excessive deletion are generally eliminated.

Ferner kann erfindungsgemäß ein EEPROM-Bauelement als Spei­ cherarray hoher Dichte ausgebildet werden.Furthermore, according to the invention, an EEPROM component can be used as a memory high density cherarray.

Claims (8)

1. Verfahren zum Herstellen eines nichtflüchtigen Halblei­ terspeichers, mit den folgenden Schritten:
  • - Mustern eines Feldoxidfilms (11) zum Herstellen eines ma­ trixförmigeninselmusters an vorgegebenen Orten eines Sub­ strats mit einer Zellenanordnung zum Verhindern von Durch­ schlägen zwischen Zellen;
  • - Dotieren gewünschter Bereiche des Substrats mit Dotier­ stoffen unter Verwendung einer Photoresistmaske, um mehrere parallele, voneinander beabstandete, vergrabene Bitleitungen (13) festzulegen;
  • - Ausbilden von Oxidfilmen (14) auf den vergrabenen Bitlei­ tungen;
  • - Ausbilden erster Gateisolierfilme (15) auf einem Teil des Kanalbereichs jeder Zelle;
  • - Ausbilden einer ersten leitenden Schicht auf der gesamten Struktur;
  • - Herstellen eines Musters der ersten leitenden Schicht, um mehrere voneinander getrennte potentialfreie Gateleitungen (16) zu schaffen, die parallel zu den vergrabenen Bitleitun­ gen liegen und teilweise auf dem jeweiligen Oxidfilm auf einer vergrabenen Bitleitung und teilweise auf dem jeweili­ gen Gateisolierfilm liegen;
  • - Ausbilden mehrerer paralleler, voneinander beabstandeter Isolierschichtbereiche (17, 18) auf den potentialfreien Gateleitungen, um deren gesamte Oberfläche abzudecken;
  • - Ausbilden eines zweiten Gateisolierfilms (19) im jeweils anderen Teil eines jeweiligen Kanalbereichs;
  • - Ausbilden einer zweiten leitenden Schicht über der gesam­ ten sich ergebenden Struktur; und
  • - Herstellen eines Musters der zweiten leitenden Schicht, um mehrere parallele, voneinander beabstandete Steuergatelei­ tungen (20) rechtwinklig zu den potentialfreien Gateleitun­ gen (16) auszubilden, wobei die Steuergateleitungen vom Substrat durch den ersten und den zweiten Gateisolierfilm, die potentialfreien Gateleitungen und die Zwischenschicht­ isolierschichtbereiche isoliert sind, und gegen die poten­ tialfreien Gateleitungen durch die über diesen liegenden Zwischenschichtisolierschichtbereiche isoliert sind.
1. A method of manufacturing a non-volatile semiconductor memory, comprising the following steps:
  • - Patterns of a field oxide film ( 11 ) for producing a matrix-shaped island pattern at predetermined locations of a substrate with a cell arrangement for preventing breakdowns between cells;
  • - Doping desired areas of the substrate with dopants using a photoresist mask to define a plurality of parallel, spaced, buried bit lines ( 13 );
  • - Forming oxide films ( 14 ) on the buried bit lines;
  • - forming first gate insulating films ( 15 ) on part of the channel region of each cell;
  • - Forming a first conductive layer on the entire structure;
  • - Creating a pattern of the first conductive layer to create a plurality of separate floating gate lines ( 16 ) which are parallel to the buried bit lines and partly on the respective oxide film on a buried bit line and partly on the respective gate insulating film;
  • - Forming a plurality of parallel, spaced apart insulating layer regions ( 17 , 18 ) on the floating gate lines in order to cover their entire surface;
  • - Forming a second gate insulating film ( 19 ) in the other part of a respective channel area;
  • - Forming a second conductive layer over the entire resulting structure; and
  • - Forming a pattern of the second conductive layer to form a plurality of parallel, spaced apart control gate lines ( 20 ) perpendicular to the floating gate lines ( 16 ), the control gate lines from the substrate through the first and second gate insulating films, the floating gate lines and the intermediate layer Insulating layer areas are insulated, and are isolated from the potential-free gate lines by the interlayer insulating layer areas lying above them.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Feldoxidfilminseln (11) unter Verwendung von CVD herge­ stellt werden.2. The method according to claim 1, characterized in that the field oxide film islands ( 11 ) are produced using CVD Herge. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß anstatt des Schritts zum Ausbilden der Feldoxidfilminseln zum Verhindern von Durchschlägen zwischen Zellen ein Schritt zum Festlegen von Gräben in vorgegebenen Bereichen des Sub­ strats und des Einbettens isolierenden Materials in die Grä­ ben verwendet wird.3. The method according to claim 1, characterized in that instead of the step of forming the field oxide film islands one step to prevent strikethrough between cells for defining trenches in predetermined areas of the sub strats and embedding insulating material in the grains ben is used. 4. Verfahren nach Anspruch 1, bei dem ferner mehrere par­ allele, voneinander beabstandete zweite Isolierschichtberei­ che (18) auf den Zwischenschichtisolierschichtbereichen (17) ausgebildet werden.4. The method of claim 1, further comprising forming a plurality of parallel, spaced-apart second insulating layer areas ( 18 ) on the interlayer insulating layer areas ( 17 ). 5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschichtbereiche (17) und die zweiten Gateisolier­ filme (19) gleichzeitig hergestellt werden.5. The method according to claim 1, characterized in that the insulating layer regions ( 17 ) and the second gate insulating films ( 19 ) are produced simultaneously. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Gateisolierfilme (19) hergestellt werden, um das Substrat gegen die Steuergateleitungen (20) zu isolieren.6. The method according to claim 1, characterized in that the second gate insulating films ( 19 ) are produced in order to isolate the substrate from the control gate lines ( 20 ). 7. Nichtflüchtiger Halbleiterspeicher mit:
  • - einem Substrat;
  • - mehreren im Substrat von einer Oberfläche desselben her ausgegebildeten zueinander parallelen vergrabenen Bitleitun­ gen (13)
  • - Kanalbereichen zwischen den vergrabenen Bitleitungen; - jeweils einer potentialfreien Gateleitung (16) über jedem Kanalbereich;
  • - jeweils einer Isolierschicht (17, 18) über jeder poten­ tialfreien Gateleitung; und
  • - einem Gateoxidfilm (15) zwischen dem Substrat und jeder potentialfreien Gateleitung;
  • - mehreren zueinander parallelen Steuergateleitungen (20) rechtwinklig zu den Bitleitungen über den bisher genannten Schichten;
7. Non-volatile semiconductor memory with:
  • - a substrate;
  • - Several mutually parallel buried bit lines formed in the substrate from one surface of the same ( 13 )
  • - Channel areas between the buried bit lines; - A potential-free gate line ( 16 ) above each channel area;
  • - In each case an insulating layer ( 17 , 18 ) over each potential-free gate line; and
  • - a gate oxide film ( 15 ) between the substrate and each floating gate line;
  • - a plurality of mutually parallel control gate lines ( 20 ) at right angles to the bit lines above the layers mentioned above;
dadurch gekennzeichnet, daß
  • - ein dicker Oxidfilm (14) über jeder vergrabenen Bitleitung (13) so aufgebracht ist, daß er diese zumindest teilweise abdeckt; und
  • - jede potentialfreie Gateleitung teilweise auf dem dicken Oxidfilm und teilweise auf dem Gateoxidfilm liegt.
characterized in that
  • - A thick oxide film ( 14 ) is applied over each buried bit line ( 13 ) so that it at least partially covers it; and
  • - Each potential-free gate line lies partly on the thick oxide film and partly on the gate oxide film.
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