DE4324638A1 - Electric contact prodn. for integrated circuit - by self aligned process, esp. in ULSI mfr. - Google Patents

Electric contact prodn. for integrated circuit - by self aligned process, esp. in ULSI mfr.

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DE4324638A1 DE19934324638 DE4324638A DE4324638A1 DE 4324638 A1 DE4324638 A1 DE 4324638A1 DE 19934324638 DE19934324638 DE 19934324638 DE 4324638 A DE4324638 A DE 4324638A DE 4324638 A1 DE4324638 A1 DE 4324638A1
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Charles H Dennison
Trung T Doan
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

Prodn. of electric contacts for ICs involves (a) forming an insulation layer on a semiconductor substrate surface; (b) forming an etch-stop mask (16) on the insulation layer; (c) forming an opening in the etch-stop mask; (d) etching to a first depth through the mask opening into the insulation layer; (e) forming, on the etch-stop layer, a mask having a width dimension slightly greater than the etch-stop mask opening; (f) continuing etching through the insulation layer until the substrate surface is reached and the recess formation process terminates; and (f) filling the resulting recess in the insulation layer with metal (42). USE/ADVANTAGE - In prodn. of ULSI ICs, e.g. at least 4Mb BRA"s. The self-aligned process is used instead of Dual Damascene technology and gives increased max. device packing density in IC mfr., increased device reliability and increased device yield.

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf Verfahren zum Herstellen integrierter Schaltungen mit Ultrahöchstintegration und betrifft im spezielle­ ren ein selbstausgerichtetes Verfahren zum gleich­ zeitigen Steigern der erzielbaren Vorrichtungs- Packungsdichte, der Vorrichtungszuverlässigkeit sowie der Ausbeute während einer solchen Herstellung.The present invention relates generally on methods of manufacturing integrated circuits with ultra-high integration and specifically affects ren a self-aligned procedure at the same time early increase in achievable device Packing density, device reliability as well the yield during such manufacture.

Bei der Herstellung integrierter Schaltungen mit Ultrahöchstintegration, wie z. B. von DRAMs (Dynamic Random Access Memories) von vier Megabit und mehr, bestand eine Verfahrensweise des Standes der Technik in der Verwendung einer vollständig integrierten Ein­ lege-Verschaltungstechnologie, die auf dem Gebiet der Herstellung integrierter Schaltungen als "zweifach damaszierte" Technologie bekannt ist (welche im englischen Sprachgebrauch als "Dual Damascene" Techno­ logie bezeichnet wird). Dieser Weg zur Entwicklung elektrischer Kontakte für Ultrahöchstintegration ist ausführlicher beschrieben in einem Artikel von Carter W. Kaanta et al mit dem Titel: "Dual Damascene: A ULSI Wiring Technology", IBM General Technology Division, Essex Junction, Vermont, VMIC Conference, 11./12. Juni 1991, Seiten 144 bis 152, wobei dieser Artikel durch Bezugnahme zu einem Bestandteil der vorliegenden Anmeldung gemacht wird. Diese zweifach damaszierte Verfahrensweise zum Ätzen von Rinnen bzw. Vertiefungen durch auf Siliziumsubstraten gebildete Isolier­ schichten verwendet u. a. einen ersten und einen zweiten aufeinanderfolgenden Ätzschritt, um dadurch zu einer letztendlichen Tiefe und Geometrie der Ver­ tiefung innerhalb der auf der Oberfläche eines Siliziumwafers gebildeten, umgebenden Isolierschichten zu gelangen.When manufacturing integrated circuits with Ultra-high integration, such as B. of DRAMs (Dynamic Random Access Memories) of four megabits and more, existed a state of the art technique in using a fully integrated one circuitry technology in the field of Manufacturing integrated circuits as "double damascened "technology is known (which in the English usage as "Dual Damascene" techno logic is called). This path to development electrical contacts for ultra-high integration described in more detail in an article by Carter W. Kaanta et al, entitled: "Dual Damascene: A ULSI Wiring Technology ", IBM General Technology Division, Essex Junction, Vermont, VMIC Conference, 11/12. June 1991, pages 144 to 152, this article by  Reference to a part of this Registration is made. This damascated twice Procedure for etching grooves or depressions through insulation formed on silicon substrates layers used u. a. a first and a first second successive etching step to thereby an ultimate depth and geometry of ver deepening within on the surface of a Silicon wafers formed, surrounding insulating layers to get.

Ein Nachteil bei der Verwendung des vorstehend beschriebenen zweifach damaszierten Verfahrens besteht darin, daß die Photoresist-Ätzmaske, die für den vor­ stehend genannten zweiten Ätzschritt und somit zum Vergrößern der Tiefe der auszubildenden Vertiefung bis hinab in Berührung mit den aktiven Vorrichtungen innerhalb des Siliziumsubstrats erforderlich ist, in bezug auf die durch den ersten Ätzschritt gebildete Vertiefungsöffnung exakt ausgerichtet werden muß. Dieser erste Ätzschritt bildet die Vertiefung hinab bis zu einer gesteuerten Tiefe innerhalb der Ober­ flächenisolierschichten, führt die Vertiefung jedoch nicht vollständig nach unten in Berührung mit dem Siliziumsubstrat. Dieses letztere Erfordernis zur exakten Ausrichtung der zweiten Ätzmaske in bezug auf die Mittellinie der ersten Ätzmaske sowie der aus zu­ bildenden Vertiefung setzt eine obere Grenze hinsicht­ lich der maximal erzielbaren Packungsdichte, Zuver­ lässigkeit sowie der Ausbeute, die unter Verwendung dieses zweifach damaszierten Verfahrens erzielbar sind. Die vorliegende Erfindung befaßt sich mit der Lösung dieses Problems.A disadvantage in using the above described two-time damascene process in that the photoresist etching mask that is used for the front standing second etching step and thus to Increase the depth of the deepening to be trained down in contact with the active devices within the silicon substrate is required in with respect to that formed by the first etching step Recess opening must be aligned exactly. This first etching step forms the depression to a controlled depth within the upper surface insulation layers, but leads the recess not fully in contact with the Silicon substrate. This latter requirement for exact alignment of the second etching mask with respect to the center line of the first etching mask and that from forming an upper limit Lich the maximum achievable packing density, ver casualness as well as the yield that using this double damasked method can be achieved are. The present invention is concerned with the Solution to this problem.

Gemäß der vorliegenden Erfindung hat man festgestellt, daß sich das vorstehend geschilderte Problem der exakten Ausrichtung der zweiten Ätzmaske in bezug auf die erste gebildete Vertiefungsöffnung in einer Dimension beträchtlich reduzieren läßt, indem man eine Ätzstoppmaske auf der Oberfläche einer Isolierschicht aus Siliziumdioxid SiO2 auf dem Siliziumsubstrat ver­ wendet. Die Breitenabmessung einer Öffnung in der Ätz­ stoppmaske ist erstreckungsgleich mit der Breitenab­ messung der gewünschten, in der Siliziumdioxidschicht zu bildenden Vertiefungsöffnung ausgebildet. Danach wird die Ätzstoppmaske in Verbindung mit einem SiO2- Ätzmittel verwendet, um die Vertiefungsöffnung inner­ halb der Siliziumdioxidschicht zu definieren. Als nächstes wird eine Photoresist-Ätzmaske auf der Ober­ fläche der Ätzstoppschicht ausgebildet, wobei diese Ätzmaske eine Öffnung aufweist, die in Abhängigkeit von der gewünschten Vertiefungsgeometrie durch vor­ bestimmte Breiten- und Längenabmessungen definiert ist. Da die Photoresistmaske über der Ätzstoppschicht ausgebildet wird, ist die Ausrichtung ihrer Breiten­ abmessung nun nicht mehr kritisch, und zwar insofern, als die SiO2-Ätzwirkung zum Vergrößern der Tiefe der Vertiefungsöffnung durch die Öffnung in der Ätzstopp­ schicht auf die Breitenabmessung der Vertiefungs­ öffnung begrenzt bzw. in bezug auf diese selbstausge­ richtet ist. Während sich dieser zweite Ätzschritt an der Siliziumdioxidschicht bis zu der Oberfläche des Siliziumsubstrats fortsetzt, bleibt die Breitenab­ messung der Vertiefungsöffnung somit konstant. Als nächstes wird die Photoresistmaske entfernt, und die fertige Vertiefung wird mit einem ausgewählten Metall, wie z. B. Wolfram, gefüllt, das eine vertikale Dimension aufweist, die sich zwischen dein Substrat und der Oberfläche der Ätzstoppschicht erstreckt. Schließlich kann die Ätzstoppschicht wahlweise ent­ weder in ihrer Position verbleiben oder entfernt werden, und die Wolframschicht wird unter Verwendung bekannter chemisch-mechanischer Polierverfahren chemisch und mechanisch auf eine derartige Tiefe zurückpoliert, daß sie im wesentlichen koplanar mit der Oberfläche der Ätzstoppschicht ist, wenn die Ätz­ stoppschicht nicht entfernt wird. Wahlweise können Oberflächenkontaktstellen oben auf dem fertigen Metallmuster ausgebildet werden. Ebenfalls wahlweise kann das Entfernen der Ätzstoppschicht vor dem Auf­ bringen des Wolfram erfolgen, und anstatt chemisch- mechanischer Polierverfahren kann auch ein voll­ flächiges Ätzen des Metalls erfolgen.According to the present invention, it has been found that the above-described problem of the exact alignment of the second etching mask with respect to the first recess opening formed can be considerably reduced in one dimension by using an etching stop mask on the surface of an insulating layer made of silicon dioxide SiO 2 on the silicon substrate used. The width dimension of an opening in the etching stop mask is coextensive with the width dimension of the desired recess opening to be formed in the silicon dioxide layer. The etch stop mask is then used in conjunction with an SiO 2 etchant to define the recess opening within the silicon dioxide layer. Next, a photoresist etching mask is formed on the upper surface of the etching stop layer, this etching mask having an opening which is defined as a function of the desired recess geometry by predetermined width and length dimensions. Since the photoresist mask is formed over the etch stop layer, the orientation of its width dimension is no longer critical, in that the SiO 2 etching effect to increase the depth of the recess opening through the opening in the etch stop layer is limited to the width dimension of the recess opening or is self-aligned in relation to these. As this second etching step continues on the silicon dioxide layer up to the surface of the silicon substrate, the width dimension of the recess opening thus remains constant. Next, the photoresist mask is removed and the finished well is covered with a selected metal, such as. B. tungsten filled, which has a vertical dimension extending between the substrate and the surface of the etch stop layer. Finally, the etch stop layer can either be left in place or removed, and the tungsten layer is chemically and mechanically polished back to a depth using known chemical mechanical polishing techniques to be substantially coplanar with the surface of the etch stop layer when the etch stop layer is not removed. Optionally, surface contact points can be formed on top of the finished metal pattern. The etching stop layer can also optionally be removed before the tungsten is applied, and instead of chemical-mechanical polishing processes, a full-area etching of the metal can also take place.

Ein Ziel der vorliegenden Erfindung besteht somit in der Schaffung eines neuartigen und verbesserten selbstausgerichteten Verfahrens zur Bildung elektrischer Kontakte bei der Herstellung integrierter Schaltungen mit hoher Dichte.An object of the present invention is therefore in creating a novel and improved self-directed process of education electrical contacts in the manufacture of integrated High density circuits.

Ein weiteres Ziel der vorliegenden Erfindung besteht in der Schaffung eines neuartigen und verbesserten Verfahrens der eingangs beschriebenen Art, das eine neuartige Alternative zu dem eingangs beschriebenen zweifach damaszierten Verfahren darstellt.Another object of the present invention is in creating a novel and improved Method of the type described in the introduction, the one novel alternative to the one described at the beginning represents two damascated procedures.

Noch ein weiteres Ziel besteht in der Schaffung eines neuartigen und verbesserten Verfahrens der genannten Art, das zu einer Erhöhung der maximal erzielbaren Vorrichtungs-Packungsdichte bei der Herstellung inte­ grierter Schaltungen führt.Another goal is to create one novel and improved method of the above Kind of increasing the maximum achievable Device packing density when manufacturing inte circuits.

Zusätzlich dazu besteht ein weiteres Ziel der vor­ liegenden Erfindung in der Schaffung eines neuartigen und verbesserten Verfahrens der genannten Art zur Her­ stellung elektrischer Kontakte, bei dem die Vorrich­ tungszuverlässigkeit sowie die Vorrichtungsausbeute gesteigert sind. In addition to that, there is another goal of lying invention in the creation of a novel and improved method of the type mentioned position of electrical contacts in which the device reliability and device yield are increased.  

Weiterhin besteht ein Ziel der Erfindung in der Schaf­ fung eines neuartigen und verbesserten Verfahrens der genannten Art, das sich durch mehrere aufeinander gestapelte dielektrische Schichten, z. B. aus SiO2, hin­ durch wiederholen läßt, um dadurch eine integrierte Schaltung mit Metall auf mehreren Niveaus zu bilden.Furthermore, it is an object of the invention to provide a novel and improved method of the type mentioned which is characterized by a plurality of dielectric layers stacked on top of one another, e.g. B. from SiO 2 , can be repeated by to thereby form an integrated circuit with metal at several levels.

Die vorliegende Erfindung erreicht diese Ziele durch ein Verfahren zum Bilden elektrischer Kontakte bei der Herstellung integrierter Schaltungen, das folgende Schritte aufweist: Bilden einer Siliziumdioxidschicht auf der Oberfläche eines Siliziumsubstrats; Bilden einer Ätzstoppschicht auf der Oberfläche der Silizium­ dioxidschicht; Bilden einer Öffnung in der Ätzstopp­ maske; durch die Öffnung hindurch erfolgendes Ätzen auf eine erste Vertiefungstiefe in der durch die Öffnung in der Ätzstoppmaske freigelegten Silizium­ dioxidschicht; Bilden einer Photoresist-Ätzmaske auf der Oberfläche der Ätzstoppmaske; Fortsetzen des Ätz­ vorgangs an der durch die Öffnung in der Ätzstoppmaske frei liegenden Siliziumdioxidschicht bis zum Erreichen der Oberfläche des Siliziumsubstrats, wodurch der Vor­ gang zur Bildung der Vertiefung abgeschlossen ist; Entfernen der Photoresistmaske; und Füllen der auf diese Weise gebildeten Vertiefung mit einem ausge­ wählten Metall, wie z. B. Wolfram. Bei einem bevorzug­ ten Ausführungsbeispiel der vorliegenden Erfindung werden chemisch-mechanische Polierverfahren zum Ent­ fernen eines Teils des ausgewählten Metalls zurück auf eine Tiefe verwendet, auf der das ausgewählte Metall koplanar mit der Oberfläche der Ätzstoppmaske ist.The present invention achieves these goals a method of forming electrical contacts in the Manufacturing integrated circuits, the following Steps comprises: forming a silicon dioxide layer on the surface of a silicon substrate; Form an etch stop layer on the surface of the silicon dioxide layer; Form an opening in the etch stop mask; etching through the opening to a first deepening in the through the Opening exposed silicon in the etch stop mask dioxide layer; Form a photoresist etch mask the surface of the etch stop mask; Continue the etch operation through the opening in the etch stop mask exposed silicon dioxide layer until it is reached the surface of the silicon substrate, whereby the pre course to form the deepening is completed; Removing the photoresist mask; and filling the up this way formed with an out chose metal such as B. Tungsten. With one preferred th embodiment of the present invention chemical-mechanical polishing processes for ent remove part of the selected metal used a depth at which the selected metal is coplanar with the surface of the etch stop mask.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Preferred developments of the invention result from the subclaims.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbeispiels unter Bezug­ nahme auf die Zeichnungen noch näher erläutert.The invention and developments of the invention will in the following based on the graphic representations of a preferred embodiment with reference took explained in more detail on the drawings.

Die Fig. 1 bis 10 zeigen eine Reihe schematischer Querschnittsansichten, in denen eine Abfolge von Ver­ fahrensschritten dargestellt ist, die bei dem erfin­ dungsgemäßen Verfahren gemäß einem bevorzugten Aus­ führungsbeispiel der Erfindung verwendet werden. Figs. 1 to 10 show a series of schematic cross-sectional views showing a sequence of method steps is shown Ver that to the invention in the method according to a preferred OF INVENTION For management of the present invention may be used.

Unter Bezugnahme auf Fig. 1 ist ein Siliziumsubstrat 10 dargestellt, in dem ein oder mehrere aktive Vor­ richtungsbereiche 12 unter Verwendung herkömmlicher Diffus ionstechniken oder Ionenimplantations-Dotier­ techniken zusammen mit herkömmlichen photolitho­ graphischen Maskier- und Ätzverfahren gebildet worden sind. Typischerweise wird eine relativ dicke Silizium­ dioxidschicht 14 auf der Oberfläche des Silizium­ substrats 10 gebildet, und zwar unter Verwendung von bei niedriger Temperatur erfolgenden chemischen Dampf­ phasenabscheidungsverfahren sowie vorzugsweise eines bekannten Verfahrens, das Tetraethylorthosilikat bzw. TEOS verwendet. Als nächstes wird eine dünne Ätzstopp­ schicht aus einem geeigneten Ätzstoppmaterial, wie Siliziumnitrid, Si3N4, oder Titanoxid, TiO, oder Aluminiumoxid, Al2O3, mit einer Dicke von ca. 50-100 nm (ca. 500-1000 Å) auf der Oberfläche der Siliziumdioxidschicht 14 gebildet.Have been described with reference to FIG. 1, a silicon substrate 10 is shown, in which one or more active Before directional ranges ionstechniken 12 conventionally using diffuse or ion implantation doping techniques together with conventional photolitho graphic masking and etching process is formed. Typically, a relatively thick silicon dioxide layer 14 is formed on the surface of the silicon substrate 10 using low temperature chemical vapor deposition methods, and preferably a known method that uses tetraethyl orthosilicate or TEOS. Next, a thin etch stop layer made of a suitable etch stop material, such as silicon nitride, Si 3 N 4 , or titanium oxide, TiO, or aluminum oxide, Al 2 O 3 , with a thickness of approx. 50-100 nm (approx. 500-1000 Å ) formed on the surface of the silicon dioxide layer 14 .

Unter Bezugnahme auf Fig. 2 wird dann eine erste Photoresistschicht 18 auf der Oberfläche der Ätzstopp­ schicht 16 gebildet, und in der Photoresistschicht 18 wird eine Öffnung 20 unter Verwendung herkömmlicher photolithographischer Maskier- und Ätzverfahren zum Freilegen eines bestimmten Bereichs 22 der Ätzstopp­ schicht 16 gebildet.Referring to FIG. 2, a first photoresist layer 18 is then formed on the surface of the etch stop layer 16 , and an opening 20 is formed in the photoresist layer 18 using conventional photolithographic masking and etching techniques to expose a particular area 22 of the etch stop layer 16 .

Danach wird in der in Fig. 3 gezeigten Weise zuerst eine Öffnung, wie sie bei dem Bezugszeichen 24 dar­ gestellt ist, unter Verwendung eines Ätzmittels, wie z. B. CHF3 und CF4, in die Ätzstoppschicht 16 geätzt, wobei die erste Photoresistmaske 18 in Fig. 3 während des Hinabätzens bis auf eine erste gewünschte Rinnen­ tiefe 26 innerhalb der Siliziumdioxidschicht 14 in ihrer Position belassen bleibt. Sobald die Tiefe der Rinne bzw. Vertiefung 26 erreicht ist, wird die Photo­ resistmaske 18 der Fig. 3 entfernt, wie dies in Fig. 4 gezeigt ist. Die Ätzstoppmaske 16, die entweder aus Siliziumnitrid, Titanoxid oder Aluminiumoxid oder anderem äquivalenten, dichten, anorganischen Isolier­ material besteht, ist zur Verwendung als Ätzmaske während des Ätzens der Siliziumdioxidschicht 14 auf die in den Fig. 3 und 4 gezeigte Geometrie 26 gut geeignet.Thereafter, in the manner shown in Fig. 3, an opening, as shown at 24 , is first using an etchant, such as. B. CHF 3 and CF 4 , etched into the etch stop layer 16 , the first photoresist mask 18 in FIG. 3 being left in position during the etching down to a first desired groove 26 within the silicon dioxide layer 14 . As soon as the depth of the groove or depression 26 is reached, the photo resist mask 18 of FIG. 3 is removed, as shown in FIG. 4. The etch stop mask 16 , which consists of either silicon nitride, titanium oxide or aluminum oxide or other equivalent, dense, inorganic insulating material, is well suited for use as an etching mask during the etching of the silicon dioxide layer 14 to the geometry 26 shown in FIGS. 3 and 4.

Wie unter Bezugnahme auf Fig. 5 zu sehen ist, wird eine zweite Photoresistmaske 28 mit einer darin befindlichen Öffnung 30 auf der Oberfläche der Ätz­ stoppmaske 16 ausgebildet, wobei die Breitenabmessung W der Öffnung 30 geringfügig größer ist als die ent­ sprechende Breitenabmessung der Vertiefungsöffnung 26. Diese zweite Photoresistmaske 28 dient als Maske für einen Ionenstrahl-Ätzschritt, der unter Verwendung herkömmlicher Reaktionsionenätztechniken durchgeführt wird. Während dieses Ätzvorgangs dient die Ätzstopp­ maske 16 mit Ausnahme in dem Bereich der Vertiefung 26 als Maske gegen den vertikalen Ionenbeschuß, und dieser Ionenbeschuß und der Ätzvorgang setzen das Ätzen durch die SiO2-Schicht 14 fort, bis der aktive Vorrichtungsbereich 12 erreicht ist, woraus die Vor­ richtungsgeometrie resultiert, wie sie in Fig. 6 gezeigt ist. Hier hat die volle Tiefe der Vertiefung 26 den Oberflächenbereich 32 des aktiven Vorrichtungs­ bereichs 12 in dem zuvor beschriebenen Silizium­ substrat 10 erreicht. Wie in Fig. 6 gezeigt ist, er­ streckt sich die Längenabmessung der fertigen Ver­ tiefung zu einer Rückwand 34 der Siliziumdioxidschicht 14, und diese Rückwand 34 ist mit der Rückwand 36 der zweiten Photoresistmaske 28 ausgerichtet.As 5 can be seen with reference to Fig., A second photoresist mask 28 is reacted with an opening therein 30 resist mask on the surface of the etch 16 is formed, whereby the width dimension W of the opening 30 is slightly larger than the ent speaking width dimension of the groove opening 26. This second photoresist mask 28 serves as a mask for an ion beam etching step that is performed using conventional reaction ion etching techniques. During this etch, the etch stop mask 16 serves as a mask against vertical ion bombardment except in the region of the recess 26 , and this ion bombardment and etch continue etching through the SiO 2 layer 14 until the active device area 12 is reached, from which the directional geometry results as shown in FIG. 6. Here the full depth of the recess 26 has reached the surface area 32 of the active device area 12 in the silicon substrate 10 described above. As shown in FIG. 6, it extends the length dimension of the finished recess to a rear wall 34 of the silicon dioxide layer 14 , and this rear wall 34 is aligned with the rear wall 36 of the second photoresist mask 28 .

Wie unter Bezugnahme auf Fig. 7 zu sehen ist, ist die zweite Photoresistmaske 28 der Fig. 6 entfernt worden, um die fertige Vertiefungsgeometrie zu zeigen, die aus einer sich in der Z-Dimension in die Vorrichtungs­ struktur der Fig. 7 hineinerstreckenden ersten Tiefe an einer oberen Wand 38 sowie aus einer zweiten, größeren Tiefe 32 besteht. Die Maskenausrichtung der Breitenabmessung W der Photoresistmaske 28 mit der Breitenabmessung der zu ätzenden senkrechten Vertie­ fung ist somit nicht kritisch. Die Ausrichtung der durch die Rückwand 36 der Photoresistmaske 28 in Fig. 6 definierten Längenabmessung der Vertiefung bleibt jedoch beim Definieren der exakt gewünschten Vorrich­ tungsgeometrie für die herzustellenden integrierten Schaltungen kritisch.As can be seen with reference to FIG. 7, the second photoresist mask 28 of FIG. 6 has been removed to show the finished cavity geometry that extends from a first depth in the Z dimension into the device structure of FIG. 7 on an upper wall 38 and a second, greater depth 32 . The mask alignment of the width dimension W of the photoresist mask 28 with the width dimension of the vertical recess to be etched is therefore not critical. However, the orientation of the length dimension of the depression defined by the rear wall 36 of the photoresist mask 28 in FIG. 6 remains critical when defining the exactly desired device geometry for the integrated circuits to be produced.

Wie unter Bezugnahme auf Fig. 8 zu sehen ist, werden die freiliegenden Flächen 32 und 38 in Fig. 7 sowie die oberen Oberflächen der Ätzstoppschicht 16 mit einer dünnen Schicht 40 aus Klebstoff bedeckt, und danach wird in der in Fig. 9 gezeigten Weise eine äußere dicke Schicht 42 aus einem ausgewählten Metall auf die äußere Oberfläche der Klebstoffschicht 40 auf­ gebracht. Bei dieser ausgewählten Metallschicht 42 handelt es sich vorzugsweise entweder um Wolfram oder Kupfer oder Silber, das unter Verwendung herkömmlicher Verfahren von Niederschlagen von Metall aufgebracht wird. Häufig ist es erwünscht, diese Dickendimension 42 dann derart zurückzupolieren oder zurückzuätzen, daß die sich letztendlich ergebende, obere Oberfläche der ausgewählten Metallschicht 42 koplanar mit der oberen Oberfläche der Ätzstoppschicht 16 ist, wie dies in Fig. 10 gezeigt ist.As can be seen with reference to FIG. 8, the exposed surfaces 32 and 38 in FIG. 7 as well as the upper surfaces of the etch stop layer 16 are covered with a thin layer 40 of adhesive, and thereafter one becomes as shown in FIG. 9 outer thick layer 42 of a selected metal placed on the outer surface of the adhesive layer 40 . This selected metal layer 42 is preferably either tungsten or copper or silver, which is applied using conventional methods of depositing metal. It is often desirable to then polish or etch back this thickness dimension 42 such that the resulting upper surface of the selected metal layer 42 is coplanar with the upper surface of the etch stop layer 16 , as shown in FIG. 10.

Wahlweise kann die Ätzstoppschicht 16 in Fig. 7 vor dem Bilden der Klebstoffschicht 40 und der Metall­ schicht 42 in Fig. 8 bzw. Fig. 9 entfernt werden. Ebenfalls wahlweise können Oberflächen-Kontaktstellen oder Zwischenverbindungen (nicht gezeigt) oben auf den vorstehend beschriebenen, mit einer planarisierten Metallisierung gefüllten Vertiefungen gebildet oder in diese hineinführend ausgebildet werden.Optionally, the etch stop layer 16 in Fig. 7 before forming the adhesive layer 40 and the metal layer 42 in Fig. 8 and Fig. 9 are removed. Also optionally, surface contact points or interconnections (not shown) can be formed on top of the depressions described above, which are filled with a planarized metallization, or can be formed to lead into these.

Bei dem vorstehend beschriebenen, bevorzugten Aus­ führungsbeispiel sind verschiedene Modifikationen im Rahmen der Erfindung möglich. Z.B. ist die vorstehende Erfindung in keiner Weise auf die speziellen vor­ stehend beschriebenen Materialien oder Schichtdicken begrenzt, die nur als Beispiele für bestimmte typische Materialien und Schichtdicken zu verstehen sind, welche bei bestehenden Verfahren zur Herstellung von Halbleitern mit Ultrahöchstintegration verwendet werden. Weiterhin kann die Ätzstoppschicht entweder entfernt werden oder in ihrer Position verbleiben, nachdem der Vorgang zur Bildung der vertikalen Vertiefung abgeschlossen ist. Weiterhin ist die vor­ liegende Erfindung nicht auf die elektrische Zwischen­ verbindung durch eine einzige Schicht dielektrischen Materials, z. B. SiO2, begrenzt, wie dies in Fig. 10 dargestellt ist, sondern sie kann statt dessen bei verschiedenen Typen von mit mehreren Niveaus arbeitenden Metallisierungsvorgängen verwendet werden, wie sie z. B. in der deutschen Patentanmeldung DE 42 34 698 A1 der Anmelderin offenbart sind, die durch Bezug­ nahme zu einem Bestandteil der vorliegenden Anmeldung gemacht wird. Diese Variationen bei der verfahrens­ mäßigen und vorrichtungsmäßigen Auslegung liegen allesamt im Rahmen der vorliegenden Erfindung.In the preferred exemplary embodiment described above, various modifications are possible within the scope of the invention. For example, the above invention is in no way limited to the specific materials or layer thicknesses described above, which are only to be understood as examples of certain typical materials and layer thicknesses which are used in existing methods for producing semiconductors with ultra-high integration. Furthermore, the etch stop layer can either be removed or remain in place after the vertical depression formation process is complete. Furthermore, the prior invention is not based on the electrical connection through a single layer of dielectric material, for. B. SiO 2 , as shown in Fig. 10, but it can instead be used in different types of multi-level metallization processes such as z. B. are disclosed in the German patent application DE 42 34 698 A1 of the applicant, which is made by reference to a component of the present application. These variations in the procedural and device design are all within the scope of the present invention.

Claims (7)

1. Verfahren zum Herstellen elektrischer Kontakte für integrierte Schaltungen, gekennzeichnet durch folgende Schritte:
  • a) Bilden einer Isolierschicht (14) auf der Ober­ fläche eines Halbleitersubstrats (10),
  • b) Bilden einer Ätzstoppmaske (16) auf der Oberfläche der Isolierschicht (14),
  • c) Bilden einer Öffnung in der Ätzstoppmaske (16),
  • d) Ätzen auf eine erste Tiefe (26) durch die Öffnung (20) in der Ätzstoppmaske hindurch und in die Isolierschicht (14) hinein,
  • e) Bilden einer Maske (28) auf der Oberfläche der Ätzstoppschicht (16), wobei die Maske eine Breitenabmessung (W) aufweist, die geringfügig größer ist als die Öffnung in der Ätzstoppmaske (16),
  • f) Fortsetzen des Ätzvorgangs durch die Isolier­ schicht (14) hindurch bis zum Erreichen der Ober­ fläche (32) des Halbleiterwafers, wodurch der Vor­ gang zur Bildung der Vertiefung abgeschlossen ist, und
  • g) Füllen der auf diese Weise gebildeten Vertiefung innerhalb der Isolierschicht mit einem ausge­ wählten Metall (42).
1. Method for producing electrical contacts for integrated circuits, characterized by the following steps:
  • a) forming an insulating layer ( 14 ) on the upper surface of a semiconductor substrate ( 10 ),
  • b) forming an etching stop mask ( 16 ) on the surface of the insulating layer ( 14 ),
  • c) forming an opening in the etching stop mask ( 16 ),
  • d) etching to a first depth ( 26 ) through the opening ( 20 ) in the etching stop mask and into the insulating layer ( 14 ),
  • e) forming a mask ( 28 ) on the surface of the etch stop layer ( 16 ), the mask having a width dimension (W) which is slightly larger than the opening in the etch stop mask ( 16 ),
  • f) continue the etching process through the insulating layer ( 14 ) through until reaching the upper surface ( 32 ) of the semiconductor wafer, whereby the process for forming the recess is complete, and
  • g) filling the depression formed in this way within the insulating layer with a selected metal ( 42 ).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es sich bei dem Halbleitermaterial um Silizium handelt, daß die Isolierschicht (14) aus Silizium­ dioxid gebildet wird, daß die Ätzstoppschicht (16) aus einem dichteren anorganischen Isoliermaterial, wie Siliziumnitrid, Titanoxid oder Aluminiumoxid gebildet wird, und daß das ausgewählte Metall (42) ausgewählt wird aus einer Gruppe von Metallen bestehend aus Wolfram, Titan, Tantal, Molybdän, Kupfer, Silber und Legierungen davon sowie Aluminium oder Polysilizium.2. The method according to claim 1, characterized in that the semiconductor material is silicon, that the insulating layer ( 14 ) is formed from silicon dioxide, that the etching stop layer ( 16 ) from a denser inorganic insulating material, such as silicon nitride, titanium oxide or aluminum oxide and that the selected metal ( 42 ) is selected from a group of metals consisting of tungsten, titanium, tantalum, molybdenum, copper, silver and alloys thereof and aluminum or polysilicon. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Fortsetzung des Ätzvorgangs unter Verwendung eines Reaktionsionenätzvorgangs ausgeführt wird.3. The method according to claim 1 or 2, characterized records that the continuation of the etching process under Performed using a reaction ion etching becomes. 4. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß die Schritte a) bis g) durch eine Mehrzahl von Isolierschichten hindurch wiederholt werden und dadurch Durchgänge mit Metall auf mehreren Niveaus in einer integrierten Schaltung mit Metall auf mehreren Niveaus gebildet werden.4. Method according to one of the preceding claims, characterized in that steps a) to g) through a plurality of insulating layers be repeated and thereby passages with metal at multiple levels in an integrated circuit be formed with metal at several levels. 5. Integrierte Schaltung mit Kontakten, die durch folgende Verfahrensschritte hergestellt werden:
  • a) Bilden einer Isolierschicht (14) auf der Ober­ fläche eines Halbleitersubstrats (10),
  • b) Bilden einer Ätzstoppmaske (16) auf der Oberfläche der Isolierschicht (14),
  • c) Bilden einer Öffnung in der Ätzstoppmaske (16),
  • d) Ätzen auf eine erste Tiefe (26) durch die Öffnung (20) in der Ätzstoppmaske (16) hindurch und in die Isolierschicht (14) hinein,
  • e) Bilden einer Maske (28) auf der Oberfläche der Ätzstoppschicht (16), wobei die Maske eine Breitenabmesung (W) aufweist, die geringfügig größer ist als die Öffnung in der Ätzstoppmaske (16),
  • f) Fortsetzen des Ätzvorgangs durch die durch die Ätzmaske freiliegende Isolierschicht (14) hindurch bis zum Erreichen der Oberfläche (32) des Halb­ leiterwafers, wodurch der Vorgang zur Bildung der Vertiefung abgeschlossen ist, und
  • g) Füllen der auf diese Weise gebildeten Vertiefung innerhalb der Isolierschicht mit einem ausge­ wählten Metall (42).
5. Integrated circuit with contacts that are produced by the following process steps:
  • a) forming an insulating layer ( 14 ) on the upper surface of a semiconductor substrate ( 10 ),
  • b) forming an etching stop mask ( 16 ) on the surface of the insulating layer ( 14 ),
  • c) forming an opening in the etching stop mask ( 16 ),
  • d) etching to a first depth ( 26 ) through the opening ( 20 ) in the etching stop mask ( 16 ) and into the insulating layer ( 14 ),
  • e) forming a mask ( 28 ) on the surface of the etching stop layer ( 16 ), the mask having a width dimension (W) which is slightly larger than the opening in the etching stop mask ( 16 ),
  • f) continuation of the etching process through the insulating layer ( 14 ) which is exposed through the etching mask until the surface ( 32 ) of the semiconductor wafer is reached, whereby the process for forming the recess is completed, and
  • g) filling the depression formed in this way within the insulating layer with a selected metal ( 42 ).
6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß es sich bei dem Halbleitermaterial (10) um Silizium handelt, daß die Isolierschicht (14) aus Siliziumdioxid gebildet ist, daß die Ätzstopp­ schicht (16) aus einem dichteren anorganischen Iso­ liermaterial wie Siliziumnitrid, Titanoxid oder Alu­ miniumoxid gebildet ist, und daß das ausgewählte Metall (42) ausgewählt ist aus einer Gruppe von Metallen bestehend aus Wolfram, Titan, Tantal, Molybdän, Kupfer, Silber und Legierungen davon sowie Aluminium oder Polysilizium.6. Integrated circuit according to claim 5, characterized in that the semiconductor material ( 10 ) is silicon, that the insulating layer ( 14 ) is formed from silicon dioxide, that the etching stop layer ( 16 ) made of a denser inorganic insulating material such as silicon nitride , Titanium oxide or aluminum oxide, and that the selected metal ( 42 ) is selected from a group of metals consisting of tungsten, titanium, tantalum, molybdenum, copper, silver and alloys thereof and aluminum or polysilicon. 7. Integrierte Schaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Schritte a) bis g) durch eine Mehrzahl von Isolierschichten hindurch wiederholt werden und dadurch Durchgänge mit Metall aus mehreren Niveaus in einer integrierten Schaltung mit Metall auf mehreren Niveaus gebildet werden.7. Integrated circuit according to claim 5 or 6, characterized in that steps a) to g) through a plurality of insulating layers be repeated and thereby passages with metal from multiple levels in an integrated circuit be formed with metal at several levels.
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