DE4293456B4

DE4293456B4 - Elektronische Logikschaltung

Info

Publication number: DE4293456B4
Application number: DE4293456A
Authority: DE
Inventors: Paul W. Dent; Jaap C. Haartsen
Original assignee: Ericsson GE Mobile Communications Inc
Current assignee: Ericsson Inc
Priority date: 1991-09-18
Filing date: 1992-09-18
Publication date: 2004-12-09
Anticipated expiration: 2012-09-19
Also published as: ES2100114A1; NL9220005A; MX9205325A; JPH06505587A; GB2265033A; IT1255822B; HK27196A; FR2681450B1; AU651737B2; AU2656392A; ITMI922144A1; DE4293456T1; CA2096432C; NL194930C; BR9205409A; JP3285354B2; SE515269C2; WO1993006547A1; ES2100114B1; TW198776B

Abstract

Elektronische Logikschaltung zum Auswählen und zum Ausgeben eines Maximalwerts von mehreren elektrischen binär kodierten Werten (V0–V7), umfassend mehrere Auswahleinrichtungen (11-1, 11-2, 11-3, 11-4; 12-1, 12-2; 13) zum Auswählen und Ausgeben eines größeren von zwei Auswahleinrichtungs-Eingangswerten, dadurch gekennzeichnet, dass die Auswahleinrichtungen nach Art eines Baums (10) verschaltet sind, und jede Auswahleinrichtung eine Einrichtung enthält zum Erzeugen eines Protokollsignals, um anzugeben, welche der beiden Auswahleinrichtungs-Eingangswerte ausgewählt wurde, wobei Paare aus mehreren Werten bit-seriell mit dem höchstwertigen Bit zuerst den jeweils ersten der Auswahleinrichtungen (11-1, 11-2, 11-3, 11-4) in einer ersten Stufe des Baumes (10) zugeführt werden, jede erste Auswahleinrichtung einen größeren der beiden Auswahleinrichtungs-Eingangswerte als ein Ausgangssignal der ersten Stufe ausgibt und als ein Protokollsignal der ersten Stufe ihr Protokollsignal ausgibt, wobei die Ausgangssignale der ersten Stufe bit-seriell mit dem höchstwertigen Bit zuerst den jeweils zweiten Auswahleinrichtungen (12-1, 12-2) in einer zweiten Stufe des Baums (10) zugeführt werden, und so für die...

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Logikschaltung für die digitale Signalverarbeitung oder für Rechenoperationen.
Manchmal ist es erwünscht, den größten aus einem Satz oder eine Menge von Werten herauszufinden, der möglicherweise als ein Satz digitaler Wörter in Speicherelementen wie z.B. Registern, einem Schreib-/Lese-Speicher ("RAM") oder einem Festspeicher ("ROM") gespeichert ist. Außerdem ist es häufig erwünscht, den größten derartigen Wert zu identifizieren, z.B. dadurch, daß seine zugehörige Indexzahl herausgefunden wird, bei der es sich um die Nummer des Speicherelements handeln kann, in welchem der größte Wert gespeichert ist.

Ein übliches Verfahren zum Auffinden des größten Werts aus einem Satz von Werten beinhaltet das sequentielle Abfragen des Satzes. Ein Register zum Speichern des größten Wertes wird mit dem ersten Wert (und seinem Index) geladen, und die Inhalte des Registers werden mit dem zweiten Wert verglichen. Ist der zweite Wert größer, so ersetzen der Wert und sein Index den ersten Wert und dessen Index in dem Register. Dann wird der dritte Wert mit den Registerinhalten verglichen, und wenn dieser größer ist, ersetzen der dritte Wert und dessen Index den im Register gespeicherten Wert und Index. Der Prozeß dauert an, bis sämtliche anschließenden Werte in dem Satz mit den Registerinhalten verglichen worden sind.

Unglücklicherweise ist die für eine solche sequentielle Suche benötigte Zeit proportional zur Anzahl der Werte in dem Satz, und mithin ist eine sequentielle Suche möglicherweise zu langsam, wenn der Satz groß ist. Wie unten im einzelnen beschrieben wird, schafft die vorliegende Erfindung ein vollständig paralleles Suchverfahren und eine Schaltungsrealisierung unter Verwendung von bit-seriell angebotenen Digitalwerten, welche den Maximalwert und dessen Index in einer Zeitspanne bestimmen, der unabhängig ist von der Anzahl von Werten in dem zu überprüfenden Satz.

Die vorliegende Erfindung ist besonders nützlich bei Übermittlungsmethoden mit Kodeunterteilungs-Mehrfachzugriff ("CDMA") in Zellen-Funktelephon-Nachrichtensystemen, beispielweise dem verbesserten CDMA-Demodulationsschema, welches auf sukzessiven, in der Reihenfolge der Signalstärke erfolgenden Signalsubtraktionen der Mehrfach-CDMA-Signale basiert, wie es in der anhängigen US-Patentanmeldung SN 07/628 359, eingereicht am 17. Dezember 1990, beschrieben ist.

In jener anhängigen Patentanmeldung ist erklärt, daß überlegene Verfahren des spektralen Aufweitens eines Informationssignals, wie es in einem CDMA-System stattfindet, von einer Fehlerkorrekturkodierung Gebrauch machen. Wenn ein einzelnes Informationsbit zu einer pseudozufälligen Folge von R Bits aufgeweitet wird, ist die Informationsbandbreite ohne Fehlerkorrektur-Kodiergewinn aufgeweitet; diese Methode kann man als "einfache Aufweitung" bezeichnen. Wird andererseits ein Block aus M Informationsbits mit M > 1 aufgeweitet zu einer pseudozufälligen Folge von M × R, so erhält man einen Fehlerkorrektur-Kodiergewinn mit dem Aufweitungsverhältnis R. Diese, als "intelligentes Aufweiten" bezeichnete Methode kann entweder orthogonale oder bi-orthogonale Blockkodierung des zu übertragenden Informationssignals beinhalten.

Bei der orthogonalen Blockkodierung werden M zu übertragende Bits in eines von 2^M verfügbaren, 2^M-Bit-orthogonalen Kodewörtern umgesetzt. Das Dekodieren beinhaltet das Korrelieren eines empfangenen Signals mit sämtlichen Elementen eines Satzes orthogonaler Kodewörter, wobei der Index des die stärkste Korrelation ergebenden Kodeworts die gewünschte Information liefert. Wenn z.B. die Korrelation eines Signals mit sechzehn 16-Bit-Kodewörtern, die einen Index von 0–15 aufweisen, die höchste Korrelation bei dem zehnten Kodewort liefert, ist die gewünschte Signalinformation das Vier-Bit-Binärwort 1010 (Dezimal 10).

Ein Vergleichsprozessor kann bestimmen, welche Korrelation den größten Betrag aufweist, und kann das Signal auf Null setzen, indem er einen entsprechenden Schalter öffnet. Auf diese Weise wird das demodulierte Signal effektiv von dem zusammengesetzten Signal subtrahiert. Das verbleibende Spektrum mit der einen entfernten Komponente wird verarbeitet und neu verschlüsselt, um die ursprünglichen Signalwerte abzüglich des soeben dekodierten Signals zu rekonstruieren. Die Stärke des korrelierten Signals ist repräsentativ für die Signalstärke und kann zusammen mit dem zu dem Signal gehörigen Verschlüsselungskode in einem Sortierprozessor gespeichert werden. Der Prozessor ordnet die Verschlüsselungskodes von der größten zu der kleinsten Stärke des korrelierten Signals, und der der größten Stärke entsprechenden Kode kann dann für die nächste Signaldemodulation zu dem Entschlüssler gesendet werden.

Nachdem der Vergleichsprozessor reale und imaginäre Korrelationen erfaßt hat und durch Berechnen der Quadratwurzel aus der Summe der Quadrate von Real- und Imaginärteilen die komplexen Korrelationsstärken bestimmt hat, kann der Prozessor dann bestimmen, welche komplexe Korrelation den größten Betrag aufweist. Die Real- und Ima ginärteile der ausgewählten Korrelation können außerdem in der komplexen Ebene analysiert werden, um festzustellen, ob sich die Phase geändert hat.

In Übereinstimmung- mit dem Oberbegriff des Anspruchs 1 zeigt die US 4 567 572 eine elektronische Logikschaltung, bei der in einer ersten Stufe eine Reihe von Speichermodulen vorgesehen ist und in einer zweiten Stufe eine Reihe von Vergleichern angeordnet ist. Es werden von jedem Vergleicher (Komparator) jeweils zwei Zahlenwerte aus zwei verschiedenen Speichermodulen verglichen, das Vergleichsergebnis wird in die Speichermodulen zurückgespeichert. In einem der Speichermodulen wird jeweils ein mehrere Wörter umfassender Vektor gespeichert.

Der Erfindung liegt die Aufgabe zugrunde, eine elektronische Logikschaltung zum Auswählen und Ausgeben eines Maximalwerts von mehreren binär codierten Wörtern zu schaffen, welche zeitlich seriell anfallen.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1.

In den Unteransprüchen sind bevorzugte Ausgestaltungen der Erfindung angegeben.

Kurze Beschreibung der Zeichnungen
Die Merkmale und Vorteile der Erfindung werden nach dem Lesen der nachfolgenden detaillierten Beschreibung in Verbindung mit den Zeichnungen verstanden, wobei
1 eine Binär-Baumstruktur zum Auffinden des größten von acht Werten veranschaulicht;
2A ein Blockdiagramm einer Ausführungsform eines bit-seriellen, das höchstwertige Bit zuerst annehmenden Vergleichers gemäß der Erfindung ist;
2B ein Blockdiagramm eines Aufbaus des Vergleichers nach 2 zum Auffinden des größten von acht Werten ist;
3 ein Blockdiagramm einer weiteren Ausführungsform eines erfindungsgemäßen Vergleichers ist, und
4 ein Diagramm einer Einrichtung zum Erzeugen eines Signals ist, welches angibt, das der Maximalwert aufgefunden ist.
Detaillierte Beschreibung
Während Teile der vorliegenden Beschreibung in Verbindung mit einem Zellen-Nachrichtenübertragungssystem mit tragbaren oder mobilen Funktelephonen und/oder personenbezogenen Nachrichtenübertragungsnetzwerken angegeben werden, versteht sich für den Fachmann, daß die vorliegende Erfindung für andere Anwendungsfälle eingesetzt werden kann. Darüberhinaus werden Binärwerte beschrieben, die stets positiv sind, wobei 00...0 der kleinste und 11...1 der größte Wert ist, es versteht sich jedoch, daß die Beschreibung auch für andere binäre Formate zutrifft.
Als Hilfestellung für das Verständnis der vorliegenden Erfindung läßt sich ein Prozeß oder eine Vorrichtung zum Bestimmen des größten (oder gegebenenfalls des kleinsten) Wertes aus einem Satz von M Werten darstellen als binärer Baum, der, wenn M = 2^N, symmetrisch oder regelmäßig ist. Wenn z.B. gemäß 1 M = 8 ist, werden Paare von M Eingangswerten V₀–V₇ in einer ersten Stufe eines Baums 10 mit M/2 = 4 Komparatoren 11-1 bis 11-4 verglichen; der größere Wert jedes Paares wird ausgewählt und gelangt zu einer zweiten Stufe mit M/4 = 2 Komparatoren 12-1, 12-2. Die größeren Werte der zwei Paare gelangen zu der letzten, dritten Stufe mit M/8 = 1 Komparator 13, der den größten Wert V_MAX zu seinem Ausgang durchläßt. Man erkennt, daß die Anzahl von für die Suche unter den M Eingangswerten benötigten Stufen gerade N beträgt.
Von einer Baumstruktur ähnlich der in 1 gezeigten lassen sich sogar Sätze von Eingangswerten wirksam verarbeiten, die asymmetrisch Bäume generieren, wobei in dem Baum jedoch geeignete Komparatoren fehlen. Wenn z.B. in 1 Eingangswerte V₀–V₄ angeboten würden, könnten die Komparatoren 11-3, 11-4 und 12-2 entfallen, und der Ein gangswert V₄ könnte direkt an den Komparator 13 gegeben werden. Alternativ kann man einen asymmetrischen Baum dadurch symmetrisch machen, daß eine ausreichende Anzahl von Eingangs-Nullen oder anderen bekannten Werten aufgefüllt wird. für das obige Beispiel könnten die Eingangswerte V₅–V₇ auf Null gesetzt werden und dem in 1 gezeigten Baum 10 angeboten werden.
Gemäß einem Aspekt der Erfindung wird die Baumstruktur in vorteilhafter Weise realisiert durch eine geeignete Anzahl von Komparatoren, die jeweils zwei Eingangswerte vergleichen, die bit-seriell mit dem höchstwertigen Bit ("MSB") zuerst angeboten werden und wobei der größere der beiden praktisch verzögerungsfrei durchläuft. Derartige Komparatoren stehen in deutlichem Gegensatz zu herkömmlichen Komparatoren, die auf der bit-seriellen Subtraktion beruhen und Werte vergleichen, die mit dem niedrigsten Bit zuerst zugeführt werden. Gemäß einem weiteren Aspekt der Erfindung erzeugt jeder Komparator ein Protokoll-Bit zum Identifizieren des größeren seiner Eingangswerte, und er läßt Protokoll-Bits zum Identifizieren der Komparatoren in den vorausgehenden Stufen, welche die jeweils größeren Eingangswerte geliefert haben, passieren. Man erkennt, daß derartige bit-serielle, das höchstwertige Bit zuerst empfangende Komparatoren in einer geeigneten, im übrigen konventionellen integrierten Schaltung realisiert werden können.
2A zeigt eine Ausführungsform eines bit-seriellen, das höchstwertige Bit zuerst empfangenden Komparators 100 gemäß der vorliegenden Erfindung, der eine Implementierung des Baums nach 1 darstellt. Ein Paar binär kodierter Werte werden bit-seriell mit dem höchstwertigen Bit zuerst über Eingänge A und B einem ansonsten herkömmlichen Exklusiv-ODER-(XOR-)Glied 102 zugeführt, welches ein logisches HOCH oder eine "1" erzeugt, wenn die Werte an den Eingängen A und B ungleich sind. Da das Paar von Eingangswerten bitweise mit dem höchstwertigen Bit zuerst zugeführt und verglichen werden, wird der Eingangswert mit der binären "1" als der größere bei der ersten Gelegenheit erkannt, bei der zwei ungleiche Bits angetroffen werden. (Man erkennt, daß, solange die Eingangsbits gleich sind, nicht erkannt werden kann, welcher Wert der größere ist, daß aber es in diesem Fall keine Rolle spielt, welcher der beiden Eingangswerte dem Ausgang zugeführt wird.)
Wenn das Ausgangssignal des XOR-Glieds 102 auf HOCH geht, was bedeutet, daß sich die Eingangswerte A und B unterscheiden, so setzt es einen Zwischenspeicher 104, der für den Rest der Bits des Paares von Eingangswerten gesetzt bleibt. Der Zwischenspeicher 104, bei dem es sich um ein herkömmliches Setz-Rücksetz-Flipflop handeln kann, besitzt auch einen Rücksetzeingang für ein geeignetes Steuersignal zum Initialisieren des Ausgangs des Zwischenspeichers auf einen logischen Wert NIEDRIG oder "0", und zwar vor dem ersten und zwischen den einzelnen Sätzen der Eingagnswerte. Der Ausgang des Zwischenspeichers 104 ist mit dem Takteingang eines D-Flipflops 106 verbunden. Wenn also der Ausgang des Zwischenspeichers 104 auf HOCH geht, wird der Wert des einen der Eingänge (beispielsweise des Eingangssignals A) in das Flipflop 106 getaktet.
Wie in 2A zu sehen ist, geht, wenn der Eingangswert A größer als der Eingangswert B ist (z.B. beträgt das MSB von A "1", während das MSB von B "0" beträgt), der Q-Ausgang des Flipflops 106 auf HOCH. Der Q-Ausgang dient als Steuersignal, was durch die gestrichelte Linie angedeutet ist, welches einen Eingangs-Selektorschalter 108, beispielsweise ein Feldeffekttransistor (FET) veranlaßt, in die dargestellte Stellung "1" umzuschalten und dadurch den A-Eingang für den Rest des Paares von Eingangswerten auf den Komparator-Ausgang zu schalten. Bei der in 2A dargestellten Ausführungsform wird der Q-Ausgang des Flipflops 106 nicht gebraucht.
Wenn andererseits der A-Eingang eine "0" ist und der Ausgang des Zwischenspeichers 104 auf HOCH geht, wird wiederum das A-Eingangssignal in das Flipflop 106 getaktet, und der Q-Ausgang geht auf NIEDRIG, was den Eingangs-Selektorschalter 108 veranlaßt, in die Stellung "0" umzuschalten. Damit wird der B-Eingang für den Rest des Paares von Eingangswerten auf den Ausgang gelegt. Wie oben angegeben, spielt es, weil die Eingangswerte mit dem MSV zuerst angeboten werden, keine Rolle, welcher Eingangswert zu dem Ausgang gelangt, bevor das Ausgangssignal des XOR-Glieds 102 auf HOCH geht.
Man erkennt, daß der Q-Ausgang des Flipflops 106 angibt, welcher der beiden Eingänge ausgewählt wurde (d.h., welcher Wert "1" war), und damit wird das Q-Ausgangssignal als Protokoll-Ausgangssignal C des Komparators zur Verfügung gestellt. Das binäre Protokollsignal läßt sich als Index für den größeren Wert dadurch verwenden, daß sein Wert "0" willkürlich beispielsweise dem Eingang A und der Wert "1" dem Eingang B zugeordnet werden.
Der Komparator 100 kann außerdem einen zugehörigen Protokollauswahlschalter 110 aufweisen, der mehrere Pole (in 2A ist nur einer gezeigt) besitzt. Der Zustand des Schalters 110 wird ebenfalls von dem Q-Ausgang des Flipflops 106 gesteuert, und jeder Pol des Schalters 110 läßt entweder ein A-Protokoll- oder ein B-Protokoll-Signal von Komparatoren in den vorausgehenden Baum-Stufen passieren. Die Anzahl von Polen in jedem Protokoll-Auswahlschalter 115 hängt davon ab, wieviele Protokollsignale von der vorausgehenden Stufe her durchzulassen sind, und wie die Position dieses zugehörigen Komparators in dem binären Baum ist. Damit läßt sich ein binärer Baum durch eine geeignete Mehrzahl von Komparatoren 100 und Schaltern 110 realisieren, der nicht nur den größten Wert aus einem Satz von Eingangswerten liefert, sondern außerdem den Index des größten Wertes.
Wenn z.B. der größte von M = 128 Werten gefunden werden soll, besäße der Baum sieben Stufen, deren erste 64 Komparatoren hätte. Die Komparatoren der ersten Stufe benötigten keine Protokoll-Auswahlschalter, sondern jeder würde ein (ein erstes) Protokollsignal erzeugen. Somit besäße jeder der 32 Komparatoren der zweiten Stufe einen zugehörigen einpoligen Protokoll-Auswahlschalter und würde ein zweites Protokollsignal erzeugen, die sechzehn Komparatoren der dritten Stufe jeweils einen zugehörigen zweipoligen Protokoll-Auswahlschalter und würden jeweils drei Protokollsignale erzeugen. Dies würde sich fortsetzen bis zur siebten Stufe, in der ein Komparator einen sechspoligen Protokoll-Auswahlschalter hätte und ein siebtes Protokollsignal erzeugte. Das aus den von der siebten Stufe durchgelassenen Protokollsignalen und von ihr erzeugte, sieben Bits umfassende Protokollwort wäre dann der Index für den größten der 128 Eingangswerte, wobei die Symbole "1" und "0" den Komparator-Eingängen zugeordnet sind, wie es oben beschrieben ist.
Der durch solche Komparatoren und Protokoll-Auswahlschalter gebildete symmetrische Baum 10 nach 1 ist in 2B dargestellt. Acht Eingangswerte V₀ bis V₇ werden den vier Komparatoren 11-1 bis 11-4 der ersten Stufe angeboten, von denen keiner einen Protokoll-Auswahlschalter besitzt, von denen aber jeder eines der ersten Protokollsignale C₁-1 bis C₁-4 erzeugt. Die Ausgänge der Komparatoren der ersten Stufe werden den Eingängen der beiden Komparatoren der zweiten Stufe, 12-1 und 12-2, zugeführt, die jeweils einen einpoligen Protokoll-Auswahlschalter 110-1 bzw. 110-2 aufweisen, um eines der Paare von Protokollsignalen C₁-1, C₁-2 bzw. C₁-3, C₁-4 durchzulassen und zweite Protokollsignale C₂-1, C₂-2 zu erzeugen. Die Ausgangssignale der Komparatoren der zweiten Stufe werden den Eingängen des Komparators 13 der dritten Stufe zugeführt, der einen doppelpoligen Protokoll-Auswahlschalter 110-3 besitzt und das dritte Protokollsignal C₃ erzeugt. Ein Pol des Protokoll-Auswahlschalters 110-3 läßt eines von dem Paar von Protokollsignalen C₂-1, C₂-2 passieren, der andere Pol läßt eines von dem Paar von Ausgangssignalen der Protokoll-Auswahlschalter der vorhergehenden Stufe, 110-1, 110-2 passieren. Das Ausgangssignal V_MAX des Komparators 13 der dritten Stufe ist der größte der Eingangswerte V₀ bis V₇.
Man erkennt, daß die in 2B dargestellte Vorrichtung den größten Eingangswert in einer Zeit ausgibt und identifiziert, die nicht länger ist als die, die zu ihrer Zuführung benötigt wird. Tatsächlich kann die Identifizierung des Maxmimalwerts durch das Protokollwort in deutlich kürzerer Zeit verfügbar sein. Beispielsweise könnte ein einzelner, einen großen Betrag aufweisender Eingangswert früh identifiziert werden. Diese Vorteile sind potentiell ungeachtet des Umstands verfügbar, wieviele Eingangswerte überprüft werden müssen. Manchmal kann es vom Standpunkt des Umfangs der Hardware und aus Kostengründen effizienter sein, große Sätze von Eingangswerten in Teilsätze zu unter teilen, den Maximalwert jedes Teilsatzes aufzufinden um dann den Maximalwert aus den Teilsatz-Maximalwerten herauszufinden.
In der Praxis könnte ein aus Komparatoren gemäß 2A zusammengesetzter binärer Baum durch schwankende Ausbreitungsverzögerungszeiten an unerwünschten logischen Störungen leiden. Dementsprechend zeigt 3 eine bevorzugte Ausführungsform eines Komparators 100' gemäß der vorliegenden Erfindung, welcher derartige logische Störungen vermeidet. Ein Paar von binär kodierten Eingangsgrößen wird mit dem höchstwertigen Bit zuerst bit-seriell über Eingänge A', B' einem im übrigen herkömmlichen XOR-Glied 102' zugeführt. Anstatt direkt an den Setz-Eingang eines Setz-Rücksetz-Flipflops 104' wie in dem Komparator 100 gelegt zu werden, wird das Ausgangssignal des Gatters 102' dem D-Eingang eines zweiten D-Flipflops 103' zugeführt. Das Flipflop 103' wird von einem Signal BITCLOCK getaktet, welches mit der Zuführung der Eingangsbits synchronisiert ist. Der Q-Ausgang des Flipflops 103' gelangt zu dem Setz-Eingang des Zwischenspeichers 104', dessen Ausgangssignal ein D-Flipflop 106' taktet, so wie im Komparator 100.
Außer der vorteilhaften Beseitigung der Effekte schwankender Ausbreitungsverzögerungen durch Synchronisation des Betriebs des Komparators durch das Signal BITCLOCK, besteht ein weiterer Effekt des zweiten Flipflops 103' darin, das Entscheidungsergebnis seitens des Gatters 102', ob die zwei Eingangsbits gleich oder unterschiedlich sind, etwas zu verzögern. Wenn also das Flipflop 103' einfach in den Komparator 100 eingefügt würde, würde der Eingangs-Selektorschalter 108 den korrekten Zustand erst etwas nach der Zuführung der Eingangsbits annehmen, und vorübergehend würde am Ausgang des Komparators möglicherweise der verkehrte Wert erscheinen.
Um die vorübergehende Auswahl des verkehrten Eingangswerts als Ergebnis jener Verzögerung zu vermeiden, ist ein modifizierter Eingangs-Selektorschalter 108' vorgesehen, der fünf herkömmliche NAND-Glieder 108'-1 bis 108'-5 aufweist. Der Eingangs-Selektorschalter 108' weist drei Zustände auf: (1) einen Anfangszustand, in welchem der Schalter 108' sich wie ein ODER-Glied verhält; (2) einen Zustand A-Auswahl und (3) einen Zustand B-Auswahl. Im Anfangszustand hat die ODER-Funktion des Eingangs-Selektorschalters den Effekt, das der Ausgang des Komparators sofort auf "1" geht, wenn unterschiedliche Eingangsgrößen A und B vorhanden sind. Damit wird der zu dem größeren Eingang gehörige Bit-Wert am Ausgang angezeigt, ohne daß darauf gewartet wird, daß das Ausgangssignal des XOR-Glieds 102' in das Flipflop 103' eingetaktet ist. Im Zustand A-Auswahl wird der A-Wert am Eingang A' zum Ausgang des Komparators durchgeschaltet, und im Zustand B-Auswahl wird der B-Wert am Eingang B' zum Ausgang des Komparators durchgeschaltet, und zwar jeweils für den Rest des Paares von Eingangswerten, wie es oben beschrieben wurde.
Wie in 3 zu sehen ist, enthält ein geeigneter, drei Zustände aufweisender Eingangs-Selektorschalter 108' fünf mit jeweils zwei Eingängen ausgestattete NAND-Glieder 108'-1 bis 108'-5. Bei initialisiertem (rückgesetztem) Zwischenspeicher 104' werden, bevor ungleiche Eingangs-Bits angetroffen werden, den NAND-Gliedern 108'-1 und 108'-2 beiden eine "0" zugeführt, wodurch ihre Ausgänge unabhängig von den Ausgangssignalen des Gatters 106' auf "1" gehen. Damit sind die Ausgangssignale der NAND-Glieder 108'-3 und 108'-4 lediglich Negationen der Eingangssignale A bzw. B. Außerdem ist das Ausgangssignal des Gatters 108'-5 die Negation seiner (gleichen) Eingangssignale, d.h. A oder B, was gleichbedeutend ist mit den beiden Eingangssignalen A und B, solange die Eingangssignale A und B gleich sind.
Wenn das Ausgangssignal des XOR-Glieds 102' und der Q-Ausgang des Flipflops 103' HOCH gegangen sind, taktet der Zwischenspeicher 104' das Eingangssignal A in das Flipflop 106' ein und setzt die Eingänge der Gatter 108'-1, 108'-2 auf eine "1", um dadurch zu den Gaten 108'-3, 108'-4 Information darüber durchzulassen, welches der Eingangssignale A und B eine "1" ist. Damit wird eine Negation des Q-Ausgangs des Flipflops 106' (d.h. A) den Eingängen des Gatters 108'-4 angeboten, und eine Negation des Q-Ausgangs (d.h. A) wird den Eingängen des Gatters 108'-3 angeboten.
Wenn das Eingangssignal A eine "1" ist, dann wird den Eingängen des Gatters 108'-3 eine "1" und eine "1" zugeführt, und sein Ausgangssignal geht auf NIEDRIG. Der B-Eingang "0" und eine "0" werden den Eingängen des Gatters 108'-4 zugeführt, und dessen Ausgang geht HOCH. Damit geht das Ausgangssignal des Gatters 108'-5 HOCH. Wenn das Eingangssignal A "0" ist, werden den Eingängen des Gatters 100'-3 eine "0" und eine "0" zugeführt, und sein Ausgangssignal geht hoch. Den Eingängen des Gatters 108'-4 werden das B-Eingangssignal "1" und eine "1" zugeführt, und sein Ausgangssignal wird niedrig. Damit wird das Ausgangssignal des Gatters 108'-5 wiederum HOCH. In jedem Fall bleibt das Ausgangssignal des Gatters 108'-5 für den Rest des Paares von Eingangswerten dabei, das Eingangssignal weiterzuführen, welches "1" war.
Wie oben in Verbindung mit 2A beschrieben ist, bedeutet der Q-Ausgang des Flipflops 106', welches der Eingangssignale A und B ausgewählt wurde, und das Signal wird als Protokollsignal C' ausgegeben. Weiterhin zeigt 3 den Q-Ausgang als ein Steuersignal für den dreipoligen Protokoll-Auswahlschalter 110', der Protokollsignale A und B aus vorausgehenden Komparatoren durchläßt, wie oben beschrieben wurde.
Wie oben diskutiert, steht die Identifizierung des Maximalwerts durch das Protokollwort nach einer Zeitspanne zur Verfügung, die deutlich kürzer ist als diejenige, die zur Zuführung der Eingangswerte benötigt wird. Eine geeignete Einrichtung 112 zum Erzeugen eines Signals, welches den Maximalwert angibt, ist in 4 dargestellt. Eine derartige Generatoreinrichtung 112 kann bei jedem der Komparatoren 100, 100' und Protokoll-Selektoren 110, 110' vorgesehen sein.
Nach 4 wird der Zustand eines Auswahlschalters 114 gesteuert von dem Q-Ausgangssignal des D-Flipflops des Komparators (d.h., entweder des Flipflops 106 im Komparator 100 oder des Flipflops 106' im Komparator 100'). Das Ausgangssignal des Schalters 114 wird einem Eingang eines UND-Glieds 116 zugeführt, das andere Eingangssignal des UND-Glieds 116 ist mit dem Setz-Ausgang des Zwischenspeichers des Komparators verbunden (d.h. der Zwischenspeicher 104, 104' in den Komparatoren 100 bzw. 100'). Diese Eingangssignale bestimmen den Zustand des Ausgangssignals D des UND-Glieds. Die Signale E, F, die den Eingängen des Schalters 114 angeboten werden, sind die Ausgangssignale der dem UND-Gatter 116 vorausgehenden Stufen. Man erkennt, daß die Signale E und F von den von den Auswahlschaltern 110, 110' gehandhabten Protokollsignalen verschieden sind.
Die Generatoreinrichtung 112 ist in einer Weise angeordnet, die ähnlich ist der Art und Weise, in der die Protokoll-Auswahlschalter vorgesehen sind. So, wie die erste Stufe des Baums keinerlei Auswahlschalter 110, 110' benötigt, braucht die erste Stufe des Baums keinerlei Generatoreinrichtung 112. Die Signale E und F, die in die jeweiligen Schalter 114 der Generatoreinrichtungen der zweiten Stufe des Baums eingegeben werden, sind lediglich die Setz-Ausgangssignale entweder der Zwischenspeicher 104 oder der Zwischenspeicher 104' der Komparatoren 100 bzw. 100' der ersten Stufe. Wenn das Ausgangssignal des UND-Glieds 116 der Generatoreinrichtung der letzten Stufe auf "1" geht, ist das Protokollwort, welches von der letzten Stufe des Baums kommt, gültig (d.h., die Protokoll-Bits identifizieren den Maximalwert), und die Suche kann beendet werden.
Selbstverständlich ist es möglich, die Erfindung in spezifischen Ausführungsformen zu realisieren, die sich von den oben beschriebenen Ausführungsformen unterscheiden, ohne daß vom Grundgedanken der Erfindung abgewichen wird. Die oben beschriebenen Ausführungsbeispiele sind lediglich beispielhaft und sind in keiner Weise beschränkend zu verstehen. Der Schutzumfang der Erfindung ist durch die beigefügten Patentansprüche, und nicht durch die vorstehende Beschreibung umrissen, und sämtliche Variationen oder Äquivalente, die in den Bereich der Ansprüche fallen, sind mit umfaßt.

Claims

Elektronische Logikschaltung zum Auswählen und zum Ausgeben eines Maximalwerts von mehreren elektrischen binär kodierten Werten (V0–V7), umfassend mehrere Auswahleinrichtungen (11-1, 11-2, 11-3, 11-4; 12-1, 12-2; 13) zum Auswählen und Ausgeben eines größeren von zwei Auswahleinrichtungs-Eingangswerten, dadurch gekennzeichnet, dass die Auswahleinrichtungen nach Art eines Baums (10) verschaltet sind, und jede Auswahleinrichtung eine Einrichtung enthält zum Erzeugen eines Protokollsignals, um anzugeben, welche der beiden Auswahleinrichtungs-Eingangswerte ausgewählt wurde, wobei Paare aus mehreren Werten bit-seriell mit dem höchstwertigen Bit zuerst den jeweils ersten der Auswahleinrichtungen (11-1, 11-2, 11-3, 11-4) in einer ersten Stufe des Baumes (10) zugeführt werden, jede erste Auswahleinrichtung einen größeren der beiden Auswahleinrichtungs-Eingangswerte als ein Ausgangssignal der ersten Stufe ausgibt und als ein Protokollsignal der ersten Stufe ihr Protokollsignal ausgibt, wobei die Ausgangssignale der ersten Stufe bit-seriell mit dem höchstwertigen Bit zuerst den jeweils zweiten Auswahleinrichtungen (12-1, 12-2) in einer zweiten Stufe des Baums (10) zugeführt werden, und so für die nachfolgenden Stufen des Baums fort fahrend, bis der größte der Eingangswerte als ein Ausgangssignal aus der letzten Auswahleinrichtung (13) in der letzten Stufe des Baums (10) gelangt ist, und die Protokollsignale der ersten Stufe zweiten Auswahleinrichtungen in einer zweiten Stufe des Baums zugeführt werden, jede zweite Auswahleinrichtung (12-1, 12-2) eine Einrichtung enthält zum Auswählen entweder des ersten Protokollsignals, welches zu dem ersten Auswahleinrichtungs-Eingangswert der zweiten Auswahleinrichtung gehört, oder des ersten Protokollsignals, welches zu dem zweiten Auswahleinrichtungs-Eingangswert der zweiten Auswahleinrichtung gehört, und so weiter für die nachfolgenden Stufen des Baums.
Logikschaltung nach Anspruch 1, gekennzeichnet durch eine mit der Auswahl- und Ausgabeeinrichtung verbundene Einrichtung zum Erzeugen eines Signals, welches angibt, daß der Maximalwert identifiziert worden ist.
Logikschaltung nach Anspruch 1, in der mindestens eine der Auswahleinrichtungen aufweist: einen ersten und einen zweiten Eingangsanschluß (A, B); ein logisches Exklusiv-ODER-Glied (102), welches mit dem ersten und dem zweiten Eingangsanschluß (A, B) verbunden ist, um ein Signal zu bilden, welches eine logische Exklusiv-ODER-Verknüpfung des ersten und des zweiten Eingangswerts darstellt; ein erstes, rücksetzbares Flipflop (104), welches mit dem logischen Exklusiv-ODER-Glied (102) verbunden ist, wobei ein Ausgangssignal des ersten Flipflops aus einem Zustand "0" in einen Zustand "1" gesetzt wird, wenn das Signal des Exklusiv-ODER-Glieds bedeutet, daß der erste und der zweite Eingangswert ungleich sind; ein zweites Flipflop (106), welches mit dem ersten Flipflop (104) und dem ersten Eingangsanschluß (A) verbunden ist, wobei ein Ausgangssignal des zweiten Flipflops nach Maßgabe des ersten Eingangswerts in Abhängigkeit davon, daß sich der Zustand des ersten Ausgangssignals des ersten Flipflops ändert, alternativ entweder in einen Zustand "0" oder einen Zustand "1" gesetzt wird; und eine erste Auswahleinheit (108), die mit dem ersten und dem zweiten Eingangsanschluß (A, B) und dem zweiten Flipflop (106) verbunden ist, um einen der Eingangswerte als Ausgangssignal der Logikschaltung auszuwählen, wobei die erste Auswahleinheit den ersten Eingangswert auswählt, wenn das zweite Flipflop (106) auf den Zustand "1" eingestellt ist, und die erste Auswahleinheit den zweiten Eingangswert auswählt, wenn das zweite Flipflop (16) auf den Zustand "0" eingestellt ist.
Logikschaltung nach Anspruch 3, bei dem das zweite Flipflop (106) ein Protokollsignal (C) erzeugt, das angibt, welcher von dem ersten und dem zweiten Eingangswert durch die erste Auswahleinheit (108) ausgewählt wurde.
Logikschaltung nach Anspruch 4, außerdem umfassend eine zweite Auswahleinheit (110), die abhängig von dem Protokollsignal (C) alternativ entweder ein erstes Protokollsignal auswählt, welches dem ersten Eingangswert zugeordnet ist, oder ein zweites Protokollsignal auswählt, welches dem zweiten Eingangswert zugeordnet ist.
Logikschaltung nach Anspruch 5, gekennzeichnet durch eine mit dem ersten und dem zweiten Flipflop (104, 106) verbundene Einrichtung zum Erzeugen eines Signals, welches angibt, daß der größere Wert identifiziert worden ist.
Logikschaltung nach Anspruch 1, bei der mindestens eine der Auswahleinrichtungen gekennzeichnet ist durch: einen ersten und einen zweiten Eingangsanschluß (A, B); ein logisches Exklusiv-ODER-Glied (102'), das mit dem ersten und dem zweiten Eingangsanschluß verbunden ist, um ein Signal zu bilden, welches eine logische Exklusiv-ODER-Verknüpfung des ersten und des zweiten Eingangswerts bedeutet; ein erstes Flipflop (103'), welches mit dem logischen Exklusiv-ODER-Glied (102') verbunden ist, um einen Wert zu registrieren, der angibt, ob die entsprechenden Bits des ersten und des zweiten Eingangswerts gleich oder ungleich sind, wobei das erste Flipflop (103') den Wert synchron mit einem Zug von Bittaktimpulsen registriert, der an das erste Flipflop (103') angelegt wird; ein zweites, rücksetzbares Flipflop (104'), welches mit dem ersten Flipflop (103') verbunden ist, wobei ein Ausgangssignal des zweiten Flipflops (104') von einem Zustand "0" auf einen Zustand "1" gesetzt wird, wenn der von dem ersten Flipflop (103') registrierte Wert bedeutet, daß die Bits der beiden Eingangswerte ungleich sind; ein drittes Flipflop (106'), welches mit dem zweiten Flipflop (104') und dem ersten Eingangsanschluß verbunden ist, wobei ein Ausgangssignal des dritten Flipflops (106') alternativ entweder in einen Zustand "0" oder einen Zustand "1" entsprechend dem Bit des ersten Eingangswerts in Abhängig keit des sich ändernden Zustands des Ausgangssignals des zweiten Flipflops (104') eingestellt wird; und eine erste Auswahleinheit (108'), die mit dem ersten und dem zweiten Eingangsanschluß und dem zweiten und dem dritten Flipflop (104', 106') verbunden ist, um einen der Eingangswerte als Ausgangssignal der Logikschaltung auszuwählen, wobei die erste Auswahleinheit die logische ODER-Verknüpfung des ersten und des zweiten Eingangswerts als Ausgangssignal auswählt, wenn das zweite Flipflop im Zustand "0" ist, und die erste Auswahleinheit den ersten Eingangswert als Ausgangssignal auswählt, wenn das dritte Flipflop auf "1" eingestellt ist, und die erste Auswahleinheit den zweiten Eingangswert als Ausgangssignal auswählt, wenn das dritte Flipflop auf "0" eingestellt ist.
Logikschaltung nach Anspruch 7, bei dem das dritte Flipflop (106') ein Protokollsignal erzeugt, um anzugeben, welcher von dem ersten und dem zweiten Eingangswert durch die erste Auswahleinheit ausgewählt worden ist.
Logikschaltung nach Anspruch 8, gekennzeichnet durch eine zweite Auswahleinrichtung, die auf das Protokollsignal anspricht, um alternativ entweder ein dem ersten Eingangswert zugeordnetes erstes Protokollsignal oder ein dem zweiten Eingangswert zugeordnetes zweites Protokollsignal auszuwählen, basierend auf dem von der Auswahleinheit ausgewählten Eingangswert.
Logikschaltung nach Anspruch 8, gekennzeichnet durch eine mit dem zweiten und dem dritten Flipflop (104', 106') verbundene Einrichtung zum Erzeugen eines Signals, welches angibt, daß der größere Wert identifiziert worden ist.