DE4236821A1

DE4236821A1 -

Info

Publication number: DE4236821A1
Application number: DE4236821A
Authority: DE
Inventors: Roger R. Lee; Fernando Boise Id. Us Gonzalez
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-10-31
Filing date: 1992-10-30
Publication date: 1993-05-06
Also published as: JPH05218334A; US5192703A

Description

Die vorliegende Erfindung bezieht sich auf die Halbleitertechnologie und betrifft im spezielleren Speicherzellenkondensatoren zur Verwendung in DRAM- Anordnungen (Dynamic Random Access Memories).The present invention relates to Semiconductor technology and more specifically concerns Memory cell capacitors for use in DRAM Arrangements (Dynamic Random Access Memories).

Die Speicherzellen von DRAMs, die in einer Konfi guration sich schneidender Wortleitungen und Zif fernleitungen angeordnet sind, setzen sich aus zwei Hauptkomponenten zusammen: einem Feldeffekt transistor (FET) und einem Kondensator. Bei DRAM- Zellen, die einen herkömmlichen planaren Kondensa tor verwenden, wird ein viel größerer Oberflächen bereich des Chips für den planaren Kondensator als für den FET verwendet. Sei einer typischen Ausbil dung einer derartigen DRAM-Zelle werden die Wort leitungen im allgemeinen aus einer ersten Polysili ziumschicht geätzt. Ein dotierter Bereich des Siliziumsubstrats dient als untere Kondensator platte (Speicherknoten), während eine zweite Poly siliziumschicht im allgemeinen als obere Kondensa torplatte (Zellenplatte) wirkt.The memory cells of DRAMs that are in a confi guration of intersecting word lines and Zif long-distance lines are made up of two Main components together: a field effect transistor (FET) and a capacitor. With DRAM Cells that have a conventional planar condenser Using tor will have a much larger surface area of the chip for the planar capacitor as used for the FET. Be a typical trainer Such a DRAM cell becomes the word lines generally from a first polysili zium layer etched. A doped area of the Silicon substrate serves as the lower capacitor plate (storage node), while a second poly silicon layer generally as the upper condensate Torplatte (cell plate) acts.

Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zum Niveau von 1-Megabit als geeignet erwiesen haben, werden sie für fortschrittlichere DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen der Zellenkondensatorgröße zu einer Anzahl von Problemen geführt. Als erstes kann die Alpha teilchen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron-Paaren in dem Siliziumsubstrat führen, das als untere Kondensa torplatte wirkt. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator ge speicherte Ladung rasch verlorengeht, wodurch ein "Soft-Error" entsteht. Als zweites wird das Ab frage-Verstärker-Differenzsignal reduziert. Dies verschlechtert die Ansprechempfindlichkeit auf Rauschen und erschwert die Ausbildung eines Abfra ge-Verstärkers mit einer geeigneten Signal-Selekti vität. Drittens muß bei der Reduzierung der Zellen kondensatorgröße die Zellen-Auffrischzeit im allge meinen verkürzt werden, wodurch häufigere Unter brechungen für allgemeine Auffrischungen erforder lich sind. Die schwierige Aufgabe eines DRAM-Kon strukteurs besteht daher in der Erhöhung oder wenigstens der Beibehaltung der Speicherzellen kapazität bei immer geringer werdender Speicher zellengröße, ohne dabei auf Prozesse zurückzu greifen, die die Produktausbeute vermindern oder eine beträchtliche Erhöhung der Anzahl von Maskier- und Niederschlagschritten in dem Herstellungsvor gang mit sich bringen.Although planar capacitors in general for use with DRAM chips up to level of 1 megabit have proven to be suitable them for more advanced DRAM generations than deemed unusable. Since the component density in Memory chips has increased, has shrunk the cell capacitor size to a number of Problems. First of all, the Alpha Particle component of normal background radiation to the formation of hole-electron pairs in the Lead silicon substrate that as the lower condensate door panel works. This phenomenon leads to the fact that one in the affected cell capacitor stored charge is quickly lost, causing a "Soft error" arises. Second, the Ab question amplifier differential signal reduced. This deteriorates in responsiveness Noise and complicates the formation of an abfr ge amplifier with a suitable signal selecti vity. Third, in reducing cells capacitor size the cell refresh time in general mine are shortened, creating more frequent sub Refractions required for general refreshments are. The difficult task of a DRAM con structure therefore consists in increasing or at least the retention of the memory cells capacity with ever decreasing memory cell size without going back to processes grab, which reduce the product yield or a significant increase in the number of masking and precipitation steps in the manufacturing process bring gear.

Einige Hersteller von 4-Megabit-DRAMs verwenden Speicherzellenausbildungen auf der Basis von nicht planaren Kondensatoren. Derzeit werden zwei grund legende nicht-planare Kondensatorausbildungen ver wendet: Der Grabenkondensator, der in Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensator bezeichnet wird, und der Stapel kondensator. Bei beiden Arten von nicht-planaren Kondensatoren ist typischerweise eine beträchtlich größere Anzahl von Maskier,- Niederschlag- und Ätz schritten für ihre Herstellung als bei einem pla naren Kondensator erforderlich. Some manufacturers use 4 megabit DRAMs Memory cell designs based on not planar capacitors. There are currently two reasons legendary non-planar capacitor designs applies: The trench capacitor, which is based on the English language use in the following also as Trench capacitor is called, and the stack capacitor. In both types of non-planar Capacitors are typically considerable larger number of masking, precipitation and etching steps for their manufacture than at a pla naren capacitor required.

Bei einem Grabenkondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu hori zontal, wie dies bei einem planaren Kondensator der Fall ist. Da Grabenkondensatoren in Gräben oder Trenches gebildet werden, die in das Substrat ge ätzt werden, unterliegt der typische Grabenkonden sator ebenso wie der planare Kondensator Soft- Errors. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Probleme. Ein Problem besteht darin, daß ein Lecken von Ladung von Graben zu Graben auftritt, wobei dies durch einen parasi tären Transistoreffekt zwischen benachbarten Gräben bzw. Trenches verursacht wird. Ein weiteres Problem besteht in der Schwierigkeit, die Gräben während des Herstellungsvorgangs vollständig zu reinigen; falls eine vollständige Reinigung eines Grabens nicht gelingt, führt dies im allgemeinen zu einer fehlerhaften Speicherzelle.With a trench capacitor, charge becomes first Line stored vertically, unlike hori zontal, as is the case with a planar capacitor Case is. Since trench capacitors in trenches or Trenches are formed that ge in the substrate typical trench condensers sator as well as the planar capacitor soft- Errors. The trench design also has several other problems inherent in this. A problem is that leakage of cargo from trench digging occurs, this by a parasi transistor effect between adjacent trenches or trenches. Another Problem consists in the difficulty of digging the trenches during to completely clean the manufacturing process; if a complete cleaning of a trench failing, this generally leads to a faulty memory cell.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkondensators aus einzelnen Polysilizium schichten gebildet werden, ist der Stapelkondensa tor im allgemeinen viel weniger anfällig für Soft- Errors als der planare Kondensator oder auch der Grabenkondensator. Durch Plazieren sowohl der Wort leitung als auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kontakts mit dem Subtrat in Berührung treten läßt, haben einige Hersteller Stapelkondensatorausbildungen geschaffen, bei denen vertikale Bereiche des Kon densators in beträchtlichem Umfang zu der Gesamt ladungspeicherkapazität beitragen. Da ein Stapel kondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschließlich des Zugriffs-FETs der Zelle) sondern auch benachbarte Feldoxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des plana ren Typs erhältlichen Kapazität beträchtlich ge steigert.The stack capacitor training, however, has as something more reliable and easier to manufacture proved to be the trench training. Since both the lower as well as the upper plate of a typical Stacked capacitor made of single polysilicon layers are formed is the stacked condenser tor generally much less susceptible to soft Errors as the planar capacitor or the Trench capacitor. By placing both the word line as well as the digit line below the capacitive layers and in that the lower layer by means of a buried contact has come into contact with the substrate some manufacturers have stack capacitor designs created in which vertical areas of the Kon capacitors to a considerable extent to the total charge storage capacity contribute. There is a stack capacitor generally not just the whole Area of a memory cell (including the Access FETs of the cell) but also neighboring ones Field oxide areas covered, the capacity is in Comparison to that with a memory cell of the plana Ren type available capacity considerably increases.

Bei dem Verfahren zur Bildung des Stapelkondensa tors mit der typischen Flossen- oder Rippenkon figuration werden Polysilizium-/Nitridschichten zur Erzielung der Beabstandung der Rippen verwendet. Das Verfahren ist kompliziert und verwendet eine Vielzahl von Niederschlägen und anschließenden Ätzschritten zur Erzeugung dieser Stapelkonden sator-Rippenstruktur.In the process of forming the stacked condensate tors with the typical fin or rib cone figuration, polysilicon / nitride layers are used Achieving the rib spacing used. The process is complicated and uses one Variety of rainfall and subsequent Etching steps to create these stacking condensers sator rib structure.

Ein experimenteller Speicherknotenkondensator be sitzt eine Struktur mit einer doppelwandigen kro nenförmigen unteren Kondensatorplatte, wobei die Herstellung dieser Struktur mit dem Ätzen einer Öffnung in eine Zwischenschicht aus SiC₂ beginnt, um dadurch einen Kontaktbereich des Substrats frei zulegen. Polykristallines Silizium wird dann über der Oberfläche der SiO₂-Zwischenschicht und dem Kontaktbereich des Substrats aufgebracht. Als nächstes werden Bereiche aus SiO₂ angrenzend an das über Seitenwänden der Öffnungen liegende polykri stalline Silizium gebildet. Es wird dann eine zweite Schicht aus polykristallinem Silizium aufge bracht, die über den Bereichen aus SiO₂ liegt sowie über dem über dem Kontaktbereich befindlichen polykristallinen Silizium liegt und dieses kontak tiert. Der übrige Bereich der Öffnung wird mit SiO₂ gefüllt. Das über dem SiO₂ liegende polykristalline Silizium wird geätzt, und danach wird das SiO₂ geätzt. Das verbleibende polykristalline Silizium bildet die untere Kondensatorplatte eines Speicher knotenkondensators. Die untere Kondensatorplatte umfaßt also einen zweischichtigen unteren Bereich aus polykristallinem Silizium, das mit dem Substrat in Kontakt steht und vier sich von dem unteren Bereich wegerstreckende vertikale Finger aufweist.An experimental storage node capacitor has a structure with a double-walled crown-shaped lower capacitor plate, the production of this structure beginning with the etching of an opening in an intermediate layer made of SiC ₂ , thereby exposing a contact area of the substrate. Polycrystalline silicon is then applied over the surface of the SiO ₂ intermediate layer and the contact area of the substrate. Areas of SiO ₂ are next formed adjacent to the polycrystalline silicon lying over the side walls of the openings. A second layer of polycrystalline silicon is then brought up, which lies above the regions made of SiO _{2 and} lies above the polycrystalline silicon located above the contact region and contacts it. The remaining area of the opening is filled with SiO ₂ . The polycrystalline silicon overlying the SiO ₂ is etched, and then the SiO _{2 is} etched. The remaining polycrystalline silicon forms the lower capacitor plate of a storage node capacitor. The lower capacitor plate thus comprises a two-layer lower region made of polycrystalline silicon which is in contact with the substrate and has four vertical fingers which extend away from the lower region.

Andere Alternativen zum Erhöhen der Kapazität be inhalten die Verwendung von Materialien mit höheren Dielektrizitätskonstanten, die Reduzierung der Dicke des Dielektrikums (Reduzierung der Distanz zwischen den Kondensatorplatten) oder die Erhöhung des Kondensatoroberflächenbereichs durch Texturie ren der Polysiliziumoberfläche.Other alternatives for increasing capacity involve the use of materials with higher Dielectric constant, reducing the Thickness of the dielectric (reduction of the distance between the capacitor plates) or the increase of the capacitor surface area by texture the polysilicon surface.

Die vorliegende Erfindung schafft einen Kondensator sowie ein Verfahren zu dessen Herstellung; genauer gesagt wird ein Speicherkontaktkondensator einer DRAM-Vorrichtung geschaffen, wobei die Speicher knotenkondensatorplatte einen ersten und einen zweiten Kondensatorbereich aufweist. Bei dem ersten Bereich handelt es sich um einen selbstausgerichte ten Kern aus Wolfram und TiN. Der selbstausgerich tete Kern aus Wofram und TiN wird in einer selbst ausgerichteten Öffnung unter Freilegung eines Kon taktbereichs des Siliziumsubstrats gebildet. Die Öffnung wird gebildet durch Maskieren und Ätzen von zuvor gebildeten Schichten der Halbleitervorrich tung. Die TiN-Schicht wird zwischen dem Wolfram und den zuvor gebildeten Schichten angeordnet. Der Speicherknotenkondensator gemäß der vorliegenden Erfindung macht von dem vertikalen Bereich des DRAM Gebrauch, und zwar durch Ausbilden des Kerns aus Wolfram und TiN in dem DRAM in vertikaler Richtung. Die vertikale Ausbildung erhöht die Kondensator fläche unter gleichzeitiger Maximierung des auf einer Halbleiterplatte vorhandenen Platzes. Daher nimmt die Kapazität bei zunehmender Höhe des Kerns aus Wolfram und TiN zu.The present invention provides a capacitor and a method for its production; more accurate said a memory contact capacitor one DRAM device created using the memory node capacitor plate first and one has second capacitor region. The first The area is a self-aligned Tungsten and TiN core. The self-aligned The core of Wofram and TiN is in one aligned opening exposing a con Clock area of the silicon substrate is formed. The Opening is formed by masking and etching previously formed layers of the semiconductor device tung. The TiN layer is between the tungsten and the layers previously formed. The Storage node capacitor according to the present Invention makes of the vertical area of the DRAM Use by forming the core Tungsten and TiN in the DRAM in the vertical direction. The vertical training increases the capacitor area while maximizing the a semiconductor disk available space. Therefore capacity increases as the height of the core increases made of tungsten and TiN.

Sowohl bei einem ersten als auch bei einem zweiten Ausführungsbeispiel der Erfindung wirkt eine obere Polysiliziumschicht als Zellenkondensatorplatte, wobei die obere Polysiliziumschicht von der Spei cherknotenkondensatorplatte durch eine dielektri sche Schicht isoliert ist.Both a first and a second Embodiment of the invention acts an upper Polysilicon layer as cell capacitor plate, the upper polysilicon layer from the memory Node capacitor plate through a dielectric layer is isolated.

Bei dem ersten Ausführungsbeispiel handelt es sich bei dem zweiten Bereich der Speicherknotenkondensa torplatte um Speicherknoten-Polysilizium, das niedergeschlagen und einer an Ort und Stelle erfol genden Phosphor-Diffusionsdotierung unterzogen wird. Das Speicherknoten-Polysilizium ist gegenüber dem Reihenleitungs-Polysilizium und dem Muster der vergrabenen Kontakte selbstausgerichtet. Die durch die Polysiliziumschicht gebildete horizontale Kom ponente des Kondensators trägt nicht in beträchtli cher Weise zur Kapazität bei. Daher läßt sich die Speicherknotenkontaktgröße in horizontaler Richtung minimieren, ohne daß dabei die Gesamtkapazität nachteilig beeinflußt wird. Für eine 4-Megabit- Anwendung kann man die Oberseite des Kerns als einzigen Kontakt für das Speicherknoten-Polysili zium verwenden. Bei einer dichteren Anwendung kon taktiert das Speicherknoten-Polysilizium vertikale Seiten des Kerns aus Wolfram und TiN sowie die Oberseite des Kerns.The first embodiment is at the second area of the storage node condenser Gate plate around storage node polysilicon depressed and a success on the spot subjected to phosphorus diffusion doping becomes. The storage node polysilicon is opposite the row line polysilicon and the pattern of buried contacts self-aligned. By the horizontal com formed the polysilicon layer component of the capacitor is not significant way to capacity. Therefore, the Storage node contact size in the horizontal direction minimize without sacrificing overall capacity is adversely affected. For a 4 megabit Application can be seen as the top of the core single contact for the storage node polysili use zium. In a denser application, con clocks the storage node polysilicon vertically Sides of the core made of tungsten and TiN as well as the Top of the core.

Bei dem zweiten Ausführungsbeispiel der vorliegen den Erfindung wird der zweite Bereich der Speicher knotenkondensatorplatte durch abwechselndes Auf bringen von Schichten aus Wolfram und TiN gebildet. Die abwechselnd aufeinander folgenden Schichten werden zum Definieren der Fläche des zweiten Bereichs in einem Reaktivionenätzvorgang geätzt. Das TiN wird dann isotrop in steuerbarer Weise geätzt, um Wolframfinger zu bilden, die in der Höhe horizontal wenigstens über den Kern aus Wolfram und TiN gestapelt sind.In the second embodiment of the present The invention is the second area of memory node capacitor plate by alternately opening bring from layers of tungsten and TiN formed. The alternating layers are used to define the area of the second Area etched in a reactive ion etching process. The TiN then becomes isotropic in a controllable manner etched to form tungsten fingers in the Height horizontally at least over the core Tungsten and TiN are stacked.

Sowohl das erste als auch das zweite Ausführungs beispiel ermöglichen eine Verwendung des vertikalen Bereichs der DRAM-Vorrichtung als Speicherzelle, wodurch der Platz auf einer Halbleiterplatte in horizontaler Richtung maximiert wird und die Stapelkondensatorhöhe vor der Herstellung von Kon takten reduziert wird.Both the first and the second execution example allow the use of the vertical Area of the DRAM device as a memory cell, whereby the space on a semiconductor plate in horizontal direction is maximized and the Stacked capacitor height before con clocking is reduced.

Bei dem ersten Ausführungsbeispiel führt ein als Reaktivionenätzvorgang ausgeführter Speicherknoten- Polysilizium-Ätzschritt zur Maximierung der Zellen größe gegenüber der bei Verwendung eines Polysili zium-Naßätzvorgangs erzielbaren Zellengröße. Der Zellenplattenkontakt und die Zellenplatte sind selbstausgerichtet. Gegenüber früheren Verfahren ist ein Maskierschritt eliminiert, da keine Zellen- Polysiliziummaskierung erfolgt. Das Verfahren er leichtert die effektive Verwendung einer Konfigura tion mit vergrabenen Ziffernleitungen. Außerdem sind keine Bitleitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.In the first embodiment, introduces as Reactive ion etching of executed storage node Polysilicon etch step to maximize cells size compared to when using a polysili zium wet etching achievable cell size. The Cell plate contact and the cell plate are self-aligned. Compared to previous procedures a masking step is eliminated since no cell Polysilicon masking takes place. The procedure he facilitates the effective use of a configuration tion with buried digit lines. Furthermore there are no bit line extensions, so the yield is increased.

Bei dem zweiten Ausführungsbeispiel ist außerdem die Verfahrensweise einfacher gegenüber der zur Herstellung herkömmlicher Stapelkondensatoren ver wendeten Verfahrensweise. Die mit TIN abwechselnd aufeinander folgenden Wolframschichten können dünn ausgebildet werden, wodurch die Kondensatorhöhe auf ein Minimum reduziert wird, während dabei keine zusätzlichen Masken verwendet werden. In the second embodiment is also the procedure is simpler than that of Manufacture of conventional stacked capacitors ver applied procedure. Alternating with TIN successive layers of tungsten can be thin are formed, causing the capacitor height to a minimum is reduced while doing none additional masks can be used.

Bei der vorliegenden Erfindung handelt es sich um ein Verfahren zum Bilden eines Speicherzellenkon densators. Zwei Ausführungsbeispiele der Erfindung sind darauf gerichtet, die Speicherzellenkapazität unter Verwendung einer minimalen Anzahl von Mas kierschritten zu maximieren. Der Kondensator jeder Zelle stellt einen selbstausgerichteten Kontakt mit einem vergrabenen Kontakt innerhalb der Zelle her, während sich der Kondensator zu dem aktiven Bereich einer angrenzenden Zelle erstreckt. Die aktiven Bereiche können sich in ineinandergreifenden Spal ten und nicht-ineinandergreifenden Reihen oder anders ausgedrückt parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch in hori zontaler Richtung erstrecken. Die Reihen werden als Wortleitungen bezeichnet, und die Spalten werden als Ziffernleitungen oder Bitstellenleitungen be zeichnet. Die aktiven Bereiche werden zur Bildung aktiver Metall-Oxid-Halbleiter-(MOS-)Transistoren verwendet, die je nach ihrem gewünschten Einsatz als NMOS- oder PMOS-FETs dotiert werden können. Bei der Erfindung handelt es sich um ein Verfahren zur Bildung eines Speicherkontaktkondensators, bei dem der vertikale Bereich der DRAM-Vorrichtung zur darin erfolgenden Bildung eines Wolfram- und TiN- Kerns verwendet wird, der als Bereich der Spei cherknotenkondensatorplatte wirkt.The present invention is a method of forming a memory cell con sensors. Two embodiments of the invention are aimed at memory cell capacity using a minimum number of Mas to maximize steps. The condenser everyone Cell makes self-aligned contact with a buried contact inside the cell while the capacitor goes to the active area an adjacent cell extends. The active ones Areas can be interlocking in gaps th and non-interlocking rows or in other words parallel and in alignment with each other in both vertical and hori extend zontal direction. The rows are called Word lines are designated, and the columns are as digit lines or bit position lines draws. The active areas become education active metal-oxide-semiconductor (MOS) transistors used depending on your desired use can be doped as NMOS or PMOS FETs. At The invention is a method for Formation of a memory contact capacitor in which the vertical area of the DRAM device for formation of a tungsten and TiN Kerns is used as the area of Spei The node capacitor plate acts.

Bevorzugte Weiterbildungen ergeben sich aus den Unteransprüchen.Preferred further developments result from the Subclaims.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Dar stellungen mehrerer Ausführungsbeispiele noch näher erläutert. In den Zeichnungen zeigt The invention and developments of the invention are based on the graphic Dar positions of several embodiments even closer explained. In the drawings shows

Fig. 1 eine Querschnittsansicht eines Bereichs eines teilweise bearbeiteten Halbleiter wafers unter Darstellung von über einem Siliziumsubstrat liegenden Feldeffekt transistoren (FETs) und über Feldoxid liegenden Wortleitungen; Figure 1 is a cross-sectional view of a portion of a partially processed semiconductor wafer showing field effect transistors (FETs) overlying a silicon substrate and word lines overlying field oxide.

Fig. 2 eine Querschnittsansicht des Wafer bereichs der Fig. 1 nach dem Niederschla gen einer undotierten dicken Oxidschicht sowie der planaren Ausbildung derselben; Fig. 2 is a cross-sectional view of the wafer area of Fig. 1 after the deposition of an undoped thick oxide layer and the planar configuration thereof;

Fig. 3 eine Querschnittsansicht des Wafer bereichs der Fig. 2 nach dem Maskieren und anschließenden Ätzen der aufge brachten Oxidschicht zur Bildung einer selbstausgerichteten Öffnung; Fig. 3 is a cross-sectional view of the wafer area of Figure 2 after masking and then etching the applied oxide layer to form a self-aligned opening.

Fig. 4 eine Querschnittsansicht des Waferbe reichs der Fig. 3 nach dem Maskieren von niedergeschlagenen Schichten aus Polysi lizium und WSi_x; Fig. 4 is a cross-sectional view of the wafer region of Fig. 3 after masking deposited layers of polysilicon and WSi _x ;

Fig. 5 eine Querschnittsansicht des Waferbe reichs der Fig. 4 nach einem Reaktions ionenätzvorgang der niedergeschlagenen Schichten aus Polysilizium und WSi_x zur Bildung einer vergrabenen Ziffernleitung sowie nach dem Niederschlagen einer dicken dotierten Oxidschicht und der Maskierung derselben zum Definieren zu künftiger Kontaktbereiche für Speicher kontaktkondensatoren; . Fig. 5 is a cross-sectional view of the Waferbe realm of Figure 4 after a reaction ion etching of the deposited layers of polysilicon and WSi _x same contact condensers to form a buried digit line as well as after the deposition of a thick doped oxide layer and the mask for defining for future contact regions for memory;

Fig. 6 eine Querschnittsansicht des Waferbe reichs der Fig. 5 nach einem Reaktions ionenätzvorgang der Oxidschichten zur Bildung von Öffnungen für die unteren Kondensatorplatten und der Kontaktöffnun gen für periphere Kontakte sowie nach dem Entfernen des Photoresist; Fig. 6 is a cross-sectional view of the wafer area of Fig. 5 after a reaction ion etching of the oxide layers to form openings for the lower capacitor plates and the contact openings for peripheral contacts and after removing the photoresist;

Fig. 7 eine Querschnittsansicht des Waferbe reichs der Fig. 6 nach dem Aufbringen einer dünnen TiN-Schicht und einer Wolframfüllung der Öffnung; FIG. 7 shows a cross-sectional view of the wafer area of FIG. 6 after the application of a thin TiN layer and a tungsten filling of the opening;

Fig. 8 eine Querschnittsansicht des Waferbe reichs der Fig. 7 nach der planaren Aus bildung des TiN und des Wolframs zur Bildung eines Kerns; Fig. 8 is a cross sectional view of the wafer region of Fig. 7 after the planar formation of the TiN and the tungsten to form a core;

Fig. 9 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 8 nach der Muster gebung und dem Ätzen der den oberen Bereich des Wolfram- und TiN-Kerns umge benden Oxidschicht; . Fig. 9 is a cross-sectional view of a portion of the wafer portion of Figure 8 after patterning and etching the gebung the upper portion of tungsten and TiN core vice reproduced oxide layer;

Fig. 10 eine Querschnittsansicht des Waferbe reichs der Fig. 9 nach dem Entfernen des in Fig. 9 gezeigten Photoresist sowie nach der Aufbringung von zwei Polysili ziumschichten, zwischen denen eine di elektrische Schicht aufgebracht wird und über denen eine Nitridschicht vorgesehen wird; FIG. 10 is a cross-sectional view of the wafer region of FIG. 9 after the removal of the photoresist shown in FIG. 9 and after the application of two polysilicon layers, between which a dielectric layer is applied and over which a nitride layer is provided;

Fig. 11 eine Querschnittsansicht des Waferbe reichs der Fig. 10 nach der Mustergebung des Speicherkondensators mittels Photore sist; FIG. 11 is a cross-sectional view of the Waferbe realm of Figure 10 after patterning of the storage capacitor by means of photoreactive sist.

Fig. 12 eine Querschnittsansicht des Waferbe reichs der Fig. 11 nach einem Reaktions ionenätzvorgang des Polysiliziums, der dielektrischen 8chicht und der Nitrid schicht sowie nach der Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums; FIG. 12 shows a cross-sectional view of the wafer region of FIG. 11 after a reaction ion etching process of the polysilicon, the dielectric layer and the nitride layer and after the oxidation of the polysilicon exposed during the etching process;

Fig. 13 eine Querschnittsansicht des Waferbe reichs der Fig. 12 nach einem Reaktions ionenätzvorgang an der oberen Nitrid schicht und nach der Aufbringung einer leitfähigen Schicht sowie nach der nicht kritischen Mustergebung der Zellen anordnung; . FIG. 13 is a cross-sectional view of the Waferbe realm of Fig 12 according to a reaction ion etching to the upper nitride layer, and arrangement after the application of a conductive layer and on the non-critical patterning of the cells;

Fig. 14 eine Querschnittsansicht des Waferbe reichs der Fig. 13 nach einem Reaktions ionen-Metallätzschritt an der leit fähigen Schicht; . FIG. 14 is a cross-sectional view of the Waferbe realm of Figure 13 after a metal etching step-reaction ion at the routing enabled layer;

Fig. 15 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 8 nach abwechselnd aufeinanderfolgenden Niederschlägen von Wolfram und TiN; FIG. 15 is a cross-sectional view of a portion of the wafer portion of Figure 8 by alternately successive precipitates of TiN and tungsten.

Fig. 16 eine Querschnittsansicht des Waferbe reichs der Fig. 15 nach dem Maskieren und einem Reaktionsionenätzvorgang an den abwechselnd aufeinanderfolgenden Wolfram- und TiN-Schichten; FIG. 16 is a cross-sectional view of the wafer region of FIG. 15 after masking and reaction ion etching on the alternating successive tungsten and TiN layers;

Fig. 17 eine Querschnittsansicht des Waferbe reichs der Fig. 16 nach dem Entfernen des in Fig. 16 gezeigten Photoresist sowie nach Ausführung eines steuerbaren isotro pen Ätzvorgangs an dem TiN; FIG. 17 is a cross-sectional view of the Waferbe realm of Figure 16 after removal of the photoresist shown in Figure 16, and after execution of a controllable isotro pen etching of the TiN..;

Fig. 18 eine Querschnittsansicht des Waferbe reichs der Fig. 17 nach dem Aufbringen einer dielektrischen Schicht, einer Zel len-Polysiliziumschicht und einer Nitridschicht; FIG. 18 is a cross-sectional view of the Waferbe realm of Fig 17 after deposition of a dielectric layer, a cell h len-polysilicon layer and a nitride layer.

Fig. 19 eine Querschnittsansicht des Waferbe reichs der Fig. 18 nach der Mustergebung des Speicherkondensators mittels Photo resist; FIG. 19 is a cross-sectional view of the Waferbe realm of Figure 18 after patterning of the storage capacitor by means of photoresist.

Fig. 20 eine Querschnittsansicht des Waferbe reichs der Fig. 19 nach einem Reaktions ionenätzvorgang an dem Zellen-Polysili zium, der dielektrischen Schicht und der Nitridschicht und nach der Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums sowie nach dem Entfernen des in Fig. 19 gezeigten Photoresist; FIG. 20 is a cross sectional view of the wafer region of FIG. 19 after a reaction ion etch on the cell polysilicon, the dielectric layer and the nitride layer and after the oxidation of the polysilicon exposed during the etch process and after removal of the photoresist shown in FIG. 19 ;

Fig. 21 eine Querschnittsansicht des Waferbe reichs der Fig. 20 nach einem Reaktions ionenätzvorgang an der oberen Nitrid schicht und nach dem Aufbringen einer leitfähigen Schicht sowie nach der nicht kritischen Mustergebung der Zellenanord nung; und FIG. 21 shows a cross-sectional view of the wafer region of FIG. 20 after a reaction ion etching process on the upper nitride layer and after the application of a conductive layer and after the non-critical patterning of the cell arrangement; and

Fig. 22 eine Querschnittsansicht des Waferbe reichs der Fig. 21 nach einem Reaktions ionen-Metallätzvorgang an der leitfähigen Schicht. FIG. 22 is a cross-sectional view of the wafer region of FIG. 21 after a reaction ion metal etching process on the conductive layer.

Die Verfahrensschritte der vorliegenden Erfindung sind in den Fig. 1 bis 22 dargestellt. Dabei bezie hen sich die Fig. 1 bis 8 auf beide Ausführungsbei spiele der Erfindung. Die Fig. 9 bis 14 beziehen sich dann auf das erste Ausführungsbeispiel und die Fig. 15 bis 22 auf das zweite Ausführungsbeispiel.The process steps of the present invention are shown in FIGS. 1 to 22. In this case, the rela Fig. 1 hen to 8 on both Ausführungsbei play of the invention. FIGS. 9 to 14 then relate to the first embodiment and FIGS. 15 to 22 relate to the second embodiment.

Unter Bezugnahme auf Fig. 1 ist eine Querschnitts ansicht von zwei im Herstellungsverfahren befind lichen DRAM-Zellen nach einer herkömmlichen lokalen Oxidation von Silizium (die im folgenden auch als LOCOS als Abkürzung für local oxidation of silicon bezeichnet wird) oder nach einer speziellen LOCOS- Bearbeitung dargestellt, wodurch im wesentlichen planare Feldoxidbereiche 1 (gebildet unter Verwen dung eines modifizierten LOCOS-Verfahrens) sowie zukünftige aktive Bereiche 2 (bei denen es sich um die nicht durch Feldoxid bedeckten Zonen des Sub strats handelt) auf einem Siliziumsubstrat 3 gebil det werden. Vor der Bildung des Feldoxids läßt man eine dielektrische Schicht 4 aus Siliziumoxid unter Wärmeeinwirkung aufwachsen. Bei den dargestellten Zellen handelt es sich um zwei aus einer Vielzahl von Zellen, die gleichzeitig hergestellt werden und eine Speicheranordnung bilden. Nach der Bildung des Feldoxidbereichs 1 und der dielektrischen Schicht 4 werden eine erste leitfähig dotierte Polysilizium schicht 10, eine Metallsilizidschicht (WSi_x) 15, eine Oxidschicht 16 und eine dicke Nitridschicht 20 aufgebracht. Die dicke Nitridschicht 20 dient als Ätzstopp während des Ätzens des vergrabenen Kon takts des Speicherknotens, wodurch eine Selbstaus richtung ermöglicht wird. Die Schichten werden zur Bildung von Wortleitungen 21 sowie von N-Kanal- Feldeffekttransistoren 22 in ein Muster gebracht sowie geätzt. Die Polysiliziumschicht 10 bildet die Gatebereiche der FETs und ist durch die dielek trische Schicht 4 von schwach dotierten Source /Drain-Bereichen 25 isoliert. Die schwach dotierten Bereiche 25 werden durch Implantation von Phosphor erzeugt. Durch das Niederschlagen, die Verdichtung und einen Reaktionsionenätzvorgang einer Abstands schicht aus Siliziumdioxid sind Haupt-Abstandsele mente 35 gebildet worden, die versetzt zu einer Arsen-Implantation angeordnet sind, welche zur Schaffung von stark dotierten Source-/Drain-Be reichen 30 verwendet worden ist. Die Haupt-Ab standselemente 35 isolieren die Wortleitungen und die FETs gegenüber nachfolgenden Ziffernleitungs- und Kondensatorherstellungsvorgängen. Die Wort leitungen werden letztendlich mit peripheren Kon takten verbunden. Die peripheren Kontakte befinden sich an dem Ende der Anordnung und sind dazu ausge legt, eine elektrische Verbindung mit peripheren Schaltungseinrichtungen herzustellen.Referring to Fig. 1 is view of two are inside the manufacturing method of the DRAM cell according to a conventional local oxidation of silicon (which will be hereinafter also referred to as LOCOS as an abbreviation for local oxidation of silicon) is a cross-section or by a special LOCOS processing shown, whereby essentially planar field oxide regions 1 (formed using a modified LOCOS method) and future active regions 2 (which are the zones of the substrate not covered by field oxide) are formed on a silicon substrate 3 . Before the field oxide is formed, a dielectric layer 4 made of silicon oxide is grown under the action of heat. The cells shown are two of a multiplicity of cells which are produced simultaneously and form a memory arrangement. After the formation of the field oxide region 1 and the dielectric layer 4 , a first conductive doped polysilicon layer 10 , a metal silicide layer (WSi _x ) 15 , an oxide layer 16 and a thick nitride layer 20 are applied. The thick nitride layer 20 serves as an etch stop during the etching of the buried contact of the storage node, which enables self-alignment. The layers are patterned and etched to form word lines 21 and N-channel field effect transistors 22 . The polysilicon layer 10 forms the gate regions of the FETs and is isolated by the dielectric layer 4 from weakly doped source / drain regions 25 . The weakly doped regions 25 are produced by implantation of phosphorus. By the deposition, densification and reaction ion etching of a spacer layer of silicon dioxide, main spacer elements 35 have been formed, which are arranged offset to an arsenic implantation, which has been used to create heavily doped source / drain regions 30 . The main standoff elements 35 isolate the word lines and the FETs from subsequent digit line and capacitor fabrication processes. The word lines are ultimately connected to peripheral contacts. The peripheral contacts are located at the end of the arrangement and are designed to establish an electrical connection with peripheral circuit devices.

Nach dem Reaktionsionenätzvorgang erfolgt eine Durchgreifverbesserungs-Implantation zum Verbessern der Durchbruchspannung von Drain zu Source, wenn V_Gate=0 Volt beträgt sowie zum Reduzieren des Leckens unter dem Schwellenwert. Das Gateoxid 4 bleibt intakt, und das Feldoxid wird nicht geätzt.After the reaction ion etch, a strikethrough enhancement implant is performed to improve the drain to source breakdown voltage when V _Gate = 0 volts and to reduce leakage below the threshold. The gate oxide 4 remains intact and the field oxide is not etched.

Die Bildung der FETs 22 und der Wortleitungen 21 in der vorstehend erläuterten Weise ist zwar bevor zugt, jedoch sind auch andere Herstellungsverfahren möglich und vielleicht ebenso gut durchführbar. Die nachfolgenden Schritte stellen das Verfahren gemäß dem bevorzugten Ausführungsbeispiel zum Schaffen des Speicherkondensators gemäß der vorliegenden Erfindung dar.Although the formation of the FETs 22 and the word lines 21 in the manner explained above is preferred, other production methods are also possible and perhaps just as easily feasible. The following steps represent the method according to the preferred embodiment for creating the storage capacitor according to the present invention.

In Fig. 2 wird eine konforme Schicht aus undotier tem Oxid 40 in einem vollflächigen Niederschlag aufgebracht, so daß sie die Speicherknotenbereiche füllt und über den FETs 22 und den Wortleitungen 21 liegt. Das Oxid ist undotiert, um ein Herausdiffun dieren von Dotierstoff aus dem Oxid 40 zu den do tierten Bereichen des Substrats auf ein Minimum zu reduzieren. Das Oxid wird zur Schaffung einer gleichmäßigen Höhe planar ausgebildet.In Fig. 2, a conformal layer of undoped oxide 40 is deposited in a full area precipitate so that it fills the storage node areas and lies over the FETs 22 and the word lines 21 . The oxide is undoped to minimize diffusion of dopant from oxide 40 to the doped regions of the substrate. The oxide is planar to create a uniform height.

In Fig. 3 wird ein Photoresist-Ziffernleitungskon takt 45 als Ätzmaske zur Schaffung einer Öffnung 50 verwendet, in der später vergrabene Ziffernlei tungen hergestellt werden. Die Nitridschichten 20 und die Haupt-Abstandselemente 35 schützen die Transistor-Polysiliziumschicht 10 gegenüber dem zur Bildung der Öffnung 50 verwendeten Reaktionsionen- Oxidätzvorgang. Der durch die Nitridschichten 20 und die Haupt-Abstandselemente 35 gebildete Schutz bewirkt eine Selbstausrichtung der Öffnung.In Fig. 3, a photoresist-digit line contact 45 is used as an etching mask to create an opening 50 , in which buried digit lines are produced later. The nitride layers 20 and the main spacers 35 protect the transistor polysilicon layer 10 from the reaction ion oxide etch used to form the opening 50 . The protection formed by the nitride layers 20 and the main spacers 35 causes the opening to self-align.

In Fig. 4 ist das in Fig. 3 gezeigte Photoresist entfernt worden, und über den zuvor gebildeten Strukturen erfolgt ein vollflächiger Niederschlag von Polysilizium 55, worauf wiederum ein voll flächiger Niederschlag von Verbindungsmaterial 60 aus WSi_x oder TiN erfolgt. Der als Ziffernleitung definierte Bereich wird mit Photoresist 65 mas kiert.In FIG. 4, the photoresist shown in FIG. 3 has been removed and polysilicon 55 is deposited over the entire surface of the previously formed structures, which in turn is followed by a full-surface deposition of connecting material 60 made of WSi _x or TiN. The area defined as a digit line is masked with photoresist 65 mas.

In Fig. 5 werden das unmaskierte Polysilizium 55 und das unmaskierte Verbindungsmaterial 60 einem Reaktionsionenätzvorgang unterzogen, um diese von über den Speicherknotenbereichen 70 sowie von über der Oberseite des Polysiliziums für die Wortlei tungen 21 zu entfernen. Das nach dem Ätzvorgang verbleibende Polysilizium 55 und Verbindungsma terial 60 bildet die Ziffernleitung 66. Das Verbin dungsmaterial 60 besitzt einen relativ niedrigen Widerstand im Vergleich zu dem Widerstand der Poly siliziumschicht 55. Der geringere Widerstand des Verbindungsmaterials 60 führt zu einer Reduzierung des Gesamtwiderstands der Ziffernleitung 66. Die Ziffernleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte befin den sich an dem Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbindung mit peripheren Schaltungseinrichtungen herzustellen.In FIG. 5, unmasked polysilicon 55 and unmasked interconnect material 60 are subjected to a reaction ion etch to remove them from over memory node regions 70 and over the top of the polysilicon for word lines 21 . The polysilicon 55 and connecting material 60 remaining after the etching process forms the digit line 66 . The connec tion material 60 has a relatively low resistance compared to the resistance of the polysilicon layer 55th The lower resistance of the connecting material 60 leads to a reduction in the total resistance of the digit line 66 . The digit lines are ultimately connected to peripheral contacts. The peripheral contacts are at the end of the array and are designed to electrically connect to peripheral circuitry.

Das in Fig. 4 gezeigte Photoresist 65 wird dann entfernt. Auf der Struktur der Fig. 5 erfolgt ein vollflächiger Niederschlag einer dicken dotierten Schicht aus Borophosphosilikatglas-(BPSG-)Oxid 75. Die dicke Oxidschicht 75 wird mit der für den Wolfram- und TiN-Kern gewünschten Höhe aufgebracht. Nach der entweder mechanisch oder chemisch erfol genden planaren Ausbildung wird das dicke Oxid 75 mit einem Photoresistmuster 80 maskiert, um dadurch in den zuvor gebildeten Strukturen die zukünftigen Offnungen für zukünftige Speicherkondensatoren zu definieren. Durch das planare Ausbilden des dicken Oxids 75 werden Bitleitungsausläufer eliminiert. Das Photoresistmuster 80 kann auch als Kontakt schichtmuster für periphere Kontakte verwendet werden, wodurch eine Maske, und zwar eine Maske für vergrabene Kontakte, eliminiert wird. In diesem Fall würden die Öffnungen auch in den Randbereich der DRAM-Vorrichtung geätzt werden.The photoresist 65 shown in Fig. 4 is then removed. A full-surface deposition of a thick doped layer of borophosphosilicate glass (BPSG) oxide 75 takes place on the structure of FIG. 5. The thick oxide layer 75 is applied at the height desired for the tungsten and TiN core. After either mechanical or chemical planar formation, the thick oxide 75 is masked with a photoresist pattern 80 in order to thereby define the future openings for future storage capacitors in the previously formed structures. The planar formation of the thick oxide 75 eliminates bit line extensions. The photoresist pattern 80 can also be used as a contact layer pattern for peripheral contacts, whereby a mask, namely a mask for buried contacts, is eliminated. In this case, the openings would also be etched into the edge area of the DRAM device.

In Fig. 6 werden die Oxidschichten 40 und 75 einem Reaktionsionenätzvorgang unterzogen, um dadurch Öffnungen 81 zu bilden und die Kontaktbereiche 82 des Substrats freizulegen, wonach das in Fig. 5 gezeigte Photoresist 80 entfernt wird.In FIG. 6, the oxide films are subjected to 40 and 75 to a Reaktionsionenätzvorgang, to thereby form openings 81 and 82 expose the substrate, the contact regions, which is removed in Fig. 5 photoresist shown 80th

In Fig. 7 ist anschließend auf einen TiN-Nieder schlag 85 ein Wolfram-Füllniederschlag 90 ausge führt worden. In Fig. 7, a tungsten filler 90 has subsequently been carried out on a TiN precipitate 85 .

Bei TiN handelt es sich um ein Diffusionsbarrieren metall, das eine Diffusionsbarriere zwischen dem n⁺-Übergang und dem Wolfram schafft. Außerdem schafft das TiN einen niedrigen Kontaktwiderstand ohne Beschädigung des Kontaktbereichs des Sub strats. Die TiN-Schicht 85 wird zuerst niederge schlagen, da sie sich gleichmäßig verteilen und mit den zuvor hergestellten Bereichen kontaktieren läßt sowie ein gutes Kontaktmedium für die anschließende Wolfram-Füllung 90 schafft. Außerdem schafft das TiN eine elektrische Verbindung zwischen den Sub strat-Kontaktbereichen 82 und dem Wolfram. Es ist möglich, das TiN gegen andere Diffusionsbarrieren materialien mit ähnlichen Eigenschaften auszutau schen. Eine Dicke von ca. 50 nm bis 100 nm ist zur Erzielung der vorstehend beschriebenen Vorteile typischerweise ausreichend.TiN is a diffusion barrier metal that creates a diffusion barrier between the n⁺ transition and the tungsten. In addition, the TiN creates a low contact resistance without damaging the contact area of the substrate. The TiN layer 85 will knock down first, since it can be distributed evenly and can be contacted with the previously produced areas and creates a good contact medium for the subsequent tungsten filling 90 . In addition, the TiN creates an electrical connection between the substrate contact regions 82 and the tungsten. It is possible to exchange the TiN for other diffusion barrier materials with similar properties. A thickness of approximately 50 nm to 100 nm is typically sufficient to achieve the advantages described above.

Wolfram ist ein äußerst leitfähiges hitzebeständi ges Metall, das hohen Temperaturen im Bereich von 600°C bis 900°C standhalten kann. Dies ist notwen dig, da nachfolgend eine Polysiliziumschicht nie dergeschlagen wird. Das Niederschlagen des Polysi liziums erfolgt typischerweise bei einer Temperatur nahe 650°C. Das Wolfram kann durch andere hitzebe ständige Metalle ersetzt werden, wie z. B. WSi_x, Titan und Titansilizid. Es ist vorstellbar, daß im Verlauf der technischen Entwicklung nach der Wolframaufbringung erfolgende Verarbeitungsschritte bei höheren oder niedrigeren Temperaturen ausge führt werden können. Die Temperatur-Parameter sind entscheidend für die Eignung des hitzebeständigen Metalls und reflektieren die derzeitige Verfahrens weise, wobei jedoch darauf hinzuweisen ist, daß sich die Temperatur-Parameter im Verlauf der technischen Entwicklung verändern können. Tungsten is an extremely conductive, heat-resistant metal that can withstand high temperatures in the range of 600 ° C to 900 ° C. This is necessary since subsequently a polysilicon layer is never struck. The precipitation of the polysilicon typically takes place at a temperature close to 650 ° C. The tungsten can be replaced by other heat-resistant metals, such as. B. WSi _x , titanium and titanium silicide. It is conceivable that in the course of technical development after the tungsten application processing steps can be carried out at higher or lower temperatures. The temperature parameters are decisive for the suitability of the heat-resistant metal and reflect the current process wisely, although it should be pointed out that the temperature parameters can change in the course of technical development.

Das Wolfram 90 und das TiN 85 bilden einen Kern 95 und sind in Fig. 8 nach einem mechanischen Atzvor gang gezeigt, der zur Erzielung einer planaren Ausbildung des Wolframs 90, des TiN 85 und des dicken Oxids 75 durchgeführt wird. Der Kern 95 bildet den Kontaktbereich der unteren Kondensator platte, da sich dieser Bereich in Kontakt mit dem Kontaktbereich 82 des Substrats befindet. Die Ver wendung von Wolfram als unterer Kondensatorplatte führt gegenüber dem Stand der Technik zu einer geringfügigen Erhöhung der durchschnittlichen Kapazität über dem VCC-Bereich des Speicherkontakt kondensators, und zwar aufgrund des geringeren spezifischen Widerstands von Wolfram im Vergleich zu dem höheren spezifischen Widerstand eines typi schen, Polysilizium enthaltenden Speicherknotens.The tungsten 90 and the TiN 85 form a core 95 and are shown in FIG. 8 after a mechanical etching process which is carried out to achieve a planar formation of the tungsten 90 , the TiN 85 and the thick oxide 75 . The core 95 forms the contact area of the lower capacitor plate, since this area is in contact with the contact area 82 of the substrate. The use of tungsten as the lower capacitor plate leads to a slight increase in the average capacitance over the VCC range of the storage contact capacitor compared to the prior art, due to the lower specific resistance of tungsten compared to the higher specific resistance of a typical, Storage node containing polysilicon.

Bei einem ersten Ausführungsbeispiel wird die Kapazität erhöht durch Erhöhen der Größe der Speicherknotenplatte. Zu diesem Zweck wird das dicke Oxid 75 in einen oberen Bereich des Kerns 95 umgebenden Regionen geätzt. Der Ätzschritt bildet einen tiefen Graben 100 mit einer Tiefe von ca. 0,5 µ von der Oberseite des Wolfram- und TiN-Kerns, wie dies in Fig. 9 gezeigt ist, in der ein Teil des in Fig. 8 gezeigten Waferbereichs dargestellt ist. Eine Photoresistmaske 105 schützt die nicht geätz ten Oxidbereiche. Der Oxidvorgang reicht nicht aus, um die Wortleitungen 21 und die Ziffernleitungen 66 freizulegen, und diese bleiben durch das Oxid iso liert. Diese Überdimensionierung des Speicherkno tenkontakts durch Bilden des den Kern 95 umgebenden Grabens 100 ist bei einer 4-Megabit-Speicherzellen ausbildung, bei der ein planarer Bereich von 6 bis 8 µm² ausreichend Kondensatorfläche schafft, fakul tativ. Ein auf der Oberseite des Wolfram- und TiN- Kerns planar ausgebildeter Kondensator schafft die minimale Kondensatorfläche, die für die 4-Megabit- Speicherzelle notwendig ist, und die Bildung des Grabens 100 ist dann überflüssig.In a first embodiment, the capacity is increased by increasing the size of the storage node plate. For this purpose, the thick oxide 75 is etched into an upper region of the core 95 surrounding regions. The etching step forms a deep trench 100 with a depth of approximately 0.5 μm from the top of the tungsten and TiN core, as shown in FIG. 9, in which part of the wafer area shown in FIG. 8 is shown . A photoresist mask 105 protects the non-etched oxide areas. The oxide process is not sufficient to expose the word lines 21 and the digit lines 66 , and these remain isolated by the oxide. This overdimensioning of the storage node contact by forming the trench 100 surrounding the core 95 is optional in a 4 megabit storage cell in which a planar region of 6 to 8 μm ² creates sufficient capacitor area. A capacitor planar on the top of the tungsten and TiN core creates the minimum capacitor area required for the 4 megabit memory cell, and the formation of the trench 100 is then superfluous.

In Fig. 10 ist das in Fig. 9 gezeigte Photoresist 105 entfernt worden, und eine dünne Speicherknoten- Polysiliziumschicht 110 vollflächig über dem Oxid 75 und dem Kern 95 aufgebracht. Die Speicherknoten- Polysiliziumschicht 110 wird einer an Ort und Stelle erfolgenden Phosphor-Diffusionsdotierung unterzogen, um den spezifischen Widerstand des Polysiliziums zu reduzieren. Zu diesem Zeitpunkt umfaßt die Speicherknotenkondensatorplatte die Speicherknoten-Polysiliziumschicht 110 und den Kern 95. Nach dem Dotieren mit Phosphor wird eine dünne dielektrische Schicht 115, bei der es sich typi scher Weise um Siliziumnitrid handelt, vollflächig auf die Speicherknoten-Polysiliziumschicht aufge bracht. Andere dielektrische Materialien, wie z. B. Siliziumdioxid, sind ebensogut verwendbare Alter nativen für die dielektrische Schicht 115. Dem Siliziumnitrid-Niederschlag folgt eine Naß-Wärmebe handlung zum Oxidieren der Nitridschicht sowie zum Oxidieren des Siliziums in Nadellöchern der Nitrid schicht. Die Naß-Wärmebehandlung schafft verbesser te dielektrische Durchbrucheigenschaften des auf diese Weise gebildeten Kondensators. Es wird eine dicke Zellen-Polysiliziumschicht 120 über der dielektrischen Schicht 115 niedergeschlagen. Die dicke Zellen-Polysiliziumschicht 120 wird einer an Ort und Stelle erfolgenden Phosphor-Diffusions dotierung unterzogen, um ihren spezifischen Wider stand zu vermindern. Die Zellen-Polysiliziumschicht 120 bildet die Zellenplatte. Zum Schützen der Zel len-Polysiliziumschicht 120 während nachfolgender Oxidationsschritte des Herstellungsverfahrens wird eine dünne Schicht aus oxidationsbeständigem Sili ziumnitrid 125 vollflächig über der dicken Zellen- Polysiliziumschicht 120 aufgebracht.In FIG. 10, the photoresist 105 shown in FIG. 9 has been removed and a thin storage node polysilicon layer 110 has been applied over the entire surface over the oxide 75 and the core 95 . The storage node polysilicon layer 110 is subjected to in-situ phosphorus diffusion doping to reduce the resistivity of the polysilicon. At this time, the storage node capacitor plate includes the storage node polysilicon layer 110 and the core 95 . After doping with phosphorus, a thin dielectric layer 115 , which is typically silicon nitride, is applied over the entire surface of the storage node polysilicon layer. Other dielectric materials, such as. B. silicon dioxide, are equally useful alternatives for the dielectric layer 115th The silicon nitride deposit is followed by a wet heat treatment for oxidizing the nitride layer and for oxidizing the silicon in pinholes of the nitride layer. The wet heat treatment creates improved dielectric breakdown properties of the capacitor thus formed. A thick cell polysilicon layer 120 is deposited over the dielectric layer 115 . The thick cell polysilicon layer 120 is subjected to in-place phosphorus diffusion doping to reduce its resistivity. The cell polysilicon layer 120 forms the cell plate. To protect the cell polysilicon layer 120 during subsequent oxidation steps of the manufacturing process, a thin layer of oxidation-resistant silicon nitride 125 is applied over the entire surface of the thick cell polysilicon layer 120 .

Die Kondensatoren der Zellen-Polysiliziumschicht 120 werden nur innerhalb des Speicherkondensators mittels einer Photoresistmaske 130 in ein Muster gebracht, wie dies in Fig. 11 gezeigt ist.The capacitors of the cell polysilicon layer 120 are patterned only inside the storage capacitor by means of a photoresist mask 130 , as shown in FIG. 11.

In Fig. 12 werden die Speicherknoten-Polysilizium schicht 110, die Zellen-Polysiliziumschicht 120 sowie die Nitridschichten 115 und 125 in den unmas kierten Bereichen einem Reaktionsionenätzvorgang unterzogen, und das in Fig. 11 gezeigte Photoresist 130 wird entfernt. Danach läßt man Oxid 135 wach sen, um die Seiten der Polysiliziumschichten 110 und 120 in isolierender Weise abzudichten.In FIG. 12, the storage node polysilicon layer 110 , the cell polysilicon layer 120 and the nitride layers 115 and 125 in the unmasked regions are subjected to a reaction ion etching process, and the photoresist 130 shown in FIG. 11 is removed. Thereafter, oxide 135 is allowed to grow to insulatively seal the sides of the polysilicon layers 110 and 120 .

In Fig. 13 wird die in Fig. 12 gezeigte obere dünne Siliziumnitridschicht 125 in einem Reaktionsionen ätzvorgang geätzt, und es wird eine Schicht 140 aus leitfähigem Material niedergeschlagen, um eine Zellen-Polysilizium-Zwischenverbindung zu schaffen und eine Zellen-Polysiliziummaske zu eliminieren. Bei dem leitfähigen Material 140 handelt es sich vorzugsweise um ein Material, wie z. B. Aluminium, Al/Si/Cu, Wolfram oder eine andere Aluminium-/Kup ferlegierung. Diese Schicht 140 aus leitfähigem Material wird in der gesamten Schaltungsperipherie verwendet. Zum Erhalten des leitfähigen Materials auf sowie in Berührung mit der dicken Polysilizium schicht wird das leitfähige Material durch ein Photoresist 145 in einem nicht-kritischen Ausrich tungsmuster über der Zellenanordnung mit einem Photoresist 145 maskiert, um eine Verbindung mit dem gesamten Zellen-Polysilizium über dem Speicher knoten herzustellen. Da das Zellen-Polysilizium mit dem Speicherknoten-Polysiliziummuster ausgerichtet ist, wird ein Zellen-Polysilizium-Maskierschritt eliminiert.In FIG. 13, the upper thin silicon nitride layer 125 shown in FIG. 12 is etched in a reaction ion etch and a layer 140 of conductive material is deposited to create a cell-polysilicon interconnect and to eliminate a cell-polysilicon mask. The conductive material 140 is preferably a material such as. As aluminum, Al / Si / Cu, tungsten or another aluminum / copper fer alloy. This layer 140 of conductive material is used throughout the circuit periphery. To maintain the conductive material on and in contact with the thick polysilicon layer, the conductive material is masked by a photoresist 145 in a non-critical alignment pattern over the cell array with a photoresist 145 for connection to all of the cell polysilicon over the memory to make knots. Since the cell polysilicon is aligned with the storage node polysilicon pattern, a cell polysilicon masking step is eliminated.

In Fig. 14 ist das unmaskierte leitfähige Material 140 einem Reaktionsionen-Metallätzvorgang unter zogen worden, wonach die Fertigung des Speicherkon densators 150 abgeschlossen ist. Die Speicher knotenkondensatorplatten der Speicherkondensatoren 150 beinhalten den Wolfram-/Titannitrid-Kern 95 sowie die Speicherknoten-Polysiliziumschicht 110. Die Zellenplatte umfaßt die dicke Polysilizium schicht 120. Das leitfähige Material 140 schafft eine elektrische Verbindung zwischen den Zellen platten der in dem erfindungsgemäßen Verfahren hergestellten Kondensatoren 150. Die Zellenplatte und die Speicherknotenkondensatorplatte sind durch die dielektrische Schicht 115 voneinander getrennt und isoliert.In Fig. 14, the unmasked conductive material is a 140-reactant ions Metallätzvorgang subjected, after which the manufacturing of the Speicherkon is finished densators 150th The storage node capacitor plates of the storage capacitors 150 include the tungsten / titanium nitride core 95 and the storage node polysilicon layer 110 . The cell plate comprises the thick polysilicon layer 120 . The conductive material 140 creates an electrical connection between the cell plates of the capacitors 150 produced in the method according to the invention. The cell plate and the storage node capacitor plate are separated and insulated from one another by the dielectric layer 115 .

Bei einem zweiten Ausführungsbeispiel der vorlie genden Erfindung handelt es sich um einen Speicher kontaktkondensator unter Verwendung des vertikalen Bereichs des DRAM zur darin erfolgenden Herstellung eines Wolfram- und TiN-Kerns sowie unter Verwendung abwechselnd niedergeschlagener Schichten über dem Wolfram- und TiN-Kern zur Bildung in der Höhe über einandergestapelter Finger, wobei der Kern und die Finger die Speicherknoten-Kondensatorplatte bilden.In a second embodiment of the present The present invention is a memory Contact capacitor using the vertical Area of the DRAM for the production taking place in it a tungsten and TiN core as well as using alternately deposited layers above the Tungsten and TiN core for formation in height above a stacked finger, the core and the Fingers form the storage node capacitor plate.

Bei dem zweiten Ausführungsbeispiel wird der Wolfram- und TiN-Kern nach den unter Bezugnahme auf die Fig. 1 bis 8 beschriebenen Verfahrensschritten hergestellt. Fig. 15 zeigt einen Teil der Fig. 8, nachdem Schichten aus Wolfram 200 und TiN 205 ab wechselnd über den planar ausgebildeten Oberflächen des Oxids 75, des Wolframs 90 und des TiN 85 niedergeschlagen worden sind. In the second exemplary embodiment, the tungsten and TiN core is produced according to the method steps described with reference to FIGS. 1 to 8. FIG. 15 shows part of FIG. 8 after layers of tungsten 200 and TiN 205 have been deposited alternately over the planar surfaces of oxide 75 , tungsten 90 and TiN 85 .

Wie unter Bezugnahme auf Fig. 16 zu sehen ist, definiert die Photoresistmaske 210 einen oberen oder zweiten Bereich der zukünftigen Speicher knotenkondensatorplatte. Die abwechselnd aufeinan der folgenden Schichten aus Wolfram 200 und TiN 205 werden isotrop geätzt.As can be seen with reference to FIG. 16, the photoresist mask 210 defines an upper or second region of the future storage node capacitor plate. The alternating layers of tungsten 200 and TiN 205 are etched isotropically.

In Fig. 17 sind die abwechselnd aufeinanderfolgen den Schichten nach dem Entfernen der in Fig. 16 gezeigten Photoresistmaske 210 und nach einem iso tropen Ätzvorgang an dem TiN 205 gezeigt. Das TiN 205 wird in steuerbarer Weise geätzt, und zwar unter Verwendung eines sogenannten "Piranha"-Ätz vorgangs (der entweder naß oder mittels Dampf er folgt), in einer derartigen Weise, daß ein Mittel bereich des TiN 205 nach dem Ätzvorgang übrig bleibt. Unter einem "Piranha"-Ätzvorgang versteht man ein Ätzverfahren, bei dem es sich bei der Ätz lösung um eine Lösung aus Wasserstoffperoxid plus Schwefelsäure handelt. Jegliche bereits hergestell ten peripheren Kontakte müssen während des Piranha- Ätzvorgangs durch eine Maske geschützt werden. Der anfangs ausgebildete Wolfram- und TiN-Kern 95 und die abwechselnd aufeinander folgenden Wolfram schichten 200 und TiN-Schichten 205, die nach dem Ätzvorgang übrigbleiben, bilden die Speicherknoten kondensatorplatte. FIG. 17 shows the alternating layers following the removal of the photoresist mask 210 shown in FIG. 16 and after an isotropic etching process on the TiN 205 . The TiN 205 is etched in a controllable manner, using a so-called "piranha" etching process (which is either wet or by steam) in such a way that a central region of the TiN 205 remains after the etching process. A "Piranha" etching process is an etching process in which the etching solution is a solution of hydrogen peroxide plus sulfuric acid. Any peripheral contacts that have already been made must be protected by a mask during the piranha etching process. The initially formed tungsten and TiN core 95 and the alternating successive tungsten layers 200 and TiN layers 205 that remain after the etching process form the storage node capacitor plate.

In Fig. 18 wird eine dünne Polysiliziumschicht 220, deren Dicke typischerweise 5 nm beträgt, über allen freiliegenden Flächen aufgebracht. Die Polysili ziumschicht 220 bildet eine Siliziumoberfläche für einen anschließend erfolgenden Niederschlag eines Dielektrikums. Eine dünne dielektrische Schicht 225, bei der es sich um Siliziumnitrid handelt, wird in einem vollflächigen Niederschlag auf dem Polysilizium 220 aufgebracht. Die dielektrische Schicht besitzt typischerweise eine Dicke von 10 nm. Anschließend an den Siliziumnitrid-Nieder schlag kann eine fakultative Naß-Wärmebehandlung erfolgen, um das Silizium in Nadellöchern des Nitrids zu oxidieren. Der Naß-Wärmebehandlungsvor gang verbessert die dielektrischen Durchbruchei genschaften des auf diese Weise gebildeten Kon densators. Es wird eine dicke Zellen-Polysilizium schicht 230 derart niedergeschlagen, daß sie über der dielektrischen Schicht liegt und die nach dem TiN-Ätzvorgang und dem anschließenden Niederschlag des Dielektrikums verbleibenden Hohlräume voll ständig ausfüllt. Die dicke Zellen-Polysilizium schicht 230 wird zur Reduzierung ihres spezifischen Widerstands einer an Ort und Stelle erfolgenden Phosphor-Diffusionsdotierungimplantation unter zogen. Die Zellenplatte wird durch die Zellen-Poly siliziumschicht gebildet. Zum Schützen der dicken Zellen-Polysiliziumschicht 230 während nachfol gender Oxidationsschritte des Herstellungsvorgangs wird eine dünne Schicht aus oxidationsbeständigem Siliziumnitrid 235 vollflächig über der dicken Zellen-Polysiliziumschicht 230 niedergeschlagen.In Fig. 18, a thin polysilicon layer 220 , the thickness of which is typically 5 nm, is applied over all exposed surfaces. The polysilicon layer 220 forms a silicon surface for a subsequent deposition of a dielectric. A thin dielectric layer 225 , which is silicon nitride, is deposited on the polysilicon 220 in a full-area deposit. The dielectric layer typically has a thickness of 10 nm. Subsequent to the silicon nitride deposit, an optional wet heat treatment can be carried out in order to oxidize the silicon in pinholes of the nitride. The wet heat treatment process improves the dielectric breakdown properties of the capacitor thus formed. A thick cell polysilicon layer 230 is deposited in such a way that it lies over the dielectric layer and completely fills the voids remaining after the TiN etching process and the subsequent deposition of the dielectric. The thick cell polysilicon layer 230 is subjected to an on-site phosphorus diffusion doping implantation to reduce its resistivity. The cell plate is formed by the cell poly silicon layer. To protect the thick cell polysilicon layer 230 during subsequent oxidation steps in the manufacturing process, a thin layer of oxidation-resistant silicon nitride 235 is deposited over the entire surface of the thick cell polysilicon layer 230 .

Die Speicherkondensatoren werden mittels einer Photoresistmaske 250 in ein Muster gebracht, wie dies in Fig. 19 gezeigt.The storage capacitors are patterned using a photoresist mask 250 , as shown in FIG. 19.

In Fig. 20 werden die Polysiliziumschicht 220, die dielektrische Schicht 225, die Zellen-Polysilizium schicht 230 und die Nitridschicht 235 in den un maskierten Bereichen einem Reaktionsionenätzvorgang unterzogen, und die in Fig. 19 gezeigte Photo resistmaske 250 wird entfernt. In FIG. 20, the polysilicon layer 220 , the dielectric layer 225 , the cell polysilicon layer 230 and the nitride layer 235 are subjected to a reaction ion etching in the unmasked areas, and the photo resist mask 250 shown in FIG. 19 is removed.

In Fig. 21 wird die in Fig. 19 gezeigte Nitrid schicht 235 einem Reaktionsionenätzvorgang unterzo gen, und es wird eine Schicht 260 aus leitfähigem Material niedergeschlagen, das als Zellenpolysili zium-Zwischenverbindung wirkt und eine Zellen-Poly siliziummaske eliminiert. Bei dem leitfähigen Material 260 handelt es sich vorzugsweise um Metall wie z. B. Aluminium, Al/Si/Cu, Wolfram oder um eine Aluminium-/Kupferlegierung. Diese Schicht 260 aus leitfähigem Material wird typischerweise für die gesamte Schaltungsperipherie verwendet. Zum Erhal ten des leitfähigen Materials auf sowie in Berüh rung mit Bereichen der Zellen-Polysiliziumschicht 220 wird das letifähige Material 260 durch ein Photoresist 270 in einem nicht-kritischen Ausrich tungsmuster über der Zellenanordnung maskiert, um eine Verbindung mit dem gesamten Zellen-Polysili zium über dem Speicherknoten herzustellen. Da das Zellen-Polysilizium mit dem Speicherknoten-Poly silizium ausgerichtet ist, wird ein Polysilizium- Maskierschritt eliminiert.In FIG. 21, the nitride layer 235 shown in FIG. 19 is subjected to a reaction ion etching process, and a layer 260 of conductive material is deposited which acts as a cell polysilicon interconnect and eliminates a cell polysilicon mask. The conductive material 260 is preferably metal such as. As aluminum, Al / Si / Cu, tungsten or an aluminum / copper alloy. This layer 260 of conductive material is typically used for the entire circuit periphery. To maintain the conductive material on and in contact with areas of the cell polysilicon layer 220 , the conductive material 260 is masked by a photoresist 270 in a non-critical alignment pattern over the cell array to provide connection to the entire cell polysilicon the storage node. Since the cell polysilicon is aligned with the storage node polysilicon, a polysilicon masking step is eliminated.

In Fig. 22 ist das unmaskierte leitfähige Material 260 einem Reaktionsionen-Metallätzvorgang unterzo gen worden, das in Fig. 21 gezeigte Photoresist 270 ist entfernt worden, und die Herstellung des Spei cherknotenkondensators 300 ist damit abgeschlossen. Der auf diese Weise gebildete Speicherknotenkonden sator besitzt eine Speicherknotenkondensatorplatte, die den Wolfram- und TiN-Kern 95 umfaßt, sowie einen oberen Bereich aus in der Höhe übereinander gestapelten Fingern, die das Wolfram 200 und das TiN 205 umfassen. Die Zellenplatte des Speicherkno tenkondensators wird durch das Zellen-Polysilizium 230 gebildet. In FIG. 22, the unmasked conductive material 260 has been subjected to a reaction ion metal etching, the photoresist 270 shown in FIG. 21 has been removed, and the fabrication of the storage node capacitor 300 is completed. The storage node capacitor thus formed has a storage node capacitor plate comprising the tungsten and TiN core 95 , and an upper portion of vertically stacked fingers comprising the tungsten 200 and the TiN 205 . The cell plate of the storage node capacitor is formed by the cell polysilicon 230 .

Die vorliegende Erfindung gestattet die Verwendung des vertikalen Bereichs einer DRAM-Vorrichtung als Speicherzelle, wodurch der vorhandene Platz der Halbleiterplatte in horizontaler Richtung auf ein Maximum gebracht wird und die Stapelkondensatorhöhe vor der Herstellung von Kontakten reduziert wird. Bei dem ersten Ausführungsbeispiel verlängert die untere Polysiliziumschicht die untere Kondensator platte, wodurch die Kondensatorfläche und die Kapazität gesteigert werden. Der in einem Reak tionsionenätzverfahren durchgeführte Speicherkno ten-Polysiliziumätzvorgang führt zu einer Maximie rung der Zellengröße gegenüber der bei Verwendung eines Polysilizium-Naßätzvorgangs erzielbaren Zel lengröße. Der Speicherknotenkontakt und das Spei cherknoten-Polysilizium sind selbstausgerichtet. Gegenüber früheren Verfahren wird ein Maskier schritt eliminiert, da keine Zellen-Polysilizium maskierung erfolgt.The present invention permits use the vertical area of a DRAM device as Memory cell, thereby reducing the available space of the Semiconductor plate in the horizontal direction on Bring maximum and the stack capacitor height is reduced before making contacts. In the first embodiment, the lower polysilicon layer the lower capacitor plate, making the capacitor area and the Capacity to be increased. The one in a reak storage etching process ten-polysilicon etching leads to maximization cell size compared to when in use of a polysilicon wet etching process len size. The storage node contact and the memory Chode node polysilicon are self-aligned. Compared to previous methods, a mask is used step eliminated since no cell polysilicon masking takes place.

Bei dem zweiten Ausführungsbeispiel vergrößern die in der Höhe übereinandergestapelten Finger die Kondensatorfläche und somit die Kapazität. Selbst verständlich hängt die Anzahl der gebildeten Finger von der Anzahl der abwechselnd aufeinander folgen den niedergeschlagenen Schichten ab, wobei die Kapazität mit zunehmender Anzahl von Fingern steigt. Die Finger sind vertikal übereinanderge stapelt, wodurch der Platz auf einer Halbleiter platte in horizontaler Richtung auf ein Maximum gebracht wird.In the second embodiment, the magnify fingers stacked one on top of the other Capacitor area and thus the capacitance. Yourself understandably the number of fingers formed depends of the number of alternately following each other the downed layers, the Capacity with increasing number of fingers increases. The fingers are vertically one above the other stacks, creating space on a semiconductor plate in the horizontal direction to a maximum brought.

Die Erhöhung der Kapazität wird somit unter Verwen dung einer minimalen Anzahl von Maskierschritten sowie eines minimalen Oberflächenbereichs der DRAM- Vorrichtung bewerkstelligt. The increase in capacity is thus used a minimum number of masking steps and a minimal surface area of the DRAM Device accomplished.

Das erfindungsgemäße Verfahren erleichtert auch die effektive Verwendung einer Konfiguration mit ver grabenen Ziffernleitungen. Es sind keine Ziffern leitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.The inventive method also facilitates effective use of a configuration with ver digging digit lines. They are not numbers line extensions present, which increases the yield is increased.

Obwohl in der vorstehend beschriebenen Weise die bevorzugten Ausführungsbeispiele der Erfindung für 4-Megabit-, 16-Megabit-, 64-Megabit- und 256-Mega bit-DRAM-Zellen verwendbar sind, ist das erfin dungsgemäße Verfahren nicht auf diese Anwendungen beschränkt.Although in the manner described above preferred embodiments of the invention for 4-megabit, 16-megabit, 64-megabit and 256-mega bit DRAM cells are usable, that is the inventions The method according to the invention does not apply to these applications limited.

Bei der Herstellung der Kondensatoren gemäß den bevorzugten Ausführungsbeispielen wird zwar poly kristallines Silizium verwendet, jedoch versteht es sich, daß auch amorphes und monokristallines Sili zium verwendet werden können.When manufacturing the capacitors according to preferred embodiments are poly uses crystalline silicon, but understands it that amorphous and monocrystalline sili cium can be used.

Claims

1. A method for forming at least one capacitor on a semiconductor substrate, characterized by the following steps:

a) forming a dielectric insulating intermediate layer ( 40 , 75 ) in a manner at least above the substrate ( 3 );
b) etching a first opening ( 81 ) in the intermediate layer ( 40 , 75 ) to expose a contact region ( 82 ) of the substrate ( 3 );
c) depositing a layer of barrier material ( 85 ) in a manner lying over the intermediate layer ( 40 , 75 ) and the contact area ( 82 );
d) depositing a refractory metal ( 90 ) in a manner lying above the barrier material ( 85 ) and filling the first opening ( 81 );
e) removing an upper portion of the refractory metal ( 90 ) and an upper portion of the barrier material ( 85 ) to expose the intermediate layer ( 75 ) and to form a first portion ( 95 ) of a storage node capacitor plate which is the heat-resistant remaining after removal Metal ( 90 ) and the remaining barrier material ( 85 ) comprises;
f) creating a second opening ( 100 ) adjacent to the first region ( 95 ) of the storage node capacitor plate in the intermediate layer;
g) depositing an electrically conductive material ( 110 ) in the second opening ( 100 ) in a manner lying above the first region ( 95 ), the electrically conductive material ( 110 ) forming a second region of the storage node capacitor plate;
h) depositing a dielectric layer ( 115 ) in a manner overlying the storage node capacitor; and
i) depositing a capacitive layer ( 120 ) in a manner lying above the dielectric layer, the capacitive layer ( 120 ) forming a cell capacitor plate and the dielectric layer ( 115 ) for isolating the capacitive layer ( 120 ) from the storage node capacitor plate .

2. The method according to claim 1, characterized in that the production of the two th opening ( 100 ) adjacent to the first region ( 95 ) further comprises the following steps:

a) masking the intermediate layer by means of photo resist ( 105 ), masking zones adjacent to the first region ( 95 ) during masking; and
b) etching the intermediate layer ( 75 ) adjacent to the first region to expose side walls of an upper portion of the first region ( 95 ).

3. The method according to claim 1 or 2, characterized in that a sufficient amount of barrier material ( 85 ) is deposited so that a substrate damage during the deposition of the heat-resistant metal ( 90 ) is reduced to a minimum, the barrier material ( 85 ) Diode creep losses are reduced to a minimum and the barrier material ( 85 ) has a low contact resistance with respect to the contact area ( 82 ).

4. The method according to any one of claims 1 to 3, characterized by the following further steps:

a) planar formation of the intermediate layer ( 75 ) before the etching of the first opening ( 81 );
b) defining the first opening ( 81 ) in the intermediate layer using a contact photoresist pattern ( 80 ) before etching the first opening ( 81 ) in the intermediate layer ( 40 , 75 ), wherein the contact photoresist pattern ( 80 ) is also used for Patterning of peripheral contacts is used;
c) removing the contact photoresist pattern ( 80 ) subsequent to the etching of the first opening ( 81 ); and
d) protecting the peripheral contacts during the etching of the diffusion barrier material ( 85 ).

5. The method according to any one of claims 1 to 4, characterized in that a heat treatment is carried out subsequently to the deposition of the dielectric layer ( 115 ).

6. A method according to any one of claims 1 to 5, characterized in that the forming of the interim rule layer (40, 75) further comprises depositing a first oxide layer (40) and depositing a second oxide layer (75) over the first oxide layer ( 40 ) lying manner.

7. A method according to any one of claims 1 to 6, characterized in that the deposition of the electrically conductive material (110) comprises filling the second opening (100) in the intermediate layer (75) with the electrically conductive material (110).

8. Method for forming a plurality of capacitors on a semiconductor substrate, characterized by the following steps:

a) depositing an insulating intermediate layer ( 40 , 75 ) in a manner at least above the substrate ( 3 );
b) masking the intermediate layer ( 75 ) with a contact photoresist pattern ( 80 ), wherein self-aligned zones ( 70 ) are defined during masking, in which the plurality of capacitors are to be formed, and wherein the contact photoresist pattern ( 80 ) is also used for patterning is used by peripheral contacts;
c) etching the intermediate layer ( 40 , 75 ) to form first openings ( 81 ) in the intermediate layer ( 40 , 75 ) to expose contact areas ( 82 ) of the substrate ( 3 );
d) removing the contact photoresist pattern ( 80 );
e) depositing a layer of diffusion barrier material ( 85 ) in a manner lying above the intermediate layer ( 40 , 75 ) and the contact areas ( 82 ), the deposit taking place in a sufficient amount so that substrate damage is reduced to a minimum;
f) depositing a heat-resistant metal ( 90 ) in a manner lying above the layer of diffusion barrier material ( 85 ) and for filling the first openings ( 81 );
g) removing areas of the layer of diffusion barrier material ( 85 ) and the refractory metal ( 90 ) to expose the intermediate layer ( 75 ), whereby a plurality of cores ( 95 ) are formed by the removal, each of which is the one after removal remaining layer of diffusion barrier material ( 85 ) and the remaining heat-resistant metal ( 90 ) comprises;
h) masking the intermediate layer ( 75 ) with photo resist ( 105 ), the masking being used to define further etching zones adjacent to the plurality of cores ( 95 );
i) etching the intermediate layer ( 75 ) to expose an upper portion of a sidewall of each core ( 95 );
j) removing the photoresist ( 105 );
k) depositing an electrically conductive layer ( 110 ) in a manner lying over the side walls, cores ( 95 ) and the intermediate layer that were exposed during the etching process;
l) depositing a dielectric layer ( 115 ) overlying the electrically conductive layer ( 110 );
m) performing a wet heat treatment to oxidize the dielectric layer ( 115 );
n) depositing a capacitive layer ( 120 ) over the dielectric layer ( 115 );
o) individual training of each of the several capacitors.

9. The method according to claim 8, characterized in that the individual training comprises the following steps:

a) depositing a protective layer ( 125 ) overlying the capacitive layer ( 120 );
b) defining a plurality of capacitor regions by means of a capacitor region photoresist pattern ( 130 ) which protects the region of the generator during a subsequent etching process;
c) etching the protective layer ( 125 ) of the capacitive layer ( 120 ), the dielectric layer ( 115 ) and the electrically conductive layer ( 110 ) to form a plurality of capacitors by defining a storage node area of each capacitor, each storage node area each Core ( 95 ) and an adjacent to the core ( 95 ), corre sponding electrically conductive layer ( 110 ), wherein the capacitive layer ( 120 ) forms a cell capacitor plate for each of the storage node areas and the capacitive layer ( 120 ) and the electrically conductive Layer ( 110 ) has exposed sides ( 135 );
d) removing the capacitor region photoresist pattern ( 130 );
e) oxidizing the exposed sides ( 135 ), the oxidizing electrically isolating the exposed sides ( 135 ) and the protective layer ( 125 ) protecting an upper region of the capacitive layer ( 120 ) from being oxidized; and
f) removing the protective layer ( 125 ).

10. The method according to claim 8 or 9, characterized in that the individual education further comprises the following steps:

a) depositing an interconnection material ( 140 ) in a manner lying above the capacitive layer ( 120 ) and in electrical connection therewith;
b) defining interconnect lines using an interconnect photoresist pattern ( 145 ), the interconnect lines being provided to provide electrical connection to and from the plurality of capacitors;
c) etching the interconnect material ( 140 ) to form the interconnect lines and;
d) removing the interconnect photoresist pattern ( 145 ).