DE4235534A1 - Verfahren zum isolieren von fets - Google Patents
Verfahren zum isolieren von fetsInfo
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Description
Die vorliegende Erfindung bezieht sich auf Verfah
ren zum Isolieren von Feldeffekttransistoren unter
Verwendung von Gräben-Isoliertechniken, die in
Anlehnung an den englischen Sprachgebrauch auch als
"Trench"-Isoliertechniken bezeichnet werden.
Obwohl Metall-Oxid-Halbleiter-Feldeffekttransisto
ren (MOSFETs) in einem gemeinsamen Siliziumsubstrat
hergestellt werden, müssen sie dennoch elektrisch
voneinander isoliert werden. Sie können an
schließend zur Schaffung spezieller Schaltungskon
figurationen miteinander verbunden werden.
MOSFETs bezeichnet man als "eigenisoliert", d. h.
solange ihre pn-Übergänge zwischen Source und Sub
strat sowie zwischen Drain und Substrat auf Sperr-
Vorspannung gehalten sind, tritt ein Drain-Strom
nur aufgrund eines Stromflusses von Source zu Drain
durch einen unter dem Gate befindlichen Kanal auf.
Die zum Verbinden von MOS-Transistoren verwendeten
Metallstreifen bilden jedoch Gates parasitärer MOS-
Transistoren, wobei das darunter vorhandene Oxid
ein Gateoxid bildet. Zum Isolieren von MOSFETs ist
es daher notwendig, die Bildung von Kanälen in den
Feldbereichen zu verhindern. Ein Weg zur Erzielung
dieses Effekts besteht in der Verwendung einer
vergleichsweise dicken Feldoxidschicht. Da die
Vorrichtungsabmessungen jedoch immer kleiner
werden, verträgt sich die Art des Feldoxidbildungs
verfahrens nicht mit dem Ziel der Schaffung kleine
rer isolierter Vorrichtungen.
Die Verwendung von "Isoliergräben" anstatt des
vollständigen Einsatzes der Feldoxidation ermög
licht eine höhere Integration, wobei benachbarte
Vorrichtungen dennoch isoliert bleiben. Elektroni
sche Vorrichtungen, typischerweise FETs, werden auf
"Mesas" bzw. Plateaus gebildet, die durch Oxid
gefüllte "Trenches" bzw. Gräben voneinander ge
trennt sind. Die Fig. 1 bis 7 zeigen typische
Schritte des Standes der Technik zur Bildung von
Oxidgräben sowie die daraus resultierende Struktur.
Wie in Fig. 1 gezeigt ist, wird eine erste Oxid
schicht 10, die allgemein als Pufferoxidschicht
bezeichnet wird, oben auf ein Siliziumsubstrat 12
aufgebracht. Eine Nitridschicht 14 wird dann auf
die Pufferoxidschicht 10 aufgebracht. Die Puffer
oxidschicht 10 "puffert" bzw. dämpft den Übergang
gegenüber Kräftespannungen zwischen dem Silizium
substrat 12 und der Nitridschicht 14. Die Nitrid
schicht 14 wirkt während eines nachfolgenden Plana
risier-Ätzvorgangs als Ätzstopp, wie dies nach
folgend noch erläutert wird. Außerdem wird eine
Oxidschicht 16 über der Nitridschicht 14 aufge
bracht. Der Zweck und die Funktion der Puffer
oxidschicht 10, der Nitridschicht 14 und der Oxid
schicht 16 werden nachfolgend ausführlicher erläu
tert.
Unter Bezugnahme auf Fig. 2 wird Photoresist (nicht
gezeigt) aufgebracht sowie in ein Muster gebracht,
und es erfolgt ein Ätzschritt unter Verwendung
einer geeigneten Abfolge von Ätzchemikalien, wie
dies zum Definieren von Isoliergräben 18 sowie
Mesabereichen 20 erforderlich ist. Wenn die Gräben
18 relativ tief sind (1 µm oder mehr), führt ein
fortgesetztes Ätzen des Siliziumsubstrats 12 letzt
endlich zur Entfernung des nicht gezeigten Photore
sist über den Mesabereichen 20. Da die zum Ätzen
des Siliziumsubstats 12 verwendete Chemikalien
hohe Selektivität gegenüber Oxid besitzen, wirkt
die Oxidschicht 16 als sekundärer Ätzstopp zum
Verhindern einer Beschädigung der Nitridschicht 14.
Die Oxidschicht 16 wird somit wahlweise vorgesehen
und wird typischerweise nur beim Ätzen tiefer Grä
ben verwendet.
Nach dem Ätzen des Grabens wird die Oxidschicht 16
entfernt. An diesem Punkt wird häufig auch eine
leichte Oxidation durchgeführt, um Ätzschäden von
den Böden und Seitenwänden der Gräben zu entfernen.
Wie in Fig. 3 zu sehen ist, wird nun eine dicke
Isolierschicht 22 oben auf das Substrat 12 aufge
bracht. Die Isolieroxidschicht 22 ist ausreichend
dick, um die Isoliergräben 18 wenigstens bis auf
das Niveau der Nitridschicht 14 zu füllen. Die
Isolieroxidschicht 22 wird anschließend unter Ver
wendung einer Planarisier-Ätztechnik geätzt (Fig.
4), wobei die Nitridschicht 14 als Ätzstopp verwen
det wird. Die Nitridschicht 14 wird anschließend
entfernt (Fig. 5), so daß nur die Pufferoxidschicht
10 oben auf den Mesabereichen 20 verbleibt. Während
des Planarisier-Ätzverfahrens muß darauf geachtet
werden, daß ein ausreichendes Ausmaß von Isolier
schichtoxid entfernt wird, um die darunter liegende
Nitridschicht 14 freizulegen, während gleichzeitig
gewährleistet werden muß, daß die Höhe verbleiben
den Oxids wenigstens so groß wie die des Substrats
12 ist. Sonst werden unerwünschte parasitäre Tran
sistoren an den Seitenwänden der Gräben gebildet.
Es erfolgen nun eine Schwellenspannungsimplantation
sowie eine Wannenimplantation durch die Pufferoxid
schicht 10 hindurch. Die Pufferoxidschicht 10 wird
während des Nitrid-Ätzvorgangs sowie der an
schließenden Implantation typischerweise beschädigt
und kann anschließend nicht als Gateoxid verwendet
werden. Aus diesem Grund wird sie entfernt. Ein zum
Entfernen der Pufferoxidschicht 10 durchgeführter
Ätzvorgang führt außerdem zur Entfernung eines
kleinen Bereichs der Isolieroxidschicht 22, wie
dies in Fig. 6 gezeigt ist. Eine Gateoxidschicht 26
(Fig. 7) und eine Polysiliziumschicht werden nun
aufgebracht, maskiert und geätzt, um ein FET-Gate
28 zu bilden. Schließlich werden Source- und Drain-
Bereiche 24 gebildet, womit die Herstellung des FET
abgeschlossen ist.
Das vorstehend erläuterte Verfahren führt zwar zur
Erzielung des gewünschten Ergebnisses, ist jedoch
etwas ineffizient. Insbesondere das Erfordernis zum
Entfernen der Pufferoxidschicht 10 und zum an
schließenden Wiederaufbringen einer Gateoxidschicht
26 führt zu einer nicht notwendigen Wiederholung.
Gemäß einem Gesichtspunkt der vorliegenden Erfin
dung umfaßt ein Verfahren zum Isolieren von Feldef
fekttransistoren unter Verwendung von Gräben-Iso
liertechniken folgende Schritte:
Ausbilden einer ersten Oxidschicht auf einem Sub strat;
Ausbilden einer Polysiliziumschicht mit einer ersten Dicke über der ersten Oxidschicht;
Ätzen des Substrats zum Definieren von Isoliergrä ben und Mesabereichen, wobei die Mesabereiche Poly silizium von der Polysiliziumschicht beinhalten;
Ausbilden einer zweiten Oxidschicht oben auf dem Substrat mit einer zum Füllen der Isoliergräben ausreichenden Dicke;
Ätzen der zweiten Oxidschicht zum Entfernen von Oxid der zweiten Oxidschicht über den Mesaberei chen;
Freilegen der Polysiliziumschicht oben auf den Mesabereichen; und
Mustergebung und Ätzen der ersten Polysilizium schicht zum Definieren von FET-Gates in den Mesabe reichen, wobei die erste Oxidschicht unter der Polysiliziumschicht als Gateoxid verwendet wird.
Ausbilden einer ersten Oxidschicht auf einem Sub strat;
Ausbilden einer Polysiliziumschicht mit einer ersten Dicke über der ersten Oxidschicht;
Ätzen des Substrats zum Definieren von Isoliergrä ben und Mesabereichen, wobei die Mesabereiche Poly silizium von der Polysiliziumschicht beinhalten;
Ausbilden einer zweiten Oxidschicht oben auf dem Substrat mit einer zum Füllen der Isoliergräben ausreichenden Dicke;
Ätzen der zweiten Oxidschicht zum Entfernen von Oxid der zweiten Oxidschicht über den Mesaberei chen;
Freilegen der Polysiliziumschicht oben auf den Mesabereichen; und
Mustergebung und Ätzen der ersten Polysilizium schicht zum Definieren von FET-Gates in den Mesabe reichen, wobei die erste Oxidschicht unter der Polysiliziumschicht als Gateoxid verwendet wird.
Bevorzugte Weiterbildungen der Erfindung ergeben
sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung
werden im folgenden anhand der zeichnerischen
Darstellungen bevorzugter Ausführungsbeispiele der
Erfindung näher erläutert. In den Zeichnungen
zeigen:
Fig. 1 eine schematische Schnittansicht eines
Bereichs eines Halbleiterwafers bei einem
Verarbeitungsschritt bei Verfahren des
Standes der Technik, wie er eingangs
erläutert worden ist;
Fig. 2 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 1 anschließenden
Verfahrensschritt;
Fig. 3 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 2 anschließenden
Verfahrensschritt;
Fig. 4 eine schematische Schnittansicht des
Wafers bei einem an den Verfahrensschritt
der Fig. 3 anschließenden Verfahrens
schritt;
Fig. 5 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 4 anschließenden
Verfahrensschritt;
Fig. 6 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 5 anschließenden
Verfahrensschritt;
Fig. 7 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 6 anschließenden
Verfahrensschritt;
Fig. 8 eine schematische Schnittansicht eines
Bereichs eines Halbleiterwafers bei einem
Verfahrensschritt eines Herstellungsver
fahrens gemäß der vorliegenden Erfindung;
Fig. 9 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 8 anschließenden
erfindungsgemäßen Verfahrensschritt;
Fig. 10 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 9 anschließenden
erfindungsgemäßen Verfahrensschritt;
Fig. 11 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 10 anschließenden
erfindungsgemäßen Verfahrensschritt;
Fig. 12 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 11 anschließenden
erfindungsgemäßen Verfahrensschritt;
Fig. 13 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 12 anschließenden
erfindungsgemäßen Verfahrensschritt;
Fig. 14 eine schematische Schnittansicht eines
Bereichs eines Halbleiterwafers bei einem
Verfahrensschritt eines alternativen
Herstellungsverfahrens gemäß der Erfin
dung;
Fig. 15 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 14 anschließenden
erfindungsgemäßen Verfahrensschritt; und
Fig. 16 eine schematische Schnittansicht des
Halbleiterwafers bei einem an den Verfah
rensschritt der Fig. 15 anschließenden
erfindungsgemäßen Verfahrensschritt.
Fig. 17-20 schematische Schnittansichten des Halb
leiterwafes bei weiteren anschließenden
Verfahrensschritten.
Unter Bezugnahme auf die Fig. 8 bis 13 wird nun ein
Ausführungsbeispiel eines erfindungsgemäßen Verfah
rens zum Bilden von Isoliergräben und Mesabereichen
in Halbleitersubstraten sowie zur Bildung von FETs
in den Mesabereichen beschrieben.
In den Fig. 8 bis 13 ist ein Siliziumsubstrat im
allgemeinen mit dem Bezugszeichen 102 bezeichnet.
Wie in Fig. 8 zu sehen ist, wird eine erste Oxid
schicht bzw. Pufferoxidschicht 104 vorzugsweise
aus SiO2 auf das Substrat 102 aufgebracht. Die
Pufferoxidschicht 104 dient zum Dämpfen der durch
anschließende Verfahrensschritte verursachten
Kräfte-Spannungen, doch sie dient letztendlich auch
zur Bildung von Gateoxid für auf dem Substrat 102
ausgebildete FETs. Die Pufferoxidschicht 104 be
sitzt somit eine Dicke, die für ihre Verwendung
als Gateoxid geeignet ist, wobei diese Dicke vor
zugsweise im Bereich von ca. 7,5 nm bis 40 nm
liegt. Beim derzeitigen Verfahrensstand wird eine
Gateoxiddicke von ca. 15 nm bis 20 nm am meisten
bevorzugt.
Eine dünne erste Polysiliziumschicht 106 wird
anschließend über der Pufferoxidschicht 104 aufge
bracht. Die erste Polysiliziumschicht 106 schützt
die Pufferoxidschicht 104 während der anschließen
den Verfahrensschritte. Z.B. schützt die erste
Polysiliziumschicht 106 die Pufferoxidschicht 104
vor Verunreinigungen, die durch Schwellenspannungs-
Implantationen, Photoresist-Aufbringung sowie Ätz
schritte eingebracht werden. Aufgrund des von der
ersten Polysiliziumschicht 106 gebildeten Schutzes
kann die Pufferoxidschicht 104 letztendlich FET-
Gateoxid bilden. Die eigentliche erste Polysili
ziumschicht 106 wird schließlich Teil eines FET-
Gates, wobei sie in diesem Verfahrensstadium jedoch
nicht dotiert zu werden braucht. Diese Schicht wird
bei einem späteren Verfahrensschritt automatisch
dotiert, wie dies noch erläutert wird.
Die erste Polysiliziumschicht 106 wird in einer
Dicke aufgebracht, die ausreichend gering ist, um
eine FET-Gate-Schwellenimplantation durch diese
hindurch zu ermöglichen. Eine derartige Schwellen
implantation bzw. Schwellenspannungsimplantation
erfolgt in späteren Schritten zur Bildung von Gate-
Kanalbereichen für auf dem Substrat 102 gebildete
FETs. Zur Ermöglichung einer solchen Schwellenim
plantation liegt die Dicke der Polysiliziumschicht
106 vorzugsweise im Bereich von ca. 20 nm bis 100
nm, wobei ein Bereich von ca. 30 nm bis 50 nm am
meisten bevorzugt wird.
Wie in Fig. 9 gezeigt ist wird das Substrat 102 zum
Definieren von Isoliergräben 108 und Mesabereichen
110 geätzt. Die Mesabereiche 110 beinhalten Polysi
lizium von der ersten Polysiliziumschicht 106
sowie Oxid von der ersten Oxidschicht 104. Das
Ätzen der Isoliergräben 108 könnte z. B. folgender
maßen aussehen:
- 1) Aufbringen und Mustergebung von Photoresist;
- 2) anisotropes Ätzen der Polysiliziumschicht 106;
- 3) anisotropes Ätzen der Oxidschicht 104; und
- 4) anisotropes Ätzen des Substrats 102 auf die gewünschte Tiefe von ca. 600 nm.
In diesem Verfahrensstadium wird typischerweise
eine leichte Oxidation der Isoliergräben 108 durch
geführt, um durch das Ätzen verursachte Schäden an
den Böden und den Seitenwänden der Gräben 108 zu
beheben.
Eine zweite oder Isolieroxidschicht 112 vorzugswei
se aus SiO2 wird dann auf dem Substrat 102 in einer
zum Füllen der Isoliergräben 108 ausreichenden
Dicke aufgebracht, wie dies in Fig. 10 gezeigt ist.
Es erfolgt ein Ätzvorgang zum Entfernen von Berei
chen der Isolieroxidschicht 112 über den Mesabe
reichen 110, wie dies in Fig. 11 gezeigt ist, wo
durch als Resultat des Ätzvorgangs die erste Poly
siliziumschicht 106 über den Mesabereichen 110
freigelegt wird. Bei diesem Ätzschritt wird auch
Oxid über den Isoliergräben 108 entfernt, und zwar
normalerweise bis auf ein Niveau unterhalb der
Oberfläche der ersten Polysiliziumschicht 106. Ein
Ätzvorgang zur Erzielung des dargestellten Profils
könnte z. B. die Aufbringung von Photoresist zur
Bildung einer im wesentlichen planaren Oberfläche
sowie das anschließende Ätzen in einer derartigen
Weise beinhalten, daß Photoresist und Oxid im
wesentlichen mit derselben Geschwindigkeit entfernt
werden. Wenn das Photoresist über den Mesabereichen
110 abgebaut wird, bleibt das Photoresist dennoch
über den Isoliergräben 108 vorhanden. Eine Fort
setzung des Ätzvorgangs führt zur Entfernung von
Oxid 112 von über den Mesabereichen 110, wobei
Photoresist über den Isoliergräben 108 mit dersel
ben Ätzgeschwindigkeit entfernt wird. Der Ätzvor
gang setzt sich in dieser Weise fort, bis das
gesamte Oxid 112 von über den Mesabereichen 110
entfernt ist und die Isoliergräben 108 mit Oxid 112
gefüllt übrigbleiben, wie dies in Fig. 11 gezeigt
ist.
Eine Gate-Schwellenimplantation (nicht gezeigt)
wird durch die erste Polysiliziumschicht 106 und
die Pufferoxidschicht 104 hindurch ausgeführt, um
die FET-Schwellenspannung in Regionen auf den Mesa
bereichen 110 einzustellen, in denen FET-Gates
gebildet werden. Wie vorstehend bereits erwähnt
wurde, ist die Pufferoxidschicht 104 zur Ermög
lichung einer solchen Schwellenimplantation aus
reichend dünn ausgebildet. Z.B. kann eine Gate-
Schwellenimplantation durch eine erste Polysili
ziumschicht 106 mit einer Dicke von 40 nm und eine
Pufferoxidschicht 104 mit einer Dicke von 18 nm
eine BF2-Implantation mit einer Dosierung von 2×
1012 Atomen/cm2 mit einer Energie von 100 keV
beinhalten.
Wie in Fig. 12 gezeigt ist, wird anschließend eine
zweite Polysiliziumschicht 114 über der freiliegen
den ersten Polysiliziumschicht 106 oben auf den
Mesabereichen 110 sowie über der Isolieroxidschicht
112 aufgebracht. Die zweite Polysiliziumschicht 140
wird leitfähig dotiert, da sie die FET-Gates bil
det.
Wie in Fig. 13 gezeigt ist, werden sowohl die
erste als auch die zweite Polysiliziumschicht 106
und 114 in ein Muster gebracht sowie geätzt, um
FET-Gates in den Mesabereichen 110 zu definieren,
wobei die unter der ersten Polysiliziumschicht 106
befindliche Pufferoxidschicht 104 als Gateoxid
verwendet wird. FET-Source- und Drain-Bereiche 116
werden in dem Substrat 102 durch die Pufferoxid
schicht 104 hindurch gebildet. Zum Dotieren der
ersten Polysiliziumschicht 106 wird die Temperatur
der ersten und der zweiten Polysiliziumschicht 106
und 114 ausreichend angehoben (d. h. auf mehr als
800°C), um dadurch eine automatische Dotierung der
ersten Polysiliziumschicht 106 von der zweiten
Polysiliziumschicht 114 her zu erzielen.
Die Fig. 14 bis 20 zeigen ein alternatives Verfah
ren zum Bilden von Isoliergräben, Mesabereichen und
FETs in den Mesabereichen. Da das Verfahren dem
unter Bezugnahme auf die Fig. 8 bis 13 erläuterten
Verfahren ähnlich ist, werden während entsprechen
der Schritte aufgebrachte, identische Materialien
mit den gleichen Bezugszeichen bezeichnet, denen
jedoch in den Fig. 14 bis 20 ein "a" hinzugefügt
ist.
Fig. 14 zeigt das Siliziumhalbleitersubstrat 102a,
auf dem eine erste oder Pufferoxidschicht 104a und
eine erste Polysiliziumschicht 106a in der vorste
hend beschriebenen Weise aufgebracht sind. Zusätz
lich dazu wird eine Ätzstoppschicht 120 über der
ersten Polysiliziumschicht 106a aufgebracht und
dient zur Verwendung als Ätzstopp während des
nachfolgenden Ätzens einer Isolieroxidschicht 112a
(in Fig. 14 nicht gezeigt). Die Ätzstoppschicht 120
ist vorzugsweise aus Siliziumnitrid mit einer Dicke
von 10 bis 100 nm über der ersten Polysilizium
schicht 106a ausgebildet. Genauer gesagt handelt es
sich bei der bevorzugten Dicke der Ätzstoppschicht
120 um ca. 50 nm. Eine zweite Ätzstoppschicht 124,
die vorzugsweise aus SiO2 besteht, wird wahlweise
über der Nitridschicht 120 aufgebracht. Die Funk
tion der zweiten Ätzstoppschicht 124 wird nachfol
gend noch erläutert.
Unter Bezugnahme auf Fig. 15 wird ein nicht gezeig
tes Photoresist aufgebracht sowie in ein Muster
gebracht, und es erfolgt ein Ätzschritt unter Ver
wendung einer geeigneten Abfolge von Ätzchemika
lien, wie dies zum Definieren von Isoliergräben
108a und Mesabereichen 110a erforderlich ist. Die
Mesabereiche 110a beinhalten Polysilizium von der
ersten Polysiliziumschicht 106a sowie Oxid von der
Pufferoxidschicht 104a. Dieser Ätzvorgang erfolgt
in ähnlicher Weise, wie bei dem entsprechenden
Ätzvorgang, wie er eingangs unter Bezugnahme auf
den Stand der Technik bereits erläutert worden ist.
Wenn die Gräben 108a relativ tief sind und eine
Tiefe von beispielsweise mehr als 1 µm besitzen,
führt ein anhaltendes Ätzen des Siliziumsubstrats
102a schließlich zur Entfernung des nicht gezeigten
Photoresist über den Mesabereichen 110a. Da der zum
Ätzen des Siliziumsubstrats 102a verwendete chemi
sche Stoff gegenüber Oxid hohe Selektivität be
sitzt, verhindert die zweite Ätzstoppschicht 124
(bei der es sich um ein Oxid handelt) eine Beschä
digung der Nitridschicht 120. Die zweite Ätzstopp
schicht 124 wird somit wahlweise vorgesehen und
wird typischerweise nur beim Ätzen tiefer Gräben
verwendet. Wenn diese Schicht verwendet wird, so
wird sie nach dem Ätzen der Gräben vorzugsweise
entfernt.
Nach dem Ätzen der Gräben 108a wird häufig eine
leichte Oxidation der Isoliergräben 108a durchge
führt, um durch das Ätzen verursachte Schäden an
den Seitenwänden und Böden der Gräben 108a zu be
heben.
Danach wird eine zweite oder Isolieroxidschicht
112a vorgesehen (Fig. 16) sowie unter Verwendung
einer Planarisier-Ätztechnik zum Entfernen des
gesamten Oxids von über den Mesabereichen 110a
geätzt (Fig. 17). Die Nitrid-Ätzstoppschicht 120
wird während dieses Ätzvorgangs als Ätzstopp ver
wendet. Die Nitridschicht 120 wird anschließend
entfernt (Fig. 18), wodurch die erste Polysilizium
schicht 106a oben auf den Mesabereichen 110a frei
gelegt wird. Bei einem derartigen Planarisier-Ätz
verfahren könnte es sich z. B. um das chemisch-me
chanische Polieren handeln. Dieses Polieren bein
haltet Selektivität gegenüber der Nitrid-Ätzstopp
schicht 120 zur Bildung einer planaren Topologie,
die im wesentlichen auf demselben Niveau wie die
obere Oberfläche der Nitrid-Ätzstoppschicht 120
liegt.
Es ist darauf hinzuweisen, daß im Vergleich zu dem
eingangs erläuterten Verfahren des Standes der
Technik die erste Polysiliziumschicht 106a zusätz
liche Höhe für Oxid schafft, das nach der Planari
sierung in den Gräben 108a verbleibt, wodurch die
Wahrscheinlichkeit für das Entstehen parasitärer
Transistoren an den Seitenwänden der Gräben durch
Entfernen von zuviel Oxid vermindert wird.
Es erfolgen eine Schwellenimplantation sowie eine
Schaffung der Drain- und Source-Wannen in der unter
Bezugnahme auf Fig. 11 bereits erläuterten Weise.
Die anschließenden Schritte, die in den Fig. 19 und
20 veranschaulicht sind, sind identisch mit den
unter Bezugnahme auf die Fig. 12 und 13 beschriebe
nen Schritten.
Die vorstehend erläuterten Verfahrensweisen schaf
fen gegenüber den Verfahren des Standes der Technik
Vorteile sowohl hinsichtlich der Verfahrenseffi
zienz als auch hinsichtlich der Halbleiterqualität.
Bei diesen Vorteilen handelt es sich u. a. um die
Eliminierung von Verfahrensschritten, die ansonsten
zum Entfernen der Pufferoxidschicht sowie zum an
schließenden Aufbringen einer Gateoxidschicht er
forderlich sind. Außerdem schafft die dünne erste
Polysiliziumschicht zusätzliche Höhe für das Gra
ben-Oxid, wodurch die Möglichkeit zur Bildung
parasitärer Transistoren an den Seitenwänden der
Gräben reduziert wird. Zusätzlich dazu schützt die
dünne erste Polysiliziumschicht das darunterliegen
de Gateoxid während der verschiedenen Verfahrens
schritte, wie Gate-Schwellenimplantation, Photore
sist-Aufbringung sowie Ätzen, vor Verunreinigungen.
Claims (20)
1. Verfahren zum Bilden von Isoliergräben und
Mesabereichen in einem Substrat sowie zum Bilden
von FETs in den Mesabereichen,
gekennzeichnet durch folgende Schritte:
- - Ausbilden einer ersten Oxidschicht (104; 104a) auf einem Substrat (102; 102a),
- - Ausbilden einer ersten Polysiliziumschicht (106, 106a) mit einer ersten Dicke über der ersten Oxidschicht (104; 104a);
- - Ätzen des Substrats zum Definieren von Iso liergräben (108; 108a) und Mesabereichen (110; 110a), wobei die Mesabereiche Polysili zium von der ersten Polysiliziumschicht (106; 106a) beinhalten;
- - Ausbilden einer zweiten Oxidschicht (112; 112a) oben auf dem Substrat (102; 102a) mit einer zum Füllen der Isoliergräben (108; 108a) ausreichenden Dicke;
- - Ätzen der zweiten Oxidschicht (112; 112a) zum Entfernen von Oxid der zweiten Oxidschicht über den Mesabereichen (110; 110a);
- - Freilegen der ersten Polysiliziumschicht (106; 106a) auf den Mesabereichen (110; 110a);
- - Ausbilden einer zweiten Polysiliziumschicht (114; 114a) über der freiliegenden ersten Polysiliziumschicht (106; 106a), wobei die zweite Polysiliziumschicht (114; 114a) leitfä hig dotiert wird; und
- - Mustergebung und Ätzung der ersten und der zweiten Polysiliziumschicht (106, 114; 106a, 114a) zum Definieren von FET-Gates in den Mesabereichen (110; 110a), wobei die unter der ersten Polysiliziumschicht (106; 106a) befind liche erste Oxidschicht (104; 104a) als Gate oxid verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeich
net, daß eine Ätzstoppschicht (120) über der ersten
Polysiliziumschicht (106a) aufgebracht wird und die
Ätzstoppschicht während des Ätzens der zweiten
Oxidschicht (112a) als Ätzstopp verwendet wird.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß eine Nitridschicht
(120) über der ersten Polysiliziumschicht (106a)
aufgebracht wird und daß die Nitridschicht (120)
während des Ätzens der zweiten Oxidschicht (112a)
als Ätzstopp verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch folgende Schritte:
- - Aufbringen einer Nitridschicht (120) über der ersten Polysiliziumschicht (106a);
- - Aufbringen einer zweiten Ätzstoppschicht (124) aus Oxid über der Nitridschicht (120); und
- - Verwenden der Nitridschicht (120) als Ätzstopp während des Ätzens der zweiten Oxidschicht (124).
5. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die erste Dicke der
ersten Polysiliziumschicht (106; 106a) ca. 20 nm
bis 100 nm beträgt.
6. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die erste Dicke der
ersten Polysiliziumschicht (106; 106a) ca. 30 nm
bis 50 nm beträgt.
7. Verfahren nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß eine Gate-Schwellenim
plantation durch die erste Polysiliziumschicht
(106; 106a) und die erste Oxidschicht (104; 104a)
hindurch zum Einstellen der FET-Schwellenspannung
erfolgt, wobei die erste Dicke der ersten Polysili
ziumschicht (106; 106a) zur Ermöglichung einer
derartigen Schwellenimplantation ausreichend gering
gewählt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß die Temperatur der
ersten und der zweiten Polysiliziumschicht (106,
114; 106a, 114a) zum automatischen Dotieren der
ersten Polysiliziumschicht (106; 106a) von der
zweiten Polysiliziumschicht (114; 114a) her aus
reichend erhöht wird.
9. Verfahren nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß die erste Oxidschicht
(104; 104a) eine Dicke von ca. 7,5 nm bis 40 nm
besitzt.
10. Verfahren nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß die erste Oxidschicht
(104; 104a) eine Dicke von ca. 15 nm bis 20 nm
besitzt.
11. Verfahren nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß FET-Source- und Drain-
Bereiche in dem Substrat (102; 102a) durch die
erste Oxidschicht (104; 104a) hindurch gebildet
werden.
12. Verfahren zum Bilden von Isoliergräben und
Mesabereichen in einem Substrat sowie zum Bilden
von FETs in den Mesabereichen,
gekennzeichnet durch folgende Schritte:
- - Ausbilden einer Pufferoxidschicht (104a) auf einem Substrat (102a);
- - Ausbilden einer ersten Polysiliziumschicht (106a) mit einer ersten Dicke über der Puffer oxidschicht (104a);
- - Aufbringen einer Nitridschicht (120) über der ersten Polysiliziumschicht (106a);
- - Ätzen des Substrats (102a) zum Definieren von Isoliergräben (108a) und Mesabereichen (110a), wobei die Mesabereiche (110a) Polysilizium von der ersten Polysiliziumschicht (106a) beinhal ten;
- - Ausbilden einer Isolieroxidschicht (112a) oben auf dem Substrat (102a) mit einer zum Füllen der Isoliergräben (108a) ausreichenden Dicke;
- - Ätzen der Isolieroxidschicht (112a) zum Ent fernen von Isolieroxid über den Mesabereichen (110a) unter Verwendung der Nitridschicht (120) als Ätzstopp für den Isolieroxidschicht- Ätzvorgang;
- - Entfernen der Nitridschicht (120) und Freile gen der ersten Polysiliziumschicht (106a) auf den Mesabereichen (110a);
- - Durchführen einer Gate-Schwellenimplantation durch die erste Polysiliziumschicht (106a) und die Pufferoxidschicht (104a) hindurch zum Einstellen der FET-Schwellenspannung, wobei die erste Dicke der ersten Polysiliziumschicht (106a) zur Ermöglichung einer derartigen Schwellenimplantation ausreichend gering gewählt wird;
- - Ausbilden einer zweiten Polysiliziumschicht (114a) über der freiliegenden ersten Polysili ziumschicht (106a), wobei die zweite Polysili ziumschicht (112a) leitfähig dotiert wird; und
- - Mustergebung und Ätzung der ersten und der zweiten Polysiliziumschicht (106a, 114a) zum Definieren von FET-Gates in den Mesabereichen (110a), wobei die unter der ersten Polysili ziumschicht (106a) befindliche Pufferoxid schicht (104a) als Gateoxid verwendet wird.
13. Verfahren nach Anspruch 12,
dadurch gekennzeichnet, daß die erste Dicke der
ersten Polysiliziumschicht (106a) ca. 20 nm bis 100
nm beträgt.
14. Verfahren nach Anspruch 12,
dadurch gekennzeichnet, daß die erste Dicke der
ersten Polysiliziumschicht (106a) ca. 30 nm bis 50
nm beträgt.
15. Verfahren nach einem der Ansprüche 12 bis 14,
dadurch gekennzeichnet, daß die Pufferoxidschicht
(104a) eine Dicke von ca. 7,5 nm bis 40 nm besitzt.
16. Verfahren nach einem der Ansprüche 12 bis 14,
dadurch gekennzeichnet, daß die Pufferoxidschicht
(104a) eine Dicke von ca. 15 nm bis 20 nm besitzt.
17. Verfahren nach einem der Ansprüche 12 bis 16,
gekennzeichnet durch Aufbringen einer zweiten
Ätzstoppschicht (124) aus Oxid über der Nitrid
schicht (120).
18. Verfahren nach einem der Ansprüche 12 bis 17,
dadurch gekennzeichnet, daß die Temperatur der
ersten und der zweiten Polysiliziumschicht (106a,
114a) zum automatischen Dotieren der ersten Polysi
liziumschicht (106a) von der zweiten Polysilizium
schicht (114a) her erhöht wird.
19. Verfahren nach einem der Ansprüche 12 bis 18,
dadurch gekennzeichnet, daß FET-Source- und Drain-
Bereiche in dem Substrat (102a) durch die Puffer
oxidschicht (104a) hindurch gebildet werden.
20. Verfahren zum Bilden von Isoliergräben und
Mesabereichen in einem Substrat sowie zum Bilden
von FETs in den Mesabereichen, gekennzeichnet durch
folgende Schritte:
- - Ausbilden einer Pufferoxidschicht (104a) auf einem Substrat (102a), wobei die Pufferoxid schicht eine Dicke von ca. 7,5 nm bis 40 nm aufweist;
- - Ausbilden einer ersten Polysiliziumschicht (106a) über der Pufferoxidschicht (104a), wobei die erste Polysiliziumschicht (106a) eine Dicke von ca. 20 nm bis 100 nm aufweist;
- - Aufbringen einer Nitridschicht (120) über der ersten Polysiliziumschicht (106a);
- - Aufbringen einer zweiten Ätzstoppschicht (124) aus Oxid über der Nitridschicht (120);
- - Ätzen des Substrats (102a) zum Definieren von Isoliergräben (108a) und Mesabereichen (110a), wobei die Mesabereiche (110a) Polysilizium von der ersten Polysiliziumschicht (106a) beinhal ten;
- - Ausbilden einer Isolieroxidschicht (112a) oben auf dem Substrat (102a) mit einer zum Füllen der Isoliergräben (108a) ausreichenden Dicke;
- - Ätzen der Isolieroxidschicht (112a) und der zweiten Ätzstoppschicht (124) zum Entfernen von Oxid über den Mesabereichen (110a) unter Verwendung der Nitridschicht (120) als Ätz stopp;
- - Entfernen der Nitridschicht (120) und Freile gen der ersten Polysiliziumschicht (106a) oben auf den Mesabereichen (110a);
- - Ausführen einer Gate-Schwellenimplantation durch die erste Polysiliziumschicht (106a) und die Pufferoxidschicht (104a) hindurch zum Einstellen der FET-Schwellenspannung;
- - Ausbilden einer zweiten Polysiliziumschicht (114a) über der freiliegenden ersten Polysili ziumschicht (106a), wobei die zweite Polysili ziumschicht (114a) leitfähig dotiert wird;
- - Erhöhen der Temperatur der ersten und der zweiten Polysiliziumschicht (106a, 114a) in ausreichender Weise zum automatischen Dotieren der ersten Polysiliziumschicht (106a) von der zweiten Polysiliziumschicht (114a) her;
- - Mustergebung und Ätzung der ersten und der zweiten Polysiliziumschicht (106a, 114a) zum Definieren von FET-Gates in den Mesabereichen (110a), wobei die unter der ersten Polysili ziumschicht (106a) befindliche Pufferoxid schicht (104a) als Gateoxid verwendet wird; und
- - Bilden von FET-Source- und Drain-Bereichen in dem Substrat (102a) durch die Pufferoxid schicht (104a) hindurch.
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Method to Reduce Loss of Trench Insulator, in US-Z.: IBM Technical Disclosure Bulletin, Vol. 33, Nr. 10A, March 1991, S. 298-299 * |
OHE, K. - ODANAKA, S. et al.: Narrow-Width Effects of Shallow Trench-Isolated CMOS with n·+·-Polysilicon Gate in US-Z.: IEEE Transactions on Electron Devices, Vol. 36, Nr. 6, June 1989, S. 1110-1115 * |
Also Published As
Publication number | Publication date |
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JPH05218189A (ja) | 1993-08-27 |
JPH0779131B2 (ja) | 1995-08-23 |
DE4235534C2 (de) | 1999-09-30 |
US5177028A (en) | 1993-01-05 |
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