DE4202852A1 - Transmission of information to all units of multiprocessor system - has simultaneous telegram containing identification address and data transmitted to all units - Google Patents

Transmission of information to all units of multiprocessor system - has simultaneous telegram containing identification address and data transmitted to all units

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DE4202852A1
DE4202852A1 DE19924202852 DE4202852A DE4202852A1 DE 4202852 A1 DE4202852 A1 DE 4202852A1 DE 19924202852 DE19924202852 DE 19924202852 DE 4202852 A DE4202852 A DE 4202852A DE 4202852 A1 DE4202852 A1 DE 4202852A1
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DE19924202852
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German (de)
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Michael Dipl Ing Feigenbutz
Michael Dipl Ing Faulhaber
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Rockwell Collins Deutschland GmbH
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Teldix GmbH
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

Abstract

A number of processors that form a multiprocessor system are coupled on to a common bus and under specific conditions can be required to receive the same information. The information transmission is preceded by an address that consists of an identification block (K) that identifies it as a simultaneous transmission. This is followed by an address block (A) having a single bit identifying the processor. A final block (D) contains the data to be processed. ADVANTAGE - Reduces loading on system bus for simultaneous transmissions.

Description

Die vorliegende Erfindung betrifft eine Anordnung zum Übermitteln derselben Nachricht an ausgewählte Prozessoren innerhalb eines Mehrprozessorsystems, bei dem alle Prozessoren über einen Systembus miteinander verbunden sind.The present invention relates to an arrangement for Deliver the same message to selected processors within a multiprocessor system where all Processors are interconnected via a system bus.

Ein solches Mehrprozessorsystem ist beispielsweise aus der DE 32 47 083 A1 bekannt.Such a multiprocessor system is, for example, from the DE 32 47 083 A1 known.

In einem Mehrprozessorsystem kommt es oft vor, daß einer der Prozessoren an mehrere andere eine gemeinsame Nachricht zu übermitteln hat.In a multiprocessor system it often happens that one of the Processors send a common message to several others has transmitted.

Damit der Systembus, der in der Regel durch den normalen Signalfluß schon stark belastet ist, durch die Übermittlung von gemeinsamen für mehrere Prozessoren bestimmten Nachrichten zeitlich nicht zu sehr belegt wird, liegt der Erfindung die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art anzugeben, mit deren Hilfe gleiche gemeinsame Nachrichten an mehrere Prozessoren übermittelt werden können, wobei der Systembus möglichst wenig belastet wird.So that the system bus, which is usually through the normal Signal flow is already heavily burdened by the transmission of common for multiple processors News is not too busy, the Invention, the object of an arrangement of the beginning specified type, with the help of the same common Messages can be sent to multiple processors whereby the system bus is loaded as little as possible.

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.According to the invention, this object is achieved through the features of Claim 1 solved. Advantageous further developments of Invention emerge from the subclaims.

Nach der Erfindung wird eine für mehrere Prozessoren bestimmte Nachricht zur gleichen Zeit an alle diese Prozessoren ausgesendet. Dadurch wird der Systembus zeitlich weit weniger belastet als wenn jeder der Prozessoren zeitlich gestaffelt mit der Nachricht versorgt wird. Wegen der gleichzeitigen Übertragung der Nachricht an mehrere Prozessoren, kann die Nachricht auch zu Synchronisationszwecken verwendet werden.According to the invention, one is for multiple processors certain message to all of these at the same time Processors sent out. As a result, the system bus is timed  far less stressed than if each of the processors were timed is staggered with the message. Because of the simultaneous transmission of the message to several Processors, the message can too Synchronization purposes.

Anhand eines in der Zeichnung dargestellten Ausführungsbeispiels wird nun die Erfindung näher erläutert.Using one shown in the drawing The invention will now be explained in more detail by way of example.

Fig. 1 zeigt ein Blockschaltbild eines Mehrprozessorsystems und Fig. 1 shows a block diagram of a multiprocessor system, and

Fig. 2 zeigt ein Adreßwort. Fig. 2 shows an address word.

Der Fig. 1 ist ein schematisches Blockschaltbild eines Ausschnitts eines Mehrprozessorsystems dargestellt. Ein solches Mehrprozessorsystem besteht als mehreren an einen gemeinsamen Systembus SB angeschlossenen Prozessoren P1...P6. Der bzw. diejenigen Prozessoren, welche in der Lage sein sollen, alle anderen oder auch ausgewählte Prozessoren mit einer gemeinsamen Nachricht zu versorgen, besitzen einen Sender, der diese Nachricht für alle angesprochenen Prozessoren gleichzeitig über den Systembus SB übermittelt. Diese Nachrichtenübermittlung geschieht für alle ausgewählten Prozessoren gleichzeitig. Dazu wird ein Adreßwort bereitgestellt, wie es in der Fig. 2 zu sehen ist. Dieses Adreßwort besteht aus einem Kennungsteil K, der angibt, daß nun eine für mehrere Prozessoren bestimmte gleiche Nachricht übermittelt wird. Weiterhin enthält das Adreßwort einen Adreßteil A, der für jeden der vorhandenen Prozessoren ein Identifikationsfeld enthält. Jedes Identifikationsfeld braucht nur ein Bit zu besitzen, das entweder den Zustand 1 hat, wenn der ihn zugeordnete Prozessor die übertragene Nachricht aufnehmen soll, oder den Zustand 0 hat, wenn für ihn die Nachricht nicht bestimmt ist. Schließlich befindet sich in dem Adreßwort noch ein Datenteil D in dem die zu übertragene Nachricht untergebracht ist. Damit jeder Prozessor den Inhalt des Adreßworts verarbeiten kann, besitzt er einen Dekoder (dieser ist in der Zeichnung nicht dargestellt) um die Kennung K zu dekodieren, das ihm zugeordnete Identifikationsfeld im Adreßteil A zu überprüfen und bei richtiger Adresse die Nachricht aus dem Datenteil D herauszulesen und in einen Speicher zu übernehmen. FIG. 1 is a schematic block diagram of a detail shown a multiprocessor system. Such a multiprocessor system consists of several processors P1 ... P6 connected to a common system bus SB. The processor or processors which are to be able to supply all other or also selected processors with a common message have a transmitter which transmits this message for all the processors addressed simultaneously via the system bus SB. This messaging happens simultaneously for all selected processors. For this purpose, an address word is provided, as can be seen in FIG. 2. This address word consists of an identifier part K, which indicates that an identical message intended for several processors is now being transmitted. Furthermore, the address word contains an address part A, which contains an identification field for each of the existing processors. Each identification field need only have one bit, which either has the state 1 if the processor assigned to it is to receive the transmitted message, or the state 0 if the message is not intended for it. Finally, there is a data part D in the address word in which the message to be transmitted is accommodated. So that each processor can process the content of the address word, it has a decoder (this is not shown in the drawing) to decode the identifier K, to check the identification field assigned to it in the address part A and to read the message from the data part D if the address is correct and take over into a memory.

Wie der Fig. 1 zu entnehmen ist, befindet sich neben dem Systembus SB eine zusätzliche Leitung L, die ein Quittungssignal an den aussendenden Prozessor überträgt, wenn von allen angesprochenen Prozessoren die Nachricht korrekt übernommen wurde. Die zusätzliche Leitung L ist eine sogenannte Open-Collector-Leitung mit einem Pull-Up- Widerstand. Jeder Prozessor P1...P6 ist über einen Schalter - üblicherweise ein Transistor - an die Open-Collector-Leitung L angeschlossen. Im Grundzustand weist die Open-Collector- Leitung L "High"-Pegel auf. Sie kann über das Schließen eines Schalters eines beliebigen Prozessors P1...P6 auf "Low"-Pegel geschaltet werden. Jeder Prozessor P1...P6 öffnet diesen Schalter, wenn er die für ihn bestimmte Nachricht aus dem Adreßwort herausgelesen hat. Wenn alle angesprochenen Prozessoren die Nachricht in ihren Speicher übernommen haben, sind die betreffenden Schalter alle geöffnet (Grundzustand) und der Pull-Up-Widerstand versetzt die Leitung L in den "High" Zustand, welcher die Quittung einer korrekten Übernahme der Nachricht durch alle angesprochenen Prozessoren P1...P6 darstellt. Solange noch ein Schalter eines angesprochenen Prozessors geschlossen ist, befindet sich die Leitung L noch im "Low"-Zustand, womit der die Nachricht aussendende Prozessor eine fehlerhafte Übertragung der Nachricht quittiert bekommt. Die Leitung L wird erst wieder in den "High" Zustand versetzt, wenn alle Prozessoren P1...P6 die ihnen zugeführte Nachricht aus dem Speicher zur Weiterverarbeitung entnommen haben und damit die zugehörigen Schalter wieder geschlossen worden sind.As can be seen from FIG. 1, in addition to the system bus SB there is an additional line L which transmits an acknowledgment signal to the sending processor when the message has been correctly taken over by all addressed processors. The additional line L is a so-called open collector line with a pull-up resistor. Each processor P1 ... P6 is connected to the open collector line L via a switch - usually a transistor. In the basic state, the open collector line L has a "high" level. It can be switched to "low" level by closing a switch of any processor P1 ... P6. Each processor P1 ... P6 opens this switch when it has read the message intended for it from the address word. When all addressed processors have taken over the message in their memory, the switches in question are all open (basic state) and the pull-up resistor puts line L in the "high" state, which is the acknowledgment of a correct takeover of the message by all those addressed Processors P1 ... P6 represents. As long as a switch of an addressed processor is still closed, the line L is still in the "low" state, which means that the processor sending the message receives an incorrect transmission of the message. Line L is only put into the "high" state again when all processors P1 ... P6 have removed the message supplied to them from the memory for further processing and the associated switches have thus been closed again.

Claims (3)

1. Anordnung zum Übermitteln derselben Nachricht an ausgewählte Prozessoren innerhalb eines Mehrprozessorsystems, bei dem alle Prozessoren über einen Systembus miteinander verbunden sind, dadurch gekennzeichnet, daß Mittel vorhanden sind, die ein Adreßwort auf den Systembus (SB) geben, das eine die Übermittlung einer für mehrere Prozessoren (P1...P6) anzeigende Kennung (K), einen die Adressen aller mit derselben Nachricht zu versorgenden Prozessoren enthaltenden Adreßteil (A) und einen die Nachricht enthaltenden Datenteil (D) aufweist, und daß jeder Prozessor (P1...P6) Mittel aufweist, welche in dem empfangenen Adreßwort die Kennung (K) dekodiert, in dem Adreßteil (A) das Vorhandensein der ihm zugeordneten Adresse überprüfen und bei vorhandener Adresse die Nachricht aus dem Datenteil (D) herauslesen.1. Arrangement for transmitting the same message to selected processors within a multiprocessor system, in which all processors are connected to one another via a system bus, characterized in that means are present which give an address word to the system bus (SB), which is used to transmit one for a plurality of processors (P1 ... P6) indicating identifier (K), an address part (A) containing the addresses of all processors to be supplied with the same message and a data part (D) containing the message, and that each processor (P1 ... P6) has means which decodes the identifier (K) in the received address word, check the presence of the address assigned to it in the address part (A) and read out the message from the data part (D) if the address is present. 2. Mehrprozessorsystem nach Anspruch 1, dadurch gekennzeichnet, daß neben dem Systembus (SB) eine zusätzliche Leitung (L) vorhanden ist, auf die jeder Prozessor (P1...P6) bei korrekter Übernahme der für ihn bestimmten Nachricht ein Quittungssignal gibt.2. Multi-processor system according to claim 1, characterized characterized in that in addition to the system bus (SB) There is a line (L) on which each processor (P1 ... P6) if the message intended for him is correctly accepted Acknowledgment signal there. 3. Mehrprozessorsystem nach Anspruch 2, dadurch gekennzeichnet, daß die zusätzliche Leitung (L) eine Open- Collector-Leitung mit einem Pull-Up-Widerstand ist, die durch den Pull-Up-Widerstand in den "High" Zustand versetzt wird, wenn jeder der angesprochenen Prozessoren (P1...P6) die Übernahme der für ihn bestimmten Nachricht durch Öffnen eines an die Open-Collector-Leitung angeschlossenen Schalters bestätigt hat, wobei der "High" Zustand der Open-Collector- Leitung die Quittung einer korrekten Übernahme der Nachricht durch alle angesprochenen Prozessoren (P1...P6) darstellt.3. Multi-processor system according to claim 2, characterized characterized in that the additional line (L) an open Collector line with a pull-up resistor is through the pull-up resistor is set to "high", if each of the addressed processors (P1 ... P6) the Acceptance of the message intended for him by opening a switch connected to the open collector line has confirmed, the "high" state of the open collector Management of the receipt of a correct acceptance of the message through all addressed processors (P1 ... P6).
DE19924202852 1992-02-01 1992-02-01 Transmission of information to all units of multiprocessor system - has simultaneous telegram containing identification address and data transmitted to all units Ceased DE4202852A1 (en)

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