DE4192215B4 - Halbleiterbauelement mit Temperaturerfassungsschaltung - Google Patents

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Abstract

Halbleiterbauelement in Kombination mit einer Temperaturerfassungs-Schaltung, welche umfaßt:
einen ersten Transistor (T1) mit isoliertem Gate mit einem ersten Drainknoten, einem ersten Gateknoten (G1) und einem ersten Sourceknoten (S1);
einen zweiten monolithisch gebildeten Transistor T2 mit isoliertem Gate (G2) mit einem zweiten Drainknoten, einem zweiten Gateknoten (G2) und einem zweiten Sourceknoten (S2);
wobei der erste und der zweite Drainknoten eine gemeinsame Verbindung (D) besitzen und
ein Widerstand (R) zwischen dem ersten und dem zweiten Sourceknoten (S1, S2) gekoppelt ist; dadurch gekennzeichnet,
daß ein Referenzspannungserzeuger für eine Spannung (Vref) ausgebildet ist, und
ein Verstärker (60) vorgesehen ist, bei dem eine erste Eingangsklemme mit der Referenzspannung (Vref) gekoppelt ist, eine zweite komplementäre Eingangsklemme mit dem zweiten Sourceknoten (S2) gekoppelt ist und eine Ausgangsklemme mit dem zweiten Gateknoten (G2) gekoppelt ist;
woraufhin, wenn Strom von dem zweiten Drainknoten durch den zweiten gateisolierten Transistor (T2) durch den Widerstand (R) und dem zweiten Sourceknoten (S2) fließt, die an dem zweiten Gateknoten (G2) auftretende Spannung ein direktes Maß für die Temperatur des zweiten gateisolierten Transistor (T2) ergibt.

Description

  • Die vorliegende Erfindung betrifft Halbleiterelement und insbesondere Leistungs-Bauelemente mit isoliertem Gate einschließlich MOSFETs (MOS-Feldeffekt-Transistoren) und IGBTs (bipolare Transistoren mit isoliertem Gate) mit einer Temperaturerfassungschaltung.
  • Beim Steuern des Anlegens elektrischer Leistung an eine Last ist es eine bekannte Praxis, ein in Reihe mit der Last liegendes Schaltungselement zu benutzen. MOS-Leistungsbauelemente haben sich in dieser Beziehung als sehr nützlich erwiesen. Der Ausdruck MOS (der ursprünglich Metalloxid/Halbleiter bedeutete) und MOSFET werden benutzt, um allgemein auf Bauelemente mit isoliertem Gate hinzuweisen, ohne Rücksicht auf die Tatsache, daß die meisten modernen Bauelemente Poy- silizium-Gates statt Metallgates besitzen.
  • Ein MOS-Leistungsbauelement wird oft als eine Anordnung von Schaltungszellen (etwa 10 000) ausgeführt, die in einem einzelnen Chip gebildet ist, wobei jede Zelle einen mikroskopisch kleinen Transistor mit isoliertem Gate bestimmt. Im Falle von MOSFET-Zellen werden jeweilige Gate-, Drain- und Source-Anschlüsse der Zellen parallelgeschaltet, um den Leistungs-MOSFET zu definieren. Im Falle von IGBT-Zellen werden die jeweiligen Gates, Emitter und Kollektoren der Zellen parallelgeschaltet, um den Leistungs-IGBT zu definieren.
  • Während des Betriebs ist es oft erwünscht, verschiedene Betriebsparameter des Bauelements zu erfassen, wie den Strom durch das Bauelement und die anliegende Last, die Spannung über dem Bauelement, die darin freigesetzte Leistung und die Temperatur des Bauelements. Die so erfaßten Ergebnisse können benutzt werden, den Wirkungsgrad von Bauelement und Last, Kurzschluß-Zustände, Aufschmelz-Zustände zu erfassen.
  • US 4 931 844 beschreibt die Verwendung einer Stromspiegel-Technik, um Spannungs-, Strom-, Leistungs-, Widerstands-- und Temperatur-Erfassung zu ermöglichen. Kurz gesagt sieht die Stromspiegel-Technik eine relativ kleine Anzahl von Zellen in dem Chip vor, die als Spiegelzellen bezeichnet werden und deren jeweilige Klemmen so miteinander verbunden sind, daß sie einen monolithisch gebildeten Erfassungs-Transistor definieren (auch als Spiegeltransistor, als Stromspiegel oder einfach als Spiegel bezeichnet).
  • Bei einer typischen Stromspiegel-Gestaltung sind die jeweiligen Drainknoten des Haupttransistors und des Erfassungs- oder Fühlertransistors miteinander verbunden, und die jeweiligen Gateknoten des Haupt- und des Erfassungstransistars sind miteinander verbunden. Zwischen dem Sourceknoten des Haupttransistors und dem Sourceknoten des Erfassungstransistors ist ein Widerstand geschaltet. Unter der Annahme, daß der Widerstand einen Widerstandswert besitzt, der im Vergleich mit dem EIN-Widerstandswert des Erfassungstransistors klein ist, ergibt die Spannung über dem Widerstand eine Anzeige des durch den Erfassungstransistor fließenden Stroms.
  • Der Erfassungstransistorstrom ist ein bekannter Bruchteil des Haupttransistorstroms, und zwar ist er um einen Faktor niedriger, der allgemein dem Verhältnis der Zellenzahl der Erfassungstransistors zu der des Haupttransistors entspricht. Tatsächlich ist der Erfassungstransistor-Strom im allgemeinen propartional größer.
  • Gemäß der US 4 931 844 wird die Chip-Temperatur dadurch bestimmt, daß der EIN-Widerstandswert des Chips errechnet und dieser Wert mit der bekannten Temperaturabhängigkeit des EIN-Widerstandswertes in Beziehung gesetzt wird. Der EIN-Widerstandswert wird aus Spannung und Strom im Haupttransistor bestimmt, die aufgrund des Erfassungstransistor-Stroms festgestellt werden. Diese Verfahrensweise ist nützlich bei der Messung der Temperatur, wenn sich der Haupttransistor im leitenden oder EIN-Zustand befindet.
  • Ein anderes Verfahren zur Temperaturerfassung ist gezeigt in M. Glogolja, "Built in protection makes TEMPFET resistant to catastrophic failures" in PCIM, März 1989, Seiten 19–23.
  • Dabei wird ein gesonderter Chip verwendet, der an der Oberfläche des Leistungs-Bauelementes zur Temperaturerfassung angebracht ist. Jedoch kann diese Lösung unzuverlässig sein und möglicherweise eine Verunreinigung des Hauptleistungselements hinzufügen, wenn sie nicht unter exakt gesteuerten Bedingungen ausgeführt wird.
  • In dem Artikel von Warren Schultz "Funktion und Anwendung von SENSEFETs", in: Der Elektroniker Nr. 12 (1988), Seite 36 bis 45, ist eine Methode beschrieben, bei der die Charakteristika eines Leistungstransistors mittels Laststromüberwachung und der Überwachung seiner Temperatur ermittelt werden, um den Leitungstransistor vor Überlast zu schützen.
    •
  • Demgegemicher liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Erfassung der Temperatur eines Halbleiterbauelementes anzugeben, welches einfach und wirksam ist, wobei die Erfassungstemperatur auch zur Stromerfassung benutzt werden kann.
  • Kurz gesagt schlägt die vorliegende Erfindung im Prinzip einen Haupttransistor und einen monolithisch gebildeten Erfassungstransistor vor. Ein Widerstand, der in das Bauelement integriert oder vom Chip getrennt sein kann, ist zwischen den jeweiligen Sourceknoten des Haupttransistors und des Erfassungstransistors (wie bei einem normalen Stromspiegel] angeschlossen. Die jeweiligen Gateknoten des Haupttransistors und des Erfassungstransistors sind jedoch nicht direkt miteinander verbunden (im Gegensatz zu der normalen Stromspiegel-Ausgestal tung, bei der die jeweiligen Gateknoten des Haupttransistors und des Erfassungstransistors direkt miteinander verbunden sind). Stattdessen ist der Gateknoten des Erfassungstransistors mit der Ausgangsklemme eines Funktionsverstärkers gekoppelt. Der Verstärker besitzt eine erste Klemme, die mit einer Referenzspannung gekoppelt ist und eine zweite komplementäre Eingangsklemme, die mit dem Sourceknoten des Erfassungstransistors gekoppelt ist.
  • Der Erfassungstransistor ist so in einer Stromquellen-Konfiguration angeschlossen, beider der Verstärker den Erfassungstransistor-Gateknoten so ansteuert, daß die Spannung am Sourceknoten des Erfassungstransistors im wesentlichem gleich der Referenzspannung ist. Die zur Aufrechterhaltung einer bestimmten Stromgröße durch den Erfassungstransistor erforderliche Gatespannung besitzt eine bekannte lineare Temperaturabhängigkeit. Damit wird die Temperatur des Bauelements bestimmt durch Erfassen der Spannung an der Ausgangsklemme des Funktionsverstärkers (äquivalent zum Gateknoten des Erfassungstransistors) und Vergleichen der erfaßten Spannung mit der Eichtabelle des Bauelements.
  • Eine Schaltungsanordnung, welche die Ausgangsklemme des Funk- tionsverstärkers von dem Gateknoten des Erfassungstransistors trennt und die Gateknoten von Haupttransistor und Er- fassungstransistor direkt miteinander verbindet, erlaubt die Verwendung des Erfassungstrarsistors als Stromspiegel, um auf normale Weise den Strom zu erfassen.
    •
  • Die Erfindung wird im folgenden anhand der Figuren erlütet.
  • 1 ist eine vereinfachte Draufsicht auf ein Leistungs-MOS-Chip mit einem Erfassungstransi stor, der zur Temperatur- oder zur Stromerfassung benutzt werden kann;
  • 2A und 2B sind Querschnitts- und Draufsichten, welche eine entsprechende Zellenstruktur und -Auslegung für n-Kanal-Bauelemente zeigen;
  • 3A und 38 sind Schaltschemata von n-Kanal-MOSFET- bzw. -IGBT-Ausführungen des Chips nach 1;
  • 4 ist ein Schaltschema der n-Kanal-MOSFET-Ausführung mit externer Verschaltung für die Temperaturerfassung;
  • 5 ist ein Schaltschema der MOSFET-Ausführung mit externer Verschaltung für die temperaturund Stromerfassung; und
  • 6 ist ein Schaltschema einer p-Kanal-MOSFET-Ausführung mit externer Verschaltung für die Temperaturerfassung.
  • 1 ist eine Draufsicht, die in stilisierter Form ein MOS-Leistungschip 10 zeigt mit Temperatur- und Stromerfassungs-Möklichkeit entsprechend der vorliegenden Erfindung. Zur Vereinfachung sind innere und äußere Verbindungen nicht gezeigt. Ein größerer Teil 15 der aktiven Chipfläche ist einem mit T1 bezeichneten Haupttransistor-Schalter vorbehalten. während ein kleine Teil 17 einem mit T2 bezeichneten Erfassungstransistor vorbehalten. Nach gutbekannter Praxis wird jeder Transistor T1 und T2 tatsächlich als eine Anzahl von kleinen Zellen 20 ausgeführt. Beispielsweise kann der Haupttransistor 10 000 Zellen umfassen, während der Erfassungstransistor 10 Zellen umfassen kann. Während das Verhält nis der Zellenzahl 1000 : 1 beträgt, ist das Stromverhältnis im Betrieb etwa 700 : 1.
  • 2A ist eine Schnittansicht, die einen entsprechenden Zellaufbau für einen n-Kanal-Anreicherungsbetrieb-Leistungs-MOSFET zeigt. Der Chip 10 wird vorzugsweise durch einen Doppeldiffusions-MOS-Vorgang (DMOS) hergestellt, wie auf dem Fachgebiet wahlbekannt. (Wie vorher bereits erwähnt, ist die Verwendung des Ausdrucks "MOS" oder "MOSFET" nicht so gemeint, daß sie das Vorhandensein eines Metal-Gates bedeutet).
  • Ein n+-Substrat 22 besitzt eine an seiner Oberfläche ausgebildete n–-Epitaxie- (Epi-) Schicht 27, und darin sind die aktiven Bereiche ausgebildet. Eine typische Zelle 20 umfaßt eine i der Epi-Schicht 27 ausgebildeten p/p+-Körper 32 (p-Senke) und einen n+-Sourcebereich 35, der innerhalb des Umfangs des Körpers 32 ausgebildet ist. Der Körper 32 ist in dem größten Teil seiner Quererstreckung vom p-Typ mit einem Zentralbereich oder mehreren Zentralbereichen, die p+-dotiert sind, Der Abschnitt des Körpers 32 benachbart dar Oberfläche und zwischen dem Source-Bereich und der n- Epi-Schicht definiert einen Kanalbereich 37.
  • Eine Polysilizium-Schicht 40 überdeckt den Kanalbereich und die Bereiche zwischen den Zellen und ist von der Epi-Oberfläche durch eine dünne Gate-Oxid-Schicht 42 getrennt. Das Poysilizium erstreckt sich über die Oberfläche aller Zellen im Transistor mit einer Öffnung bei jeder Zelle (für Saurce- und Körper-Metallisierungen}.
  • Eine obere Metallschicht ist so strukturiert, daß sie Abschnitte 45 und 46 bestimmt. Der Abschnitt 45 stellt Ohm'schen Kontakt mit dem n+-Source-Bereich (wie auch dem p/p+-Körper) jeder Zelle her, um so einen gemeinsamen Saurceknoten für diesen Transistor zu definieren. Der Abschnitt 46 der oberen Metallschicht ergibt eine Verbindung mit niedrigem Widerstand zu den Polysilizium-Gateabschnitten jeder Zelle, um so einen gemeinsamen Gateknoten G für diesen Transistor zu definieren.
  • Da zwei getrennte Transistoren in dem Chip vorhanden sind, sind die Polysiliziumschicht-Abschnitte 45 und 46 jeweils in zwei Teile unterteilt entsprechend den Teilen 15 und 17 der Chipfläche (d.h, den Transistoren T1 und T2). Das definiert getrennte Gateknoten G1 und G2 sowie getrennte Sourceknoten S1 und S2. Eine Metallschicht 37 ist an der Bodenfläche des Substrats ausgebildet, um eine allen Zellen des Bauelements gemeinsame Drain-Elektrode D zu bilden.
  • 2B zeigt eine vereinfachte Draufsicht auf eine typische Zellenauslegung. Das durchgezeichnete Achteck bezeichnet, die Öffnung in der Gate-Folysiliziumschicht, während die gestri- chelten Linien den Knalbereich 37 unter dem Gate zeigen (begrenzt durch die p-Senken-Grenze und die Sourcebereich-Grenze). Bei diesem besonderen Zellentyp ist der n+-Sourcebereich so gebildet, daß der Körperabschnitt die Epi-Fläche in zwei Bereichen (mit durchgezogenen Rechtecke bezeichnet) berührt. Die Kontaktöffnung für den Source/Körper-Kontakt erstreckt sich über diese beiden Bereiche und den dazwischenliegenden n+-Bereich, Diese Zellenart ist in der US 4 860 072 beschrieben.
  • Der Herstellungsvorgang für n-Kanal-Bauelemente kann kurz wie folgt umrissen werden:
    • (1) Schaffen eines n+-Substrats.
    • (2) Aufwachsen einer n-Epitaxie-Schicht.
    • (3) Aufwachsen von lokalisiertem Feldoxid, um periphere nichtaktive Flächen des Chips zu definieren.
    • (4) Abscheiden von Gate-Oxid.
    • (5) Abscheiden von Polysilizium über dem Gate-Oxid.
    • (6) Schaffen von Öffnungen in dem Polysilizium und Gate-Oxid zum Definieren der Zellen.
    • (7) Implantieren von p-Typ-Dotiermitteln, ausgerich tet mit den Öffnungen im Polysilizium.
    • (8) Implantieren von p+-Bereichen innerhalb der Önungen (unkritische Ausrichtung).
    • (9) Diffundieren zur Ausbildung, der p-Senke (Körper).
    • (10) Maskieren mindestens von Teilen der p+-Diffusionsschicht und Implantieren van n+.
    • (11) Diffundieren zum Bilden von Source-Bereichen und Kanalbereichen.
    • (12) Abscheiden von CVD-Oxid über dem Warfer.
    • (13) Ätzen von Polykontakten und Source/Körper-Kontakten.
    • (14) Abscheiden einer Metallschicht.
    • (15) Ätzen der Metallschicht zum Definieren von Gate-Elektroden und Source/Körper-Elektroden.
    • (16) Passivieren.
  • Der Vorgang kann benutzt werden, um entweder MOSFETs oder IGBTs herzustellen. Die vorstehend umrissene Verfahrensweise gilt für MOSFETs. IGBTs können durch ein gleichartiges Verfahren hergestellt erden, das abgewandelt ist durch Schaffen eines p+-Substrats und dann wahlweises Dotieren des oberen Abschnitts des p+-Substrats auf n+ vor dem Aufwachsen der n–-Epitaxie-Schicht.
  • 3A ist ein äquivalentes Schaltschema des Chips 10, wenn er als ein MOSFET hergestellt ist. Die Zellen im Haupttransistor T1 sind parallelgeschaltet, wobei ihre Gates miteinander verbunden sind, um einen Haupttranistor-Gateknoten G1 zu definieren, und ihre Sourcebereiche sind gemeinsam verbunden, um einen Haupttransistor-Sourceknoten S1 zu definieren. In gleicher Weise, sind die Zellen im Erfassungstransistor T2 an ihren Gates gemeinsam verbunden, um einen Erfassungstransistor-Gateknaten G2 zu definieren, und ihre Source-Elektroden sind gemeinsam miteinander. verbunden, um einen Erfassungstransistor-Sourceknoten S2 zu bilden. Die Zellen des Haupt- und die des Erfassungstransistors sind mit ihren Drainartschlüssen gemeinsam verbunden, um einen gemeinsamen Drainknoten D zu bilden.
  • Ein Widerstand R ist zwischen den Sourceknoten S1 und S2 angeschlossen. Der Widerstand hat einen Widerstandswert in der Größe von 100 Ω bis 10 kΩ, was allgemein weniger als der EIN-Widerstand des Erfassungstransistors ist. Der Widerstand ist gestrichelt eingezeichent, da er auf dem Chip integriert oder als ein externes Schaltelement vorgesehen sein kann. In beiden Fällen besitzt Chip 20 fünf externe Stifte.
  • 3B ist ein äquivalentes Schaltschema des Chips 10', der als Leistungs-IGBT hergestellt ist. In dieser Ausgestaltung ist ein gemeinsamer Kallektorknoten C entsgrechend dem Substrat vorhanden, ein Haupttransistor-Gateknoten G1, ein Haupttransistor-Emitter- oder -Sourceknoten S1, ein Erfassungstransistor-Gateknoten G2 und ein Erfassungstransistor-Emitter- oder Saurceknoten S2. Wie zuvor kann ein Widerstand R zwischen den beiden Sourceknoten am Chip oder getrennt vom Chip vorgesehen werden.
  • Temperatuperfassunq
  • 4 zeigt die MOSFET-Ausführung in Kombination mit eurer Last 50, einer Stromversorgung 52 und externer Temperaturerfassungs-Schaltung. Die Last 50 ist zwischen der Hochspannungsklemme der Stromversorgung und der gemeinsamen Drainklemme D angeschlossen. Insoweit der Widerstand R nicht auf dem Chip vorgesehen ist, ist er extern zwischen dem Haupttransistor-Sourceknoten S1 und dem Erfassungstransistor-Sourceknoten S2 angeschaltet. Der Sourceknaten S1 liegt an Masse.
  • Ein Funktionsverstärker 60 ist mit seiner nichtinvertierenden Eingangsklemme so angeschlossen, daß er auf einer Referenzspannung Vref gehalten ist, seine invertierende Eingangsklemme ist mit dem Sourceknoten S2 gekoppelt und seine Ausgangsklemme mit dem Gateknoten G2 des Erfassungstransistors, Damit ist der Erfassungstransistor in einer Stromquellen-Kon figuratian angeschlossen, wobei der Verstärker 60 Rückkapplung schafft, um zu garantieren, daß der Strom durch den Erfassungstransistor T2 sehr nahe an (Vref/R) gehalten wird.
  • Es ist eine Eigenschaft von MOSFETs und IGBTs, daß die zur Aufrechterhaltung eines bestimmten Stroms durch das Bauelement benötigte Gate-Spannung (gegen Source) mit der Temperatur in einem Verhältnis typischerweise in der Größenordnung von 5 mV/°C abnimmt. Der tatsächliche Koeffizient hängt in erster Linie von den Verfahrensdetails und der spezifischen Bauelementstruktur und in einem geringeren Maße vom jeweiligen Strom ab. Damit ist die zum Aufrechterhalten dieses Stromes erforderliche Gate-Spannung eine bekannte Funktion der Temperatur, und eine Messung dieser Spannung ergibt eine Messung der Temperatur. Ein Widerstand R' mit einem hohen Wert (z.B. 50 kΩ bis 1 MΩ) kann zwischen dem Gateknoten G2 und Masse angeschlossen werden, um sicherzustellen, daß der Erfassungstransistor AUS ist, wenn an sein Gate kein Signal angelegt ist.
  • Zusätzlich dazu, daß die Möglichkeit einer relativ linearen Erfassung der Temperatur geschaffen wird, ergibt die Gate-Spannung eine Anzeige anderer möglicherweise abnormaler Bedingungen. Zum Beispiel wird, wenn eine Leitungsunterbrechung zwischen der Stromversorgung 52 und dem Drainknoten D bestehen sollte, der Verstärker 60 den Gateknoten G2 zur maximal möglichen Spannung treiben, in einem Versuch, den Strom auf den richtigen Wert (Vref/R) zu bringen, wodurch sich ein abnormaler Zustand zeigt.
  • Obwohl in dem Schaltschema nicht dargestellt, wird der MOS-Leistungschip 10 oft in Kombination mit einem Ansteuerchip benutzt, der Signale für den Haupttransistor-Gateknoten G1 liefert. Der Verstärker 60, der Widerstand R' und möglicherweise der Widerstand R können diskrete Elemente oder auf dem Ansteuerchip integriert sein. Das Schema zeigt die Stromversorgung für den Verstärker getrennt von der Stromversorgung für die Last. Das ist manchmal, jedoch nicht immer der Fall.
  • Auch ist die Last zwischen der Stromversorgung und Drain angeschlossen gezeigt, aber dies ist nicht notwendig. Die Last könnte zwischen dem Sourceknoten S1 und Masse angeschlossen sein, in welchem Fall Vref und die Verstärker-Stromversorgung auf den Sourceknoten S1 bezogen werden müssen.
  • 5 ist ein Schaltschema, das eine Schaltungsanordnung zeigt, welche die Verwendung des Chips 10 oder 10' sowohl für Temperatur- wie für Stromerfassung benutzen läßt. Bei dieser Ausführung ist der Verstärker 60 für Temperaturerfassung vorgesehen, wie vorstehend beschrieben, und ein separater Verstärker 80 ist für Stromerfassung vorgesehen. Ein zweipoliger Zweistellungs-Schalter 85 besitzt zwei bewegbare Kontakte 90a und 90b, die zur. Herstellung eines Kontakts mit entweder einem ersten Klemmenpaar 92a und 92b in einer ersten Stellung oder einem Zweiten Klemmenpaar 95a und 95b in einer zweiten Stellung schaltbar sind. Der Kontakt 90a ist mit dem Gateknoten G2 und der Kontakt 90b mit einem Erfassungs-Ausgangsknoten 100 verbunden, der die erfaßte Spannung ergibt, welche Temperatur oder Strom repräsentiert. Klemmen 92a und 92b sind miteinander und mit der Ausgangsklemme des Verstärkers 60 verbunden. Die Klemme 95a ist mit dem Gateknaten G1 und die Klemme 95b mit dem Ausgang des Verstärkers 80 verbunden. Wie im Falle der 4 können die Verstärker, Widerstände und der Schalter auf dem Ansteuerchip integriert sein.
  • In der ersten Schalterstellung, die zur Temperaturerfassung benutzt wird, ist der Kontakt 90a mit der Klemme 92a und der Kontakt 90b mit der Klemme 92b verbunden. Das ergibt eine Verbindung des Gateknatens G2 mit dem Ausgang des Verstärkers 60 und dem Erfassungs-Ausgangsknoten. In der zweiten Schalterstellung, die für Stromerfassung benutzt wird, ist der Kontakt 90a mit Klemme 95a verbunden und verbindet dadurch die Gateknoten G1 und G2 miteinander, und der Kontakt 90b ist mit Klemme 95b verbunden, wodurch er das Ausgangssignal des Verstärkers 80 an den Erfassungs-Ausgangsknoten anlegt. Eine mögliche unterbrochene Mittelstellung ist vorge sehen für den Fall, daß keine Erfassung erwünscht ist. In dieser Position wird kein Signal an den Erfassungstransistor-Gateknoten G2 angelegt und keiner der beiden Verstärker steuert den Erfassungs-Ausgangsknoten an.
  • 6 ist ein Schaltschema, das die Anschlüsse für Temperaturerfassung bei einer p-Kanal-MOSFET-Ausführung zeigt. Die Bezugszeichen an den Knoten-Identifikationen entsprechen denen in 4 und sind zusätzlich mit " versehen. Die Figur zeigt auch die Last zwischen Source und Stromversorgung angeschlossen. Falls erwünscht, kann eine Schaltungsanordnung gleichartig der in 5 gezeigten benutzt werden.
  • Während das Vorstehende lediglich Beschreibung der bevorzugten Ausführungen ist, können verschiedene Abwandlungen, alternative Konstruktionen und Äquivalente benutzt werden. Beispielsweise zeigt 5 eine Ausführung, bei der zwei getrennte Verstärker für Temperatur- bzw. Stromerfassung mit der entsprechenden Verschaltung vorgesehen sind. Eine kompliziertere Schaltungsanordnung könnte vorgesehen werden, die die Verwendung eines einzigen Verstärkers erlaubt, wobei verschiedene Widerstände und andere Bauelemente ein- bzw. ausgeschaltet werden, um den Betrieb des Verstärkers zu ändern.
  • In ähnlicher Weise beschreibt die US 4 931 844 ein Verfahren, bei dem ein einziger Stromspiegel zur Strom- und Spannungserfassung in einem geschalteten Widerstandsnetz benutzt wird. Wiederum könnte das dort beschriebene Verfahren auch auf die Erfassungs-Betriebsart der vorliegenden Erfindung angewendet werden, um so ebenfalls für Spannungserfassung zu sorgen.

Claims (7)

  1. Halbleiterbauelement in Kombination mit einer Temperaturerfassungs-Schaltung, welche umfaßt: einen ersten Transistor (T1) mit isoliertem Gate mit einem ersten Drainknoten, einem ersten Gateknoten (G1) und einem ersten Sourceknoten (S1); einen zweiten monolithisch gebildeten Transistor T2 mit isoliertem Gate (G2) mit einem zweiten Drainknoten, einem zweiten Gateknoten (G2) und einem zweiten Sourceknoten (S2); wobei der erste und der zweite Drainknoten eine gemeinsame Verbindung (D) besitzen und ein Widerstand (R) zwischen dem ersten und dem zweiten Sourceknoten (S1, S2) gekoppelt ist; dadurch gekennzeichnet, daß ein Referenzspannungserzeuger für eine Spannung (Vref) ausgebildet ist, und ein Verstärker (60) vorgesehen ist, bei dem eine erste Eingangsklemme mit der Referenzspannung (Vref) gekoppelt ist, eine zweite komplementäre Eingangsklemme mit dem zweiten Sourceknoten (S2) gekoppelt ist und eine Ausgangsklemme mit dem zweiten Gateknoten (G2) gekoppelt ist; woraufhin, wenn Strom von dem zweiten Drainknoten durch den zweiten gateisolierten Transistor (T2) durch den Widerstand (R) und dem zweiten Sourceknoten (S2) fließt, die an dem zweiten Gateknoten (G2) auftretende Spannung ein direktes Maß für die Temperatur des zweiten gateisolierten Transistor (T2) ergibt.
  2. Kombinations-Bauelement nach Anspruch 1, bei dem der erste mit dem zweiten gateisolierten Transistor (T1, T2) monolithisch gebildet ist.
  3. Kombinations-Bauelement nach einem der Ansprüche 1 oder 2, bei dem der erste und der zweite gateisolierte Transistor (T1, T2) MOSFETs sind.
  4. Kombinations-Bauelement nach einem der Ansprüche 1 oder 2, bei dem der erste und der zweite gateisolierte Transistor (T1, T2) IGBTs sind.
  5. Kombinations-Bauelement nach einem der Ansprüche 1 oder 2, ferner umfassend Schaltermittel zum Abtrennen der Ausgangsklemme des Verstärkers (60) von dem zweiten Gateknoten (G2) und zum Verbinden des zweiten mit dem ersten Gateknoten (G1, G2), wodurch Mas dem Widerstand (R) auftretende Spannung ein Maß des durch das Bauelement fließenden Stroms ergibt.
  6. Kombinations-Bauelement nach einem der Ansprüche 1 oder 2, bei dem der erste und der zweite gateisolierte Transistor (T1, T2) n-Kanal-Anreicherungstyp-Bauelemente sind.
  7. Kombinations-Bauelement nach Anspruch 2, bei dem der Widerstand (R) monolithisch mit dem ersten und dem zweiten gateisolierten Transistor (T1, T2) gebildet ist.
DE4192215A 1990-09-20 1991-09-17 Halbleiterbauelement mit Temperaturerfassungsschaltung Expired - Lifetime DE4192215B4 (de)

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