DE4136406B4 - Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung - Google Patents

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Abstract

Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung mit den Schritten:
(a) Bilden von Gateelektroden (28, 29) auf der jeweiligen Oberfläche eines ersten Wannengebietes (23) eines ersten Leitungstyps und eines zweiten Wannengebietes (22) eines zweiten Leitungstyps mit einem dazwischenliegenden Gateisolierfilm (24) auf einem Halbleitersubstrat (21),
(b) Bilden einer Fremdatomschicht (31) eines ersten Leitungstyps mit niedriger Konzentration durch Implantieren von Fremdatomen eines ersten Leitungstyps in das zweite Wannengebiet (22) aus einer schrägen Richtung, die mit Bezug auf eine Oberfläche des Halbleitersubstrats (21) einen vorbestimmten Winkel bildet, unter Verwendung der Gateelektrode (28) als eine Maske,
(c) gleichzeitiges Bilden von Seitenwand-Spacern (34, 35) mit derselben Breite auf den jeweiligen Seitenwänden der Gateelektroden (28, 29),
(d) Bilden einer Fremdatomschicht (38) eines ersten Leitungstyps mit hoher Konzentration durch Implantieren von Fremdatomen eines ersten Leitungstyps in das zweite Wannengebiet (22) aus einer Richtung, die im wesentlichen senkrecht auf der Oberfläche des Halbleitersubstrats (21) steht, unter...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung unter Einschluß von MOS (Metall-Oxid-Halbleiter)-Feldeffekttransistoren (im folgenden als MOSFET bezeichnet) und spezieller auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, deren Source- und Drain-Gebiete zur Verbesserung ihrer Charakteristiken Dreifach-Diffusions-Strukturen haben.
  • 1 zeigt einen LDD (schwach dotierte Drain)-MOSFET, der von Tsang et al., IEEE Transaction Electron Devices, BD ED-29, 1982, S. 590 – 596, als Aufbau zur Entspannung des elektrischen Feldes im Drainabschnitt eines Kurzkanaltransistors angegeben wurde.
  • Ein n-Kanal-MOSFET mit einer solchen LDD-Struktur, wie er in 1 gezeigt ist, wird im folgenden als "erster Stand der Technik" bezeichnet. Gemäß 1 weist ein n-Kanal-MOSFET ein p-Halbleitersubstrat 1 und eine aus Polysilizium darauf über einem Gateisolierfilm 2 gebildete Gateelektrode 3 auf. Seitenwand-Abstandshalter (Spacer) aus Oxidschichten sind längs der Seitenwände der Gateelektrode 3 gebildet. In der Oberfläche des Halbleitersubstrates 1 sind ein Source-Gebiet 5 und ein Drain-Gebiet 6 auf beiden Seiten der Gateelektrode 3 gebildet. Das Source-Gebiet 5 ist durch eine n-Störstellendiffusionsschicht 5a hoher Konzentration von 1018 cm–3 bis 1020 cm–3 und eine n-Störstellendiffusionsschicht 5b niedriger Konzentration von 1017 cm–3 bis 1018 cm–3 gebildet, während das Draingebiet 6 durch eine n-Störstellendiffusionsschicht hoher Konzentration 6a und eine n-Störstellendiffusionsschicht niedriger Konzentration 6b gebildet ist. Teile der n-Störstellendiffusionsschichten 5b und 6b niedriger Konzentration erstrecken sich in ein Gebiet, das einige 10 nm jenseits deren Enden unmittelbar unter der Gateelektrode 3 gelegen ist.
  • Im folgenden wird unter Bezugnahme auf 1 die Funktion des LDD-Aufbaus entsprechend dem "ersten Stand der Technik" beschrieben. Das Source-Gebiet 5 und das Halbleitersubstrat 1 des n-MOSFET werden beispielsweise auf Potentiale von 0V gesetzt, während das Drain-Gebiet 6 beispielsweise mit einer Quellenspannung von 5V versorgt wird. Damit wird der pn-Übergang zwischen den n-Störstellendiffusionsschichten 6a und 6b des Drain-Gebietes 6 und dem p-Halbleitersubstrat 1 umgekehrt vorgespannt, wodurch ein hohes elektrisches Feld erzeugt wird.
  • Ein solches Drain-Feld wird entspannt, wenn die Breite der Verarmungsschicht erhöht wird. Die Breite ω einer solchen Verarmungsschicht des pn-Überganges ist wie folgt:
    Figure 00020001
    wobei NA die Akzeptorkonzentration, ND die Donatorkonzentration, εs die dielektrische Konstante des Halbleiters und q die Ladungsmenge bezeichnet. Wenn die n-Störstellenkonzentration sehr viel größer als die p-Störstellenkonzentration, das heißt ND > NA ist, ist die Breite w der Verarmungsschicht wie folgt:
    Figure 00030001
  • Wenn die n-Störstellenkonzentration gleich der Störstellenkonzentration des p-Halbleitersubstrates, das heißt NA = ND ist, ist die Breite ω der Verarmungsschicht wie folgt:
    Figure 00030002
  • Daher ist zu verstehen, daß die Breite ω der Verarmungsschicht erhöht wird, wenn die Donatorkonzentration ND verringert wird, um die Feldstärke zu entspannen.
  • Auf der Grundlage des beschriebenen Konzepts ist der LDD-MOSFET gemäß dem "ersten Stand der Technik" nach 1 längs der pn-Übergangsabschnitte zwischen dem Halbleitersubstrat 1 und den n-Störstellendiffusionsschichten 5a und 6a hoher Konzentration mit n-Störstellendiffusionsschichten 5b und 6b niedriger Konzentration versehen, um die Feldstärke zu entspannen.
  • Unter Bezugnahme auf die 2A und 2B werden jetzt die Arbeitsbedingungen des LDD-MOSFET beschrieben. Das Betriebsregime eines solchen Transistors ist in ein Pentodtengebiet (2A), in dem die Drainspannung VD größer als die Gatespannung VG ist, und ein Triodengebiet (2B), wo die Gatespannung VG sehr viel größer als die Drainspannung VD ist, einzuteilen: In dem in 2A gezeigten Pentodengebiet ist zwischen einer Inversionsschicht 7 und dem Draingebiet 6 eine Verarmungsschicht 8 hohen Widerstands gebildet. In diesem Falle ist die Steuerfähigkeit des Transistors durch den Widerstand, der ein parasitärer Widerstand ist, der n-Störstellendiffusionsschicht niedriger Konzentration 5b des Source-Gebietes 5, den der Verarmungsschicht 8 längs des Drain-Gebietes 6 und den der n-Störstellendiffusionsschicht 6b niedriger Konzentration des Drain-Gebietes 6 zusätzlich zum Widerstand eines durch die Inversionsschicht 7 gebildeten Kanals verringert. Im in 2B gezeigten Triodengebiet ist andererseits die Steuerfähigkeit des Transistors durch den Widerstand, der ein parasitärer Widerstand ist, der n-Störstellendiffusionsschicht 5a des Source-Gebietes 5 und den der n-Störstellendiffusionsschicht 6a des Drain-Gebietes 6 verringert.
  • Bei der Drain-Struktur des LDD-MOSFET gemäß dem "ersten Stand der Technik" werden des weiteren heiße Ladungsträger mit höherer Energie als im thermischen Gleichgewichtszustand in der Oberfläche der n-Störstellendiffusionsschicht 6b niedriger Konzentration erzeugt. Solche heißen Ladungsträger werden in Seitenwand-Abstandshalter 4, die längs der Seitenwand der Gateelektrode 3 gebildet sind, injiziert, verarmen die Oberfläche der n-Störstellendiffusionsschicht 6b des Drain-Gebietes 6 und erhöhen den Widerstand dieses Gebietes. Damit wird die Steuerfähigkeit des MOSFET weiter verschlechtert.
  • 3 zeigt einen weiteren herkömmlichen LDD-MOSFET (im folgenden als "zweiter Stand der Technik" bezeichnet), der beispielsweise in der japanischen Patentoffenlegungsschrift Nummer 1-212471 beschrieben ist und vorgeschlagen wurde, um das oben erwähnte Problem des "ersten Standes der Technik" zu lösen. Gemäß 3 überlappen n-Störstellendiffusionsschichten 5b und 6b des Source- beziehungsweise Drain-Gebietes 5 und 6 mit der Gateelektrode 3, während die Enden der n-Störstellendiffusionsschichten 5a und 6a hoher Konzentration mit denen der Gateelektrode 3 ausgerichtet sind.
  • Bei der LDD-MOSFET-Struktur nach dem "zweiten Sand der Technik" sind die n-Störstellendiffusionsschichten 5b und 6b niedriger Konzentration vollständig von der Gateelektrode 3 bedeckt. Daher wird die Ladungsträgerkonzentration auf den Oberflächen der Störstellendiffusionsschichten 5b und 6b niedriger Konzentration durch eine an die Gateelektrode 3 angelegte Spannung erhöht, was ein Anwachsen des geregelten Widerstandes im Source-Gebiet 5 unterdrückt. Weiter ist ein Gebiet des Drain-Gebietes 6, das ein hohes elektrisches Feld erzeugt, nicht unmittelbar unter dem Seitenwand-Abstandshalter 4, sondern unmittelbar unterhalb der Gateelektrode 3 angeordnet, wodurch keine heißen Ladugsträger in die Seitenwand-Abstandshalter 4 injiziert werden. Infolgedessen wird verhindert, daß die Störstellendiffusionsschicht 6b niedriger Konzentration an ihrer Oberfläche verarmt.
  • Die 4A und 4B zeigen Verteilungen der erzeugten Ladungsträger gemäß dem "ersten Stand der Technik" und dem "zweiten Stand der Technik" zur Verdeutlichung des Unterschiedes zwischen den jeweiligen Zuständen der Erzeugung heißer Ladungsträger. Die 5A und 5B zeigen Transistorkennlinien des "ersten Stands der Technik" beziehungsweise des "zweiten Stands der Technik".
  • Wenn die n-Diffusionsschichten niedriger Konzentration 5b und 6b beim "zweiten Stand der Technik" insbesondere mittels Phosphor präpariert werden, werden ihre Gebiete durch die Wärmebehandlung aufgeweitet, da Phosphor einen großen Diffusionskoeffizienten hat. Wenn im Zuge der höheren Integration die Breite der Gateelektrode 3 verringert wird, wird es daher unmöglich, hinreichende Längen der n-Störstellendiffusionsschichten 5b und 6b niedriger Konzentration zu erreichen, um eine effektive Kanallänge zu gewährleisten, und es kann kein befriedigender Feldstärke-Entspannungseffekt erreicht werden, da die n-Störstellendiffusionsschichten 5a und 6a hoher Konzentration die Enden der Gateelektrode 3 erreichen. Wenn die Konzentration der n-Störstellendiffusionsschichten hoher Konzentration 5a und 6a verringert wird, um dies zu vermeiden, werden die Stromsteuercharakteristiken des Transistors auf problematische Weise verschlechtert. Dieses Problem ist bei einer LDD-Struktur mit doppelten Diffusionsschichten unvermeidlich.
  • 6 zeigt einen weiteren herkömmlichen LDD-MOSFET (im folgenden als "dritter Stand der Technik" bezeichnet), der eine dreifache Diffusionsstruktur aufweist und beispielsweise in der japanischen Patentoffenlegungsschrift 61-139070 beschrieben ist, der vorgeschlagen wurde, um das erwähnte Problem des "zweiten Standes der Technik" zu lösen.
  • Wie 6 zeigt, ist der MOSFET nach dem "dritten Stand der Technik" im aktiven Gebiet eines p-Halbleitersubstrates 11, das durch Isoliergebiete 12 isoliert ist, gebildet. Dieser MOSFET hat eine Gateelektrode 14, die auf dem Halbleitersubstrat 11 mit einem dazwischen liegendem Gateisolierfilm 13 gebildet ist, und Source- und Drain-Gebiete 15 und 16, die in der Oberfläche des Halbleitersubstrates 11 gebildet sind. Auf beiden Seitenabschnitten der Gateelektrode 14 sind Seitenwand-Spacer 17 gebildet. Die Oberflächen der Gateelektrode 14, die Seitenwand-Spacer 17 und die Isolationsgebiete 12 sind mit Zwischenschichtisolierfilmen 18 bedeckt, während das Source- und Drain-Gebiet 15 und 16 durch Kontaktlöcher 19, die in vorbestimmten Positionen des Zwischenschichtisolierfilms 18 gebildet sind, mit Aluminiumdrähten 20 in Verbindung stehen. Die Source- und Drain-Gebiete 15 und 16 sind durch n-Störstellenschichten niedriger Konzentration 15c und 16c, die mit der Gateelektrode 13 überlappen, n-Störstellenschichten 15b und 16b mittlerer Konzentration, die unmittelbar unterhalb der Seitenwand-Spacer angeordnet sind, und n-Störstellenschichten 15a und 16a hoher Konzentration, die dazu benachbart sind, gebildet.
  • 7A bis 7E zeigen ein Verfahren zur Herstellung des MOSFET entsprechend dem "dritten Stand der Technik". Zuerst werden durch eine Maske der Gateelektrode 14 Phosphorionen aus einer Richtung, die im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates 11 ist, implantiert, um n-Störstellenschichten 15c und 16c zu bilden (7A). Bei diesem Schritt sollte, um die sogenannte Kanalbildung (channeling) zu vermeiden, die Richtung der Ionenimplantation um 7° gegenüber der Normalen geneigt sein.
  • Dann werden auf beiden Seitenwänden der Gateelektrode 14 die Seitenwand-Spacer 17 gebildet (7B), und Arsen-Ionen werden senkrecht bezüglich der Oberfläche des Halbleitersubstrates 11 durch Masken der Seitenwand-Spacer 17 implantiert, um die n-Störstellenschichten mittlerer Konzentration 15b und 16b zu bilden (7C). Dann wird zur Diffusion der n-Störstellenschichten 15c und 16c niedriger Konzentration und der n-Störstellenschichten 15b und 16b mittlerer Konzentration eine Wärmebehandlung ausgeführt, so daß die entsprechenden n-Störstellenschichten sich zum Zentrum des Kanalgebietes hin ausweiten, wodurch der in 7D gezeigte Zustand erreicht wird. Danach werden weiter Arsen-Ionen im wesentlichen senkrecht zum Halbleitersubstrat 11 durch die Masken der Gateelektroden 14 und der Seitenwand-Spacer 17 implantiert, um die n-Störstellenschichten 15a und 16a hoher Konzentration zu bilden (7E). Die Richtung sollte auch in diesem Schritt um 7° gegenüber der Normalen geneigt sein, um die Kanalbildung zu verhindern.
  • Die dem "ersten Stand der Technik" und "zweiten Stand der Technik" innewohnenden Probleme werden insoweit gelöst, daß es möglich ist, die n-Störstellenschichten niedriger Konzentration 15c und 16c mit der Gateelektrode 14 zu überlappen und die n-Störstellenschichten mittlerer Konzentration 15b und 16b mit hoher Genauigkeit unmittelbar unterhalb der Seitenwand-Spacer 17 beim LDD-MOSFET des Dreifach-Diffusionsaufbaus entsprechend dem "dritten Stand der Technik" zu bilden.
  • Bei dem in den 7A bis 7E gezeigten Verfahren bezüglich des "dritten Standes der Technik" überlappen jedoch die n-Störstellenschichten 15c und 16c niedriger Konzentration mit der Gateelektrode 14, und die n-Störstellenschichten l5b und 16b mittlerer Konzentration sind unmittelbar unterhalb der Seitenwand-Spacer durch thermische Diffusionsschritte gebildet. Damit ist es extrem schwierig, die gewünschten Störstellenkonzentrationsverteilungen mit hoher Genauigkeit zu erzeugen.
  • Insbesondere bei der Herstellung einer Halbleiterspeichereinrichtung wie einer CMOS (komplementären MOS)-Einrichtung, bei der n-Kanal- und p-Kanal-MOSFETs auf dem gleichen Halbleitersubstrat gebildet sind, ist es unmöglich, die erforderlichen Konzentrationsverteilungen bei Breiten der Seitenwand-Spacer, wie sie bei MOSFETs üblich sind in Wärmebehandlungsschritten bei den Herstellungsschritten entsprechend dem "dritten Stand der Technik" zu erreichen, da die zur Bildung der Source- und Drain-Gebiete der MOSFETs implantierten Störstellenionen unterschiedliche Diffusionskoeffizienten haben. Beispielsweise sind die Diffusionskoeffizienten von Borionen (B+) und BF2-Ionen, die zur Bildung der Source- und Drain-Gebiete des p-Kanal-MOSFET verwendet werden, größer als diejenigen der Phosphor-Ionen und Arsen-Ionen, die zur Bildung der Source- und Drain-Gebiete des n-Kanal-MOSFET verwendet werden, und daher wird die effektive Kanallänge infolge des signifikanten Fortschreitens der Diffusion verringert, wenn die Seitenwand-Spacer gleiche Breite aufweisen.
  • Die Seitenwand-Spacer für den p-Kanal-MOSFET müssen daher unabhängig von denen des n-Kanal-MOFET gebildet werden, um eine größere Breite zu haben. Dadurch werden die Herstellungsschritte verkompliziert.
  • Aus der DE 37 34 304 A1 ist ein Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung zu entnehmen mit den Schritten: Bilden von Gateelektroden auf der jeweiligen Oberfläche eines ersten Wannengebietes, eines ersten Leitungstypes und eines zweiten Wannengebietes eines zweiten Leitungstypes mit einem dazwischenliegenden Gateisolierfilm auf einem Halbleitersubstrat; Bilden einer Fremdatomschicht eines ersten Leitungstypes mit niedriger Konzentration durch Implantieren von Fremdatomen eines ersten Leitungstypes in das zweite Wannengebiet aus senkrechter Richtung in bezug auf die Oberfläche des Halbleitersubstrates unter Verwendung der Gateelektroden als Masken; gleichzeitiges Bilden von Seitenwand-Spacern mit derselben Breite auf den jeweiligen Seitenwänden der Gateelektrode; und Bilden einer Fremdatomschicht des ersten Leitungstypes mit hoher Konzentration durch Implantieren von Fremdatomen des ersten Leitungstypes in das zweite Wannengebiet aus einer Richtung senkrecht zu der Substratoberfläche unter Benutzung der Gateelektroden und der Seitenwand-Spacern als Maske.
    •
  • Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung bereitzustellen, bei dem genau LDD-MOSFETs mit Dreifachdiffusionsstruktur ohne Erfordernis eines thermischen Diffusionsschrittes erzeugt werden können.
  • Bei einem vorhandenen Verfahren zur Herstellung einer Halbleitereinrichtung wird ein Halbleitersubstrat eines ersten Leitungstyps vorbereitet und eine Gateelektrode auf diesem Halbleitersubstrat über einer Gateisolierschicht gebildet. Dann wird diese Gateelektrode als Maske bei einer schrägen Implantation von Störstellen des zweiten Leitungstyps in einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrates verwendet, wodurch Störstellenschichten niedriger Konzentration gebildet werden. Danach werden längs der Seitenwände der Gateelektrode Seitenwand-Spacer gebildet, und eine Verunreinigung des zweiten Leitungstyps wird unter einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrates durch die Masken der Gateelektrode und der Seitenwand-Spacer schräg implantiert, um die Störstellenschichten mittlerer Konzentration zu bilden. Danach wird eine Verunreinigung des zweiten Leitungstyps im wesentlichen senkrecht bezüglich der Oberfläche des Halbleitersubstrats durch die Masken der Gateelektrode und der Seitenwand-Spacer implantiert, um Störstellenschichten hoher Konzentration zu bilden.
  • Bei Source- und Drain-Gebieten mit Dreifach-Diffusionsstruktur werden zuerst entsprechend den oben erwähnten Herstellungsschritten Störstellenschichten niedriger Konzentration durch schräge Implantation von Ionen des zweiten Leitungstyps mit einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrats des ersten Leitungstyps unter Verwendung nur der Gateelektrode als Maske gebildet. Damit ist es möglich, die Störstellenschichten niedriger Konzentration mit der Gateelektrode genau zu überlappen, ohne daß das Erfordernis einer Wärmebehandlung zur thermischen Diffusion besteht.
  • Nachdem die Seitenwand-Spacer gebildet wurden, werden die Gateelektrode und die Seitenwand-Spacer als Masken zur Bildung dar Störstellenschichten mittlerer Konzentration durch schräge Implantation von Verunreinigungsionen des zweiten Leitungstyps unter einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrats und dann zur Bildung der Störstellenschichten hoher Konzentration durch senkrechte Implantation von Störstellenionen des zweiten Leitungstyps bezüglich der Oberfläche des Halbleitersubstrates benutzt. Damit ist es möglich, die Störstellenschichten mittlerer Konzentration genau in gewünschten Breiten unmittelbar unterhalb der Seitenwand-Spacer zu bilden, ohne daß ein Erfordernis für eine Wärmebehandlung durch thermische Diffusion bestünde.
  • Gemäß der Erfindung ist es jedoch möglich, ohne Notwendigkeit einer Wärmebehandlung die gewünschten Störstellenschichten mittlerer Konzentration ähnlich zu den oben erwähnten Schritten zu bilden, indem eine Verunreinigung im wesentlichen senkrecht bezüglich der Oberfläche des Halbleitersubstrates nur unter Nutzung der Gateelektrode als Maske implantiert wird, während die Störstellenschichten niedriger Konzentration und hoher Konzentration durch Schritte ähnlich zu den oben beschriebenen gebildet werden.
  • Dater wird die Aufgabe gelöst durch ein Verfahren nach Anspruch 1.
    •
  • Die oben beschriebenen Schritte können auf die Bildung eines n-Kanal-MOSFET und eines p-Kanal-MOSFET in einem p-Wannengebiet und einem n-Wannengebiet im gleichen Halbleitersubstrat, wobei eines der Wannengebiete mit einer Maske bedeckt wird, angewendet werden. Mit anderen Worten ist es möglich, Störstellenschichten mit Störstellenkonzentrationsverteilungen zu bilden, die für die jeweiligen Leitungstypen geeignet sind, ohne die Konfigurationen und Abmessungen der Seitenwand-Spacer zu ändern, indem die Neigungswinkel und Dosen der in die entsprechenden Wannengebiete implantierten Verunreinigungen geeignet gewählt werden. Damit können die Seitenwand-Spacer für das p-Wannengebiet und das n-Wannengebiet gleichzeitig durch einen gemeinsamen Schritt gebildet werden.
  • Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.
  • Von den Figuren zeigen:
  • 1 eine Querschnittsdarstellung des Aufbaus eines LDD-MOSFET gemäß dem "ersten Stand der Technik",
  • 2A eine Querschnittsdarstellung, die den Zustand der Erzeugung einer Verarmungsschicht im sogenannten Pentotengebiet des LDD-MOSFET nach dem "ersten Stand der Technik" zeigt, und
  • 2B eine Querschnittdarstellung, die den Zustand der Erzeugung einer Verarmungsschicht im sogenannten Triodengebiet des LDD-MOSFET nach dem "ersten Stand der Technik" zeigt,
  • 3 eine Querschnittsdarstellung des Aufbaues eines LDD-MOSFET nach dem "zweiten Stand der Technik",
  • 4A eine Ladungsträgererzeugungsverteilung im Hochfeld-Drain-Gebiet des LDD-MOSFET nach dem "ersten Stand der Technik", und
  • 4B eine Ladungsträgererzeugungsverteilung im Hochfeld-Drain-Gebiet des LDD-MOSFET nach dem "zweiten Stand der Technik",
  • 5A Kennlinien des LDD-MOSFET nach dem "ersten Stand der Technik", und
  • 5B Kennlinien des LDD-MOSFET nach dem "zweiten Stand der Technik",
  • 6 eine Querschnittsdarstellung eines LDD-MOSFET einer Dreifach-Diffusionsstruktur nach dem "dritten Stand der Technik",
  • 7A, 7B, 7C, 7D und 7E Querschnittsdarstellungen, die aufeinanderfolgende Schritte der Herstellung des LDD-MOSFET nach dem "dritten Stand der Technik" zeigen,
  • 8A, 8B, 8C, 8D, 8E, 8F Querschnittsdarstellungen, die aufeinanderfolgende grundsätzliche Schritte eines Verfahrens zur Herstellung einer Halbleitereinrichtung zeigen,
  • 9A, 9B, 9C, 9D, 9E, 9F, 9G, 9H, 9I Querschnittsdarstellungen die aufeinanderfolgende grundsätzliche Schritte bei der Herstel lung einer Halbleitereinrichtung nach einer Ausführungsform der Erfindung zeigen, und
  • 10 die Querschnittsdarstellung eines CMOSFET mit einen n-Kanal-MOSFET mit Doppelschicht-LDD-Struktur und einem p-Kanal-MOSFET mit Einschicht-Source/Drain-Struktur,
  • Die 8A bis 8F sind Querschnittsdarstellungen, die aufeinanderfolgend grundsätzliche Schritte eines Verfahrens zur Herstellung eines LDD-MOSFET mit Dreifach-Diffusionsstruktur nach einer Ausführungsform zeigen, die nicht die Erfindung darstellt, aber notwendig für ihr Verständnis ist.
  • Zuerst wird ein (nicht gezeigtes) Elementisolationsgebiet auf einem p-Halbleitersubstrat 11 gebildet, und eine Verunreinigung wird in dessen Kanal implantiert, um die Schwellspannung zu steuern. Dann werden aufeinanderfolgend eine thermische Oxidschicht und eine Polysiliziumschicht zur Herstellung einer Gateisolierschicht 13 und einer Gateelektrode 14 gebildet. Danach wird zur Musterbildung ein Resistmaterial aufgebracht, und dann wird die Polysiliziumschicht anisotrop geätzt, um die Gateelektrode 14 zu bilden (8A).
  • Dann wird die Gateelektrode 14 als Maske bei der schrägen Implantation einer n-Verunreinigung wie z.B. Phophor mit einer Dosis von etwa 1013 cm–2 unter einem Winkel von etwa 45° bezüglich der Oberfläche des Halbleitersubstrates 11 verwendet, wodurch ein Paar von n-Störstellenschichten niedriger Konzentration 15c und 16c gebildet wird (8B). Um ein solches Paar von n-Störstellenschichten 15c und 16c zu bilden, wird das Halbleitersubstrat 11 mit konstanter Winkelgeschwindigkeit in einer Ebene, die parallel zu seiner Oberfläche ist, gedreht, und dabei der oben erwähnten schrägen Ionenimplantation ausgesetzt. Wenn die entsprechenden MOSFETs in die gleiche Richtung angeordnet sind, ist es auch möglich, zuerst die n-Störstellenschicht niedriger Konzentration 15c durch schräge Implantation der n-Verunreinigung von oberhalb und linksseitig der Elektrode 14 zu bilden, dann das Halbleitersubstrat 11 um 90° oder 180° in der zu seiner Oberfläche parallelen Ebene zu drehen und danach das Substrat 11 zur Bildung der anderen n-Störstellenschichten niedriger Konzentration 16c durch schräge Implantation der n-Verunreinigung von oberhalb und rechts der Gateelektrode 14 zu bilden.
  • Danach wird über der gesamten Oberfläche des Halbleitersubstrates 11 durch CVD eine Oxidschicht 17a gebildet (8C) und anisotrop geätzt, um Seitenwand-Spacer 17 zu bilden.
  • Dann werden die Gateelektrode 14 und die Seitenwand-Spacer 17 als Masken für die schräge Implantation einer n-Verunreinigung wie z.B. Phosphor oder Arsen mit einer Dosis von etwa 1014 cm–2 unter einem Winkel von etwa 45° mit dem Halbleitersubstrat 11 verwendet, um ein Paar von n-Störstellenschichten 15b und 16b mittlerer Konzentration zu bilden (8D). Auch in diesem Falle muß das Halbleitersubstrat 11 in einer Ebene, die parallel zu seiner Oberfläche ist, gedreht werden, wenn es der schrägen Ionenimplantation ausgesetzt wird, um das Paar von n-Störstellenschichten 15b und 16b zu bilden.
  • Dann werden die Gateelektrode 14 und die Seitenwand-Spacer 17 wieder als Masken genützt, um eine n-Verunreinigung wie beispielsweise Arsen mit einer Dosis von etwa 1015 cm–2 im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates 11. zu implantieren, um die n-Störstellenschichten hoher Konzentration 15a und 16a zu bilden ,(8E). In diesem Schritt sollte die Richtung der Ionenimplantation um etwa 7° von der Normalen abweichen, um eine Kanalbildung zu verhindern.
  • Danach wird eine Wärmebehandlung ausgeführt, um die implantierten Störstellen zu aktivieren, wodurch schließlich Source- und Drain-Gebiete 15 und 16 mit Störstellenprofilen wie sie in 8F gezeigt sind, erhalten werden.
  • Beim oben beschriebenen Verfahren nach dieser Ausführungsform überlappen die n-Störstellenschichten niedriger Konzentration 15c und 16c mit der Gateelektrode 14, und die n-Störstellenschichten 15b und 16b mittlerer Konzentration sind unmittelbar unterhalb der Seitenwand-Spacer 17 durch schräge Ionenimplantation, durch die Konzentrationsverteilungen relativ leicht im Vergleich mit der thermischen Konzentration gesteuert werden können, gebildet, ohne daß Wärmebehandlungsschritte zur thermischen Diffusion erforderlich wären. Es ist daher relativ leicht, die Source- und Draingebiete 15 und 16 so zu bilden, daß sie Störstellenkonzentrationsverteilungen mit dem gewünschten Profil aufweisen. Während eine Wärmebehandlung zum thermischen Diffundieren einer Störstellenschicht bei einer Temperatur von 900 bis 950°C für wenigstens 60 Minuten ausgeführt werden muß, kann die Wärmebehandlung zur Aktivierung der Störstellen bei einer Temperatur von nicht mehr als 900°C für etwa 30 Minuten ausgeführt werden, und es gibt keine Probleme, da in der Störstellenschicht im wesentlichen keine Diffusion abläuft.
  • Bei den Herstellungsschritten nach dieser Ausführungsform ist es daher relativ leicht möglich, einen LDD-MOSFET mit Dreifach-Diffusionsaufbau zu erzeugen, der den Vorteil aufweist, daß infolge sehr guter Feldstärkerelaxation heiße Ladungsträger vermieden werden und die aus einem Anwachsen des Widerstandes des Source- und Draingebietes in Verbindung mit einer Verringerung der Kanallänge infolge der Hochintegration sich ergebende Verringerung der Stromsteuerfähigkeit unterdrückt wird.
  • Bei der beschriebenen Ausführungsform werden die n-Störstellenschichten 15b und 16b mittlerer Konzentration durch schräge Ionenimplantation nach Bildung der Seitenwand-Spacer 17 gebildet. Alternativ ist es auch möglich, die n-Störstellenschichten mittlerer Konzentration 15b und 16b durch senkrechte Ionenimplantation bezüglich der Oberfläche des Halbleitersubstrates 11 unter Nutzung nur der Gateelektrode als Maske vor der Bildung der Seitenwand-Spacer 17 zu bilden. Die japanische Patentoffenlegungsschrift Nr. 1-210 931 A der Anmelder beschreibt ein Verfahren zur Herstellung eines LDD-MOSFET unter Nutzung einer Dreifach-Diffusionsstruktur, das diesen Schritt benutzt. Das Verfahren nach der Ausführungsform entwickelt die in dieser Anmeldung beschriebenen Schritte in den folgenden Punkten weiter.
  • Wenn die n-Störstellenschichten mittlerer Konzentration 15b und 16b durch senkrechte Ionenimplantation bezüglich des Halbleitersubstrates 11 unter Nutzung nur der Gateelektrode 14 als Maske vor der Bildung der Seitenwand-Spacer 17 gebildet werden, wie in der obigen Anmeldung beschrieben, wird in der nachfolgenden Wärmebehandlung zur Bildung der Seitenwand-Spacer 17 eine thermische Diffusion verursacht. Daher wird die Konzentration der mit der Gateelektrode 14 überlappten Störstellenschichten relativ erhöht, was den Effekt der Entspannung der Feldstärke verringert. Bei dieser Ausführungsform werden jedoch die n-Störstellenschichten 15b und 16b mittlerer Konzentration nach der Bildung der Seitenwand-Spacer 17 gebildet, weshalb die n-Störstellenschichten 15b und 16b mittlerer Konzentration nicht durch eine Wärmebehandlung zu Bildung der Seitenwand-Spacer 17 beeinflußt werden.
  • Obgleich die beschriebene Ausführungsform unter Bezug auf die Schritte zur Bildung eines n-Kanal-MOSFET auf einem p-Halbleitersubstrat 11 und von n-Störstellenschichten zur Bildung von Source- und Drain-Gebieten 15 und 16 beschrieben wurden, ist die Erfindung auch auf einen p-Kanal MOSFET anwendbar, der aus Elementen gebildet ist, deren Leitungstyp natürlicherweise zu den oben beschriebenen entgegengesetzt ist.
  • Die Gateelektrode 14, die bei der beschriebenen Ausführungsform durch eine einfache polykristalline Siliziumschicht gebildet wird, kann alternativ aus einem anderen Material, wie einem Metallsilizilid mit hohem Schmelzpunkt oder einem Metall mit hohem Schmelzpunkt oder einer laminierten Schicht dieser Materialien gebildet sein. Weiter können die Seitenwand-Spacer 17, die bei der Ausführungsform aus Oxidschichten gebildet sind, aus anderen Materialien, wie Nitridschichten oder laminierten Schichten daraus gebildet sein.
  • Im folgenden wird unter Bezugnahme auf die 9A bis 9E, die aufeinanderfolgende grundsätzliche Schritte bei der Herstellung eines CMOSFET gemäß der Erfindung zeigen, eine Ausführungsform beschrieben.
  • Bei dieser Ausführungsform werden zuerst eine p-Wanne 22 und eine n-Wanne 23 in der Oberfläche eines p-Halbleitersubstrates gebildet, und Resistschichten 27 werden zum Zwecke des Strukturierens gebildet (9A). Danach werden die Polysiliziumschicht 25 und die Wolframsilizidschicht 26 geätzt, um die Gateelektroden 28 und 29 zu bilden.
  • Dann wird das Gebiet über der n-Wanne 23 insgesamt mit einer Resistschicht 30 bedeckt, und Phosphorionen werden in die Oberfläche der p-Wanne 22 unter Nutzung der Gateelektrode 28 als Maske implantiert, um ein Paar von n-Störstellenschichten 31 niedriger Konzentration zu bilden (9B). Um Abschnitte um entgegengesetzte Enden der n-Störstellenschichten 31 niedriger Konzentration um eine vorbestimmte Länge mit der Gateelektrode 28 zu überlappen, wird das Halbleitersubstrat 21 in einer Ebene, die zu seiner Oberfläche parallel ist, zur schrägen Implantation von Phosphorionen unter einem bestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrates 21 gedreht. Die n-Verunreinigungen für eine derartige Implantation sind hauptsächlich Phosphorionen (P+), alternativ können aber auch Arsen-Ionen (As+) oder Antimon-Ionen (Sb+) verwendet werden. Die Bedingungen der Ionenimplantation werden so eingestellt, daß die Implantationsenergie 20 bis 150 keV, vorzugsweise etwa 100 keV, die Dosis 5 × 1012 bis 1 × 1014 cm–2, vorzugsweise 2 × 1013 cm–2 und der Neigungswinkel 20 bis 60°, vorzugsweise 45°, bezüglich der Oberfläche des Halbleitersubstrates 21 betragen. Solche Ionenimplantationsbedingungen müssen im Bezug darauf angemessen ausgewählt werden, daß mit der Gateelektrode 28 eine Überlappung um einen bestimmten Betrag erzeugt werden soll, zusätzlich zu den Konzentrationen und Tiefen der n-Störstellenschichten niedriger Konzentration 31, die zu bilden sind.
  • Dann wird die Resistschicht 30 entfernt, und die gesamte Oberfläche der p-Wanne 22 wird mit einer weiteren Resistschicht 32 bedeckt, um eine p-Verunreinigung in die Oberfläche der n-Wanne 23 unter Verwendung der Gateelektrode 29 als Maske zu implantieren, wodurch p-Störstellenschichten 32 niedriger Konzentration gebildet werden (9C). Auch in diesem Falle wird das Halbleitersubstrat 21 für eine schräge Ionenimplantation gedreht, ähnlich wie beim oben beschriebenen Schritt des Bildens der n-Störstellenschichten niedriger Konzentration 31. Die p-Verunreinigung für diese Implantation sind hauptsächlich Bor-Ionen (B+), alternativ können aber BF2-Ionen verwendet werden. Wenn Bor-Ionen verwendet werden, werden die Implantationsbedingungen so eingestellt, daß die Implantationsenergie 10 bis 30 keV, die Dosis 5 × 1012 bis 5 × 1013 cm–2 und der Neigungswinkel 20 bis 60° beträgt. Wenn BF2-Ionen verwendet werden, muß allerdings die Implantationsenergie 30 bis 60 keV betragen.
  • Dann wird die Resistschicht 33 entfernt, und danach wird eine Oxidschicht auf die gesamte Oberfläche des Halbleitersubstrates 21 mit einer Dicke von etwa 200 nm abgeschieden. Danach wird diese Oxidschicht anisotrop geätzt, wodurch Seitenwand-Spacer 34 und 35 auf den jeweiligen Seitenwänden 28 und 29 der Gateelektrode gebildet werden (9D). Bei dieser Ausführungs form werden die Konzentrationsverteilungen der Störstellenschichten im Source- und Drain-Gebiet ohne thermische Diffusion gesteuert, und daher ist es nicht notwendig, die Breite der Seitenwand-Spacer 34 und 35 wegen des Unterschiedes der thermischen Diffusionskoeffizienten der implantierten Störstellenionen unterschiedlich zu machen. Es ist daher möglich, die Seitenwand-Spacer 34 und 35 gleichzeitig zu bilden.
  • Nachdem die Seitenwand-Spacer 34 und 35 gebildet wurden, wird die Oberfläche über der n-Wanne 23 wieder vollständig mit einer Resistschicht 36 bedeckt; und das Halbleitersubstrat 21 wird so gedreht, daß Phosphor-Ionen bezüglich der Oberfläche des Halbleitersubstrates 21 unter Nutzung der Gateelektrode 28 und der Seitenwand-Spacer 34 als Masken schräg implantiert werden, um ein Paar von n-Störstellenschichten mittlerer Konzentration 37 zu bilden (9E). Zu diesem Zeitpunkt werden die Ionenimplantationsbedingungen so eingestellt, daß die Implantationsenergie 20 bis 150 keV, vorzugsweise 100 keV, die Dosis 1 × 1013 bis 5 × 1014 cm–2 (wenigstens größer als die zur Bildung der n-Störstellenschichten 31 und vorzugsweise etwa 1 × 1014 cm–2) und der Neigungswinkel bezüglich der Oberfläche des Halbleitersubstrates 21 20 bis 60°, vorzugsweise 45°, entsprechend der Breite der Seitenwand-Spacer 34 etc. beträgt.
  • Dann werden die Gateelektroden 28 und die Seitenwand-Spacer 34 wieder als Masken für eine im wesentlichen senkrechte Implantation von Arsen-Ionen in die Oberfläche des Halbleitersubstrates 21, das zu diesem Zeitpunkt zur Vermeidung von kanalbildungseffekten einem Neigungswinkel von etwa 7° gegenüber der Normalen fixiert ist, um Kanalbildungseffekte zu vermeiden, verwendet, wodurch ein Paar von n-Störstellenschichten hoher Konzentration 38 gebildet wird (9F). Zu diesem Zeitpunkt werden die Bedingungen der Ionenimplantation so gewählt, daß die Implantationsenergie 30 bis 80 keV, vorzugsweise etwa 50 keV, und die Dosis 1 × 1015 bis 1 × 1016 cm–2, vorzugsweise 5 × 1015 cm–2, beträgt.
  • Dann wird die Resistschicht 36 entfernt und danach die Oberfläche über der p-Wanne 22 insgesamt mit einer Resistschicht 39 bedeckt, und das Halbleitersubstrat 21 wird für eine schräge Implantation von Bor-Ionen oder BF2-Ionen in die Oberfläche der n-Wanne 23 unter Nutzung der Gateelektrode 29 und des Seitenwand-Spacers 35 als Masken gedreht, wodurch p-Störstellenschichten mittlerer Konzentration 40 gebildet werden ( 9G). Die Implantationsbedingungen für die Bor-Ionen werden so eingestellt, daß die Implantationsenergie 10 bis 30 keV, die Dosis 1 × 1013 bis 1 × 1014 cm–2 und der Neigungswinkel bezüglich der Oberfläche des Halbleitersubstrates 21 20 bis 60° beträgt. Im Falle von BF2-Ionen muß nur die Implantationsenergie auf 20 bis 60 keV verändert werden, während die anderen Bedingungen denen für den Fall von Bor-Ionen entsprechen können.
  • Dann werden die Gateelektrode 29 und der Seitenwand-Spacer 35 wieder als Masken für eine im wesentlichen senkrechte Implantation von Bor-Ionen oder BF2-Ionen bezüglich des Halbleitersubstrates 21 mit einer Neigung von etwa 7° von der Normalen zur Verhinderung von Kanalbildungseffekten benutzt, wodurch p-Störstellenschichten hoher Konzentration 41 gebildet werden (9H). Was die Ionenimplantationsbedingungen angeht, wird die Dosis zu 1 × 1015 bis 1 × 1016 cm-2 gewählt, während die Implantationsenergie etwa dem oben beschriebenen Fall entspricht.
  • Danach wird bei 900°C für etwa 30 Minuten eine Wärmebehandlung ausgeführt, um die entsprechenden Störstellenschichten zu aktivieren, wodurch Source-Gebiete 42 und 43 sowie Drain-Gebiete 44 und 45 mit einem Dreifach-Diffusions-Aufbau fertiggestellt werden. Dann werden mittels CVD Oxidschichten abgeschieden, um Zwischenschichtisolierfilme 46 zu bilden, und leitende Verdrahtungsschichten 47 aus Aluminium oder ähnlichen werden gebildet, um den in 9I gezeigten Aufbau zu erhalten.
  • Die Erfindung wird auf die gleichzeitige Bildung von n-Kanal- und p-Kanal-MOSFETs auf dem gleichen Halbleitersubstrat 21 angewendet, wie oben in Bezug auf die dargestellte Ausführungsform beschrieben wurde, wodurch es möglich ist, n-Kanal und p-Kanal-MOSFETs mit Dreifach-Diffusionsaufbau unter Nutzung von Seitenwand-Spacern 34 und 35 gleicher Breite ohne Beachtung des Unterschiedes der thermischen Diffusionskoeffizienten von Phosphor-Ionen und Bor-Ionen oder ähnlichem zu bilden. Daher ist es möglich, die Seitenwand-Spacer 34 und 35 gleichzeitig zu bilden, wodurch sich die Herstellung vereinfacht. Der entsprechend der Erfindung erzeugte Aufbau, der sowohl n-Kanal- als auch p-Kanal-MOSFETs auf dem gleichen Halbleitersubstrat einschließt, ist zur Ausbildung einer CMOS-Einrichtung für einen DRAM, einer BiCMOS-Einrichtung für einen DRAM oder einen Mikrocomputer, das heißt einer Einrichtung, die einen npn-Bipolartransistor, einen n-Kanal-MOSFET und einen p-Kanal-MOSFET, einer CBiCMOS-Einrichtung, das heißt einer Einrichtung, die einen npn- oder pnp-Bipolartransistor, einen n-Kanal-MOSFET und p-Kanal-MOSFET enthält, oder ähnlichem anwendbar.
  • Bei der Ausführungsform wurde ein CMOSFET mit einem p-Kanal-MOSFET und einem n-Kanal-MOSFET mit Dreischicht-LDD-Struktur beschrieben, es ist jedoch auch möglich, die Erfindung auf die Herstellung von CMOSFETs mit anderem Aufbau anzuwenden, indem die Ionenimplantationsschritte entsprechend modifiziert werden.
  • Beispielsweise kann die Erfindung auf ein Verfahren zur Herstellung eines CMOSFET mit einem n-Kanal-MOSFET mit einer Zweischicht-LDD-Struktur und einem p-Kanal-MOSFET mit einer Einfach-Source/Drain-Struktur nach 10 wie folgt angewendet werden. Zuallererst wird, wie in 9B gezeigt, das Gebiet über der n-Wanne 23 vollständig mit einer Resistschicht 30 bedeckt und das Halbleitersubstrat 21 so gedreht, daß Phosphorionen bezüglich der Oberfläche des Halbleitersubstrates 21 unter Nutzung der Gateelektrode 28 als Maske schräg implantiert werden, wodurch ein Paar von n-Störstellenschichten 31 niedriger Konzentration gebildet wird.
  • Dann wird die Resistschicht 30 entfernt, und danach wird eine Oxidschicht mit einer Dicke von etwa 200 nm auf die gesamte Oberfläche des Halbleitersubstrates 21 abgeschieden. Danach wird diese Oxidschicht anisotrop geätzt, wodurch Seitenwand-Abstandshalter (Spacer) 34 und 35 auf entsprechenden Seitenwänden der Gateelektroden 28 und 29 gleichzeitig gebildet werden, wie in 9D gezeigt.
  • Danach wird, wie in 9F gezeigt, die Oberfläche über der n-Wanne 23 wieder vollständig mit einer Resistschicht 36 bedeckt, und Phosphorionen werden im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates 21 unter Nutzung der Gateelektrode 28 und der Seitenwand-Spacer 34 als Masken implantiert, um ein Paar von n-Störstellenschichten 39 hoher Konzentration zu bilden.
  • Dann wird die Resistschicht 36 entfernt und danach die gesamte Oberfläche über der p-Wanne 22 mit einer Resistschicht 39 bedeckt, und Ionen werden im wesentlichen senkrecht zum Halbleitersubstrat 21 unter Nutzung der Gateelektrode 29 und der Seitenwand-Spacer 35 als Masken implantiert, wodurch p-Störstellenschichten hoher Konzentration 41 erzeugt werden, wie in 9H gezeigt,
  • Danach können – unter Bezugnahme auf 9I – die gleichen Schritte wie bei der oben beschriebenen Ausführungsform ausgeführt werden.
  • Durch die oben beschriebenen Schritte kann ein cMOSFET mit einem n-Kanal-MOSFET mit einer Zweischicht-LDD-Struktur und einem p-Kanal-MOSFET mit einer Einschicht-Source/Drain-Struktur ohne jeden Schritt einer thermischen Diffusion erzeugt werden.

Claims (5)

  1. Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung mit den Schritten: (a) Bilden von Gateelektroden (28, 29) auf der jeweiligen Oberfläche eines ersten Wannengebietes (23) eines ersten Leitungstyps und eines zweiten Wannengebietes (22) eines zweiten Leitungstyps mit einem dazwischenliegenden Gateisolierfilm (24) auf einem Halbleitersubstrat (21), (b) Bilden einer Fremdatomschicht (31) eines ersten Leitungstyps mit niedriger Konzentration durch Implantieren von Fremdatomen eines ersten Leitungstyps in das zweite Wannengebiet (22) aus einer schrägen Richtung, die mit Bezug auf eine Oberfläche des Halbleitersubstrats (21) einen vorbestimmten Winkel bildet, unter Verwendung der Gateelektrode (28) als eine Maske, (c) gleichzeitiges Bilden von Seitenwand-Spacern (34, 35) mit derselben Breite auf den jeweiligen Seitenwänden der Gateelektroden (28, 29), (d) Bilden einer Fremdatomschicht (38) eines ersten Leitungstyps mit hoher Konzentration durch Implantieren von Fremdatomen eines ersten Leitungstyps in das zweite Wannengebiet (22) aus einer Richtung, die im wesentlichen senkrecht auf der Oberfläche des Halbleitersubstrats (21) steht, unter Verwendung der Gateelektrode (28) und der Seitenwand-Spacer (34) als eine Maske, und (e) Bilden einer Fremdatomschicht (41) eines zweiten Leitungstyps mit hoher Konzentration durch Implantieren von Fremdatomen eines zweiten Leitungstyps in das erste Wannengebiet (23) aus einer Richtung, die im wesentlichen senkrecht auf der Oberfläche des Halbleitersubstrates (21) steht unter Verwendung der Gateelektrode (29) und der Seitenwand-Spacer (35) als eine Maske.
  2. Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung nach Anspruch 1, mit (b1) Bilden einer Fremdatomschicht (32) eines zweiten Leitungstyps mit niedriger Konzentration durch das Implantieren von Fremdatomen eines zweiten Leitungstyps in das erste Wannengebiet (23) aus einer schrägen Richtung, die mit Bezug auf die Oberfläche des Halbleitersubstrats (21) einen vorbestimmten Winkel bildet, unter Verwendung der Gateelektrode (29) als eine Maske, nach dem Schritt (b); (d1) Bilden einer Fremdatomschicht (37) eines ersten Leitungstyps mit mittlerer Konzentration durch das Implantieren von Fremdatomen des ersten Leitungstyps in das zweite Wannengebiet (22) aus einer schrägen Richtung, die mit Bezug auf die Oberfläche des Halbleitersubstrats (21) einen vorbestimmten Winkel bildet, unter Verwendung der Gateelektrode (28) und den Seitenwand-Spacern (34) als eine Maske, vor dem Schritt (d); und (e1) Bilden einer Fremdatomschicht (40) eines zweiten Leitungstyps mit mittlerer Konzentration durch das Implantieren von Fremdatomen des zweiten Leitungstyps in das erste Wannengebiet (23) aus einer schrägen Richtung, die mit Bezug auf die Oberfläche des Halbleitersubstrats (21) einen vorbestimmten Winkel bildet, unter Verwendung der Gateelektrode (29) und der Seitenwand-Spacer (35) als eine Maske, vor dem Schritt (e).
  3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 2, bei dem der zwischen der Richtung der Störstellenimplantation und Oberfläche des Halbleitersubstrates (21) eingeschlossene Winkel mindestens 20° und nicht mehr als 60° bei beiden Schritten der Bildung der Störstellenschicht niedriger Konzentration (31) und der Störstellenschicht mittlerer Konzentration (37) beträgt.
  4. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, 2 oder 3, bei dem die Richtung der Störstellenimplantation im Schritt der Herstellung der Störstellenschicht hoher Konzentration (38) von der Normalen auf die Oberfläche des Halbleitersubstrates (21) um einen Winkel von etwa 7°, der der minimale Neigungswinkel zur Verhinderung von Kanalbildung ist, geneigt ist.
  5. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, 4, bei dem das Halbleitersubstrat (21) zum Implantieren der Störstellen in den Schritten der Bildung der Störstellenschicht niedriger Konzentration (31) und der Störstellenschicht mittlerer Konzentration (37) in einer zu seiner Oberfläche parallelen Ebene gedreht wird.
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