DE4101167A1 - CMOS FET circuit layout - has common gate and drain electrodes in vertical or lateral configuration - Google Patents

CMOS FET circuit layout - has common gate and drain electrodes in vertical or lateral configuration

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Abstract

The layout for CMOS FETs features a single gate contact and a common drain contact for both transistors. The layout is applicable for a variety of semiconductors materials and may be configured either vertically or laterally. The lateral arrangement for silicon comprises a silicon substrate (1) with an overlying undoped SiGe buffer layer covered by intrinsic Si (24), SiGe (25), and Si (26) layers. P-type (27,28) and n-type (29,30) regions are formed by implantation and extend to the i-Si layer (24) and the i-SiGe layer (25) respectively to enable the formation of two dimensional electron or hole (p or n) channels. The p and n-type regions are covered by metallic areas forming a common drain contact (36), separate n and p-type source contacts (27,28) and a single gate (39,40) contact, the latter being arranged to overlap the implanted p and n-type regions to assist channel formation. ADVANTAGE - Reduces contact width and substrate area required for CMOS FETs.

Description

Die Erfindung betrifft eine integrierte Halbleiteranord­ nung und ein Verfahren zu deren Herstellung nach dem Ober­ begriff der Patentansprüche 1, 8 und 10.The invention relates to an integrated semiconductor arrangement and a process for their production according to the Ober Concept of claims 1, 8 and 10.

Die Erfindung findet Anwendung bei der Herstellung von so­ genannten CMOD-Schaltungen. Diese Schaltungen enthalten mindestens eine Serienschaltung aus zwei komplementären MOD (modulationsdotierten)-Feldeffekttransistoren (MOD- FET), z. B. eine Serienschaltung aus einem n-Kanal-MODFET und einem p-Kanal-MODFET. MODFET besitzen hohe Ladungsträ­ gerbeweglichkeiten, so daß CMOD-Schaltungen hohe Schaltgeschwindigkeiten erreichen. Eine derartige Schal­ tungsanordnung ist aus der DE-OS 37 31 000 bekannt, bei der auf einem Si-Substrat zwei MODFET nebeneinander ange­ ordnet sind und die gleiche Kanal-Halbleiterschichtenfol­ gen besitzen. Derartig angeordnete CMOD-Schaltungen erfor­ dern lange elektrische Zuleitungen und es entstehen rela­ tiv große Bahnwiderstände.The invention finds application in the manufacture of such called CMOD circuits. These circuits included at least one series connection of two complementary MOD (modulation doped) field effect transistors (MOD- FET), e.g. B. a series connection of an n-channel MODFET and a p-channel MODFET. MODFETs have high charge carriers mobility, so that CMOD circuits high  Reach switching speeds. Such a scarf device arrangement is known from DE-OS 37 31 000, at of two MODFETs placed side by side on a Si substrate are arranged and the same channel semiconductor layer fol own gene. Such arranged CMOD circuits require long electrical leads and rela tively large rail resistances.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine gattungsgemäße Halbleiteranordnung und ein Verfahren zu deren Herstellung anzugeben, bei der kompakte, kurze elek­ trische Zuleitungen herstellbar sind.The invention is therefore based on the object generic semiconductor device and a method specify their manufacture in the compact, short elec electrical leads can be produced.

Diese Aufgabe wird gelöst durch die im kennzeichnenden Teil der Patentansprüche 1, 8 und 10 angegebenen Merkmale. Vorteilhafte Ausgestaltungen und/oder Weiterbildungen sind den Unteransprüchen entnehmbar.This problem is solved by the in the characteristic Part of claims 1, 8 and 10 specified features. Advantageous refinements and / or further developments are the dependent claims.

Die erfindungsgemäße CMOD-Anordnung hat den Vorteil, daß die komplementären MODFET über einen gemeinsamen Gate-Kon­ takt ansteuerbar sind. Desweiteren ist auch die MODFET-An­ ordnung so gewählt, daß lediglich ein Drainkontakt benö­ tigt wird. Dadurch sind kompakte und kurze elektrische Zu­ leitungen für die CMOD-Anordnung herstellbar.The CMOD arrangement according to the invention has the advantage that the complementary MODFET via a common gate con are controllable clock. Furthermore, the MODFET-On order selected so that only one drain contact is required is done. This makes compact and short electrical connections Cables for the CMOD arrangement can be produced.

Bei den vertikal angeordneten komplementären MODFET werden bekannte MODFET-Strukturen für die Einzelbauelemente ver­ wendet. Der Aufbau der Einzelbauelemente kann jedoch im Hinblick auf die Gesamtanordnung optimiert werden.With the vertically arranged complementary MODFET known MODFET structures for the individual components ver turns. The structure of the individual components can, however Be optimized with regard to the overall arrangement.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen unter Bezugnahme auf schematische Zeichnungen nä­ her erläutert.The invention is described below with reference to exemplary embodiments play nä with reference to schematic drawings ago explained.

In Fig. 1 ist die Kontaktierung der erfindungsgemäßen CMOD-Anordnung schematisch dargestellt.The contacting of the CMOD arrangement according to the invention is shown schematically in FIG .

Die Fig. 2 und 3 zeigen beispielhafte Halbleiterschichten­ folgen für vertikal angeordnete komplementär MODFET. Figs. 2 and 3 show exemplary semiconductor layers follow for vertically arranged complementary MODFET.

In den Fig. 4 und 5 sind die Verfahrensschritte zur Her­ stellung von vertikalen und lateralen CMOD-Anordnungen an­ gegeben.In Figs. 4 and 5 the method steps for the manufacture of vertical and lateral position CMOD assemblies to given.

Um eine Kontaktierung gemäß Fig. 1 von komplementären MODFET zu ermöglichen, ist es beispielsweise vorteilhaft einen n-MODFET über einen p-MODFET anzuordnen. Für die Herstellung einer derartigen Anordnung wird beispielsweise auf einem p⁻-Si-Substrat 1 eine Halbleiterschichtenfolge ausIn order to enable contacting of complementary MODFETs according to FIG. 1, it is advantageous, for example, to arrange an n-MODFET over a p-MODFET. For the production of such an arrangement, for example, a semiconductor layer sequence is formed on a p⁻-Si substrate 1

  • - einer undotierten Si0,8Ge0,2-Schicht 2 mit einer Schichtdicke von 10 bis 50 nm,an undoped Si 0.8 Ge 0.2 layer 2 with a layer thickness of 10 to 50 nm,
  • - einer p⁻p⁺p⁻-Si-Schichtenfolge 3, 4, 5 mit einer Gesamtdicke von etwa 50 nm,a p⁻p⁺p⁻-Si layer sequence 3 , 4 , 5 with a total thickness of about 50 nm,
  • - einer p⁺-dotierten Ätzstoppschicht 13 aus Si oder SiGe mit einer Schichtdicke von etwa 20 nm- A p⁺-doped etch stop layer 13 made of Si or SiGe with a layer thickness of about 20 nm
  • - einer undotierten Pufferschicht 6 aus Si0,75Ge0,25 mit einer Schichtdicke von etwa 300 nm,an undoped buffer layer 6 made of Si 0.75 Ge 0.25 with a layer thickness of approximately 300 nm,
  • - einer undotierten Si-Schicht 7 mit einer Schicht­ dicke von 10 bis 50 nm - An undoped Si layer 7 with a layer thickness of 10 to 50 nm
  • - einer n⁻n⁺n⁻-Si1-xGex-Schichtenfolge 8, 9, 10 mit einer Gesamtschichtdicke von etwa 30 nm und einem Ge-Anteil von x = 0,5,a n⁻n⁺n⁻-Si 1-x Ge x layer sequence 8 , 9 , 10 with a total layer thickness of approximately 30 nm and a Ge component of x = 0.5,
  • - eine n⁻-dotierten Si-Schicht 11 mit einer Schicht­ dicke von etwa 20 nm, und- An n⁻-doped Si layer 11 with a layer thickness of about 20 nm, and
  • - einer n⁺-dotierten Kontaktschicht 12 aus Si mit einer Schichtdicke von etwa 10 nm aufgebracht (Fig. 2).- An n⁺-doped contact layer 12 made of Si with a layer thickness of about 10 nm applied ( Fig. 2).

Die aktiven Bauelementschichten für den p-MODFET sind die Schichten 2 bis 5 und für den n-MODFET die Schichten 6 bis 11. Die Ladungsträger werden bei einem derartigen Schicht­ aufbau jeweils aus der hochdotierten Si-Schicht 4 bzw. SiGe-Schicht 9 in die p-Kanalschicht des p-MODFET, die Si0,8Ge0,2-Schicht 2, bzw. in die n-Kanalschicht des n- MODFET, die Si-Schicht 7, transportiert. An der Grenz­ schicht zwischen der Si0,8Ge0,2-Schicht 2 und der p⁻-Si- Schicht 3 wird ein zweidimensionales Löchergas (2DHG) er­ zeugt. An der Grenzschicht zwischen der Si-Schicht 7 und der n⁻-SiGe-Schicht 8 wird ein zweidimensionales Elektro­ nengas (2DEG) erzeugt. Die zusätzliche Kontaktschicht 12 verbessert die Kontaktfähigkeit der Source- und Drain-Kon­ takte des n-MODFET. Die zusätzliche hochdotierte Si- oder SiGe-Schicht 13 kann einerseits als Kontaktschicht für den p-MODFET verwendet werden als auch als Ätzstoppschicht, da zur Strukturierung des p-MODFET die Halbleiterschichten 6 bis 12 bereichsweise weggeätzt werden.The active component layers for the p-MODFET are layers 2 to 5 and for the n-MODFET layers 6 to 11 . In such a layer structure, the charge carriers are each made from the highly doped Si layer 4 or SiGe layer 9 into the p-channel layer of the p-MODFET, the Si 0.8 Ge 0.2 layer 2 , or into the n Channel layer of the n-MODFET, the Si layer 7 , transported. At the boundary layer between the Si 0.8 Ge 0.2 layer 2 and the p⁻-Si layer 3 , a two-dimensional hole gas (2DHG) is generated. At the boundary layer between the Si layer 7 and the n⁻-SiGe layer 8 , a two-dimensional electron gas (2DEG) is generated. The additional contact layer 12 improves the contact ability of the source and drain contacts of the n-MODFET. The additional highly doped Si or SiGe layer 13 can be used on the one hand as a contact layer for the p-MODFET and also as an etching stop layer, since the semiconductor layers 6 to 12 are etched away in regions for structuring the p-MODFET.

Der Schichtaufbau der komplementären MODFET kann auch durch weitere, für herkömmliche MODFET übliche Modifika­ tionen abgeändert werden. So kann z. B. die Pufferschicht 6 weitere Heterostrukturschichten oder ein Übergitter aus Si- und SiGe-Schichten enthalten.The layer structure of the complementary MODFET can also be modified by further modifications customary for conventional MODFETs. So z. B. the buffer layer 6 further heterostructure layers or a superlattice of Si and SiGe layers.

Die in Fig. 2 angegebene Schichtenfolge kann auch derart abgeändert werden, daß die p-MODFET-Schichten 2 bis 5 über den n-MODFET-Schichten 6 bis 11 aufgewachsen werden.The layer sequence indicated in FIG. 2 can also be modified such that the p-MODFET layers 2 to 5 are grown over the n-MODFET layers 6 to 11 .

Außerdem kann auch die folgende Halbleiterschichtenfolge (Fig. 3) für eine CMOD-Anordnung, bei der z. B. der p-MODFET über dem n-MODFET liegt, verwendet werden. Der p-MODFET besitzt einen p-Kanal aus einer Ge-Schicht 2a.In addition, the following semiconductor layer sequence ( Fig. 3) for a CMOD arrangement in which, for. B. the p-MODFET is above the n-MODFET can be used. The p-MODFET has a p-channel from a Ge layer 2 a.

Für den n-MODFET ist auf dem Si-Substrat 1 eine Si1-xGex- Schicht 6a mit einem Ge-Anteil x < 0,5, und einer Schicht­ dicke von < 0,5 µm als Puffer aufgewachsen, um die mechanischen Verspannungen auszugleichen, die durch unterschiedliche Gitterkonstanten des Si-Substrats und der Si-Ge-Schichten 7 bis 10 des n-MODFET zustande kommen. Zwischen der n-MODFET-Schichtenfolge und der darauf abge­ schiedenen p-MODFET-Schichtenfolge sind eine n⁺-dotierte Ätzstoppschicht 13 a und ein sog. Spacer 6b aufgewachsen. Der Spacer 6b besteht z. B. aus einer Si0,5Ge0,5-Schicht mit einer Schichtdicke von etwa 50 nm (Fig. 3). Die Schichten 6a, 6b können auch beide als Pufferschichten ausgebildet werden, wobei die Schicht 6a aus Si0,75Ge0,25 mit einer Schichtdicke von etwa 50 nm und die Schicht 6b aus Si0,25Ge0,75 mit einer Schichtdicke von 200 nm be­ steht.For the n-MODFET, an Si 1-x Ge x layer 6 a with a Ge content x <0.5, and a layer thickness of <0.5 μm has been grown as a buffer on the Si substrate 1 , around Compensate for mechanical stresses that arise due to different lattice constants of the Si substrate and the Si Ge layers 7 to 10 of the n-MODFET. An n⁺-doped etch stop layer 13 a and a so-called spacer 6 b have grown between the n-MODFET layer sequence and the p-MODFET layer sequence deposited thereon. The spacer 6 b consists, for. B. from a Si 0.5 Ge 0.5 layer with a layer thickness of about 50 nm ( Fig. 3). Layers 6 a, 6 b can also both be formed as buffer layers, layer 6 a made of Si 0.75 Ge 0.25 with a layer thickness of approximately 50 nm and layer 6 b made of Si 0.25 Ge 0.75 with a layer thickness of 200 nm be.

Zur Herstellung einer geeigneten CMOD-Schaltung mit einer kompakten, kurzen Kontaktierung wird ausgehend von den oben beschriebenen Halbleiterschichtenfolgen die obere MODFET-Schichtenfolge bis zur Ätzstoppschicht 13 bereichs­ weise abgetragen, etwa durch Mesa-Ätzen. Anschließend wird die Ätzstoppschicht 13 bis zur Schicht 5 entfernt. Es ent­ steht die mesaförmige obere MODFET-Struktur 14 (Fig. 4a).To produce a suitable CMOD circuit with a compact, short contact, starting from the semiconductor layer sequences described above, the upper MODFET layer sequence is removed in regions up to the etching stop layer 13 , for example by mesa etching. The etch stop layer 13 is then removed up to layer 5 . The mesa-shaped upper MODFET structure 14 is formed ( FIG. 4a).

Danach wird die untere MODFET-Schichtenfolge mesaförmig abgeätzt, derart, daß zwischen der oberen und unteren MODFET-Struktur 14, 15 ein Gate-Zuleitungs-Bereich 16 freige­ legt wird. Außerhalb der MODFET-Strukturen 14, 15 und im Gate-Zuleitungs-Bereich 16 liegt das Substrat 1 frei (Fig. 4b). Gegebenenfalls ist es für eine einfachere Leiterbah­ nenführung über die Mesaflanken und eine bessere Justier­ möglichkeit für die Ätzmasken vorteilhaft, einen Bereich 17 zwischen der oberen und unteren MODFET-Struktur 14, 15 als Stufe einzubringen. (Fig. 4b). Anschließend erfolgt die Strukturierung der Source-, Drain- und Gate-Kontakte. Die Source-Kontakte (18, 18a) werden auf der Oberfläche der oberen und unteren MODFET-Struktur 14, 15 getrennt ange­ ordnet (Fig. 4c). Ein gemeinsamer, die MODFET-Strukturen 14, 15 überlappender Drain-Kontakt 19 wird auf der Ober­ fläche der MODFET angebracht (Fig. 4c). Die elektrischen Zuleitungen 21b, 21c zu den Source- und Drain-Kontakten 18, 18a, 19 führen über die Mesaflanken der MODFET-Struk­ turen 14, 15 auf das Substrat 1. Die elektrischen Zulei­ tungen können auch über ein auf der MODFET-Oberfläche an den Mesaflanken aufgebrachte passivierende Schicht geführt werden.The lower MODFET layer sequence is then etched away in a mesa-like manner in such a way that a gate lead region 16 is exposed between the upper and lower MODFET structure 14 , 15 . The substrate 1 is exposed outside the MODFET structures 14 , 15 and in the gate lead region 16 ( FIG. 4b). If necessary, it is advantageous for a simpler conductor guidance over the mesa flanks and a better adjustment possibility for the etching masks to introduce an area 17 between the upper and lower MODFET structure 14 , 15 as a step. ( Fig. 4b). The source, drain and gate contacts are then structured. The source contacts ( 18 , 18 a) are arranged separately on the surface of the upper and lower MODFET structure 14 , 15 ( Fig. 4c). A common drain contact 19 which overlaps the MODFET structures 14 , 15 is attached to the upper surface of the MODFET ( FIG. 4c). The electrical feed lines 21 b, 21 c to the source and drain contacts 18 , 18 a, 19 lead via the mesa flanks of the MODFET structures 14 , 15 to the substrate 1 . The electrical feed lines can also be routed via a passivating layer applied to the mesa flanks on the MODFET surface.

Da nur wenige Kontaktmaterialien, z. B. getempertes Alumi­ nium, einige Silizide, geeignet sind, sowohl auf einer n- als auch p-leitenden Schicht aufgebracht zu werden, ist es vorteilhaft, unterschiedlich leitfähige Zonen auf der Oberfläche der MODFET-Strukturen 14, 15 für die ohmschen Kontakte zu implantieren oder geeignete ohmsche Kontakte aus unterschiedlichen leitfähigen Materialien auf den MODFET-Oberflächen aufzubringen und anschließend eine ein­ heitliche Metallisierung z. B. mit Al, durchzuführen. Da­ durch wird die Kontaktfähigkeit der Source- und Drain-Kon­ takte optimiert und es wird ein für die Kontaktbildung bei gleichzeitiger Herstellung der ohmschen Kontakte notwendi­ ger Temperschritt eingespart.Since only a few contact materials, e.g. B. tempered aluminum, some silicides are suitable to be applied to both an n- and p-type layer, it is advantageous to implant different conductive zones on the surface of the MODFET structures 14 , 15 for the ohmic contacts or to apply suitable ohmic contacts made of different conductive materials to the MODFET surfaces and then a uniform metallization z. B. with Al to perform. Since the contact capability of the source and drain contacts is optimized and a temperature step necessary for contact formation while simultaneously producing the ohmic contacts is saved.

Nach der Herstellung der ohmschen Kontakte 18, 18a, 19, die entweder beim Legieren oder Aktivieren der implantier­ ten n⁺- und p⁺-Zonen einen Temperschritt erfordern, wird der Gate-Kontakt 20 hergestellt (Fig. 4c). Es wird eine gemeinsame den n- und p-Bereich der oberen und unteren MODFET-Struktur 14, 15 überlappender und über den Gate-Be­ reich 16 führender Gate-Kontakt 20 aufgebracht. Für eine Si/SiGe-CMOD-Struktur eignen sich zur Herstellung eines Gate als Schottky-Kontakt z. B. Ti oder MoSi2 oder CrSi2.After the ohmic contacts 18 , 18 a, 19 , which require a tempering step either when alloying or activating the implanted n ten and p⁺ zones, the gate contact 20 is produced ( FIG. 4c). A common gate contact 20 is applied which overlaps the n and p region of the upper and lower MODFET structure 14 , 15 and leads over the gate region 16 . For a Si / SiGe CMOD structure are suitable for the production of a gate as a Schottky contact z. B. Ti or MoSi 2 or CrSi 2 .

Alternativ kann auch ein MIS-Gate mit einer dünnen Isola­ torschicht von etwa 20 bis 50 nm unter dem metallischen Gate-Kontakt hergestellt werden. Die elektrische Zuleitung 21a zum Gate-Kontakt 20 wird zwischen den MODFET-Struktu­ ren 14, 15 im Bereich 16 auf das Substrat 1 aufgebracht.Alternatively, an MIS gate with a thin insulator layer of approximately 20 to 50 nm can be produced under the metallic gate contact. The electrical lead 21 a to the gate contact 20 is applied between the MODFET structures 14 , 15 in the region 16 on the substrate 1 .

Für die elektrischen Zuleitungen für die Gate-, Source- und Drain-Kontakte wird z. B. Al oder TiAu verwendet. Die elektrischen Zuleitungen sind möglichst dick gestaltet mit einer Dicke von mindestens 0,2 µm. For the electrical leads for the gate, source and drain contacts z. B. Al or TiAu used. The electrical leads are as thick as possible a thickness of at least 0.2 µm.  

Ein weiteres Ausführungsbeispiel für eine CMOD-Anordnung ist eine laterale Anordnung der MODFET. Zu deren Herstel­ lung wird eine Halbleiterschichtenfolge gemäß der DE-OS 37 31 000 verwendet, bei der auf einem Si-Substrat 1 eine undotierte SiGe-Pufferschichten 2 und darauf die Kanal­ schichten 24, 25, 26 aus i-Si, i-SiGe und i-Si aufgebracht sind (Fig. 5a).Another exemplary embodiment of a CMOD arrangement is a lateral arrangement of the MODFET. To manufacture them, a semiconductor layer sequence according to DE-OS 37 31 000 is used, in which an undoped SiGe buffer layers 2 and the channel layers 24 , 25 , 26 made of i-Si, i-SiGe and on a Si substrate 1 i-Si are applied ( Fig. 5a).

In dieser Schichtenfolge werden die Ladungsträger aus im­ plantierten Bereichen 27, 28, 29, 30 lateral in den n- und p-Kanal abgegeben. Die implantierten Bereiche 27, 28 für z. B. p-Leitung und die implantierten Bereiche 29, 30 für z. B. n-Leitung werden gemäß Fig. 5a hintereinander in die Halbleiterschichtenfolge eingebracht. Die Tiefe der Im­ plantationsbereiche 29, 30 muß über die i-SiGe-Schicht 25 hinausreichen in der das 2DHG 31 erzeugt wird (Fig. : 5a). Die Implantationsbereiche 27, 28 müssen bis in die i-Si- Schicht 24 ausgebildet werden, da sich in der i-Si-Schicht das 2 DEG bildet. Das Implantationsprofil der Bereiche 27, 28, 29, 30 muß eine geringe Oberflächenkonzentration (<1017 cm-3) und eine hohe Konzentration (<1018cm-3 von Ladungsträgern im Bereich des 2DHG bzw. 2DEG aufwei­ sen. Dadurch ist gewährleistet, daß ein guter Schottky- Kontakt als Gate-Kontakt auf der Oberfläche der CMOD-An­ ordnung, der die Implantationsbereiche 27, 28 bzw. 29, 30 überlappt, hergestellt ist. Außerdem wird dadurch eine hohe Ladungsträgerflächendichte im 2DHG bzw. 2 DEG er­ zielt. Derartige Implantationsprofile werden erreicht, z. B. mit Implantaten wie BF2 oder As bei Energien um 20 keV. In this layer sequence, the charge carriers are released laterally into the n- and p-channels in the planted areas 27 , 28 , 29 , 30 . The implanted areas 27 , 28 for e.g. B. p-line and the implanted areas 29 , 30 for z. B. n-line are introduced in succession in the semiconductor layer sequence according to FIG. 5a. The depth of the implantation areas 29 , 30 must extend beyond the i-SiGe layer 25 in which the 2DHG 31 is generated ( FIG. 5a). The implantation areas 27 , 28 must be formed into the i-Si layer 24 , since the 2 ° forms in the i-Si layer. The implantation profile of the areas 27 , 28 , 29 , 30 must have a low surface concentration (<10 17 cm -3 ) and a high concentration (<10 18 cm -3 of charge carriers in the area of the 2DHG or 2DEG). that a good Schottky contact is established as a gate contact on the surface of the CMOD arrangement, which overlaps the implantation regions 27 , 28 or 29 , 30. In addition, this achieves a high charge carrier surface density in 2DHG or 2 °. Such implantation profiles are achieved, e.g. with implants such as BF 2 or As at energies around 20 keV.

Da sich jedoch gering dotierte Bauelementoberflächen für ohmsche Kontakte nur sehr schlecht eignen, werden vorzugs­ weise zusätzlich zu den implantierten Bereichen 27, 28, 29 30 n⁺- bzw. p⁺-dotierte Zonen 32, 33, 34, 35 in die Halbleiterschichtenfolge eingebracht (Fig. 5b). Auf diese hochdotierten Zonen 32, 33, 34, 35 werden gemäß Fig. 5c die Source- und Drain-Kontakte 36, 37, 38 mit geeigneten Metallisierungsverfahren aufgebracht. Die Source-Kontakte 37, 38 sind getrennt auf der CMOD-Anordnung aufgebracht. Als Drain-Kontakt für den n- MODFET und den p-MODFET ist ein gemeinsamer ohmscher Kon­ takt geeignet. Anschließend wird ein gemeinsamer Gate-Kon­ takt 39 zwischen den Source-Kontakten 37, 38 und dem Drain-Kontakt 36 hergestellt (Fig. 5c). Der Gate-Kontakt 39 ist so dimensioniert, daß er die n- und p-Bereiche 27, 28, 29, 30 überlappt. Dadurch wird eine seitliche Einschnürung des 2DHG bzw. 2DEG durch eine tiefe Raumladungszone unter einer gering dotierten Oberfläche z. B. der i-Si-Schicht 26 vermieden. Die elektrische Gate-Zuleitung 40 ist zwischen den Source-Kontakten 37, 38 angeordnet.However, since lightly doped component surfaces are only very poorly suited for ohmic contacts, in addition to the implanted regions 27 , 28 , 29, 30 n + or p + -doped zones 32 , 33 , 34 , 35 are introduced into the semiconductor layer sequence ( Fig. 5b). In this highly doped zones 32, 33, 34, 35 Figure, the source and drain contacts 36 are in accordance. 5c, 37, applied with suitable metallization 38th The source contacts 37 , 38 are applied separately to the CMOD arrangement. A common ohmic contact is suitable as a drain contact for the n-MODFET and the p-MODFET. Subsequently, a common gate contact 39 is produced between the source contacts 37 , 38 and the drain contact 36 ( FIG. 5c). The gate contact 39 is dimensioned such that it overlaps the n and p regions 27 , 28 , 29 , 30 . This causes a lateral constriction of the 2DHG or 2DEG through a deep space charge zone under a lightly doped surface, e.g. B. the i-Si layer 26 avoided. The electrical gate lead 40 is arranged between the source contacts 37 , 38 .

Als Kontaktmaterialien eignen sich für diese Si/SiGe-CMOD- Anordnung Al, oder Silizide.Suitable contact materials for these Si / SiGe-CMOD- Al arrangement, or silicides.

Die Erfindung ist nicht auf die in den Ausführungsbeispie­ len angegebenen Materialien beschränkt. Für eine vertikale CMOD-Anordnung gemäß den Fig. 4a-c eignet sich bei­ spielsweise eine Halbleiterschichtenfolge auf einem semi­ isolierenden GaAs-Substrat ausThe invention is not limited to the materials specified in the exemplary embodiments. For example, a semiconductor layer sequence on a semi-insulating GaAs substrate is suitable for a vertical CMOD arrangement according to FIGS . 4a-c

  • - einer undotierten GaAs-Schicht,an undoped GaAs layer,
  • - einer p⁻-dotierten GaAlAs-Schicht als Spacer,a p⁻-doped GaAlAs layer as spacer,
  • - einer p⁺-dotierten GaAlAs-Schicht, - a p⁺-doped GaAlAs layer,  
  • - einer p⁻-dotierten GaAs-Schicht,- a p⁻-doped GaAs layer,
  • - einer Pufferschicht aus GaAlAs oder GaAs,a buffer layer made of GaAlAs or GaAs,
  • - einer undotierten GaAs-Schicht,an undoped GaAs layer,
  • - einer n⁻dotierten GaAl-Schicht als Spacer,a n-doped GaAl layer as spacer,
  • - einer n⁺-dotierten GaAlAs-Schicht,an n⁺-doped GaAlAs layer,
  • - einer n⁻-dotierten GaAlAs-Schicht als Spacer, und- An n⁻-doped GaAlAs layer as a spacer, and
  • - einer n⁻-dotierten GaAs-Schicht.- An n⁻-doped GaAs layer.

Für eine laterale CMOD-Anordnung gemäß den Fig. 5a-c eignet sich z. B. eine Halbleiterschichtenfolge auf ein GaAs-Substrat ausFor a lateral CMOD arrangement according to FIGS . 5a-c, z. B. from a semiconductor layer sequence on a GaAs substrate

  • - einer GaAs-Pufferschicht,- a GaAs buffer layer,
  • - einer undotierten GaAs-Schicht,an undoped GaAs layer,
  • - einer undotierten GaAlAs-Schicht, und- an undoped GaAlAs layer, and
  • - einer undotierten GaAs-Schicht.- an undoped GaAs layer.

Als Implantationsmaterial für die p-Bereiche eignet sich z. B. Be und für die n-Bereiche Si.Suitable as implant material for the p-areas e.g. B. Be and for the n-regions Si.

Claims (12)

1. Integrierte Halbleiteranordnung, bei der auf einem Halbleitersubstrat mindestens zwei komplementäre modulati­ onsdotierte Feldeffekttransistoren (MODFET) angeordnet sind, dadurch gekennzeichnet,
  • - daß zumindest zwei komplementäre MODFET vertikal oder lateral hintereinander auf einem Halbleiter­ substrat angeordnet sind,
  • - daß die komplementären MODFET einen gemeinsamen symmetrisch abgreifbaren Gate-Kontakt besitzen, und
  • - daß für die komplementären MODFET ein gemeinsamer Drain-Kontakt aus gleichem Kontaktmaterial her­ stellbar ist.
1. Integrated semiconductor arrangement in which at least two complementary modulation-doped field effect transistors (MODFET) are arranged on a semiconductor substrate, characterized in that
  • that at least two complementary MODFETs are arranged vertically or laterally one behind the other on a semiconductor substrate,
  • - That the complementary MODFET have a common symmetrically tapped gate contact, and
  • - That a common drain contact made of the same contact material can be made for the complementary MODFET.
2. Integrierte Halbleiteranordnung nach Anspruch 1, da­ durch gekennzeichnet,
  • - daß die komplementären MODFET hintereinander ver­ tikal angeordnet sind, und
  • - daß die Ladungsträger aus einer hochdotierten Halbleiterschicht des jeweiligen n-MODFET und p- MODFET vertikal in den n-Kanal oder p-Kanal der MODFET transportiert werden.
2. Integrated semiconductor arrangement according to claim 1, characterized in that
  • - That the complementary MODFET are arranged vertically one behind the other, and
  • - That the charge carriers are transported vertically from a highly doped semiconductor layer of the respective n-MODFET and p-MODFET into the n-channel or p-channel of the MODFET.
3. Integrierte Halbleiteranordnung nach Anspruch 2, da­ durch gekennzeichnet, daß auf einem Si-Substrat (1) eine Si/SiGe -Halbleiterschichtenfolge für mindestens zwei kom­ plementäre MODFET aufgewachsen ist, so daß eine Halblei­ terstruktur entsteht bei der der n-MODFET über dem p-MODFET angeordnet ist.3. Integrated semiconductor arrangement according to claim 2, characterized in that on a Si substrate ( 1 ) has grown a Si / SiGe semiconductor layer sequence for at least two complementary MODFET, so that a semiconductor structure is formed in which the n-MODFET over the p-MODFET is arranged. 4. Integrierte Halbleiteranordnung nach Anspruch 2, da­ durch gekennzeichnet, daß auf einem Si-Substrat (1) eine Si/SiGe-Halbleiterschichtenfolge für mindestens zwei komplementäre MODFET aufgewachsen ist, so daß eine Halblei­ terstruktur entsteht, bei der der p-MODFET über dem n-MODFET angeordnet ist.4. Integrated semiconductor arrangement according to claim 2, characterized in that on a Si substrate ( 1 ) has grown a Si / SiGe semiconductor layer sequence for at least two complementary MODFET, so that a semiconductor structure is formed, in which the p-MODFET over the n-MODFET is arranged. 5. Integrierte Halbleiteranordnung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß sich das zweidimensionale Löchergas (2DHG) des p-MODFET an der Grenzschicht zwischen einer undotierten SiGe-Schicht und einer p⁻-dotierten Si-Schicht bildet.5. Integrated semiconductor device according to one of the previously going claims, characterized in that the two-dimensional hole gas (2DHG) of the p-MODFET at the Boundary layer between an undoped SiGe layer and forms a p⁻-doped Si layer. 6. Integrierte Halbleiteranordnung nach einem der vorher­ gehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß sich das zweidimensionale Löchergas (2DHG) an der Grenz­ schicht zwischen einer undotierten Ge-Schicht und einer p⁻-dotierten SiGe-Schicht bildet.6. Integrated semiconductor device according to one of the above going claims 1 to 4, characterized in that the two-dimensional hole gas (2DHG) at the border  layer between an undoped Ge layer and a p⁻-doped SiGe layer forms. 7. Integrierte Halbleiteranordnung nach einem der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß sich das zweidimensionale Elektronengas (2DEG) an der Grenz­ schicht zwischen einer undotierten Si-Schicht und einer n⁻-dotierten SiGe-Schicht bildet.7. Integrated semiconductor device according to one of the before forthcoming claims, characterized in that the two-dimensional electron gas (2DEG) at the border layer between an undoped Si layer and an n⁻-doped SiGe layer forms. 8. Verfahren zur Herstellung einer integrierten Halblei­ teranordnung nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet,
  • - daß auf ein Halbleitersubstrat (1) eine Halbleiterschichtenfolge für komplementäre MODFET epitaktisch aufgewachsen wird, die zwischen der n- und p-MODFET-Struktur eine hochdotierte Ätzstopp­ schicht (13) enthält,
  • - daß die obere MODFET-Schichtenfolge bis zur Ätzstoppschicht (13) teilweise durch Mesa-Ätzen entfernt wird und eine obere MODFET-Struktur (14) hergestellt wird,
  • - daß anschließend die Ätzstoppschicht (13) ent­ fernt wird und die untere MODFET-Struktur (15) durch Mesa-Ätzen hergestellt wird, derart, daß außerhalb und zwischen der oberen MODFET-Struktur (14) und der unteren MODFET-Struktur (15) das Sub­ strat freigelegt wird und ein Gate-Bereich (16) hergestellt wird (Fig. 4b),
  • - daß anschließend die Source- und Drain-Kontakte (18, 18a, 19) hergestellt werden, derart, daß die Source-Kontakte (18, 18a) auf der Oberfläche der unteren und oberen MODFET-Struktur (14, 15) ge­ trennt angeordnet werden oder ein gemeinsamer, die MODFET-Strukturen (14, 15) überlappender Drain- Kontakt (19) hergestellt wird,
  • - daß ein die obere und untere MODFET-Struktur (14, 15) überlappender Gate-Kontakt (20) hergestellt wird,
  • - daß die elektrischen Zuleitungen (21a, 21b, 21c) zu den Source-, Drain- und Gate-Kontakten auf dem Substrat (1) geführt werden, und
  • - daß die Gate-Zuleitungen (21a) zwischen den Source-Kontakten (18, 18a) im Gate-Zuleitungs-Be­ reich (16) geführt wird (Fig. 4c).
8. A method for producing an integrated semiconductor arrangement according to one of the preceding claims, characterized in that
  • - That a semiconductor layer sequence for complementary MODFET is epitaxially grown on a semiconductor substrate ( 1 ), which contains a highly doped etch stop layer ( 13 ) between the n- and p-MODFET structure,
  • - that the upper MODFET layer sequence up to the etch stop layer ( 13 ) is partially removed by mesa etching and an upper MODFET structure ( 14 ) is produced,
  • - That the etching stop layer ( 13 ) is then removed and the lower MODFET structure ( 15 ) is produced by mesa etching, such that outside and between the upper MODFET structure ( 14 ) and the lower MODFET structure ( 15 ) the substrate is exposed and a gate region ( 16 ) is produced ( FIG. 4b),
  • - That then the source and drain contacts ( 18 , 18 a, 19 ) are made such that the source contacts ( 18 , 18 a) on the surface of the lower and upper MODFET structure ( 14 , 15 ) ge can be arranged separately or a common drain contact ( 19 ) overlapping the MODFET structures ( 14 , 15 ) is produced,
  • - That the upper and lower MODFET structure ( 14 , 15 ) overlapping gate contact ( 20 ) is produced,
  • - That the electrical leads ( 21 a, 21 b, 21 c) to the source, drain and gate contacts on the substrate ( 1 ) are performed, and
  • - That the gate feed lines ( 21 a) between the source contacts ( 18 , 18 a) in the gate feed line loading area ( 16 ) is guided ( Fig. 4c).
9. Integrierte Halbleiteranordnung nach Anspruch 1, da­ durch gekennzeichnet,
  • - daß die komplementären MODFET hintereinander late­ ral auf dem Substrat angeordnet sind, und
  • - daß die Ladungsträger aus implantierten Bereichen lateral in den n- und p-Kanal der MODFET transpor­ tiert werden.
9. Integrated semiconductor arrangement according to claim 1, characterized in that
  • - That the complementary MODFETs are arranged one behind the other on the substrate, and
  • - That the charge carriers are laterally transported from implanted areas into the n- and p-channels of the MODFET.
10. Verfahren zur Herstellung von Source-, Drain- und Gate-Kontakten für eine integrierte Halbleiteranordnung nach Anspruch 9, dadurch gekennzeichnet,
  • - daß in die n- und p-implantierten Source- und Drain-Bereiche (27, 28, 29, 30) der komplementären MODFET n⁺- und p⁺-implantierte Zonen (32, 33, 34, 35) für die ohmschen Kontakte eingebracht werden (Fig. 5b),
  • - daß mit einem geeigneten Metallisierungsverfahren ein gemeinsamer Drain-Kontakt (36) und getrennte Source-Kontakte (37, 38) auf der Oberfläche der CMOD-Anordnung hergestellt werden,
  • - daß zwischen Source- und Drain-Kontakten (36, 37, 38) ein Gate-Kontakt (39) eingebracht wird (Fig. 5c),
  • - daß der Gate-Kontakt (39) derart dimensioniert wird, daß das Gate-Metall mit den implantierten Source- und Drain-Bereichen überlappt, und
  • - daß die elektrische Gate-Zuleitung (40) zwischen den Source-Kontakten angeordnet wird.
10. A method for producing source, drain and gate contacts for an integrated semiconductor arrangement according to claim 9, characterized in that
  • - That in the n- and p-implanted source and drain regions ( 27 , 28 , 29 , 30 ) of the complementary MODFET n⁺- and p⁺-implanted zones ( 32 , 33 , 34 , 35 ) for the ohmic contacts be introduced ( Fig. 5b),
  • that a common drain contact ( 36 ) and separate source contacts ( 37 , 38 ) are produced on the surface of the CMOD arrangement using a suitable metallization method,
  • - That between the source and drain contacts ( 36 , 37 , 38 ), a gate contact ( 39 ) is introduced ( Fig. 5c),
  • - That the gate contact ( 39 ) is dimensioned such that the gate metal overlaps with the implanted source and drain regions, and
  • - That the electrical gate lead ( 40 ) is arranged between the source contacts.
11. Integrierte Halbleiteranordnung nach einem der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß der Gate-Kontakt als Schottky-Kontakt ausgebildet ist.11. Integrated semiconductor device according to one of the above forthcoming claims, characterized in that the Gate contact is designed as a Schottky contact. 12. Integrierte Halbleiteranordnung nach einem der An­ sprüche 1 bis 10, dadurch gekennzeichnet, daß das Gate als MIS-Gate ausgebildet ist.12. Integrated semiconductor device according to one of the An sayings 1 to 10, characterized in that the gate as MIS gate is formed.
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