DE3834759A1 - Halbleiterspeichereinrichtung mit ablage-speicher und betriebsverfahren - Google Patents
Halbleiterspeichereinrichtung mit ablage-speicher und betriebsverfahrenInfo
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
Description
Diese Erfindung bezieht sich allgemein auf eine Halbleiterspei
chereinrichtung, und im besonderen auf einen Aufbau einer Halb
leiterspeichereinrichtung, die einen Ablagespeicher bzw. Cache-
Speicher mit verbesserten Ablagetrefferrate in einer einfachen
Anordnung enthält, und auf ein dafür vorgesehenes Betriebsverfah
ren.
Ein Computersystem weist im allgemeinen eine zentrale Prozessein
heit (CPU) zum Ausführen von angelegten Befehlen und einen
Hauptspeicher zum Speichern von Daten, Programmen oder ähnlichem,
das die CPU benötigt, auf. Im Hinblick auf eine Verbesserung der
Leistungsfähigkeit des Systems ist es wünschenswert, die CPU mit
hoher Geschwindigkeit und ohne Wartezeiten zu betreiben. Daher
muß die Zugriffszeit auf den Hauptspeicher so kurz wie möglich
gemacht werden, damit deren Wert der Betriebsgeschwindigkeit der
CPU entspricht. Wenn jedoch wie in den vergangenen Jahren ein
Taktzyklus der CPU kurz wird, zum Beispiel von 16 MHz auf 20 MHz,
ist es notwendigerweise erforderlich, die Zugriffszeit auf den
Hauptspeicher zu verkürzen. Diese Forderung hat jedoch die
Leistungsfähigkeit eines DRAM (dynamischer Speicher mit wahl
freiem Zugriff), der als Hauptspeicher verwendet wird, überstie
gen. Um dem gerecht zu werden, wird ein Hochgeschwindigkeits-
Speicher benötigt, der teuer ist. Daher ist der Hochgeschwindig
keits-Speicher im Hinblick auf Kostenersparnis nicht wünschens
wert. Ein Verfahren zur Lösung dieses Problems benutzt den
Ansatz des Aufbaus eines Speichers in einer Hierarchie, das als
sogenanntes Ablagen-Speichersystem bzw. Cache-Speichersystem
bezeichnet ist. Bei diesem System wird ein DRAM mit niedriger
Geschwindigkeit und hoher Kapazität, und daher niedrigen Kosten
als Hauptspeicher verwendet, und ein Pufferspeicher mit kleiner
Kapazität, aber hoher Geschwindigkeit zwischen der CPU und dem
Hauptspeicher mit kleiner Geschwindigkeit vorgesehen. Häufig
benutzte Daten in dem Hauptspeicher sind als Reaktion auf eine
Anfrage von der CPU in dem Hochgeschwindigkeits-Pufferspeicher
gespeichert. Als Reaktion auf den Zugriff von der CPU werden die
benötigte Daten von dem Hochgeschwindigkeits-Pufferspeicher
anstatt dem Hauptspeicher ausgelesen bzw. eingeschrieben. Dieser
Hochgeschwindigkeits-Pufferspeicher wird als Ablagespeicher bzw.
Cache-Speicher bezeichnet. Der Zustand, bei dem Daten in einer
Adresse, auf die die CPU versucht zuzugreifen, in dem Ablage
speicher vorhanden sind, wird als "Treffer" bezeichnet. In diesem
Fall greift die CPU auf den Hochgeschwindigkeits-Ablagespeicher
zu. Auf der anderen Seite wird der Zustand, bei dem die Daten in
einer Adresse, auf die die CPU versucht zuzugreifen, in dem
Ablagespeicher nicht vorhanden sind, als "Fehltreffer" bezeich
net. In diesem Fall greift die CPU auf den Hauptspeicher mit
niedriger Geschwindigkeit zu und überträgt einen Block, zu den
die benötigten Daten gehören, vom Hauptspeicher auf den Ablage
speicher. Der Ablagespeicher speichert den Block dieser übertra
genen Daten und bereitet den nächsten Zugriff von der CPU vor.
Wie oben beschrieben speichert der Ablagespeicher keine festge
legten Daten. Ein im Ablagespeicher gespeicherter Datenbereich
des Hauptspeichers wird als Reaktion auf eine Eingabe von der CPU
geladen. Jedoch hat ein Gebiet im Hauptspeicher, auf den von der
CPU zugegriffen wird, in einem Datenprozessablauf einen bestimm
ten Ort. Daher gibt es eine hohe Wahrscheinlichkeit, daß Daten,
die als Reaktion auf die Anfrage von der CPU vom Hauptspeicher
extrahiert werden und in dem Ablagespeicher gespeichert sind, für
einen bestimmten Zeitabschnitt zugreifbar sind. Wenn Daten aus
dem Hauptspeicher einmal im Ablagespeicher abgespeichert sind,
kommt daher der Effekt des Hochgeschwindigkeits-Speichers voll
zur Geltung, so daß beim Zugriff der CPU auf den Speicher keine
Wartezeiten erhalten werden. Im besonderen ist ein Prozessablauf
der CPU in Abhängigkeit von der Zugriffszeit auf den Speicher
nicht verzögert.
Wie oben beschrieben ist der Hochgeschwindigkeits-Ablagespeicher
als ein Puffer zwischen dem Hauptspeicher mit niedriger Geschwindigkeit
und hoher Kapazität und der Hochgeschwindigkeits-CPU
vorgesehen, so daß die Leistungsfähigkeit des Systems und die
Kostenerfordernisse verbessert sind. Jedoch erfordert das oben
beschriebene Ablagespeichersystem, dessen Kapazität klein ist,
einen teuren Hochgeschwindigkeitsspeicher. Daher könnte das Ab
lagespeichersystem in einem System mit kleiner Größe, bei dem die
Kostenfrage wichtig ist, nicht angewendet werden.
In dem System kleiner Größe wurde ein kleines Ablagesystem mit
einem schnellen Zugriffsmodus auf ein allgemein verwendbares DRAM
eingerichtet, d. h., ein Seitenmodus bzw. Page-Modus und ein
statischer Spaltenmodus.
Unter Bezugnahme auf Fig. 1 erfolgt nun die Beschreibung eines
Aufbaues des DRAM mit einem schnellen Zugriffsmodus. Das DRAM
enthält ein Speicherzellenfeld 5 mit einer Mehrzahl von Speicher
einrichtungen (Speicherzellen) MC zum Speichern von Information,
die in einer Matrix aus Zeilen und Spalten angeordnet ist. Die
Zeilen des Speicherzellenfeldes 5 sind durch eine Wortleitung WL
definiert und die Spalten in dem Speicherzellenfeld 5 sind durch
eine Bit-Leitung BL definiert. In Fig. 1 sind eine einzelne
Wortleitung WL, eine einzelne Bit-Leitung BL und eine Speicher
zelle MC, die bei einem Schnittpunkt derselben angeordnet ist,
typischerweise gezeigt. Um eine Signalspannung, die zum Zeitpunkt
der Auswahl der Wortleitung auf der Bitleitung erscheint, nachzu
weisen, zu verstärken und zu verriegeln ist ein Leseverstärker 6
entsprechend jeder Spalte des Speicherzellenfeldes 5 vorgesehen.
Um Speicherzellen auf einer Zeile in dem Speicherzellenfeld 5
auszuwählen, sind ein Zeilenadreßpuffer 1, ein Zeilendekoder 3
und ein Worttreiber 4 vorgesehen. Der Zeilenadreßpuffer 1 nimmt
eine von außen angelegte Zeilenadresse als Reaktion auf ein
Steuersignal an und erzeugt eine interne Zeilenadresse RA.
Der Zeilendekoder 3 dekodiert die interne Zeilenadresse RA vom
Zeilenadreßpuffer 1 und bestimmt eine Wortleitung. Der Worttrei
ber 4 aktiviert die Wortleitung, die durch ein Zeilenadreßdeko
dersignal von dem Zeilendekoder 3 als Reaktion auf das Dekodersig
nal bestimmt ist.
Um Speicherzellen auf einer Spalte in dem Speicherzellenfeld 5
auszuwählen sind ein Spaltenadreßpuffer 2, ein Spaltendekoder 8
und ein Ein/Aus-Schalter 7 vorgesehen. Der Spaltenadreßpuffer 2
nimmt eine äußere Spaltenadresse als Reaktion auf ein Steuersignal
auf und erzeugt eine interne Spaltenadresse CA. Der Spalten
dekoder 8 dekodiert die interne Spaltenadresse CA vom Spalten
adreßpuffer 2 und erzeugt ein Signal zum Auswählen einer durch
die Spaltenadresse bestimmten Spalte. Der Ein/Aus-Schalter 7
verbindet eine Spalte (eine Bitleitung), die durch ein Spalten
adreßdekodersignal von dem Spaltendekoder 7 bestimmt ist, mit
einem Ein/Aus-Bus 13 als Reaktion auf das Dekodersignal.
Um Daten einzugeben bzw. auszugeben sind ein Eingangspuffer 14
zum Empfangen von außen angelegter Eingangsdaten D EIN zum Erzeu
gen von internen Daten zum Anlegen derselben auf den Ein/Aus-Bus
13, und ein Ausgangspuffer 15 zum Empfangen von Information über
den Ein/Aus-Bus 13 in die Speicherzelle, die durch die Zeilen-
und Spaltenadressen zum Erzeugen von äußeren Daten D AUS ausge
wählt ist, vorgesehen.
Um einen Dateneingangs bzw. -ausgangsbetrieb des Speichers zu
steuern sind eine R/W-Steuerung 16, die für ein Schreib-Freigabe-
Signal und das Signal zur Steuerung des Betriebs des
Dateneingangspuffers 14 und des Datenausgangspuffers 15 verant
wortlich ist, vorgesehen.
Die äußere Adresse ist durch die gleichen Pins durch Mehrfachkop
peln der Zeilenadresse und der Spaltenadresse angelegt. Das
Steuersignal sieht die Betriebszeitsteuerung einer Schaltung
entsprechend der Zeilenadresse vor. Zusätzlich wird das -
Signal aktiviert, so daß der Speicherzyklus gestartet wird. Das
-Signal sieht die Betriebszeitsteuerung einer Schaltung ent
sprechend der Spaltenauswahl vor. Ferner sieht das -Signal die
Zeitsteuerung des Auslesens und Schreibens von Daten vor, in
Abhängigkeit des Betriebsmodus. Unter Bezugnahme auf die Zeitab
laufdiagramme aus Fig. 2 bis 4 erfolgt nun die Beschreibung einer
Betriebsweise des DRAM.
Unter Bezugnahme auf Fig. 2 erfolgt nun die Beschreibung eines
normalen Zyklus des DRAMs. Das -Signal fällt auf einen niedrigen
Pegel ab, so daß der Speicherzyklus gestartet wird. Die außen
angelegte Zeilenadresse wird in einem Chip des DRAM bei der
abfallenden Flanke des -Signals aufgenommen. Die interne
Zeilenadresse wird von dem Zeilenadreßpuffer 1 erzeugt und an
den Zeilendekoder 3 angelegt. Die Zeilenadresse wird durch den Zeilendekoder 3
dekodiert, so daß über den Worttreiber 4 eine
einzelne Wortleitung ausgewählt wird. Als Folge davon wird die
Information in Speicherzellen auf einer Spalte, die mit der
ausgewählten Wortleitung verbunden ist, auf jede Bitleitung
(Spalte) übertragen. Die Information auf jeder Bitleitung wird
durch den Leseverstärker 6 nachgewiesen, verstärkt und verrie
gelt. Auf der anderen Seite, wenn das -Signal abfällt, wird
die außen angelegte Spaltenadresse in dem Spaltenadreßpuffer 2
aufgenommen, so daß die interne Spaltenadresse CA erzeugt wird.
Der Spaltendekoder 8 dekodiert die interne Spaltenadresse CA und
wählt eine von der Spaltenadresse bestimmte Spalte aus. Der
Ein/Aus-Schalter 7 verbindet die Spalte (Bitleitung), die durch
das Dekodersignal von dem Spaltendekoder 7 ausgewählt ist, mit
dem Ein/Aus-Bus 13. Als Folge davon wird die Information in der
ausgewählten Speicherzelle, die durch den Leseverstärker 6
nachgewiesen und verriegelt wird, über den Ausgangspuffer 15
ausgegeben. Im besonderen wird im normalen Zyklus die Zeilen
adresse im Chip bei der abfallenden Flanke des -Signals
aufgenommen und anschließend wird die Spaltenadresse im Chip bei
der abfallenden Flanke des -Signals aufgenommen. Im nachfolgenden
werden Daten, die in der durch die Zeilenadresse RA und
die Spaltenadresse CA ausgewählten Speicherzelle ausgegeben.
Daher benötigt die Zugriffszeit (Zeit vom Abfall des -Signals
bis zu dem Zeitpunkt der Ausgabe von gültigen Daten) eine wie in
Fig. 2 gezeigte RAS-Zugriffszeit T RAC. Eine Zykluszeit Tc ist die
Summe der Zeit, wenn das DRAM aktiv ist (das ist auf niedrigem
Pegel), und einer RAS-Vorladungszeit (die Zeit, wenn das -
Signal auf einem hohen Pegel ist, während der die Einrichtung in
einem Ruhezustand ist) T RP. Als ein Standardwert ist in dem DRAM
mit T RAC gleich 100 ns Tc ungefähr gleich 200 ns.
Unter Bezugnahme auf Fig. 3 erfolgt nun die Beschreibung eines
Seitenmodus-Betriebs. Zuerst werden in der gleichen Art und
Weise wie in dem normalen Betriebszyklus die Zeilenadresse und
die Spaltenadresse angelegt, so daß Information in der ausgewähl
ten Speicherzelle über den Ausgangspuffer 15 ausgelesen wird.
Dann wird das -Signal hochgesetzt, während das -Signal auf
dem niedrigen Pegel gehalten wird. Als Folge davon werden die mit
der Spaltenauswahl beteiligten Schaltungen wie zum Beispiel der
Spaltenadreßpuffer 2 und der Spaltendekoder 8 zurückgesetzt. Da
das -Signal auf dem niedrigen Pegel ist, verriegelt auf der
anderen Seite der Leseverstärker 6 Information in Speicherzellen
auf einer Zeile, die durch die Zeilenadresse ausgewählt ist. Wenn
die Spaltenadresse angelegt ist und das -Signal niedrig
gesetzt ist, wird anschließend eine Spalte (eine Bitleitung)
entsprechend der neuerlich angelegten Spaltenadresse ausgewählt,
so daß Information auf der Spalte, die durch den Spaltendekoder 8
und den Ein/Aus-Schalter 7 ausgewählt ist, über den Ein/Aus-Bus
13 und den Ausgangspuffer 15 ausgelesen wird. Der Ablauf zur Auf
nahme einer neuen Spaltenadresse, bei dem nach jeder Zeit das -
Signal gekippt wird, wird bei dem Zeitpunkt, während der Zeit
periode, wenn das -Signal auf niedrigen Pegel gehalten wird,
mehrmals wiederholt. Im besonderen ist der Seitenmodus-Ablauf ein
Ablauf zum Zugriff auf Speicherzellen, die mit der gleichen Zeile
verbunden sind, durch Ändern lediglich der Spaltenadresse. Da nur
die Spaltenadresse geändert wird, braucht die Zeilenadresse für
jeden Zugriff nicht aufgenommen zu werden, so daß der Zugriff bei
höherer Geschwindigkeit als der in dem normalen Betriebszyklus
erhalten wird.
Unter Bezugnahme auf Fig. 4 erfolgt nun die Beschreibung des
statischen Spaltenmodus. Im statischen Spaltenmodus ist der erste
Zugriff der gleiche wie im normalen Ablauf. Die Zeilenadresse und
die Spaltenadresse werden jeweils als Reaktion auf die Signale
und in den Chip aufgenommen, so daß die Information in der
ausgewählten Speicherzelle ausgelesen wird. Nach einer vorbe
stimmten Zeitperiode, die seit der Zeit, als die gültigen Daten
ausgelesen sind, vergangen ist, wird die Spaltenadresse geändert,
während die Signale und auf niedrigem Pegel gehalten
sind. Als Folge davon wird Information in einer Speicherzelle,
die einer neuen Spaltenadresse aus den Speicherzellen der gleichen
Zeile entspricht, ausgelesen. Auch in diesem Betriebsmodus
ist das -Signal auf niedrigem Pegel gehalten, so daß Informa
tion in den Speicherzellen auf einer Zeile, die durch die zuerst
angelegte Zeilenadresse bestimmt ist, durch den Leseverstärker
verriegelt sind. Daher ist ähnlich dem Seitenmodus, der statische
Spaltenmodus ein Modus zum Zugreifen von mit der gleichen Zeile
verbundenen Speicherzellen durch ledigliches Ändern der Spalten
adresse. Wie in dem statischen RAM ist jedoch das -Signal auf
dem niedrigen Pegel gehalten (das dem -Signal in dem statischen
RAM entspricht), und der Zugriff erfolgt lediglich durch Ändern
der Spaltenadresse. Daher muß das -Signal nicht gekippt
werden, so daß der Zugriff bei höherer Geschwindigkeit als dem
Seitenmodus durchgeführt werden kann.
Die Zugriffszeit im Seitenmodus (Zeit vom Abfall des -Signals
bis zu der Zeit, wenn gültige Daten ausgegeben sind) T CAC und die
Zugriffszeit in dem statischen Spaltenmodus (Zeit der Änderung
der Spaltenadresse bis zur Zeit, wenn die gültigen Daten ausgege
ben sind) T AA werden Werte von ungefähr einhalb der RAS-Zugriffs
zeit T RAC der normalen Betriebsart, d. h. T AA ≈ 50 ns für eine
Einrichtung mit T RAC=100 ns. Zusätzlich wird die Zykluszeit
verkürzt. Die Zykluszeit im Seitenmodus erhält den gleichen Wert
wie die im statischen Spaltenmodus, d. h. ungefähr 50 ns, der in
Abhängigkeit vom Wert der CAS-Vorladungszeit T CP variieren kann.
Eine statische Spaltenmodus-Betriebsweise und ein Ablagespeicher
system, das einen in einem statischen Spaltenmodus betreibbaren
DRAM verwendet, sind in einem Aufsatz von J. G. Goodman et al.,
"The Use of Static Column RAM as a Memory Hierarchy", IEEE 11th
Annual Symposium on Computer Architecture, 1984, S. 167-174,
beschrieben.
Eine Seitenmodusbetriebsart und eine Frequenzmodus/statische
Spaltenmodus-Betriebsweise und ein Ablagespeichersystem, das ein
DRAM verwendet, das die Betriebsweisen ausführen kann, sind in
"Application Note on 256K CMOS DRAM", Intel Corp., S. 1-276 bis 1-
279, vorgeschlagen.
Unter Bezugnahme auf Fig. 5 erfolgt die Beschreibung des Aufbaus
und einer Betriebsweise eines einfachen Ablagespeichersystems,
das den oben beschriebenen, schnellen seriellen Zugriffsmodus wie
zum Beispiel den Seitenmodus oder den statischen Spaltenmodus
benutzt.
Nach Fig. 5 weist das Hauptspeichersystem 8 DRAMs 22-1 bis 22-8
auf, die einen schnellen seriellen Zugriffsbetrieb durchführen
können. Jeder der DRAMs 22-1 bis 22-8 weist einen 1M×1b-Aufbau
auf. Im besonderen weist jedes der DRAMs 22-1 bis 22-8 eine Kapazi
tät von 1 Megabit (2²⁰ Bits) auf, zu oder von dem Daten bitweise
eingegeben oder ausgegeben werden. Daher hat das Hauptspeicher
system einen 1 MByte-Aufbau. Die gleiche Adresse ist gemultiplext
und wird an jeder der DRAMs 22-1 bis 22-8 angelegt. Daher ist an
jeder der DRAMs eine 10 Bit-Adresse angelegt.
Um den Zugriff auf den Hauptspeicher zu steuern sind ein Adreß
erzeuger 17, eine Verriegelung (Marke) bzw. Latch-Einrichtung 18,
ein Komparator 19, ein Zustandsrechner 20 und ein Adreßmulti
plexer 21 vorgesehen.
Der Adreßerzeuger 17 erzeugt eine von der CPU (nicht gezeigt)
gewünschte Datenadresse als Reaktion auf eine Adresseninformation
von der CPU. Falls das Hauptspeichersystem einen 1 MByte-Aufbau
aufweist werden gleichzeitig 20 Bits der Adressen (eine 10 Bit-
Zeilenadresse und eine 10 Bit-Spaltenadresse) auf einen 20 Bit-
Adreßbus 40 übertragen.
Die Verriegelung (Marke) 18 speichert eine Zeilenadresse, die im
vorhergehenden Zyklus als Reaktion auf die Adresse des Adreßerzeu
gers 17 ausgewählt ist. Die in der Verriegelung (Marke) 18
gespeicherte Zeilenadresse wird auf den Ablagetreffer nicht
überschrieben, während sie mit einer Zeilenadresse, die vom
Adressenerzeuger 17 neu erzeugt wurde, auf den Ablagefehltreffer
überschrieben wird.
Der Komparator 19 vergleicht die Zeilenadresse von dem Adresser
zeuger 17 mit der Zeilenadresse, die in der Verriegelung (Marke)
18 gespeichert ist, zum Erzeugen eines Signals CH (Ablagetreffer),
das das Ergebnis des Vergleichs anzeigt. Das CH-Signal wird an
die Verriegelung (Marke) 18 angelegt. Als Folge davon wird der
neueste Stand des Speicherinhalts der Verriegelung (Marke) 18
gesteuert. Das CH-Signal wird ebenso an den Zustandsrechner 20
angelegt.
Der Zustandsrechner 20 erzeugt Steuersignale , und als
Reaktion auf das CH-Signal, zum Ablegen derselben auf jeden der
DRAMs 22-1 bis 22-8. Das -Signal ist ein Signal zum Bestimmen
des Eingangs bzw. Ausgangs von Daten zu bzw. von dem Hauptspeichersystem.
Das -Signal bestimmt das Lesen von Daten, wenn es
auf dem hohen Pegel ist, und bestimmt das Schreiben von Daten,
wenn es auf dem niedrigen Pegel ist. Das -Signal ist an den
Dateneingangspuffer und Datenaufgangspuffer des DRAM angelegt.
Daten werden als Reaktion auf den Zeitpunkt des späteren
Abfalls der Abfälle der Signale und geschrieben. Wenn das
CH-Signal von dem Komparator 19 Nichtübereinstimmung (Ablagefehl-
Treffer) anzeigt, setzt der Zustandsrechner 20 einmal die Signale
und hoch und dann verringert er die Signale und
im folgenden, um das DRAM dazu zu bringen, die normale Betriebs
weise auszuführen, und er legt ebenfalls ein Signal WARTE an die
CPU, um die CPU in den Wartezustand zu versetzen. Wenn das CH-
Signal Übereinstimmung (Ablagetreffer) anzeigt, kippt der
Zustandsrechner 20 das -Signal, während das -Signal auf
niedrigem Pegel liegt, um das DRAM zum Durchführen der Seiten
modusbetriebsweise zu versetzen.
Der Adressenmultiplexer 21 multiplext die Adresse vom Adreßerzeu
ger 17 und überträgt sie auf den 10 Bit-Adreßbus 41, und legt
sie an jedes der DRAMs 22-1 bis 22-8 unter der Steuerung des
Zustandsrechner 20 an. Wenn das CH-Signal Nichtübereinstimmung
anzeigt, multiplext der Adreßmultiplexer 21 die von dem Adreß
erzeuger 17 angelegte 20 Bitadresse, und erzeugt nachfolgend die
10 Bit-Zeilenadresse und die 10 Bit-Spaltenadresse unter der
Steuerung des Zustandsrechners 21. Wenn das CH-Signal Überein
stimmung anzeigt, erzeugt der Adreßmultiplexer 21 lediglich die
10 Bit-Spaltenadresse aus den angelegten Adressen unter der
Steuerung des Zustandsrechners 21. Unter Bezugnahme auf ein
Zeitablaufdiagramm nach Fig. 6 erfolgt nun die Beschreibung der
Betriebsweise des in Fig. 5 gezeigten Ablagespeichersystems. Ein
in Fig. 6 gezeigter Systemtakt ist ein Takt zum Vorsehen der
Betriebszeitsteuerung des Speichersystems und der CPU, wobei ein
Takt einen Rechnerzyklus definiert.
Mit dem Fortschreiten eines bestimmten Programms erzeugt die CPU
Adreßinformationen von Daten, die von der CPU benötigt werden.
Als Reaktion darauf erzeugt der Adreßerzeuger 17 eine Adresse,
die den Platz anzeigt, wo die von der CPU benötigten Daten
gespeichert werden, als Reaktion auf den Abfall des Systemtakts,
zum Übertragen derselben auf den 20 Bit-Adreßbus 40. Der
Komparator 19 vergleicht eine 10 Bit-Zeilenadresse aus den
erzeugten Adressen mit der in der Verriegelung (Marke) 18
gespeicherten Zeilenadresse. Wenn beide miteinander übereinstim
men, wird angezeigt, daß auf die gleiche Zeile wie eine Zeile,
auf die die zugehörige Speicherzelle in dem vorhergehenden Zyklus
zugegriffen wurde, zugegriffen wird, der Komparator 19 erzeugt
zum Anzeigen des Ablagetreffers das CH-Signal. Der Zustandsrech
ner 20 kippt das -Signal, während das -Signal auf niedrigem
Pegel liegt (das -Signal wurde bis dahin niedrig gesetzt und
jedes DRAM befindet sich in einem Freigabezustand), als Reaktion
auf das CH-Signal vom Komparator 19. Auf der anderen Seite
überträgt der Adreßmultiplexer 21 die 10 Bit-Spaltenadresse auf
den 10 Bit-Adreßbus 41 unter der Steuerung des Zustandsrechners
20 zum Zeitpunkt der Erzeugung des CH-Signals. Als Folge davon
führt jedes der DRAMs 22-1 bis 22-8 die Seitenmodus-Betriebsweise
aus, und gibt Daten mit hoher Geschwindigkeit mit einer Zugriffs
zeit von T CAC aus, wobei dieselben an die CPU angelegt sind (der
Ein/Ausgang von Daten ist durch das -Signal bestimmt). Diese
Bestimmung wird von der CPU vorgesehen und von dem Zustandsrech
ner 20 erzeugt.
Auf der anderen Seite erzeugt der Komparator 19 nicht das CH-
Signal (bzw. das CH-Signal ist auf dem niedrigen Pegel), wenn die
in der Verriegelung (Marke) 18 gespeicherte Zeilenadresse und die
vom Adreßerzeuger 17 erzeugte Zeilenadresse nicht miteinander
übereinstimmen. Da in diesem Fall, da auf Speicherzellen in einer
Zeile unterschiedlich zu der Zeile, auf die im vorhergehenden
Zyklus zugegriffen worden ist, zugegriffen wird, wird erneut eine
Zeilenadresse auf jede der DRAMs 22-1 bis 22-8 angelegt. Der
Zustandsrechner 20 ändert einmal die - und -Signale auf den
inaktiven Zustand des hohen Pegels als Reaktion auf die Tatsache,
daß das CH-Signal nicht erzeugt ist, und verursacht, daß jede der
DRAMs 22-1 bis 22-8 den normalen Betrieb durchführen. Der Adreß
multiplexer 21 multiplext die 20 Bit-Adresse von dem Adreßerzeuger
17 zum aufeinanderfolgenden Übertragen der 10 Bit-Zeilenadresse
und der 10 Bit-Spaltenadresse auf den Adreßbus 41 unter der
Steuerung des Zustandsrechners 20. Jede der DRAMs 22-1 bis 22-8
nimmt die Zeilenadresse auf der abfallenden Flanke des -
Signals zur Auswahl einer Wortleitung auf, während die Spalten
adresse bei der abfallenden Flanke des -Signals zur Auswahl
einer Spalte aufgenommen wird, zur Ausgabe von Information in die
ausgewählte Speicherzelle.
Daher wird beim Ablagefehltreffer der normale Betriebszyklus,
beginnend mit der RAS-Vorladung, gestartet. Der Mindeswert der
RAS-Vorladungszeit ist definiert, so daß der nächste Betriebszyk
lus nicht vor einem Ablauf der RAS-Vorladungszeit gestartet
werden kann. Zusätzlich wird die abgelaufene Zugriffszeit, bis
die bestimmten Daten ausgegeben sind, beim Betrieb mit niedriger
Geschwindigkeit T RAC. Da diese Zeit länger als der Betriebszyklus
der CPU ist, legt der Zustandsrechner 20 an die CPU das Signal
WARTE an zum Setzen der CPU in den WARTE-Zustand, bis die bestimm
ten Daten ausgegeben sind. Beim Ablagefehltreffer speichert und
hält zusätzlich die Verriegelung (Marke) 18 eine neue Zeilen
adresse auf den Adreßbus 40. Die Bestimmung, ob die Verriegelung
(Marke) 18 den gespeicherten Inhalt ändert oder nicht, wird als
Reaktion auf das CH-Signal gesteuert.
In dem oben beschriebenen Aufbau speichert die Verriegelung
(Marke) 18 die Zeilenadresse, und es wird bestimmt, ob die
gespeicherte Zeilenadresse und eine neuerlich zugegriffene Zei
lenadresse miteinander übereinstimmen oder nicht. Mit anderen
Worten stellen in dem einfachen Ablagespeichersystem, die einer
Zeile in dem DRAM entsprechen (1024 Bits im Fall einer 1 Mb-
Einrichtung) einen Block dar, und es wird bestimmt, ob der
Ablagetreffer bzw. Fehltreffer in diesem Datenblock auftritt.
Jedoch ist die Wahrscheinlichkeit, daß der Zugriff von der CPU
kontinuierlich auf alle Daten in einem Block (1024 Bit/DRAM ent
sprechend einer Zeile in dem oben beschriebenen Beispiel) erfolgt,
nicht hoch, so daß die Blockgröße (1024 Bit/DRAM) unnötig groß
ist.
Zusätzlich ist in dem oben beschriebenen Aufbau, der den Seiten
modus oder den statischen Spaltenmodus benutzt, die Zahl der
Blöcke (Eingänge), die in der Verriegelung (Marke) 18 gehalten
sind, gleich 1, die nicht größer gemacht werden kann, so daß eine
Ablagentrefferrate nicht merklich höher gemacht werden kann.
Eine dynamische Halbleiterspeichereinrichtung, die ein serielles
Schieberegister mit einer Anzahl von Stufen, die gleich ist der
Anzahl von Spalten in dem Speicherzellenfeld, aufweist und mit
den Spalten über Übertragungsgatter verbunden ist, ist in der USP
43 30 852 mit dem Titel "Semiconductor Read/Write Memory Array
Having Serial Access", von D. I. Redwine et al., angemeldet am 23.
November 1979, offenbart. In dieser Einrichtung werden Daten
einer Zeilenzelle parallel zwischen dem Schieberegister und einer
adressierten Zeile von Zellen übertragen. Die Daten in dem
Schieberegister werden seriell aus dem Register nach außen für
einen Lesebetrieb geschoben. Die Einrichtung nach dem Stand der
Technik weist ein Datenregister, auf das seriell zugegriffen
wird, auf und daher kann die Einrichtung nicht auf einen
Ablagespeicher angewendet werden, der einen wahlfreien Zugriff
auf die Spalten einer adressierten Zeile benötigt.
Dieselbe Einrichtung wie oben diskutiert ist ebenso in einer
Veröffentlichung mit dem Titel "A High Speed Dual Port Memory
with Simultaneous Serial and Mode Access for Video Application",
von R. Pinkham et al., IEEE Journal of Solid-State Circuits Vol.
SC-19, Nr. 6, Dezember 1984, S. 999-1007, weitergeführt.
Eine Speichereinrichtung mit einer Ein-Chip-Ablage geht aus
Matick et al., USP 45 77 293, mit dem Titel "Distributed On-Chip
Cache", angemeldet am 1. Januar 1984, hervor.
Diese Ein-Chip-Ablage nach dem Stand der Technik weist ein
Zellenfeld und ein Master-Slave-Register auf. Der Zugriff auf das
Zellenfeld wird über einen ersten Anschluß durchgeführt, während
der Zugriff auf das Slave-Register über einen zweiten Anschluß
durchgeführt wird. Das Master-Slave-Register ist als Ablage ver
wendet. Bei diesem Stand der Technik jedoch empfängt das Master-
Register Daten von den mit einer adressierten Zeile des Zellen
feldes verbundenen Spalten. Daher weist dieser Stand der Technik
ebenfalls Nachteile wie zum Beispiel eine zu große Datenblock
größe und eine zu kleine Eingangszahl in der Verriegelung (Marke)
auf.
Aufgabe dieser Erfindung ist es, eine dynamische Speichereinrich
tung mit wahlfreiem Zugriff vorzusehen, die einen Ablagespeicher
mit einer passenden Datenblockgröße enthält, eine dynamische
Speichereinrichtung mit wahlfreiem Zugriff zu verwirklichen, die
eine erhöhte Anzahl von Eingängen, die in der Marke des einfachen
Ablagesystems gespeichert sind, vorsieht, ein einfaches Ablage
system mit einer passenden Datenblockgröße und einer erhöhten
Eingangszahl zum Verbessern der Trefferrate und des Preis/Leis
tungsverhältnis des Systems vorzusehen, und ein Betriebsverfahren
dafür vorzusehen.
Eine dynamische Speichereinrichtung mit wahlfreiem Zugriff dieser
Erfindung umfaßt ein Speicherzellenfeld, das in eine Vielzahl
von Zellenblöcken und einer Vielzahl von Datenspeicherblöcken,
von denen jedes für jeden Zellenblock vorgesehen ist, geteilt
ist. Jeder Datenspeicherblock kann zum Empfangen von Daten auf
den Spalten in dem entsprechenden Zellenblock als Reaktion auf ein
Ablagenfehltrefferanzeigesignal betrieben werden. Jeder Daten
speicherblock kann ebenso zum Ausgeben von Daten entsprechend
Daten auf einer ausgewählten Spalte als Reaktion auf ein Ablagen
treffersignal betrieben werden.
Entsprechend dem oben beschriebenen Aufbau können verschiedene
Datenspeicherblöcke Daten von verschiedenen Zeilen auf der Grund
lage mehrerer Datenbits speichern, so daß die Anzahl der Eingänge
in einem einfachen Ablagesystem entsprechend der Anzahl der
Datenspeicherblöcke erhöht wird. Zusätzlich wird die Datenblock
größe des einfachen Ablagesystems auf eine passende Größe, die
von der Größe der Datenspeicherblöcke abhängt, verringert.
Diese und weiter Merkmale und Zweckmäßigkeiten der Erfindung
ergeben sich aus der Beschreibung anhand der Figuren. Von den
Fig. zeigen:
Fig. 1 schematisch den ganzen Aufbau eines dynamischen Speichers
mit wahlfreiem Zugriff;
Fig. 2 ein typisches Zeitablaufdiagramm eines Lesezyklus in einem
normalen Modus des dynamischen Speichers mit wahlfreiem
Zugriff;
Fig. 3 ein typisches Zeitablaufdiagramm eines Lesezyklus in einem
Seitenmodus des dynamischen Speichers mit wahlfreiem
Zugriff;
Fig. 4 ein typisches Zeitablaufdiagramm eines Lesezyklus in einem
statischen Spaltenmodus des dynamischen Speichers mit
wahlfreiem Zugriff;
Fig. 5 einen schematischen Aufbau des einfachen Ablagesystems,
das die dynamischen Speicher mit wahlfreiem Zugriff, die
in einem schnellen seriellen Zugriffsmodus betrieben wer
den, benutzt;
Fig. 6 ein Zeitablaufdiagramm für das in Fig. 5 gezeigten ein
fachen Ablagesystems;
Fig. 7 einen schematischen Aufbau des dynamischen Speichers mit
wahlfreiem Zugriff entsprechend eines Ausführungsbeispiels
dieser Erfindung;
Fig. 8 einen Aufbau des Hauptteils des in Fig. 7 gezeigten
dynamischen Speichers mit wahlfreiem Zugriff; und
Fig. 9 schematisch einen Aufbau des einfachen Ablagesystems, das
die dynamischen Speicher mit wahlfreiem Zugriff dieser
Erfindung benutzt.
Fig. 7 zeigt einen schematischen Aufbau der ganzen Halbleiter
speichereinrichtung, die eine Ablage entsprechend eines Ausfüh
rungsbeispiels dieser Erfindung enthält. Elemente, die denen in
der in Fig. 1 gezeigten Speichereinrichtung entsprechen, weisen
die gleiche Bezugszahl auf. Eine Speichereinrichtung 22 enthält
ein Speicherzellenfeld 5, das in vier Blöcke B1, B2, B3 und B4
geteilt ist. Mit anderen Worten, eine Zeile (bzw. eine Wortlei
tung) des Speicherzellenfeldes 5 ist in vier Blöcke B1 bis B4
geteilt. Um einen Block aus den vier Blöcken B1 bis B4 in dem
Speicherzellenfeld 5 auszuwählen, ist ein Blockdekoder 12 vorge
sehen. Zwischen dem Blockdekoder 12 und dem Speicherzellenfeld 5
sind ein Übertragungsgatter 9, das zum Einschalten eines Block
auswahlsignals von dem Blockdekoder 12 zum Übertragen von Daten
auf eine Mehrzahl von Spalten in den ausgewählten Block verant
wortlich ist, und ein Datenregister 10 zum Verriegeln von Daten,
die über das Übertragungsgatter 9 übertragen sind, vorgesehen.
Zwischen dem Datenregister 10 und einer Datenein/Ausgangs-Leitung
13 ist ein E/A-Schalter (ein Spaltenauswahlschalter) 7 vorgese
hen, der als Reaktion auf einen Ausgang eines Spaltendekoders
8 einschaltet.
Um einen Betrieb des Blockdekoders 12 zu steuern, ist ein UND-
Gatter 50 vorgesehen, das einen Falsch-Eingang zum Empfangen
eines Ablagentreffersignals und einen Wahr-Eingang zum Empfangen
eines Teils einer Spaltenadresse (eine Blockauswahladresse; 2 Bit
im Fall für 4 Blöcke) aufweist. Daher wird das UND-Gatter 50
bei einem Ablagetreffer blockiert, während es bei einem Ablage
fehltreffer zum Anlegen der Blockauswahladresse auf den Blockde
koder 12 freigegeben wird.
Der Blockdekoder 12 dekodiert die Blockauswahladresse von dem
UND-Gatter 50, und erzeugt ein Signal zum Auswählen eines
Blocks.
Das Übertragungsgatter 9 wird auf der Grundlage eines Blocks
betrieben. Im besonderen werden die mit dem ausgewählten Block
verbundenen Übertragungsgatter als Reaktion auf ein Blockauswahl
signal von dem Blockdekoder 12 leitend gemacht.
Das Datenregister 10 ist mit jeder Spalte in dem Speicherzellen
feld 5 vorgesehen. Das Datenregister 10 verriegelt die von dem
Leseverstärker verstärken und nachgewiesenen und über das
leitende Übertragungsgatter empfangene Daten. Daher sind beim
Ablagefehltreffer Daten in dem von dem Blockdekoder 12 ausgewähl
ten Block in einem Datenregister, das dem ausgewählten Block
entspricht, verriegelt, und die vorhergehenden Daten werden auf
den neuesten Stand gebracht. Auf der anderen Seite, beim Ablage
treffer, arbeitet der Blockdekoder 12 nicht, und das Übertra
gungsgatter 9 ist nichtleitend.
Der Spaltendekoder 8 dekodiert zum Auswählen einer Spalte in dem
Speicherzellenfeld 5 eine angelegte Spaltenadresse CA. Ein Spal
tenauswahlsignal von dem Spaltendekoder 8 ist an den E/A-Schalter
7 angelegt, so daß die ausgewählte Spalte mit der Datenein/Aus
gangsleitung 13 verbunden ist.
Bei der oben beschriebenen Konfiguration werden bei einem Abla
getreffer Daten von einem Datenregister, das von dem Speicherzel
lenfeld 5 isoliert ist, ausgelesen. Auf der anderen Seite werden
beim Ablagefehltreffer Daten, die durch einen mit einer ausge
wählten Spalte verbundenen Leseverstärker verriegelt sind,
ausgelesen. Gleichzeitig werden Daten in dem Datenregister, das
entsprechend dem ausgewählten Block vorgesehen ist, als Reaktion
auf Daten, die durch die Leseverstärker verriegelt sind, in
jeder Spalte in dem ausgewählten Block auf den neusten Stand
gebracht.
Nach Fig. 8 sind Hauptteile der Speichereinrichtung entsprechend
dieser Erfindung schematisch gezeigt. In Fig. 8 sind lediglich
Elemente gezeigt, die einem Teil der Blöcke B1 und B2 angehören.
Eine Spalte in dem Feld 5 enthält ein Paar von Bitleitungen BL
und und bildet eine gefaltete Bitleitungsstruktur. Jedes Paar
von Bitleitungen ist mit einem Einheitsleseverstärker 1 a zum
Verstärken und Verriegeln einer differenziellen Signalspannung
auf dem entsprechenden Paar von Bitleitungen ausgestattet.
Zusätzlich ist jedes Paar von Bitleitungen mit einem Einheits
übertragungsgatter 9 a, Einheitsdatenregister (oder Datenverriege
lung) und einem Einheits-E/A-Schalter 7 a ausgestattet.
Ein Einheitsübertragungsgatter 9 a weist zwei Schalttransistoren
T1 und T2 auf, die als Reaktion auf ein Blockauswahlsignal von
einem ausgewählten Einheitsblockdekoder 12-1 oder 12-2, . . .
einschalten.
Die Einheitsregister 10 a weisen zwei Inverter I1 und I2 auf, die
antiparallel zwischen dem ensprechenden Paar von Bitleitungen BL
und verbunden sind.
Der Einheits-E/A-Schalter 7 a weist zwei Schalttransistoren T3 und
T4 auf, die als Reaktion auf ein Spaltenauswahlsignal von einem
ausgewählten Spaltendekoder 8 a einschalten.
Ein Blockauswahlsignal von einem Einheitsblockdekoder 12 a wird
auf die Gatter der Einheitsübertragungsgatter 9 a, die mit den
Spalten des entsprechenden Speicherzellenfeldblocks (B1 oder B2,
. . .) verbunden sind, übertragen.
Entsprechend dem Aufbau aus Fig. 8 ist beim Ablagetreffer jeder
Blockdekoder 8 a nicht aktiviert, und daher behalten die Übertra
gungsgatter 6 (bzw. alle die Einheitsübertragungsgatter 9 a) einen
Aus-Zustand zum Isolieren des Zellenfeldes 5 von dem Datenregister
10. Wenn das -Signal nach unten geht, ist eine Spalten
adresse an den Spaltendekoder 8 zum Auswählen eines Einheitsdeko
ders 12 a angelegt. Dann wird ein Einheits-E/A-Schalter 7 a, der
mit dem ausgewählten Einheitsspaltendekoder 8 a verbunden ist, zum
Übertragen der Daten, die in dem dazu verbundenen Einheitsregis
ter 10 a gespeichert sind, auf den Datenein/Ausgangsbus 13 ein
geschaltet.
Beim Ablagefehltreffer ist der Blockdekoder 12 zum Auswählen
eines Blocks entsprechend der empfangenen Blockauswahladresse
(ein Teil der Spaltenadresse) aktiviert. Dann werden die Ein
heitsübertragungsgatter 9 a, die mit den Spalten des ausgewählten
Blocks verbunden sind, zum Verbinden der Einheitsdatenregister
10 a und den Einheitsleseverstärker 6 a eingeschaltet. Dann werden
Daten, die durch die Einheitsleseverstärker in dem ausgewählten
Block verriegelt sind, parallel auf die Einheitsdatenregister 10 a
übertragen. Gleichzeitig wird ein Einheits-E/A-Schalter 7 a als
Reaktion auf das Spaltenauswahlsignal von einem ausgewählten
Einheitsspaltendekoder 8 a eingeschaltet. Daher werden Daten der
ausgewählten Speicherzelle über den Datenein/Ausgangsbus 13 aus
gelesen.
Wie oben beschrieben können die Datenregister 10 Daten von
verschiedenen Marken für verschiedene Blöcke speichern. Daher
kann die Anzahl der Eingänge in der Verriegelung (Marke) ohne
einen komplizierten zusätzlichen Schaltkreis erhöht werden, wenn
die Speichereinrichtung entsprechend dieser Erfindung an einen
einfachen Ablagespeicher angelegt ist. Ebenso wird die Blockgröße
auf eine passende Größe verringert. Daher wird ein einfaches
Ablagespeichersystem mit höherer Kostenersparnis und einer ver
besserten Ablagentrefferrate erreicht.
Fig. 9 bezeichnet schematisch den ganzen Aufbau des einfachen
Ablagespeichersystems entsprechend dieser Erfindung. In diesem
System sind 8 DRAMs, die jeweils eine 1 Mega-Bits×1 Bit
Struktur aufweisen, zum Vorsehen eines Hauptspeichers mit einer
Kapazität von 1 Mega-Bytes (1 M bits×8 bits) verwendet. Jedes
DRAM hat denselben Aufbau wie in den Fig. 7 und 8 gezeigt. Die
Verriegelung (Marke) 18 weist 4 Blöcke auf, von denen jeder eine
Adreßmarke (eine Zeilenadresse plus einem Teil einer Spalten
adresse) entsprechend mit 4 Zellblöcken in jeder der DRAMs 22-1
bis 22-8 speichert.
Der Komparator 19 vergleicht eine Adreßmarke von dem Adreßer
zeuger 17 mit 4 Adreßmarken, die zur gleichen Zeit in der
Verriegelung (Marke) 18 gespeichert sind.
Das Ablagentreffersignal CH wird sowohl an die 8 DRAMs als auch
an die Verriegelung (Marke) 18 angelegt.
Der Adreßerzeuger 17 gibt eine 20 Bit-Adresse einer 10 Bit-
Zeilenadresse und einer 10 Bit-Spaltenadresse als Reaktion auf die
Adresseninformation von der CPU (nicht explizit gezeigt) aus. Die
20 Bit-Adresse ist an den Adreßmultiplexer 21 angelegt. Eine
Adreßmarke der 10-Bit Zeilenadresse und ein vorbestimmter Teil
der 10 Bit-Spaltenadresse (zum Beispiel 2 Bits einer 10 Bit-
Spaltenadresse im Falle von 4 Zellblöcken) ist an den Komparator
19 und die Verriegelung (Marke) 18 angelegt.
Die Verriegelung (Marke) 18 speichert Adreßmarken, auf die in dem
vorhergehenden Speicherzyklus zugegriffen ist, und/oder eine
Adreßmarke, dessen Zugriff durch die CPU häufig gewünscht ist.
Die häufig zugegriffene Adreßmarke ist in Abhängigkeit einer
Systemkonfiguration oder Anwendung dafür bestimmt. Im folgenden
wird ein Betrieb des einfachen Ablagespeichersystems unter Bezug
nahme auf die Fig. 6 bis 9 beschrieben.
Das -Signal ist auf einem niedrigen Pegel, und eine Zeile in
jedem DRAM, die in dem vorhergehenden Speicherzyklus ausgewählt
ist, ist in einem Aktivzustand gehalten. Daher werden die in dem
vorhergehenden Zyklus zugegriffenen Daten in dem Leseverstärker 6
in jedem DRAM 22-1 bis 22-8 verriegelt.
Dann erzeugt der Adreßerzeuger 17 eine 20 Bit-Adresse bei einer
ansteigenden Flanke des Systemtakts als Reaktion auf die Adres
seninformation von der CPU. Die Adreßmarke der 10 Bit-Zeilen
adresse und eine 2 Bit-Blockauswahladresse (ein Teil der 10 Bit-
Spaltenadresse) ist an den Komparator 19 und die Verriegelung
(Marke) 18 angelegt. Die Verriegelung (Marke) 18 wertet die neu
empfangene Adreßmarke noch nicht aus. Der Komparator 19 ver
gleicht die empfangene Adreßmarke mit den in der Verriegelung
(Marke) 18 gespeicherten Adreßmarken. Falls eine Übereinstimmung
zwischen der neu erzeugten Adreßmarke und einem der gespeicherten
Adreßmarken von dem Komparator 19 nachgewiesen wird, wird
das einen Ablagentreffer anzeigende CH-Signal ausgegeben und an
den Zustandsrechner 20 und die Verriegelung (Marke) 18 und ebenso
auf die DRAMs 22-1 bis 22-8 angelegt.
Der das -Signal auf dem niedrigen Pegel haltende Zustandsrech
ner 20 kippt das -Signal zum Versorgen der DRAMs. Zur gleichen
Zeit legt der Adreßmultiplexer 21 die 10 Bit-Spaltenadresse aus
der empfangenen 20 Bit-Adresse unter der Steuerung des Zustands
rechners 20 an die DRAMs an. In jedem DRAM 22-1 bis 22-8 kann der
Blockdekoder 12 die Blockauswahladresse wegen einer Funktion des
Gatters 50, das daraufhin als Reaktion des Ablagentreffersignals
CH blockiert ist, nicht empfangen. Daher bleibt beim Übertra
gungsgatter 9 in jedem DRAM 22-1 bis 22-8 der ausgeschaltete
Zustand zum Isolieren der Datenregister 10 von dem Speicherzel
lenfeld 5 erhalten. Dann dekodiert der Spaltendekoder 8 die
empfangene 10 Bit-Spaltenadresse zur Auswahl einer Spalte (oder
genauer, eines Einheits-E/A-Schalters). Daher werden Daten in dem
mit dem ausgewählten Einheits-E/A-Schalter verbundenen Einheits
datenregister auf die Datenein-/Ausgangsleitung 13 zum Auslesen
über den Ausgangspuffer 15 übertragen. Wie oben beschrieben kann
die Ausgabe von Daten sehr schnell von dem Datenregister 10 in
einer Zugriffszeit von T CAC wie in dem Seitenmodus erhalten
werden.
Auf der anderen Seite, wenn der Komparator 19 keine Übereinstim
mung zwischen der empfangenen neuen Adreßmarke und der Inhalte
der Verriegelung (Marke) 18 nachweisen kann, gibt dieser nicht
das Ablagentreffersignal CH aus, wodurch ein Ablagenfehltreffer
angezeigt wird. Als Antwort darauf bestimmt der Zustandsrechner
20, daß ein Ablagenfehltreffer auftritt, und sieht die und
-Steuerung wie im normalen Modus vor und sieht ebenso ein
WARTE-Signal an die CPU vor. Im besonderen wird das -Signal
einmal hoch und dann niedrig gesetzt. Das -Signal wird in
einer vorbestimmten Zeit, nachdem das -Signal niedrig gesetzt
ist, niedrig gesetzt. Der Adreßmultiplexer 21 legt eine 10 Bit
gemultiplexte Adresse an die DRAMs bei der Abfolge einer Zeilen
adresse und anschließenden Spaltenadresse unter der Steuerung des
Zustandsrechners an. In jedem DRAM 22-1 bis 22-8 werden eine Zeile
und eine Spalte entsprechend der empfangenen gemultiplexten Adresse
als Reaktion auf die jeweiligen Signale und ausgewählt. Zur
gleichen Zeit wird das Gatter 50 in jedem DRAM 22-1 bis 22-8 zum
Vorsehen der Blockauswahladresse, die in der Spaltenadresse
enthalten ist, auf den Blockdekoder 12 freigegeben. Der Block
dekoder 12 dekodiert das empfangene Blockauswahlsignal zum Ein
schalten der mit dem ausgewählten Zellenblock verbundenen Ein
heitsübertragungsgatter 9 a. Dann werden Daten, die in dem ausge
wählten Zellenblock durch die Einheitsleseverstärker 6 a verrie
gelt sind, parallel auf die entsprechenden Einheitsdatenregister
(bzw. Datenverriegelung) übertragen und darin verriegelt. Einer
der Werte in dem ausgewählten Block ist auf den Daten-Ein/Aus
gangsbus 13 über den Einheits-E/A-Schalter, der daraufhin durch
das Spaltenauswahlsignal von dem Spaltendekoder 8 entsprechend
der Spaltenadresse leitend gemacht ist, ausgelesen. Wie zuvor
beschrieben, beträgt die Zugriffszeit beim Ablagentreffer T RAC,
und daher werden Daten bei einer niedrigeren Geschwindigkeit als
die Betriebsgeschwindigkeit der CPU ausgelesen. Daher befindet
sich die CPU als Reaktion auf den Befehl WARTE von dem Zustands
rechner 20 in einem Wartezustand.
Beim Ablagenfehltreffer ersetzt die Verriegelung (Marke) 18 eine
gespeicherte Adreßmarke mit der neu empfangenen Adreßmarke als
Antwort auf die Tatsache, daß das Ablagentreffersignal CH nicht
erzeugt ist.
Irgendein Aufbau der oben beschriebenen Verriegelung (Marke) kann
zum Erreichen des gleichen Effekts verwendet werden.
Der Komparator 19 kann zum Beispiel durch Benutzen von Komparatoren,
von denen jeder die entsprechende Adreßmarke von der Ver
riegelung 18 und die neu erzeugte Adreßmarke empfängt, und eines
ODER-Gatters, das die Ausgänge der Komparatoren zur Erzeugung des
CH-Signals empfängt, verwirklicht werden.
Obwohl das Speicherzellenfeld in dem oben beschriebenen Ausfüh
rungsbeispiel in 4 Blöcke geteilt ist, ist ferner die Anzahl der
Blöcke dazu nicht begrenzt, und irgendeine andere Anzahl der
Blöcke kann zum Erreichen des gleichen Effekts verwendet werden.
Obwohl 8 DRAMs, von denen jedes einen Aufbau von 1 Mb×1 Bit
aufweist, zum Vorsehen eines 1 M Byte Hauptspeichers verwendet
wird, kann ferner eine andere Zahl von DRAMs mit anderem Aufbau
für den Hauptspeicher zum Erreichen des gleichen Effekts benutzt
werden.
Wie im vorhergehenden beschrieben wird entsprechend dieser Erfin
dung ein Speicherzellenfeld in eine Mehrzahl von Blöcken geteilt,
und ein Datenregister zum Halten von Daten auf Spalten in jedem
Block für jeden Block vorgesehen. Daher kann Information auf
einer Mehrzahl von Spalten von verschiedenen Zeilen in dem Daten
register gehalten werden. Bei einer geeigneten Anwendung auf eine
Ablageeinheit, falls das Datenregister als Ablagespeicher verwen
det wird, kann eine passende Datenblockgröße und die erhöhte
Anzahl von Eingängen vorgesehen werden, so daß eine Ablagentref
ferrate der Ablageneinheit erhöht werden kann, wodurch ein ein
faches Ablagesystem mit einem hohen Preisleistungsverhältnis
erhalten wird.
Ferner werden bei einem Ablagenfehltreffer Spalteninformationen
in dem ausgewählten Block parallel auf einer Blockgrundlage auf
ein Datengregister, das dem Block entspricht, simultan mit einem
normalen Modusbetrieb übertragen, so daß die Inhalte eines Daten
blocks in dem Datenregister bei hoher Geschwindigkeit über
schrieben werden können.
Zusätzlich werden bei einem Ablagentreffer Daten durch Zugreifen
auf das Datenregister ausgelesen, so daß Daten ausgelesen werden
können, ohne die Hochgeschwindigkeits-Eigenschaften eines schnel
len seriellen Zugriffsmodus in dem DRAM zu verschlechtern.
Claims (8)
1. Halbleiterspeichereinrichtung mit einem darin enthaltenen
Ablage-Speicher zur Verwendung in einem einfachen Ablage-System,
gekennzeichnet durch einen Erzeuger (19) zum Erzeugen eines
Ablagen-Treffer-/Fehltreffer-Anzeigesignals, einer Mehrzahl von
Speicherzellenblöcken (B1 bis B4), die durch Teilen eines Spei
cherzellenfelds (5) vorgesehen sind, wobei das Speicherzellen
feld (5) eine Mehrzahl von in einer Matrix von Zeilen (WL) und
Spalten (BL) angeordneten Speicherzellen (MC) aufweist,
eine Einrichtung (10), die für jeden Speicherzellenblock zum Speichern von Daten in den Spalten des entsprechenden Zellen blocks vorgesehen ist,
eine erste Einrichtung (2, 7, 8, 9) zum Zugreifen von Daten von der speichernden Einrichtung (10) als Reaktion auf das Ablagen- Trefferanzeigesignal, das auf einer von außen angelegten Spalten adresse basiert,
eine zweite Einrichtung (1, 2, 3, 4, 6, 7, 8) zum Zugreifen von Daten von dem Speicherzellenfeld (5) als Reaktion auf das Ablagen- Fehltreffer-Anzeigesignal, das auf von außen angelegten Zeilen- und Spaltenadressen basiert,
eine Einrichtung (9, 10, 12, 50), die als Reaktion auf das Ablagen-Fehltreffer-Anzeigesignal Daten der Spalten, die in einem Zellenblock, zu dem eine ausgewählte Spalte gehört, enthalten sind, parallel auf eine entsprechende Speichereinrichtung über trägt, zum Ersetzen der Daten in der entsprechenden Speicherein richtung durch die übertragenen Daten.
eine Einrichtung (10), die für jeden Speicherzellenblock zum Speichern von Daten in den Spalten des entsprechenden Zellen blocks vorgesehen ist,
eine erste Einrichtung (2, 7, 8, 9) zum Zugreifen von Daten von der speichernden Einrichtung (10) als Reaktion auf das Ablagen- Trefferanzeigesignal, das auf einer von außen angelegten Spalten adresse basiert,
eine zweite Einrichtung (1, 2, 3, 4, 6, 7, 8) zum Zugreifen von Daten von dem Speicherzellenfeld (5) als Reaktion auf das Ablagen- Fehltreffer-Anzeigesignal, das auf von außen angelegten Zeilen- und Spaltenadressen basiert,
eine Einrichtung (9, 10, 12, 50), die als Reaktion auf das Ablagen-Fehltreffer-Anzeigesignal Daten der Spalten, die in einem Zellenblock, zu dem eine ausgewählte Spalte gehört, enthalten sind, parallel auf eine entsprechende Speichereinrichtung über trägt, zum Ersetzen der Daten in der entsprechenden Speicherein richtung durch die übertragenen Daten.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß die erste Zugriffseinrichtung aufweist:
eine Isolationseinrichtung (9, 12, 50), die als Reaktion auf das Ablagen-Treffersignal die Datenspeichereinrichtung von dem Speicher zellenfeld isoliert,
eine Auswahleinrichtung (8), die als Reaktion auf eine außen angelegte Spaltenadresse zumindest eine Spalte auswählt,
eine Einrichtung (7, 8) zum Auslesen von Daten von der entsprech enden Position der Datenspeichereinrichtung als Reaktion auf das Spaltenauswahlsignal von der Auswahleinrichtung.
eine Isolationseinrichtung (9, 12, 50), die als Reaktion auf das Ablagen-Treffersignal die Datenspeichereinrichtung von dem Speicher zellenfeld isoliert,
eine Auswahleinrichtung (8), die als Reaktion auf eine außen angelegte Spaltenadresse zumindest eine Spalte auswählt,
eine Einrichtung (7, 8) zum Auslesen von Daten von der entsprech enden Position der Datenspeichereinrichtung als Reaktion auf das Spaltenauswahlsignal von der Auswahleinrichtung.
3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die zweite Einrichtung aufweist:
eine Einrichtung (12, 50) zum Auswählen eines Zellenblocks als Reaktion auf ein Blockauswahlsignal, das in einer von außen angelegten Spaltenadresse enthalten ist, wobei die Einrichtung als Reaktion auf das Ablagen-Fehltreffersignal aktiviert wird,
eine Einrichtung (9) zum Verbinden des ausgewählten Zellenblocks mit dem entsprechenden Block der Datenspeichereinrichtung als Reaktion auf das Blockauswahlsignal von der Blockauswahleinrich tung, und eine Einrichtung (7, 8) zum selektiven Auslesen von Daten von der entsprechenden Position in dem ausgewählten Block der Datenspeichereinrichtung als Reaktion auf die von außen angelegte Spaltenadresse.
eine Einrichtung (12, 50) zum Auswählen eines Zellenblocks als Reaktion auf ein Blockauswahlsignal, das in einer von außen angelegten Spaltenadresse enthalten ist, wobei die Einrichtung als Reaktion auf das Ablagen-Fehltreffersignal aktiviert wird,
eine Einrichtung (9) zum Verbinden des ausgewählten Zellenblocks mit dem entsprechenden Block der Datenspeichereinrichtung als Reaktion auf das Blockauswahlsignal von der Blockauswahleinrich tung, und eine Einrichtung (7, 8) zum selektiven Auslesen von Daten von der entsprechenden Position in dem ausgewählten Block der Datenspeichereinrichtung als Reaktion auf die von außen angelegte Spaltenadresse.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis
3, dadurch gekennzeichnet, daß die Datenspeichereinrichtung eine
Mehrzahl von Datenverriegelungen (10 a) aufweist, von denen jede
davon für jede Spalte des Speicherzellenfelds vorgesehen ist.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis
4, dadurch gekennzeichnet, daß die Isolationseinrichtung (9, 12,
50) eine Mehrzahl von Übertragungsgattertransistoren (9 a), von
denen jeder für jede Spalte in dem Speicherzellenfeld (5) vorge
sehen ist, und eine Einrichtung (50, 12) zum Ausschalten aller
Übertragungsgattertransistoren (9 a) als Reaktion auf das Ablagen-
Treffersignal aufweist.
6. Halbleiterspeichereinrichtung nach Anspruch 3 oder 4, dadurch
gekennzeichnet, daß die Verbindungseinrichtung (9) eine Mehrzahl
von Übertragungsgattertransistoren aufweist, von denen jeder für
jede Spalte des Speicherzellenfelds (5) zum Ein- und Ausschal
ten als Reaktion auf das Blockwahlsignal vorgesehen ist.
7. Halbleiterspeichereinrichtung mit einem Ablage-Speicher zur
Verwendung in einem einfachen Ablagespeichersystem, gekennzeichnet
durch:
einen Erzeuger (19) zum Erzeugen eines Ablagen-Treffer-/Fehltref fersignals, das anzeigt, ob der Zugriff von Daten in dem Ablagespeicher verlangt wird,
eine Mehrzahl von Zellenblöcken (B1 bis B4), die durch Teilen eines Speicherzellenfelds (5) vorgesehen sind, wobei das Spei cherzellenfeld (5) eine Mehrzahl von in einer Matrix von Zeilen (WL) und Spalten (BL) angeordneten Speicherzellen (MC) aufweist, und die Zellenblöcke (B1 bis B4) die gleichen Zeilen und voneinander unterschiedliche Spalten enthalten,
eine Einrichtung (3, 4) zum Auswählten einer Zeile in dem Speicher zellenfeld (5) als Reaktion auf eine von außen angelegte Zeilen adresse,
eine Einrichtung (8) zum Erzeugen eines Spaltenauswahlsignals zum Auswählen von zumindest einer Spalte in dem Speicherzellen feld (5) als Reaktion auf eine von außen angelegte Spalten adresse, wobei die Spaltenadresse eine Blockauswahladresse zum Auswählen eines Zellenblocks enthält,
eine Einrichtung (6), die in jeder Spalte des Speicherzellenfel des (5) zum Verstärken und Verriegeln von Daten, die in den Spalten des Speicherzellenfelds (5) nach Auswahl einer Zeile durch die Zeilenauswahleinrichtung erscheinen, vorgesehen ist, eine Einrichtung (12, 50) zum Auswählen eines in der ausgewählten Spalte enthaltenen Zellenblocks als Reaktion auf die Blockaus wahladresse, die in der von außen angelegten Spaltenadresse ent halten ist, wobei die Zellenblockauswahleinrichtung als Reaktion auf das Ablagen-Trefferanzeigesignal aktiviert wird und als Reak tion auf das Ablagen-Fehltrefferanzeigesignal deaktiviert wird, eine Einrichtung (10), die für jede Spalte zum Speichern von Daten in der entsprechenden Spalte vorgesehen ist,
eine Einrichtung (9), die für jede Spalte zwischen der Verstär kungs- und Verriegelungseinrichtung (6) zum Übertragen der ver riegelten Daten auf die entsprechende Spalte als Reaktion auf das Blockauswahlsignal von der Blockauswahleinrichtung (12, 50), wenn das Ablagen-Fehltrefferanzeigesignal erzeugt ist, vorgesehen ist, wobei Daten in die Spalten in dem die ausgewählte Spalte enthaltenden Zellenblock parallel in eine datenspeichernde Ein richtung, die entsprechend für den ausgewählten Block vorgesehen ist, übertragen werden, und auch zum Isolieren des Speicherzel lenfelds (5) von der datenspeichernden Einrichtung unter der Steuerung der Blockauswahleinrichtung (12, 50), wenn das Abla gen-Trefferanzeigesignal erzeugt ist,
eine Einrichtung, die für jede Spalte zwischen der datenspei chernden Einrichtung und einem Daten-Ein-/Ausgangsbus (13) vorge sehen ist, zum Verbinden der ausgewählten Spalte mit dem Daten- Ein-/Ausgangsbus über die Datenübertragungseinrichtung (9) und einer Datenspeichereinrichtung als Reaktion auf das Spaltenaus wahlsignal von der Spaltenauswahleinrichtung, wodurch die in der datenspeichernden Einrichtung gespeicherten Daten auf den Daten- Ein-/Ausgangsbus (13) übertragen werden, wenn das Ablagen-Tref feranzeigesignal erzeugt ist, und Daten, die durch die Verstär kungs- und Verriegelungseinrichtung (6) verriegelt sind, auf den Daten-Ein-/Ausgangsbus übertragen werden, wenn das Ablagen-Fehl trefferanzeigesignal erzeugt ist.
einen Erzeuger (19) zum Erzeugen eines Ablagen-Treffer-/Fehltref fersignals, das anzeigt, ob der Zugriff von Daten in dem Ablagespeicher verlangt wird,
eine Mehrzahl von Zellenblöcken (B1 bis B4), die durch Teilen eines Speicherzellenfelds (5) vorgesehen sind, wobei das Spei cherzellenfeld (5) eine Mehrzahl von in einer Matrix von Zeilen (WL) und Spalten (BL) angeordneten Speicherzellen (MC) aufweist, und die Zellenblöcke (B1 bis B4) die gleichen Zeilen und voneinander unterschiedliche Spalten enthalten,
eine Einrichtung (3, 4) zum Auswählten einer Zeile in dem Speicher zellenfeld (5) als Reaktion auf eine von außen angelegte Zeilen adresse,
eine Einrichtung (8) zum Erzeugen eines Spaltenauswahlsignals zum Auswählen von zumindest einer Spalte in dem Speicherzellen feld (5) als Reaktion auf eine von außen angelegte Spalten adresse, wobei die Spaltenadresse eine Blockauswahladresse zum Auswählen eines Zellenblocks enthält,
eine Einrichtung (6), die in jeder Spalte des Speicherzellenfel des (5) zum Verstärken und Verriegeln von Daten, die in den Spalten des Speicherzellenfelds (5) nach Auswahl einer Zeile durch die Zeilenauswahleinrichtung erscheinen, vorgesehen ist, eine Einrichtung (12, 50) zum Auswählen eines in der ausgewählten Spalte enthaltenen Zellenblocks als Reaktion auf die Blockaus wahladresse, die in der von außen angelegten Spaltenadresse ent halten ist, wobei die Zellenblockauswahleinrichtung als Reaktion auf das Ablagen-Trefferanzeigesignal aktiviert wird und als Reak tion auf das Ablagen-Fehltrefferanzeigesignal deaktiviert wird, eine Einrichtung (10), die für jede Spalte zum Speichern von Daten in der entsprechenden Spalte vorgesehen ist,
eine Einrichtung (9), die für jede Spalte zwischen der Verstär kungs- und Verriegelungseinrichtung (6) zum Übertragen der ver riegelten Daten auf die entsprechende Spalte als Reaktion auf das Blockauswahlsignal von der Blockauswahleinrichtung (12, 50), wenn das Ablagen-Fehltrefferanzeigesignal erzeugt ist, vorgesehen ist, wobei Daten in die Spalten in dem die ausgewählte Spalte enthaltenden Zellenblock parallel in eine datenspeichernde Ein richtung, die entsprechend für den ausgewählten Block vorgesehen ist, übertragen werden, und auch zum Isolieren des Speicherzel lenfelds (5) von der datenspeichernden Einrichtung unter der Steuerung der Blockauswahleinrichtung (12, 50), wenn das Abla gen-Trefferanzeigesignal erzeugt ist,
eine Einrichtung, die für jede Spalte zwischen der datenspei chernden Einrichtung und einem Daten-Ein-/Ausgangsbus (13) vorge sehen ist, zum Verbinden der ausgewählten Spalte mit dem Daten- Ein-/Ausgangsbus über die Datenübertragungseinrichtung (9) und einer Datenspeichereinrichtung als Reaktion auf das Spaltenaus wahlsignal von der Spaltenauswahleinrichtung, wodurch die in der datenspeichernden Einrichtung gespeicherten Daten auf den Daten- Ein-/Ausgangsbus (13) übertragen werden, wenn das Ablagen-Tref feranzeigesignal erzeugt ist, und Daten, die durch die Verstär kungs- und Verriegelungseinrichtung (6) verriegelt sind, auf den Daten-Ein-/Ausgangsbus übertragen werden, wenn das Ablagen-Fehl trefferanzeigesignal erzeugt ist.
8. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung,
die eine Mehrzahl von Zellenblöcken aufweist, von denen jede die
gleichen Zeilen und verschiedene Spalten in einem Speicherzellen
feld (5) aufweist, bei dem eine Mehrzahl von Speicherzellen (MC) in
einer Matrix von Zeilen (WL) und Spalten (BL) angeordnet sind,
und eine Mehrzahl von Datenverriegelungen für jede Spalte vorge
sehen ist, die von einer Mehrzahl von Leseverstärkern (SA), von
denen jeder zum Verstärken und Verriegeln von Daten auf der
entsprechenden Spalte dient, getrennt ist, wobei die Speicherein
richtung in einem Ablagenspeichersystem verwendet wird, das einen
Signalerzeuger (19) zum Erzeugen eines Ablagen-Treffer-/Fehltref
fersignals enthält, das anzeigt, ob zumindest eines der in den
Datenverriegelungen gespeicherten Daten zum Zugriff verlangt
wird, gekennzeichnet durch die Schritte:
Isolieren der Mehrzahl von Datenverriegelungen von der Mehrzahl von Leseverstärkern (SA) als Reaktion auf das Ablagen-Trefferan zeigesignal,
Auswählen eines Zellenblocks der Mehrzahl von Zellenblöcken als Reaktion auf das Ablagen-Fehltrefferanzeigesignal zum Übertragen der Daten, die durch die in dem ausgewählten Block enthaltenen Leseverstärkern (SA) verriegelt sind, zum Ersetzen des Inhalts der Datenverriegelung durch die übertragenen Daten, basierend auf einer Blockauswahladresse, die in einer von außen angelegten Spaltenadresse enthalten ist,
Zugreifen von Daten, die zumindest in einer der Datenverriegelun gen, die für den ausgewählten Block als Reaktion auf die von außen angelegte Spaltenadresse, wenn das Ablagen-Trefferanzeigesignal empfangen ist, vorgesehen sind, und
Zugreifen von Daten, die zumindest von einem der Leseverstärker (SA) als Reaktion auf die Spaltenadresse verriegelt sind, wenn das Ablagen-Fehltrefferanzeigesignal empfangen ist.
Isolieren der Mehrzahl von Datenverriegelungen von der Mehrzahl von Leseverstärkern (SA) als Reaktion auf das Ablagen-Trefferan zeigesignal,
Auswählen eines Zellenblocks der Mehrzahl von Zellenblöcken als Reaktion auf das Ablagen-Fehltrefferanzeigesignal zum Übertragen der Daten, die durch die in dem ausgewählten Block enthaltenen Leseverstärkern (SA) verriegelt sind, zum Ersetzen des Inhalts der Datenverriegelung durch die übertragenen Daten, basierend auf einer Blockauswahladresse, die in einer von außen angelegten Spaltenadresse enthalten ist,
Zugreifen von Daten, die zumindest in einer der Datenverriegelun gen, die für den ausgewählten Block als Reaktion auf die von außen angelegte Spaltenadresse, wenn das Ablagen-Trefferanzeigesignal empfangen ist, vorgesehen sind, und
Zugreifen von Daten, die zumindest von einem der Leseverstärker (SA) als Reaktion auf die Spaltenadresse verriegelt sind, wenn das Ablagen-Fehltrefferanzeigesignal empfangen ist.
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