DE3639420A1 - Elektrisches verbindungsbauteil und verfahren zu dessen herstellung - Google Patents

Elektrisches verbindungsbauteil und verfahren zu dessen herstellung

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Description

Die Erfindung betrifft elektrische Bauteile und Verfahren zu deren Herstellung; genauer gesagt, betrifft die Erfindung mit Leiterzügen und einer Vielzahl von Anschlußstiften versehene Bauteile und Verfahren zu deren Herstellung.
Mit Anschlußstiften und Leiterzugverbindungen ver­ sehene Bauteile, wie beispielsweise keramische Vielschichtschaltungen, wurden bisher allgemein aus ungeglühtem, vorgeformtem Aluminiumoxyd, das mit einer Wolfram oder Molybdänschicht versehen ist, hergestellt. In der oberen Schicht wird eine vertiefte Anschlußstelle vorgesehen. Löcher werden in das ungebrannte Aluminium gestanzt, um Ver­ bindungen zwischen den einzelnen Schichten vermittels Lochwandmetallisierung zu ermöglichen. Kontaktstifte, die über die Oberfläche hinausragen, werden durch Schweißen mit der Metallschicht verbunden.
Schließlich wird der Halbleiter-Chip mit einer Schutzschicht versehen und das ganze Bauteil versiegelt.
Es ist ebenfalls möglich, das Bauteil auf der Basis von gedruckten Schaltungen auszuführen; in diesem Fall werden die üblichen Laminate, Epoxyglas oder Polyimidglas, mit geätzten Kupfer­ leitern verwendet. Diese Ausführungsform ähnelt wesentlich der keramischen; auch diese weist eine Vielzahl von Leiterzugebenen, Stiftver­ bindungen und einen gesonderten zurückliegenden Teil auf. Statt die Stifte durch Schweißen zu verbinden, werden diese vorzugsweise in die durchplattierten Löcher eingepaßt und nach Bedarf noch zusätzlich verlötet. Ein Halbleiter-Chip ist in der genannten Vertiefung vermittels eines Haftvermittlers fest verbunden, und durch eine Drahtverbindung wird der Kontakt zu den Leiterzügen hergestellt.
Ein anderes Bauteil, ebenfalls auf Basis gedruckter Schaltungen, weist nur eine Leiterzugebene auf mit Löchern und Stiften versehen. Eine Vertiefung wird in das Material eingefräst. Diese Ausführungs­ form ist kostensparend, aber es ist schwierig, die Abmessungen der Vertiefung genau zu steuern. Hierdurch kann eine besondere Beanspruchung der Drahtverbindungen entstehen. Das US-PS 40 74 342 beschreibt ein Verfahren, nach dem für die Ver­ bindung des Chips keine Drahtverbindungen ver­ wendet werden. Stattdessen wird eine sogenannte "Flip-Chip"-Montage angewendet. In diesem Fall wird ein Material geringer Wärmeausdehnung für das Bauteil verwendet und der Chip ist nicht direkt, sondern über ein Zwischenglied mit der Schaltung verbunden. Dies verringert die mechanische Belastung und die Belastung an den Lötstellen, die durch den verschiedenen Wärme­ ausdehnungskoeffizienten verursacht würde. Die Herstellung einer solchen Anordnung ist aber wesentlich komplexer. In einer Ausführungs­ form stehen die Kontaktstifte 13 mm über, ehe sie mit dem Zwischenglied verbunden werden, um die mechanische Beanspruchung möglichst gering zu halten. In noch einer weiteren Aus­ gestaltungsform nach der gleichen Erfindung werden die Leiterzüge direkt auf dem plastischen Basismaterial ausgebildet und durch diese das Chipbauteil direkt mit den Stiften verbunden. In beiden Ausführungsformen können die weiteren Behandlungsschritte die Dimensionsstabilität der Schaltung negativ beeinflussen.
Die oben beschriebenen Abänderungen des ursprüng­ lichen Verfahrens bedeuten einen gewissen Fort­ schritt; jedoch ihre Durchführung ist mühsam und ihr Wert im Hinblick auf die elektrischen, mechanischen und thermischen Eigenschaften des ganzen Bauteils zweifelhaft.
Im Hinblick darauf ist die Herstellung eines ver­ besserten Bauteils, wie eines "pin grid array package", Aufgabe der vorliegenden Erfindung. Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst. Vorteil­ hafte Weiterbildungen ergeben sich aus den Unteransprüchen.
In einer weiteren Ausgestaltungsform betrifft die Erfindung ein Verfahren zur Herstellung eines Ver­ bindungsbauteiles, welches wenigstens ein elektronisches Bauteil wie einen Halbleiter-Chip enthält, der mit den metallischen Leiterzügen verbunden ist. Dieses Verbindungsbauteil soll geeignet sein, um es mit einer üblichen Schaltplatte zu ver­ binden. Nach dem erfindungsgemäßen Verfahren ist eine Vielzahl von Kontaktstiften vorgesehen, die in eine Kunststoffschicht eingegossen werden. Diese Schicht bildet gleichzeitig die erste Trägerplatte. Die Kunstharzmasse, die die Kontaktstifte umgibt, bildet die erste Träger­ platte, so daß eine Oberfläche gebildet wird, die für die Anbringung von elektronischen Ein­ richtungen geeignet ist. Die Oberfläche ist weiterhin mit metallischen Leiterzügen versehen, die ein Verbindungsnetzwerk auf der Oberfläche bilden und die einzelnen elektronischen Bauteile miteinander verbinden. Die Leiterzüge erstrecken sich in die an vorbestimmten Punkten vorgesehenen Löcher oder Vertiefungen, die für die Aufnahme von Steckverbindungen geeignet sind. Das Ver­ bindungsnetzwerk aus metallischen Leiterzügen stellt den Kontakt zwischen den einzelnen Steckverbindungen für die Kontaktstifte her. Elektronische Einrichtungen werden auf der Oberfläche angebracht und mit den Leiterzügen verbunden.
In einer weiteren Ausgestaltungsform betrifft die Erfindung ein Verfahren zur Verbindung eines "pin grid array package" mit einer Schalt­ platte nach den folgenden Verfahrensschritten: Ein "pin grid array package" ist mit einer Viel­ zahl von Kontaktstiften (pins) versehen, die über die Oberfläche hinausragen; Herstellen einer Schaltplatte, versehen mit einer Vielzahl von Vertiefungen, die so geformt sind, daß sie zur Aufnahme von Kontaktstiften geeignet sind; Herstellen eines Leiterzugsmusters auf der Oberfläche der Schaltplatte, das sich in die angebrachten Vertiefungen und Löcher erstreckt; Einführen der verschiedenen Kontaktstifte des "pin grid array package" in die Vielzahl von Vertiefungen und Löcher und damit Herstellen des elektrischen Kontaktes mit den Leiterzügen, die sich bis in die Löcher und Vertiefungen erstrecken.
Die Zeichnungen stellen vorzugs­ weise Ausgestaltungsformen der vorliegenden Er­ findung dar und dienen zusammen mit der Beschrei­ bung zur Verdeutlichung der Erfindung.
Fig. 1 stellt eine vergrößerte schematische Darstellung eines "pin grid array package" dar mit nach unten ge­ richteten Vertiefungen zur Aufnahme der Kontaktstifte;
Fig. 2 ist ein Querschnitt entlang der Linie 2-2 von Fig. 1;
Fig. 3A ist eine Draufsicht auf die Basis des "pin grid array package" mit nach unten gerichteten Vertiefungen;
Fig. 3B ist ein Querschnitt entlang der Linie 3B-3B in Fig. 3A;
Fig. 4A ist eine Draufsicht auf eine Kontaktstift­ anordnung des "pin grid array package" mit nach unten gerichteten Ver­ tiefungen;
Fig. 4B ist ein Querschnitt entlang der Linie 4B-4B aus Fig. 4A;
Fig. 5A ist eine Draufsicht auf das "pin grid array" mit nach unten gerichteten Vertiefungen nach einer weiteren Ausgestaltungs­ form;
Fig. 5B zeigt eine weitere Ausgestaltungs­ form;
Fig. 6 ist eine schematische vergrößerte Darstellung eines "pin grid array package" mit nach oben gerichteten Vertiefungen;
Fig. 7 ist eine Draufsicht einer weiteren Ausgestaltungsform des Verbindungs­ bauteils:
Fig. 7B ist ein Querschnitt entlang der Linie 7B-7B in Fig. 7A;
Fig. 8 ist ein Querschnitt durch eine Dünnschicht "pin grid array package";
Fig. 9 ist eine Querschnittsansicht einer anderen Ausgestaltungsform eines Dünnschicht "pin grid array package";
Fig. 10 ist ein Querschnitt durch ein Viel­ ebenen "pin grid array package";
Fig. 11 ist ein Querschnitt durch ein im Spritzguß hergestelltes "pin grid array package";
Fig. 12 ist eine Seitenansicht eines "pin grid array package", das entsprechend der Erfindung auf einer Schaltplatte montiert ist;
Fig. 13A ist eine Seitenansicht einer anderen Ausgestaltungsform eines montierten "pin grid array package";
Fig. 13B ist abermals eine weitere Ausge­ staltungsform der in Fig. 12 und 13A gezeigten Anordnung;
Fig. 14 ist eine Seitenansicht eines "pin grid array package", das auf einer allgemein üblichen Schaltplatte montiert ist;
Fig. 15 ist eine Seitenansicht eines anderen Aufbauverfahrens nach der vor­ liegenden Erfindung;
Fig. 16 ist eine Draufsicht auf eine Träger­ platte entsprechend der vor­ liegenden Erfindung;
Fig. 17 ist ein Querschnitt durch die in Fig. 16 gezeigte Trägerplatte entlang der Linie 17-17 in Fig. 16;
Fig. 18 ist eine Draufsicht einer weiteren Ausgestaltungsform der Erfindung;
Fig. 19 ist eine Seitenansicht entlang der Linien 19-19 aus Fig. 18; und
Fig. 20 ist eine Seitenansicht eines Dünnschicht-Bauteils einschließlich der in Fig. 18 gezeigten Anordnung.
Die verschiedenen Ausgestaltungsformen nach der Er­ findung können in fünf Gruppen eingeteilt werden, "pin grid array packages" mit nach oben gerichteten Vertiefungen, mit nach unten gerichteten Vertiefungen, Dünnschichtschaltungen, Vielebenenschaltungen, Montieren der Bauteile und Bauteilträger. Zur besseren Übersicht wird jede Ausführungsform besonders beschrieben.
Das "pin grid array package" mit nach unten gerichteten Vertiefungen besteht aus zwei Grund­ komponenten: einem gegossenen "pin grid array" und einer gegossenen Grundplatte, auf der die elektronischen Bauteile angeordnet werden.
Vorzugsweise wird die Basisplatte im Spritzguß­ verfahren hergestellt und weist Vertiefungen für die Kontaktstifte und eine Vertiefung zum Anbringen eines elektronischen Bauteiles auf. Ein Schaltungsmuster wird auf der Oberfläche der Basisplatte angebracht und kann aus einer Serie von Leiterzügen bestehen, die vom Rand der Bauteilvertiefung ausgehen und sich in der Regel radial erstrecken in Richtung auf und in die sich unten verengenden Kontaktstift­ vertiefungen.
Eine oder mehrere elektronische Vorrichtungen, wie ein Halbleiter-Chip, können auf der Basis­ platte in der hierfür vorgesehenen Vertiefung untergebracht werden. Die elektronischen Vor­ richtungen werden mit den Leiterzügen auf der Oberfläche der Basisplatte durch übliche Draht­ verbindungen verbunden. Die verbundenen elek­ tronischen Vorrichtungen, die sich in der für diese vorgesehenen Vertiefung befinden, werden vergossen, um die Drahtverbindungen zu schützen. Die Basis kann ebenfalls ein Kühlblech in der Vertiefung enthalten, das in wärmeleitendem Kontakt mit der elektronischen Vorrichtung ist.
Das "pin grid array" ist ebenfalls im Spritzguß­ verfahren hergestellt und enthält eine Anordnung von Kontaktstiften, die das Material durch­ dringen. Die Kontaktstifte sind so ausgeführt, daß ihr eines Ende in die entsprechenden Ver­ tiefungen in der Basis eingepaßt werden kann und so die entsprechenden leitenden Verbindungen mit den Leiterzugmuster auf der Basisplatte hergestellt werden können. Die anderen Enden der Kontaktstifte sind so geformt, daß sie in eine gedruckte Schaltungsplatte oder in ein anderes Verbindungsmedium eingesetzt werden können.
Das "pin grid array" wird vorzugsweise so mit der Basisplatte verbunden, daß jeder Kontakt­ stift sich in eine entsprechende, sich nach unten verjüngende Vertiefung erstreckt, die beim Spritzguß in der Basisplatte vorgesehen sind. Mittels einer Preßpassung wird der elektrische Kontakt mit dem Leiterzugmuster hergestellt. Zum Schutz des fertigen "pin grid array package" kann die Zwischenschicht zwischen Basis und "pin grid array" vergossen oder durch Ultra­ schall verschweißt werden.
In einer vorzugsweisen Ausgestaltungsform wird die Basisplatte 20 im Spritzgußverfahren her­ gestellt, wie in Fig. 3A und 3B gezeigt, und enthält eine Anordnung von Kontaktstiftver­ tiefungen 21 und eine anhängende Vertiefung 22 und ein Energiesteuerelement 23. Zusätzlich kann diese ein Kühlblech 40, ebenfalls einge­ gossen, enthalten. Die Energiesteuerung 23 ist mit einem scharfkantigen Grad versehen, welcher die ganze Peripherie der Basisplatte 20 umgibt. Die Energiesteuerung 23 konzentriert die Energie im Ultraschallschweißvorgang, um das Material der Basisplatte zu schmelzen, wie hier später noch beschrieben wird.
Als Material für die Basisplatte können aufgrund ihrer Formbarkeit, dielektrischen Konstante, Verlustfaktor und Widerstandsfähigkeit gegen Feuchtigkeit sowie ihrer Dehnbarkeit die Poly­ sulfone, Polyäthersulfone, Polyester, Polyäther­ imide und Polyarylsulfone mit Mineralstoff­ füllung dienen. Es können aber auch wärmeaus­ härtende Harze, wie beispielsweise Epoxyharze, Phenolharze, Diallylphtalate oder Polyimide verwendet werden. Als Füllstoffe sind Mineral­ pulver geeignet, wie Wollastonit, Kalziumkarbonat, Aluminiumsilikat und Tone und als Faserver­ stärkung gehackte Glasfasern oder gemahlenes Glas.
Ein vorteilhaftes Material besteht aus mit Mineral­ stoff gefülltem Polyarylsulfon. Der Mineralstoff- Füller besteht vorzugsweise aus Plättchenförmigem Material, wie fein gepulvertem Glimmer. Plättchen­ förmige Materialien sind besonders als Füllstoff geeignet, da sich die Plättchen während des Form- und Gießvorganges in der Oberfläche aus­ richten, und deshalb eine glattere und gegen Verwerfungen widerstandsfähigere Oberfläche ausgebildet wird. Beim Herstellen des Form­ körpers ist es wichtig, die Temperatur der Formmasse und die des im Formungsvorgang be­ findlichen Teiles genau einzuhalten, da sonst die Qualität der Oberfläche des Formkörpers leidet. Zur Vereinfachung kann die Basis 20 aus einer Anzahl von Einzelteilen hergestellt werden. Die nachträglich zusammengefügt werden. Nach dem Formen wird der Formkörper getempert, um Spannungen zu beseitigen, die bei der Weiter­ verarbeitung zu Spannungsrissen führen könnten.
Die Oberfläche der fertigen Basisplatte wird metallisiert, um ein leitfähiges Muster auf dieser herzustellen. Vorzugsweise geschieht dies nach dem folgenden Verfahren: die Oberfläche wird einem Quellmittel ausgesetzt; dadurch wird der Füllstoff freigelegt. Die besten Ergebnisse werden mit einer verdünnten Lösung von N-Methylpyrrolidon erzielt. Eine Haftverbesserung für die aufzu­ bringende Metallschicht wird durch einen Ätz­ vorgang erzielt. Zunächst wird mit Schwefelsäure und anschließend mit einer Chromsäurelösung geätzt; hierdurch wird der freigelegte Mineralstoff- Füller angegriffen und es entstehen Ätzporen. (Dieser Vorgang wird auch als Quell- und Ätzvorgang bezeichnet). Typische Quell- und Ätzverfahren sind in der GB-PS 13 81 243 sowie in der US-PS 44 24 095 beschrieben.
Die aufgerauhte Oberfläche wird mit Palladium aktiviert, und vermittels eines stromlos Kupfer abscheidenden Bades üblicher Zusammensetzung, wird eine vollständige Bedeckung der Oberfläche mit einer Kupferschicht erzielt. Anschließend wird die Schicht durch galvanische Kupfer­ abscheidung verstärkt, bis sie eine Dicke von 13 µm erreicht hat. Die verkupferte Oberfläche wird dann mit einem Trockenfilm-Photowiderstands­ lack versehen und das Negativbild des gewünschten Leiterzugsmusters 24 hergestellt. Die frei­ liegenden Kupferbezirke werden mit Nickel plattiert; das polymerisierte Photoresist wirkt hierbei als Abdeckmaske. Auf die Nickelschicht wird sodann abermals eine Kupferschicht gebracht, um eine Passivierung des Nickels zu vermeiden, was zur Ausbildung einer nicht entfernbaren Nickeloxid-Oberflächenschicht führen würde.
Das Schaltungsmuster 23 wird sodann im Siebdruck­ verfahren mit einem Widerstandslack bedruckt, wobei nur die Leiterzugenden 25 an der anhängenden Vertiefung 22 und die sich verjüngenden Kontakt­ stift-Vertiefungen 21 bleiben frei. Die Enden der Leiterzüge 25 und die Vertiefungen 21 werden selektiv mit einer Nickelschicht von 3,5 µm überzogen, auf die dann eine Goldschicht von 0,9 µm aufgebracht wird. Die Photowiderstands­ lackschicht wird sodann vollständig entfernt, und die freiliegenden Kupferschichten werden nach üblichem Verfahren mit Kupferchlorid geätzt. Die Nickel- und Goldschicht dienen hierbei als Ätzmaske, so daß nur das gewünschte Schaltungs­ muster 24 auf der Oberfläche verbleibt. Danach wird die Oberfläche mit Ammoniak behandelt, um Kupfer­ ionen auf der Goldoberfläche zu entfernen.
Halbleiterchip 28 wird mit Hilfe eines Haftver­ mittlers auf der Unterlage 20 befestigt (nicht gezeigt) und ist mit den Leiterzügen 25 durch übliche Ver­ drahtungstechnik verbunden. Anschließend kann der Chip 28 durch Vergießen mit einem geeigneten isolierenden Kunstharz, wie Epoxy, gegen zer­ störende Einflüsse, wie mechanische Belastungen der Drahtverbindungen 29, mit einem Schutz­ überzug versehen werden.
Wie in den Fig. 4A und 4B dargestellt, ist "pin grid array" 30 im Spritzgußverfahren hergestellt und weist eine Vielzahl von eingegossenen Kontakt­ stiften 31 auf; wie gezeigt, sind die Kontakt­ stifte 31 im Mittelteil 32 entweder sternförmig oder anders verformt, so daß sie geeignet sind, sich im "pin grid array" 30 zu verankern. Die Kontaktstifte 31 ragen auf beiden Seiten über die Oberfläche hinaus und sind an einem Ende so geformt, daß sie in die in der Basis 20 ausge­ bildeten Vertiefungen 21 passen. Auf der anderen Seite sind sie so ausgebildet, daß sie mit einer gedruckten Schaltung oder einem anderen Ver­ bindungsnetzwerk verbunden werden können (nicht gezeigt). Der zurückliegende Teil 33 ist ebenfalls so gestaltet, daß der Chip 28 sowie das Bauteil 34 darin untergebracht werden können; letzterer ist mit der Energiesteuerung 23 ver­ bunden.
Das "pin grid array" 30 wird so über der Basis 20 angeordnet, daß die Kontaktstifte 31 in die Vertiefungen 21 der Basis passen. Die Kontakt­ stifte 31 stellen den elektrischen Kontakt mit dem Leiterzugmuster 25 durch die sich verjüngenden Vertiefungen 21 der Basis 20 her.
Vorzugsweise wird die Basis 20 mit dem "pin grid array" 30 durch Ultraschallschweißung verbunden. Das Ultraschallschweißgerät wird mit den Bau­ teilen in Kontakt gebracht und setzt diese unter Druck. Das Bauteil 34 bildet die Peripherie der Kontaktstiftanordnung (pin grid array) 30 und ist mit dem Energiesteuerungsglied 23 ver­ bunden; hierdurch wird die Ultraschallenergie konzentriert und die Formstücke schmelzen an den Kontaktstellen.
Fortgesetzter Druck vom Ultraschallgeber ver­ schmilzt den Energieverteiler 23 mit dem die Basis umgebenden Grat 34 und bewirkt die Preßfassung der Stifte 31 in die sich verjüngenden Kontaktstiftvertiefungen 21. Anschließend werden die Kontaktstiftanordnung 30 und die Basis 20 für eine kurze Zeitspanne in Eingriff gehalten, bis das Plastikmaterial abgekühlt ist. Die hier geschilderte Ausführungsform hat nur beispiel­ haften Charakter; andere Techniken sind im Rahmen der Erfindung durchaus anwendbar.
Die Fig. 5A und 5B zeigen eine andere Ausführungs­ form des erfindungsgemäßen Verfahrens. Danach enthält das Bauteil mehr als einen Chip. Die Basisplatte 120 ist im Spritzgußverfahren herge­ stellt und mit zwei zurückliegenden, festverbundenen, zusätzlichen Teilen 122 und einer Kontaktstift­ anordnung 130 mit zwei zurückliegenden Teilen 133 versehen, um den entsprechenden Freiraum für die in 122 anzubringenden Chips zu gewährleisten. In den Vertiefungen 122 in der Basisplatte 20 können Halbleiterchips oder andere elektronische Bauteile untergebracht werden. Die weiteren Einzel­ heiten des Herstellungsverfahrens sind wie bereits beschrieben.
Es ist ein weiterer Vorteil des erfindungsgemäßen Verfahrens, daß in den "pin grid array packages" mit nach unten gerichteten Vertiefungen die Kontaktstiftanordnung eine größere Genauigkeit aufweist als bei den bisher üblichen Her­ stellungsverfahren für solche Bauteile, beispiels­ weise nach dem keramischen oder dem Verfahren nach Art der gedruckten Schaltungen. Die Ursache hierfür besteht in der ursprünglichen genauen Anordnung, in der die Stifte eingegossen werden und darin, daß nachträglich keinerlei Vorgang erfolgt, der eine Verschiebung der Stifte ver­ ursachen könnte. Der thermische Ausdehnungs­ koeffizient des Spritzgußteiles ist in besserer Übereinstimmung mit dem Basislaminat der ge­ druckten Schaltung als bei keramischen "pin grid array packages". Weiterhin ist die Basisplatte mit der aufgedruckten Schaltung vergleichsweise leicht herzustellen, da auf dieser keinerlei Kontaktstifte angebracht werden.
Üblicherweise werden "pin grid array packages" mit nach unten gerichteten Vertiefungen dann verwendet, wenn die im Halbleiterchip entstehende Wärme durch Diffusion verteilt und durch Luft­ kühlung weggeblasen wird. Ein "pin grid array package" mit nach oben gerichteten Vertiefungen wird dann gewählt, wenn der Halbleiterchip gegen die Schalttafel montiert wird, so daß die ent­ stehende Wärme durch die gedruckte Schaltung abgeführt werden kann. Der wesentliche Unterschied zwischen beiden Verfahren besteht in der Anordnung der Kontaktstifte. Bei der Anordnung mit nach unten gerichteten Vertiefungen werden die Stifte in einer getrennten Anordnung vergossen, die ebenfalls als Abdeckung für das ganze "pin grid array package" dient. In der Ausführungs­ form nach oben gerichteten Vertiefungen werden die Kontaktstifte in das gleiche Teil einge­ gossen, das auch die Vertiefungen für die anzu­ bringenden Halbleiterchips und die sich ver­ jüngenden Vertiefungen zur Aufnahme der Kontakt­ stifte enthält. Im übrigen bestehen zwischen den beiden Ausgestaltungsformen keine wesentlichen Unterschiede. Eine vorzugsweise Ausgestaltungs­ form einer Kontaktstiftanordnung mit nach oben gerichteten Vertiefungen für die Aufnahme der Kontaktstifte ist in Fig. 6 gezeigt. Im gleichen Spritzgußteil, das die Kontaktstifte 30 a enthält, sind Vertiefungen zu deren Aufnahme eingegossen 21 a; ebenfalls enthält dieses die fest verbundenen Vertiefungen 22 a und den Energieregler 23 a. Die Stifte 31 a erstrecken sich auf beiden Seiten aus dem gegossenen Material und werden so ausge­ richtet, daß sie sich auf einer Seite in die sich verjüngenden Vertiefungen 21 a erstrecken, aber nicht über die ebene Oberfläche des Spritz­ gußteiles hinausragen. Auf der anderen Seite dienen die freien Enden zur Herstellung des Kontaktes mit der Schaltplatte (nicht gezeigt). Für die weiteren Eigenschaften der Anordnung mit nach oben gerichteten Vertiefungen gilt das zuvor über die Anordnung mit nach unten ge­ richteten Vertiefungen Gesagte, nämlich beispiels­ weise die Wärmeableitung 40 a oder die sternförmig ausgebildeten Mittelstücke der Kontaktstifte.
Die Oberfläche der Kontaktstiftanordnung 30 a wird mit einem Metallüberzug versehen, um ein leitfähiges Muster 24 a auf dieser auszubilden.
Hier sollen drei verschiedene Verfahren zur Herstellung eines leitfähigen Musters zur Ver­ wendung bei der Kontaktstiftanordnung mit nach oben gerichteten Vertiefungen beschrieben werden; alle drei Verfahren können auch für Anordnungen mit nach unten gerichteten Ver­ tiefungen verwendet werden. Da die drei Verfahren sehr verschieden sind, werden sie nachfolgend einzeln beschrieben.
Beim Semiadditiv-Verfahren, wie es schon für die Anordnung mit nach unten weisenden Vertiefungen beschrieben wurde, wird die Oberfläche des Materials zunächst einem "Quell- und Ätz-"Prozeß unterworfen. Die aufgerauhte Oberfläche wird mit Palladium aktiviert und die ganze Oberfläche wird sodann stromlos mit einem dünnen Metall­ überzug von ca. 2,5 µm versehen.
Die metallisierte Oberfläche wird sodann mit einer Negativ-Photowiderstandsmaske versehen und be­ lichtet und hierdurch wird ein Negativbild des gewünschten Schaltungsmusters 24 a in Form von polymerisiertem Widerstandslack hergestellt. Die freiliegenden Kupferbezirke werden sodann mit einer Nickelschicht versehen, indem der poly­ merisierte Widerstandslack als Abdeckmaske wirkt. So wird Nickel nur in den dem gewünschten Leiter­ zugmuster 24 a entsprechenden Bezirken abgeschieden. Eine Kupferschicht wird sodann auf der Nickel­ schicht abgeschieden, weil anderenfalls sich dieses mit einer nichtentfernbaren Nickeloxid­ schicht überziehen würde. Das Schaltungsmuster 24 a wird sodann im Siebdruckverfahren mit einer nicht mehr entfernbaren Maske versehen, die nur die Leiterzugenden 25 a an den für die Halbleiterchips vorgesehenen Vertiefungen und den Vertiefungen für die Kontaktstifte freiläßt. Die Leiterzug­ enden 25 a und die sich verjüngenden Vertiefungen 21 a werden getrennt metallisiert, und zwar mit einer Nickelschicht von etwa 3,75 µm, gefolgt von einer ca. 1 µm dicken Schicht von weichem, verbindungsfähigem Gold.
Die Photowiderstandsschichten werden mit einer alkalischen Lösung entfernt und die freiliegende Kupferschicht mit einer üblichen Kupferchlorid­ lösung oder einem anderen üblichen Ätzmittel weggeätzt. Dabei wirkt die Nickel- und Gold­ schicht als Ätzabdeckschicht, so daß nur das Schaltungsmuster 24 a auf der Oberfläche verbleibt. Danach wird die Oberfläche in Ammoniak getaucht, um möglicherweise vorhandene Kupferionen zu entfernen und eine verbindungsfähige Oberfläche zu schaffen. Dieses Verfahren ist sehr sicher und leicht reproduzierbar und die Oberflächen­ eigenschaften sind sehr gut; einwandfreie Kontakt­ stellen können so hergestellt werden.
Beim sogenannten Additiv-Verfahren wird die mit Palladium aktivierte Oberfläche, wie in den US- PSen 35 46 009, 36 00 330 und 36 29 185 beschrieben, behandelt. Das nur zu 1% oder weniger im Material befindliche Palladium reicht aus, um es für die stromlose Metallabscheidung zu aktivieren, hat aber wenig Einfluß auf die elektrischen Material­ eigenschaften. Das geformte Material wird zunächst nach einem Druck-und Ätzverfahren haftverbessert, wie schon zuvor beschrieben. Sodann wird eine permanente Abdeckmaske aufgebracht und stromlos so lange Kupfer abgeschieden, bis die gewünschte Leiterzugdicke erreicht ist (üblicherweise 25 µm). Sodann wird eine zweite Permanentmaske aufge­ bracht und die Oberfläche ist bereit zur Kontakt­ herstellung mit Leiterzugdrähten.
Der Einbau von verbindungsfähigen Oberflächen kann auf zweierlei Weise geschehen: entweder wird ein Metall guter Verbindungsfähigkeit stromlos auf der Oberfläche abgeschieden (wie Gold über Nickel oder Nickel/Bor), oder ein ausgehärteter dicker Polymerfilm wird aufgebracht. Wenn der letztere Weg gewählt wird, muß die Verfahrensfolge so abgeändert werden, daß sämtliche Oberflächen­ masken entfernt sind, ehe die Drahtverbindungs­ schicht in Form des Polymers ausgehärtet wird. Der Vorteil dieses Verfahrens ist, daß es einfach ist und keinen Ätzvorgang erfordert, sehr feine Leiterzüge verwendet werden können und die elek­ trischen Eigenschaften ausgezeichnet sind.
Das dritte Verfahren ist ebenfalls ein Polymer- Dickfilmverfahren, bei dem verschiedene Schichten im Siebdruckverfahren aufgebracht werden, die aus isolierendem oder leitfähigem Material bestehen. Auf diese Weise wird das leitfähige Muster der Kontaktstiftanordnung aufgebracht. Bei diesem Ver­ fahren sind höchstens drei im Siebdruck aufge­ brachte Schichten erforderlich: eine zum Ausbilden des Leiterzugmusters, eine zweite, um die elektrischen Verbindungen herzustellen, und eine dritte zur Herstellung einer verbindungs­ fähigen Oberfläche. Es soll noch bemerkt werden, daß statt des Siebdrucks auch eine galvanisch abscheidbare Druckfarbe verwendet werden kann, um das leitfähige Muster herzustellen, und daß auf dieser sodann eine Gold- oder Nickelschicht aufgebracht werden kann, um eine Oberfläche zu erzeugen, die mit Anschlußdrähten verbunden werden kann. Die Vorteile des Dickfilmverfahrens bestehen darin, daß es sehr einfach ist, einfache Verbindungen zwischen Kontaktstiften und Schaltung hat und daß für eine große Auswahl von Basismaterialien zur Verfügung steht.
Im Vergleich zu Bauteilen mit nach unten gerichteten Vertiefungen und Preßpassung ist die Zwischen­ schicht zwischen dem Leitungsmuster und den Kontaktstiften bei nach oben gerichteten Ver­ tiefungen wesentlich einfacher. Die Art dieser Verbindungen hat zweierlei Gestalt, je nach dem angewendeten Verfahren: für das Additiv­ und Semiadditiv-Verfahren wird die Verbindung zwischen Kontaktstift zum Leiterzugmuster durch Metallisieren des Stiftes 31 a und bis in die Kontaktstift-Vertiefung 21 a und deren Umgebung reichende Metallisierung hergestellt. Eine Lötpaste 50 a wird in die Vertiefungen 21 a gebracht und anschließend verflüssigt. Beim Dickfilm-Verfahren wird die Kontaktstift-Leiterzugverbindung durch Aufbringen eines flüssigen leitfähigen Epoxids oder eines ähnlichen Materials hergestellt (nicht gezeigt). Jedes dieser Verfahren bildet einfache elektrische und mechanische Verbindungen zwischen den Kontaktstiften und dem Leiterzugmuster. Sie haben den Vorteil, daß der Kontakt am gesamten Umfang des Kontaktstiftes 31 a hergestellt wird, obgleich nur eine einseitige Verbindung besteht. Ein Halbleiterchip 28 a kann anschließend in der hierfür vorgesehene Vertiefung untergebracht und in gleicher Weise befestigt werden,wie für die Ausführungsform mit nach unten weisenden Vertiefungen beschrieben.
Eine im Spritzgußverfahren hergestellte Abdeckung 20 a kann vorgesehen werden; sie wird genau über der Kontaktstiftanordnung eingepaßt und weist einen vertieften Bezirk 33 a auf, um genügend Platz für den drahtverbundenen Halbleiterchip 28 a und den mit der Energiesteuerung 23 a verbundenen Grat 34 a zu gewährleisten. Vorzugsweise wird die Abdeckung mit der Kontaktstiftanordnung durch Ultraschallschweißung verbunden, wie beschrieben.
Eine weitere Möglichkeit zur Herstellung des eingekapselten Bauteiles besteht in einem Preß- Spritz-Verfahren. Ein Vorteil dieses Verfahrens besteht darin, daß es das Bauteil vor äußeren Einflüssen vollständig schützt und so eine größere Zuverlässigkeit erzielt wird. Das Preß-Spritz- Verfahren ist zum Herstellen des vorliegenden Bauteiles mit einer Kontaktstiftanordnung besonders gut geeignet, indem man den Preßspritz­ vorgang so gestaltet, als handele es sich um ein Einspritzteil, bei dem die drahtverbundene Kontaktstiftanordnung den Einsatz darstellt. Die engen Dimensionstoleranzen, die bei diesem Ver­ fahren eingehalten werden können, sind besonders vorteilhaft. Weiterhin ist die große Material­ auswahl bei diesem Verfahren von Vorteil, weil hierdurch die Möglichkeit gegeben ist den Wärme­ ausdehnungskoeffizienten des Preßgußteiles dem der Trägerplatte weitgehend anzupassen. Die nach dem Preßspritzverfahren hergestellten Bauteile haben sehr gleichmäßige Eigenschaften und sehen gut aus.
Wie bei den Anordnungen mit nach unten gerichteten Kontaktstiftvertiefungen können auch in Bauteilen mit nach oben gerichteten Kontaktstiftvertiefungen mehr als ein Halbleiterchip untergebracht werden. Zusätzlich können für die letzteren Abstands­ halter 172a vorgesehen werden, die eine zusätz­ liche Ventilation ermöglichen.
Die Fig. 7A und 7B zeigen eine andere Ausführungs­ form der Kontaktstiftanordnung mit nach oben gerichteten Vertiefungen. Die Kontaktstifte erstrecken sich von der Seite der Kontaktstift­ anordnung 30 a, statt von unten. Andere Einzel­ heiten des Herstellungsverfahrens wurden bereits beschrieben.
Das Schaltungsmuster für das "pin grid array package" kann auch auf einer dünnen inneren Schicht her­ gestellt werden, nach einem ähnlichen Verfahren, wie es für gedruckte Schaltungen verwendet wird.
Die Kontaktstiftanordnung und die Abdeckung werden getrennt hergestellt und eine Dünnschicht-Schaltung wird mit Hilfe eines Haftvermittlers auf der Oberfläche des die Kontaktstifte enthaltenden Teiles aufgebracht. Die Stifte können dann mit der Schaltung elektrisch verbunden werden und eine elektronische Einrichtung wird an der hierfür vorgesehenen Stelle befestigt.
Die erfindungsgemäße Ausführungsform mit einer Dünnschicht-Schaltung besteht aus drei Grundbau­ elementen: (Fig. 8) Einer Dünnschicht 50 c, einem mit der Kontaktstiftanordnung versehenen Spritz­ gußteil 30 c und einer im Spritzgußverfahren her­ gestellten Abdeckung 20 c.
Vorzugsweise besteht die Dünnschicht aus einer Kupfer­ folie von ca. 18 µm Stärke, welche mit der Oberfläche eines Plastiklaminats (ca. 0,2 mm) fest ver­ bunden ist, beispielsweise ein Polyimidglas­ oder ein Epoxiglas-Laminat. Das leitfähige Muster ist wenigstens auf einer Seite nach in der Technik eingeführten Verfahren aufgebracht. Die Kupferfolie wird mit einer Fotowiderstands­ schicht bedeckt, das Schaltungsmuster wird abgebildet, so daß die polymerisierten Bezirke dem Leiterzugmuster entsprechen. Die unpolymeri­ sierte Schicht wird abgelöst und das nunmehr freiliegende Kupfer mit hierfür üblichen Ätz­ mitteln, wie z.B. einer Kupferchloridlösung, weggeätzt, so daß das gewünschte Leiterzugmuster übrig bleibt. Schließlich wird die polymerisierte Schicht von den Kupferleiterzügen entfernt.
Anschließend wird im Siebdruckverfahren ein Widerstandslack aufgebracht, der nur die Leiter­ zugenden an der für das elektronische Bauteil vorgesehenen Vertiefung freiläßt. Diese werden mit einer Nickelschicht von 3,8 µm Stärke versehen, auf der anschließend eine Goldschicht von 0,9 µm aufgebracht wird.
Der Widerstandslack wird sodann vermittels einer alkalischen Lösung abgelöst und die Oberfläche mit einer Ammoniaklösung behandelt, um diese von möglicherweise vorhandenen Kupferionen zu befreien und so einwandfreie elektrische Kontakte zu erhalten. Entsprechend der Kontaktstiftanordnung wird nun die Dünnschicht mit Löchern und der für das elektronische Bauteil erforderlichen Ver­ tiefung durch Ausstanzen versehen. Gleichzeitig wird der inneren Dünnschicht die endgültige Form gegeben. Die Metallisierung der Lochwandun­ gen kann gleichzeitig mit der Herstellung des ein- oder beidseitigen Schaltungsmusters er­ folgen; hierdurch wird eine bessere elektrische Verbindung zwischen den Kontaktstiften und dem Schaltungsmuster hergestellt.
Nach einer anderen Ausgestaltungsform des Dünn­ schicht-Verfahrens werden die Kontaktstift­ anordnung 30 c und die Abdeckung 20 c getrennt im Spritzgußverfahren hergestellt (Fig. 8). Die Kontaktstiftanordnung 30 c kann aus beliebigen formbaren Materialien hergestellt werden, wie beschrieben. Eine Vielzahl von Kontaktstiften 31 c ist in das Werkstück eingegossen; ebenfalls wird die für das elektronische Bauteil vorgesehene Vertiefung 35 c gleichzeitig hergestellt. Vorzugs­ weise ist der Durchmesser der Kontaktstifte nur wenig größer als der in der Dünnschicht hergestellten Löcher. Dadurch wird ein guter Kontakt beim Anpressen der Dünnschichtschaltung auf die Kontaktstifte erzielt. Weitere Einzel­ heiten wie ein Kühlkörper 40 c, sternförmige Kontaktstifte 32 c und Distanzstücke 172c können ebenfalls in dem Dünnschicht "pin grid array package" vorgesehen werden, wie für die anderen Aus­ führungsformen bereits beschrieben. In der Ab­ deckung werden zahlreiche Löcher 151c entsprechend der Stiftanordnung vorgesehen, und eine Vertiefung, die genügend Freiraum für das elektronische Bauteil gewährleistet, wird ebenfalls im Spritz­ guß vorgesehen.
Die Dünnschicht 50 c wird mit der Oberfläche von 30 c mit Hilfe eines Haftvermittlers 70 c fest ver­ bunden. Wenn der Haftvermittler ausgehärtet ist, werden die Preßpassungen zwischen den Kontakt­ stiften und dem Leiterzugmuster entweder durch ein leitfähiges Epoxidmaterial oder durch Lötzinn verstärkt. Der Halbleiterchip 28 a kann an­ schließend auf der Kontaktstiftanordnung 30 c mit Hilfe eines Haftvermittlers befestigt und mit den Leiterzügen durch die üblichen Drahtverbindungen verbunden werden. Ein Expoxidhaftvermittler 70 c kann auf die frei­ liegenden Oberflächen der Dünnschicht 50 c aufgebracht werden, und die Abdeckung 20 c wird so montiert, daß die Stifte 31 c in die Löcher 51 c der Abdeckung passen. Die Abdeckung 20 c kann sodann angedrückt werden und die Haftvermittlerschicht wird anschließend ausge­ härtet. Zum weiteren Schutz gegen Umweltein­ flüsse kann die Dünnschichtanordnung einge­ siegelt werden.
Fig. 9 zeigt eine weitere Ausgestaltungsform der Dünnschicht-Ausführung nach dem Verfahren mit nach oben gerichteten Kontaktstift-Vertiefungen. Die Einzelheiten des Herstellungsverfahrens wurden allgemein schon oben beschrieben, und ähnliche Merkmale wurden entsprechend dem zuvor beschriebenen bezeichnet. Nach jeder Ausgestaltungs­ form kann mehr als ein elektronisches Bauteil vorgesehen werden.
Die Dünnschicht-Ausführung des erfindungsgemäßen Bau­ teils beinhaltet eine verhältnismäßig billige Herstellung des Leiterzugmusters auf einer zwei­ dimensionalen Oberfläche. Aufgrund ihrer minimalen Dicke kann die Dünnschicht einschließlich der Löcher und des Bezirks zum Anbringen des Bauteils leicht hergestellt werden. Der "Quell- und Ätzschritt" wird überflüssig und die Verbindungen zwischen Stiften und Leiterzügen wesentlich vereinfacht.
Ebenfalls sind die Anschlußflächen für die Drahtverbindungen durch die direkte Auf­ plattierung auf die Kupferleiter wesentlich verbessert. Nach diesem Verfahren können ebenfalls Vielebenen-Schaltungen für Signal­ leitwege, Erdleitungen und Stromzuführungen hergestellt werden.
Nach der Dünnschicht-Ausführungsform ist es ebenfalls möglich, die Unterbringung für das elektronische Bauteil beliebig zu wählen, ohne das Werkzeug abzuändern. Ebenfalls kann dieser Bezirk vollständig oder teilweise metallisiert werden.Weiterhin besteht eine große Auswahl an verwendbaren Materialien.
Während die bisher beschriebenen Anordnungen nur eine Leiterzugebene enthielten, kann es für manche Anwendungsbereiche wünschenswert sein, mehrere Leiterzugebenen vorzusehen. Zu­ sätzliche Leiterzugebenen können hergestellt werden, indem zunächst die Leiterzüge ein- oder beidseitig auf die Dünnschicht aufgebracht werden. Dann werden die Kontaktstifte in die mit Loch­ wandmetallisierung versehenen Löcher eingepaßt, um elektrisch leitendenKontakt mit dem Leiter­ zugmuster herzustellen, und anschließend wird die Schaltung eingegossen, so daß Leiterzüge und die innere Schicht vollständig umschlossen sind. Eine weitere Leiterzugebene kann auf der Oberfläche des Bauteiles hergestellt werden.
Funktionen, wie Erdleiter, Stromzuführungen und zusätzliche Leitungen für Signalabtastung können zusätzliche Leiterzüge erforderlich machen, die nicht mehr in einer Leiterzugebene angeordnet werden können. Ein vorzugsweises Verfahren zur Anordnung einer Mehrzahl von Schichten in einem "pin grid array package" ist in Fig. 10 gezeigt und wird wie folgt durchgeführt: Zunächst werden die inneren Schichten hergestellt. Am besten wird hierfür von einem kupferkaschierten Polyimid­ oder Epoxyglas 50 b ausgegangen (0,15-0,20 mm dick), versehen mit einer beidseitigen Kupferauflage von 18 µm. Das Leiterzugmuster wird nach den bekannten Verfahren zur Herstellung von gedruckten Schaltungen angebracht.
Die innere Schicht 50 b weist ein interstitielles Lochmuster 53 b auf. Bestimmte Löcher entsprechen der Kontaktstiftanordnung 30 b, mit der diese zusammengefügt wird. Das leitfähige Muster 51 b kann auf jeder der beiden Oberflächen von 50 b ausgebildet werden oder, falls gewünscht, können auch mehrere Leiterzugebenen in der inneren Schicht vorgesehen werden.
Anschließend werden die Kontaktstifte 31 b in der Anordnung 30 b in die innere Schicht eingefügt und vergossen, oder die Stifte können zuerst in die Gußform 52 b eingefügt werden und dann wird die innere Schicht aufgepreßt, wie in Fig. 11 gezeigt. Vorzugsweise werden die Stifte zuerst in die innere Schicht eingesetzt, denn diese tragen dazu bei, die innere Schicht während des Vergußvorganges in der vorbestimmten Position zu halten, unabhängig davon, welche Verfahrens­ schrittfolge gewählt wird. Die Kontaktstifte 31 b werden mittels einer Preßpassung mechanisch mit der inneren Schicht 50 b verbunden und gleichzeitig wird die elektrische Verbindung zu den Leiterzügen eines jeden durchplattierten Loches 53 b hergestellt. Der Fachmann wird es als einen Vorzug empfinden, daß die Stifte auch zunächst in der inneren Schicht vergossen werden können und dann mit dem Leiterzugmuster elektrisch verbunden werden. Weiterhin können die Stifte auch so geformt sein, daß sie sich in der inneren Schicht leicht ver­ ankern lassen. Das Bauteil 30 b wird im Spritz­ gußverfahren hergestellt und umhüllt die innere Schicht 50 b vollständig, wie dies hier schon zuvor beschrieben wurde. Die innere ebene Schicht und die Stift-Loch-Verbindungen sind so voll­ ständig von dem Spritzgußteil umgeben. Das Leiter­ zugmuster 24 b wird auf der Oberfläche entweder nach dem Semiadditiv- oder nach dem Additiv- Verfahren oder nach dem Dickfilm-Verfahren her­ gestellt.
Einige Kontaktstifte sind sowohl mit den im Leiterzugmuster 24 b vorgesehenen Vertiefungen verbunden als auch mit den interstitiellen Löchern 53 b; andere sind nur mit 24 b oder 53 b verbunden. Wie beschrieben, kann eine im Spritz­ gußverfahren hergestellte Abdeckung für das Viel­ schicht "pin grid array package" verwendet werden. Die Abdeckung wird, wie ebenfalls be­ schrieben, vorzugsweise durch Ultraschall­ schweißung mit dem Bauteil verbunden.
Es ist vorteilhaft, daß bei gleicher Kontaktstift­ anordnung für das Mehrebenen-Verfahren die gleichen Werkzeuge wie für das "pin grid array package" ohne innere Schichten verwendet werden können. Bei Verwendung des Vielschichtverfahrens können, falls gewünscht, zusätzliche Stifte eingefügt werden. Weiterhin ist es vorteilhaft, daß die innere Schicht sowie deren Anschlußverbindungen vollständig eingegossen werden; weiterhin ist das Verfahren besonders ökonomisch.
Die erfindungsgemäßen "pin grid array packages" weisen gegenüber den zum Stand der Technik gehörenden wie keramische und gedruckte Laminat "pin grid array packages" erhebliche Vorteile auf:
  • 1. Der Kostenaufwand ist erheblich geringer;
  • 2. die Leiter sind von wesentlich besserer Qualität als in den Hybrid-Bauteilen aufgrund des besseren Materials und des fotografischen Abbildungsverfahrens;
  • 3. die Stifte sind in dem Gußteil sicher verankert;
  • 4. die Glasumwandlungstemperatur, die Dielektri­ zitätskonstante, der Verlustfaktor der wärme­ aushärtbaren Materialien sowie diese selbst sind alle besser als bei vergleichbaren Bauteilen nach dem Stand der Technik;
  • 5. die Vertiefungen für die Kontaktstifte werden im einfachen Spritzguß hergestellt;
  • 6. die Anbringung von Kühlkörpern kann in das Spritzgußteil eingeschlossen werden, ohne daß hierfür besondere Verfahrensschritte erforder­ lich sind;
  • 7. ebenfalls können die Unterbringungen für die elektronischen Bauteile wie Halbleiterchips im gleichen Spritzgußteil hergestellt werden;
  • 8. gefüllte thermoplastische und wärmeaushärtbare Materialien bilden ein System mit nicht konti­ nuierlichem oder lückenlosem Füllstoff wie die Laminate, was die Ausbildung von Kurz­ schlüssen zwischen eng benachbarten Leiter­ zügen weitgehend ausschließt;
  • 9. die Drahtbindung ist ausgezeichnet aufgrund der hohen Umwandlungstemperatur und der Härte gefüllter thermoplastischer Harzsysteme;
  • 10. die erforderlichen Distanzstücke können eben­ falls in einem Stück mitgegossen werden, so daß diese nicht besonders gefertigt und angebracht werden müssen;
  • 11. der thermische Ausdehnungskoeffizient des Bauteils ist dem von Epoxyglas-Laminaten näher als der von Keramik.
Das "pin grid array package" entsprechend der vorliegenden Erfindung ist mit sich verengenden Vertiefungen in der Trägerplatte ausgerüstet, die zur Aufnahme der metallischen Anschlußdrähte der Bauteile dienen. Diese Vertiefungen werden ebenfalls im Formteil vorgesehen und gleichzeitig mit diesem hergestellt. Anschließend wird das Leiterzugnetz aufgebracht, das sich bis in die genannten Vertiefungen erstreckt. Die Anschluß­ drähte werden in die Löcher eingeführt und verlötet.
Das erfindungsgemäße Bauteil 140, wie hier be­ schrieben ist, ist für eine Draht- oder gedruckte Schaltung geeignet, wie dies in Fig. 12 gezeigt ist. Die Schalttafel 150 wird entsprechend der Basis­ platte 20, wie bei der Ausführungsform mit nach unten gerichteten Vertiefungen beschrieben, hergestellt. Eine Vielzahl von sich verengenden Kontaktstift-Vertiefungen 151 und ein Schaltungs­ muster 152 werden in der Platte vorgesehen. Die freien Enden der Kontaktstifte 141 der Anordnung 140 werden so ausgeführt, daß sie in die entsprechenden sich verengenden Vertiefungen 151 hineinragen und elektrischen Kontakt mit dem Schaltungsmuster 152 herstellen. Bei entsprechen­ der Einstellung der Länge der Kontaktstifte und Abmessungen der Aufnahmevertiefungen in der Platte 150 kann das "pin grid array package" 140 so verschoben sein, daß ein Ventilations­ durchgang zwischen dem "pin grid array package" und der Schalttafel erzielt wird.
Eine Kontaktvorrichtung aus Metall 53 c kann eben­ falls in die Schalttafel 150 eingegossen werden (wie in Fig. 13A und 13B gezeigt). Diese Kontakt­ vorrichtung kann als elektrische Verbindung von bestimmten Leiterzügen mit einem außenliegenden Leitungskabel oder einer ähnlichen Vorrichtung dienen (beispielsweise einem ähnlichen Bauteil). Die metallische Verbindung 53 c erstreckt sich durch das Formstück und in die Umgebung einer Vertiefung 151 auf der Schalttafel 150. Elektrisch leitender Kontakt wird zwischen dem Verbindungs­ teil 53 c zu dem leitfähigen Muster 152 in einem der vertieften Bezirke hergestellt; dies hat den Vorteil erstens einer größeren Lötstelle und zweitens werden jegliche Vorsprünge, die über die Oberfläche des Spritzgußteiles hinausragen, vermieden. Auf diese Weise werden mechanische Verletzungen des Verbinders 53 c sowie der Schalt­ tafel 150 auf ein Minimum reduziert.
Es wird weiterhin als vorteilhaft empfunden, daß das erfindungsgemäße Bauteil auch auf den üblichen durchplattierten Schalttafeln montiert werden kann, wie in Fig. 14 gezeigt. Die Schalttafel 160 ist mit durchplattierten Löchern 161 versehen, die so angeordnet sind, daß ein "pin grid array package" 170 montiert werden kann. Die freien Enden der Kontaktstifte sind so angeordnet, daß sie sich in die Löcher mit metallisierten Lochwandungen erstrecken und dort verlötet werden, so daß Kontakt mit dem Leiterzugmuster 162 hergestellt wird. Die Distanzstücke 172 werden im gleichen Spritzgußteil eingegossen und sorgen für einen gewissen Abstand des "pin grid array package" 170 von der Oberfläche der Schalttafel 160 (d in Fig. 14). Hierdurch wird die Ventilation ermöglicht und/ oder die Entfernung von Lötmittel zwischen dem "pin grid array package" und der Schalttafel erleichtert.
Vorteilhafterweise kann das hier beschriebene Montageverfahren auch dann benutzt werden, wenn die Schalttafel Teil eines Gehäuses oder nicht eben ist oder beides. Allerdings muß für diese Anwendungsbereiche das Verfahren zur Herstellung des Schaltungsmusters etwas abge­ ändert werden. Es kann nicht nach den üblichen Siebdruck- oder Trockenfilm-Abbildungsverfahren gearbeitet werden, wie diese für ebene Schaltungen verwendet werden. Ein vorzugsweises Verfahren zur Herstellung des Leiterzugsmusters besteht aus einem Zwei-Schuß-Spritzguß-Verfahren, wie in der DE-OS 36 05 342.2 beschrieben. Die Unter­ lage wird aus einem Material hergestellt, das in feiner Verteilung Palladium enthält. Der erste "Schuß" dient zur Herstellung der Schaltungs­ unterlage 152a und der für die Stiftaufnahme vorgesehenen Vertiefungen 151a. Im zweiten "Schuß" wird der übrige Teil des Formstücks aus einem unkatalytischen Material hergestellt.
Das Material für den Spritzguß kann aus einem beliebigen plastischen Material bestehen einschließlich Polyetherimid, Polyarylsulfon, Polyätherketon, Polyethylenterphtalat, Poly­ butylenterphtalat und Polyphenylensulfid. Die metallischen Kontaktmaterialien an allen vorgesehenen Kontaktstellen können aus einer Anzahl von Metallen bestehen einschließlich Kupfer, Zinn Ni/Fe-Legierungen und Gold.
Das Formteil kann stellenweise metallisiert werden. Dem Metallisierungsschritt geht eine Oberflächen­ behandlung zur Haftverbesserung voraus. Letztere besteht aus einem Quellschritt mit einem Lösungsmittel wie (N-methylpyrrolidon) und einem Ätzschritt, der nacheinander mit Chlor­ wasserstoffsäure und Chromsäure durchgeführt wird. Das Teil wird sodann in ein stromlos Kupfer abscheidendes Bad gebracht. Aufgrund des im Material befindlichen Palladiums wird Kupfer in den freiliegenden Bezirken abgeschieden, während auf dem palladiumfreien Material kein Kupfer abgeschieden wird. Das Bauteil ist nun für die Aufnahme von weiteren Komponenten vorbe­ reitet. Vorzugsweise wird eine Lötpaste in die Vertiefungen gebracht, um in den Kontaktbezirken flüssiges Lot zu erhalten. Die Komponenten werden dann in die Vertiefungen eingeführt und Löt­ verbindungen hergestellt.
Zur Herstellung von Leiterzugmustern auf dem geformten Material der Ausführungsform mit nach oben gerichteten Kontaktstift-Vertiefungen werden die einzelnen "pin grid array packages" als Einheit hergestellt und dann in einen wieder­ verwendbaren Träger eingesetzt. Dieser Träger dient erstens als Schutz für das Bauteil vor Chemikalien und zweitens ermöglicht er die Massenherstellung.
Der Komponententräger nach der Erfindung erinnert an ein Gefäß zur Herstellung von Eiswürfeln mit einer Vielzahl von Fächern; jedes einzelne Fach ist zur Aufnahme eines Bauteils vor­ gesehen.
Die einzelnen Bauteile werden in den Fächern angeordnet, die zum weiteren Schutz durch Ver­ siegeln abgedeckt werden können, so daß die einzelnen Träger aufeinander geschichtet werden können. Wie in Fig. 16 gezeigt, können die Träger aus Polypropylen geformt werden. Der Träger 210 weist eine Vielzahl von Fächern 211 auf; jedes einzelne Fach ist so gestaltet, daß es ein Bauteil 212 aufnehmen kann, beispielsweise ein "pin grid array package", wie in Fig. 17 gezeigt. Vermittels einer Preßpassung werden die Bauteile in den Fächern des Trägers gehalten. Der hier beschriebene Träger hat sich für die meisten Zwecke als ausreichend erwiesen; in einigen Fällen mag es aber zum Durchsickern von Chemikalien in die Vertiefung 213 und die einzelnen "pin grid array packages" 212 kommen. Das Verfahren zur Herstellung des Leiterzug­ musters auf dem Spritzgußteil des Bauteiles sieht deshalb auch die Möglichkeit vor, die Grenzfläche 214 zwischen dem Bauteil 212 und dem Träger 210 abzudichten, was im Siebdruck- oder Aufwalzver­ fahren oder durch Auflaminieren einer Wider­ standsfolie 215 über der Zwischenschicht 214 erfolgt. Da dies häufig einen Teil des Abbildungs­ vorganges darstellt und im allgemeinen der erste Schritt ist, geschieht es praktisch ohne Kostenaufwand. Anschließend kann wie bei den üblichen ebenen Laminaten verfahren werden.
Die erfindungsgemäßen Bauteilträger bieten erhebliche Vorteile:
  • 1. Eine Seite kann metallisiert werden, während die anderen Seiten geschützt sind;
  • 2. durch die im Verfahren verwendeten Chemikalien und Temperaturen wird das Trägermaterial nicht angegriffen;
  • 3. die Bauteile sind in diesen in einer bestimmten Anordnung, die ohne Schwierigkeiten und mit vorhersagbarer Genauigkeit, z.B. auf eine Schaltplatte übertragen werden kann, angebracht;
  • 4. sie entsprechen den Dimensionsanforderungen für die Herstellung von Schaltungsmustern;
  • 5. sie können mit geringen Kosten hergestellt werden;
  • 6. sie sind wieder verwendbar;
  • 7. sie bieten der Rückseite des Bauteiles mechanischen Schutz;
  • 8. sie sind für die verschiedensten Bauteile ver­ wendbar;
  • 9. sie sind für die Massenherstellung wie für den Transport kleiner Stückzahlen geeignet.
Selbstverständlich sind eine große Zahl von Ab­ wandlungen im Rahmen des erfindungsgemäßen Grundkonzeptes möglich.
Beispielsweise kann das elektronische Bauteil beliebig gewählt werden und muß nicht, wie hier meist beschrieben, ein Halbleiterchip sein.
Das elektronische Bauteil muß nicht unbedingt in einer Vertiefung untergebracht werden; es kann auch auf der Oberfläche montiert werden. Die Kontaktstifte wurden allgemein als rund und gerade beschrieben; sie können auch jegliche andere Form haben, beispielsweise können auch gestanzte Metallteile verwendet werden, wie in den Fig. 18 und 19 gezeigt. Die Kontakt­ leiter 301 werden gemeinsam mit dem Träger­ streifen 302 verbunden. Jeder Kontaktleiter ist im allgemeinen L-förmig; sein eines Ende ist so gestaltet, daß es mit einem Leiterzug­ netzwerk Kontakt herstellen kann, und sein anderes Ende, das sich aus dem Bauteil erstreckt, ist vorgesehen, um den elektrischen Kontakt außer­ halb herzustellen. Jeder Kontaktleiter 301 weist auch eine Bruchlinie 303 auf an der Verbindungsstelle zwischen Kontaktleiter 301 und Trägerstrep 302. Vorteilhafterweise wird beispielsweise, wenn ein "package" mit 64 Leitern gewünscht ist, ein Trägerstreifen 302 mit vier Abschnitten benutzt; jeder Abschnitt enthält 16 Kontaktleiter. Die vier Abschnitte, einer für jede Seite des "packages" können dann in das "package" eingegossen werden. Sind diese einge­ gossen, wird der Trägerstreifen 302 entlang der Bruchlinie 303 abgeschnitten.
Fig. 20 zeigt diese Ausgestaltungsform für die zuvor beschriebene Dünnschicht-Schaltung 304.

Claims (38)

1. Verfahren zum Herstellen eines Verbindungsbauteils zur mechanischen und elektrischen Verbindung eines Halb­ leiter-Chips oder eines anderen elektronischen Bauteils mit einer elektrischen Schaltung, dadurch ge­ kennzeichnet, daß dieses aus Formteilen be­ steht, die im Zusammenwirken zum Anbringen von einem oder mehreren elektronischen Bauteil(en) geeignet sind, und daß mindestens die Oberfläche eines der Formteile mit einem Leiterzugmuster versehen wird, das einerseits mit den Anschlüssen des elektronischen Bauteils und anderer­ seits mit Kontaktstiften verbunden ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl der Kontaktstifte in bestimmter Anord­ nung in ein erstes Formteil bei dessen Herstellung so eingegossen werden, daß sie sich durch das Formteil er­ strecken und mindestens einseitig über dieses hinausragen, und daß es mit mindestens einer Vertiefung zur Aufnahme eines oder mehrerer elektronischen(r) Bauteils(e) aus­ gestattet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Leiterzugmuster auf der Oberfläche des Formteils sich einerseits bis in die zur Aufnahme der Kontaktstifte vorgesehenen Vertiefungen erstreckt und Kontakt zu die­ sen herstellt, und daß es andererseits mit den An­ schlüssen des bzw. der elektronischen Bauteils(e) ver­ bunden wird.
4. Verfahren nach den Ansprüchen 1 bis 3, dadurch ge­ kennzeichnet, daß ein zweites Formteil hergestellt wird, das mit dem Leiterzugmuster und nach unten gerichteten Vertiefungen zur Aufnahme der Kontaktstifte versehen ist, und daß beide Formteile zusammengefügt werden und hier­ durch die Stifte sich in die Aufnahmelöcher erstrecken und ein elektrisch leitender Kontakt zwischen diesen und dem Leiterzugmuster hergestellt wird.
5. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß das erste Formteil sowohl das Leiter­ zugmuster als auch die Vertiefungen für die Aufnahme der Kontaktstifte aufweist.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das zweite Formteil weiterhin ein eingegossenes Kühl­ blech für das elektronische Bauteil enthält.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das erste Formteil weiterhin ein eingegossenes Kühl­ blech für das elektronische Bauteil enthält.
8. Verfahren nach den Anprüchen 1 bis 4, dadurch ge­ kennzeichnet, daß das Verbindungsbauteil ein "pin grid array package" ist, und die Oberfläche des zweiten Form­ teils mit einem Leiterzugmuster und einer Vielzahl von Löchern versehen ist, die so gestaltet sind, daß sie eine Vielzahl von Kontaktstiften aufnehmen können, und, nachdem die beiden Formteile zusammengefügt sind, sich diese in die Aufnahmelöcher erstrecken und ein elek­ trisch leitender Kontakt zwischen diesen und dem Leiter­ zugmuster hergestellt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Material des zweiten Formteils aus Polyimid/Glas­ oder Epoxiglas-Laminat besteht.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Löcher mit einer Lochwandmetallisierung versehen werden.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das zweite Formteil mittels eines Haftvermittlers mit dem ersten Formteil verbunden wird.
12. Verfahren nach den Ansprüchen 1 bis 3, dadurch ge­ kennzeichnet, daß die Kontaktstifte im zweiten Formteil in den vorgesehenen Löchern, deren Wandungen metalli­ siert sind, montiert werden, und das zweite Formteil mit einem Leiterzugmuster in einer oder mehreren Schicht(en) versehen wird, und in dem das erste Formteil um das zweite Formteil gegossen wird.
13. Verfahren nach den Ansprüchen 1 bis 3, dadurch ge­ kennzeichnet, daß das plastische Material aus der Gruppe bestehend aus Polysulfon, Polyethersulfon, Polyetherimid, Polyarylsulfon, Polyester, Epoxyphenol, Diallylphtalat, Polyimid und Polyphenylensulfid ausgewählt ist.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß das plastische Material zur Verstärkung mit einem Füllstoff vermischt wird, der aus der Gruppe bestehend aus Mineralflocken, gemahlenem Glas, Mineralpulver und gehackten Glasfasern ausgewählt ist.
15. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß es weiterhin einen Verfahrensschritt enthält, in welchem die Stifte mit einer Form versehen werden, die die Verankerung in den vorgesehenen Löchern sichert.
16. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß es weiterhin die folgenden Schritte enthält: Einfügen einer Anzahl von Verbindungsbauteilen in einen Träger, der aus plastischem Material geformt ist und eine Anzahl von Fächern enthält, die so geformt sind, daß die einzelnen Bauteile in diesen untergebracht werden können.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß eine Abdichtung zwischen Bauteil und Träger angebracht wird.
18. Verfahren nach den Ansprüchen 2 und 3, dadurch ge­ kennzeichnet, daß das erste und das zweite Formteil durch die Preßpassungen der Stifte in den Aufnahmevertiefungen zusammengefügt werden.
19. Verfahren nach den Ansprüchen 2 und 3, dadurch ge­ kennzeichnet, daß die Grenzfläche zwischem dem ersten und dem zweiten Formteil abgedichtet wird.
20. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß eine Schutzabdeckung über dem elektronischen Bauteil angebracht wird.
21. Verfahren nach Anspruch 20, dadurch gekennzeich­ net, daß das erste Formteil mit einer Vertiefung zur Auf­ nahme des elektronischen Bauteils versehen ist, und daß die Schutzabdeckung ebenfalls mit einer Vertiefung ver­ sehen ist, um den ausreichenden Zwischenraum zu gewähr­ leisten, und Versiegeln der Zwischenschicht zwischen Abdeckung und dem ersten Formteil.
22. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß die Verbindung zwischen dem Verbindungsbauteil und der Schalttafel nach den folgenden Verfahrens­ schritten erfolgt: Herstellen eines "pin grid array package" mit einer Anzahl von sich über dieses er­ streckenden Kontaktstiften; Herstellen einer Trägerplatte mit einer Anzahl von Löchern oder Vertiefungen; Her­ stellen eines Leiterzugnetzes auf der Oberfläche der Trägerplatte, dessen Metallisierung sich bis in die Löcher oder Vertiefungen erstreckt; und Einführen der Kontaktstifte in die metallisierten Löcher oder Vertie­ fungen.
23. Verfahren nach Anspruch 22, dadurch gekennzeich­ net, daß das "pin grid array package" mit der Schalttafel durch eine Preßfassung der Stifte in den Löchern oder Vertiefungen verbunden wird.
24. Verfahren nach Anspruch 22, dadurch gekennzeich­ net, daß die Länge der Stifte so gewählt wird, daß eine Ventilation zwischen der Schalttafel und dem Bauteil er­ möglicht wird.
25. Verfahren nach Anspruch 22, dadurch gekennzeich­ net, daß die Herstellung einer Schalttafel die folgenden zusätzlichen Verfahrensschritte beinhaltet: Herstellen eines inneren Teiles aus katalysiertem Material, der mit einer Vielzahl von Vertiefungen versehen ist; Herstellen eines weiteren Teiles aus nicht katalytischem Material, das das erste Teil umgibt; Herstellen eines sich bis in die vorgesehenen Vertiefungen erstreckenden Leiterzug­ musters auf dem inneren oder ersten Teil; und Verlöten der Verbindungen.
26. Ein Verbindungsbauteil zum Verbinden elektro­ nischer Bauteile wie einem Halbleiter-Chip mit einer Schalttafel, dadurch gekennzeichnet, daß es die fol­ genden Bestandteile enthält: eine Vielzahl von metalli­ schen Leitern oder Kontaktstiften; ein erstes Formteil, in das die genannten Stifte eingegossen sind und durch das sie sich erstrecken; ein auf einer Oberfläche aus­ gebildetes Leiterzugmuster, das mit einem elektronischen Bauteil verbunden werden kann und das sich in die Löcher erstreckt; und jeder metallische Leiter oder Stift erstreckt sich in das passende Loch und stellt so eine elektrisch leitende Verbindung zwischen der Loch­ wandmetallisierung her.
27. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß es naoh unten gerichtete Aufnahme­ löcher oder Vertiefungen für die Kontaktstifte aufweist und das Leiterzugmuster auf einem zweiten Formteil ange­ bracht ist, das eine Vielzahl von Löchern enthält, die als Vertiefungen ausgebildet und für die Aufnahme von Kontaktstiften geeignet sind, und in dem das erste und das zweite Formteil durch eine Preßfassung der Stifte in den Vertiefungen verbunden sind und hierdurch gleich­ zeitig eine elektrische Verbindung mit dem Leiterzug­ muster hergestellt ist.
28. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß es nach oben gerichtete Aufnahme­ löcher oder Vertiefungen für die Kontaktstifte aufweist und das Leiterzugmuster auf dem ersten Formteil ange­ bracht ist, und jeder der Kontaktstifte sich in die ent­ sprechende Vertiefung erstreckt, die sich im ersten Form­ teil befindet, und daß das Leiterzugmuster um diese Kontaktstifte ausgebildet ist.
29. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß in diesem die Leiterzuganordnung auf einem zweiten Formteil angebracht ist, und daß dieses mit einer Vielzahl von Löchern zur Aufnahme der Kontakt­ stifte versehen ist, und bei dem das erste und das zweite Formteil miteinander verbunden werden, indem die im ersten Formteil angebrachten Stifte sich über dessen Oberfläche hinaus in die im zweiten Formteil vorgesehe­ nen Vertiefungen erstrecken und dort vermittels einer Preßfassung fest verankert sind.
30. Verbindungsbauteil nach Anspruch 29, dadurch ge­ kennzeichnet, daß das zweite Formteil ein Polyimid/Glas oder ein Epoxyglas ist.
31. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß das erste Formteil zusätzlich eine innere, leitfähige Schicht enthält, die interstitielle Durchgangslöcher aufweist.
32. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß die Kontaktstifte oder Leiter in das erste Formteil eingegossen sind.
33. Verbindungsbauteil nach Anspruch 32, dadurch ge­ kennzeichnet, daß die Stifte so geformt sind, daß sie in der Unterlage fest verankert werden können.
34. Verbindungsbauteil nach Anspruch 33, dadurch ge­ kennzeichnet, daß die der Verankerung dienenden Verformun­ gen im Mittelteil der Stifte angeordnet sind.
35. Verbindungsbauteil nach Anspruch 27, dadurch ge­ kennzeichnet, daß das zweite Formteil zusätzlich ein ein­ gegossenes Kühlblech enthält.
36. Verbindungsbauteil nach Anspruch 28, dadurch ge­ kennzeichnet, daß das erste Formteil zusätzlich ein ein­ gegossenes Kühlblech enthält.
37. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß das Verbindungsbauteil wenigstens einen Ansatz enthält.
38. Verbindungsbauteil nach Anspruch 26, dadurch ge­ kennzeichnet, daß das Material des Formteils aus der folgenden Gruppe ausgewählt ist: Polysulfon, Polyether­ sulfon, Polyetherimid, Polyarylsulfon, Polyester, Epoxy­ phenol, Diallylphtalat, Polyimid und Polyühenylensulfid.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3823463C1 (de) * 1988-07-11 1990-02-01 Du Pont De Nemours (Deutschland) Gmbh, 4000 Duesseldorf, De

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890152A (en) * 1986-02-14 1989-12-26 Matsushita Electric Works, Ltd. Plastic molded chip carrier package and method of fabricating the same
US4965227A (en) * 1987-05-21 1990-10-23 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
US5144412A (en) * 1987-02-19 1992-09-01 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
US5152057A (en) * 1987-11-17 1992-10-06 Mold-Pac Corporation Molded integrated circuit package
US4975763A (en) * 1988-03-14 1990-12-04 Texas Instruments Incorporated Edge-mounted, surface-mount package for semiconductor integrated circuit devices
JPH0756887B2 (ja) * 1988-04-04 1995-06-14 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
US4872844A (en) * 1988-07-08 1989-10-10 Amp Incorporated Component-carrying adapter for chip carrier socket
US5282111A (en) * 1989-06-09 1994-01-25 Labinal Components And Systems, Inc. Thermal transfer plate and integrated circuit chip or other electrical component assemblies including such plate
US5485351A (en) * 1989-06-09 1996-01-16 Labinal Components And Systems, Inc. Socket assembly for integrated circuit chip package
EP0413542A3 (en) * 1989-08-15 1991-12-04 Texas Instruments Incorporated Direct mount semiconductor package
US4994936A (en) * 1990-02-12 1991-02-19 Rogers Corporation Molded integrated circuit package incorporating decoupling capacitor
US4989117A (en) * 1990-02-12 1991-01-29 Rogers Corporation Molded integrated circuit package incorporating thin decoupling capacitor
US5006922A (en) * 1990-02-14 1991-04-09 Motorola, Inc. Packaged semiconductor device having a low cost ceramic PGA package
JP2768390B2 (ja) * 1990-12-11 1998-06-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 無電解金属付着のために基体をコンディショニングする方法
DE4040821A1 (de) * 1990-12-20 1992-06-25 Bosch Gmbh Robert Elektronisches bauelement und verfahren zu dessen aufbau
US5225897A (en) * 1991-10-02 1993-07-06 Unitrode Corporation Molded package for semiconductor devices with leadframe locking structure
US5241454A (en) * 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
US5257165A (en) * 1992-02-13 1993-10-26 Jaton Technology Co., Ltd. Pin grid array adaptor mounting hardware
US5177863A (en) * 1992-03-27 1993-01-12 Atmel Corporation Method of forming integrated leadouts for a chip carrier
EP0702509B1 (de) * 1992-07-17 2000-01-19 Vlt Corporation Verpackung für elektronische Komponenten
US5481436A (en) * 1992-12-30 1996-01-02 Interconnect Systems, Inc. Multi-level assemblies and methods for interconnecting integrated circuits
US5479319A (en) * 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
US5572140A (en) * 1993-08-25 1996-11-05 Sunright Limited Reusable carrier for burn-in/testing on non packaged die
US5543725A (en) * 1993-08-25 1996-08-06 Sunright Limited Reusable carrier for burn-in/testing on non packaged die
US5471011A (en) * 1994-05-26 1995-11-28 Ak Technology, Inc. Homogeneous thermoplastic semi-conductor chip carrier package
US5455387A (en) * 1994-07-18 1995-10-03 Olin Corporation Semiconductor package with chip redistribution interposer
US5671121A (en) * 1994-09-29 1997-09-23 Intel Corporation Kangaroo multi-package interconnection concept
US5945130A (en) * 1994-11-15 1999-08-31 Vlt Corporation Apparatus for circuit encapsulation
US5728600A (en) * 1994-11-15 1998-03-17 Vlt Corporation Circuit encapsulation process
JPH08279670A (ja) * 1995-04-07 1996-10-22 Hitachi Ltd 電子部品の表面実装構造
US5699609A (en) * 1995-04-12 1997-12-23 Allen-Bradley Company, Inc. Method of making power substrate assembly
US5659203A (en) * 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US5982186A (en) * 1995-09-28 1999-11-09 Texas Instruments Incorporated Contactor for test applications including membrane carrier having contacts for an integrated circuit and pins connecting contacts to test board
US5742481A (en) * 1995-10-04 1998-04-21 Advanced Interconnections Corporation Removable terminal support member for integrated circuit socket/adapter assemblies
US5868304A (en) * 1996-07-02 1999-02-09 International Business Machines Corporation Socketable bump grid array shaped-solder on copper spheres
KR100268460B1 (ko) * 1996-12-07 2000-10-16 윤종용 표면실장용 반도체ic의 위치결정장치
US6070782A (en) * 1998-07-09 2000-06-06 International Business Machines Corporation Socketable bump grid array shaped-solder on copper spheres
US6081429A (en) * 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
US6725536B1 (en) * 1999-03-10 2004-04-27 Micron Technology, Inc. Methods for the fabrication of electrical connectors
US6316737B1 (en) 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
US6499215B1 (en) * 2000-06-29 2002-12-31 International Business Machines Corporation Processing of circuit boards with protective, adhesive-less covers on area array bonding sites
JP3741005B2 (ja) * 2000-09-13 2006-02-01 セイコーエプソン株式会社 配線基板、その製造方法、表示装置および電子機器
US6985341B2 (en) * 2001-04-24 2006-01-10 Vlt, Inc. Components having actively controlled circuit elements
US7443229B1 (en) 2001-04-24 2008-10-28 Picor Corporation Active filtering
US6545227B2 (en) * 2001-07-11 2003-04-08 Mce/Kdi Corporation Pocket mounted chip having microstrip line
US6941537B2 (en) * 2002-02-07 2005-09-06 Intel Corporation Standoff devices and methods of using same
US6978539B2 (en) * 2002-07-17 2005-12-27 Compal Electronics, Inc. Method for attaching an integrated circuit package to a circuit board
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
DE10235332A1 (de) * 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
DE60336743D1 (de) * 2002-10-17 2011-05-26 Mallinckrodt Inc Vorrichtung zum transport von flüssigen radiopharmazeutika und die damit verbundene anwendungs- und herstellungsmethode
US6817870B1 (en) * 2003-06-12 2004-11-16 Nortel Networks Limited Technique for interconnecting multilayer circuit boards
TW200612345A (en) * 2004-10-07 2006-04-16 Advanced Flash Memory Card Technology Co Ltd Structure of memory card and producing method thereof
TWI312564B (en) * 2006-10-12 2009-07-21 Chen Kuanchu Method for manufacturing semiconductor device
US7781867B2 (en) * 2007-12-28 2010-08-24 Fujitsu Limited Method and system for providing an aligned semiconductor assembly
JP4607995B2 (ja) * 2008-11-28 2011-01-05 三菱電機株式会社 電力用半導体装置
US8133075B2 (en) * 2009-03-25 2012-03-13 Fci Americas Technology Llc Electrical connector and method of manufacture
JP5599328B2 (ja) * 2011-01-20 2014-10-01 三菱電機株式会社 電力用半導体装置とプリント配線板との接続機構
JP6694764B2 (ja) * 2016-06-08 2020-05-20 日本電波工業株式会社 電子デバイス
US10729000B2 (en) * 2016-09-28 2020-07-28 Intel Corporation Thermal conductivity for integrated circuit packaging

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1952789B2 (de) * 1968-10-21 1971-09-30 Luftdichte kapselung fuer elektronische bauelemente
US3777220A (en) * 1972-06-30 1973-12-04 Ibm Circuit panel and method of construction
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
EP0013562A1 (de) * 1979-01-10 1980-07-23 International Business Machines Corporation Verfahren zum Herstellen elektronischer Verkapselungen
US4338621A (en) * 1980-02-04 1982-07-06 Burroughs Corporation Hermetic integrated circuit package for high density high power applications
EP0069505A2 (de) * 1981-06-26 1983-01-12 Fujitsu Limited Herstellung von Halbleiteranordnung-Verbindungsleitern
US4561006A (en) * 1982-07-06 1985-12-24 Sperry Corporation Integrated circuit package with integral heating circuit
DE3434086A1 (de) * 1984-09-17 1986-03-27 Siemens Ag Bauelementegehaeuse

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3495023A (en) * 1968-06-14 1970-02-10 Nat Beryllia Corp Flat pack having a beryllia base and an alumina ring
US4396971A (en) * 1972-07-10 1983-08-02 Amdahl Corporation LSI Chip package and method
US3999105A (en) * 1974-04-19 1976-12-21 International Business Machines Corporation Liquid encapsulated integrated circuit package
US4082394A (en) * 1977-01-03 1978-04-04 International Business Machines Corporation Metallized ceramic and printed circuit module
US4132856A (en) * 1977-11-28 1979-01-02 Burroughs Corporation Process of forming a plastic encapsulated molded film carrier CML package and the package formed thereby
GB2011727A (en) * 1977-12-29 1979-07-11 Plessey Co Ltd Improvements in or relating to packaging arrangements
DE2840972A1 (de) * 1978-09-20 1980-03-27 Siemens Ag Verfahren zur herstellung einer kunststoffkapselung fuer halbleiterbauelemente auf metallischen systemtraegern
DE3011730C2 (de) * 1980-03-26 1982-05-27 Siemens AG, 1000 Berlin und 8000 München Gehäuse für elektrische Bauelemente, Bauelementegruppen oder integrierte Schaltungen
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
US4420877A (en) * 1981-03-19 1983-12-20 Mckenzie Jr Joseph A Self-masking socket pin carrier for printed circuit boards
US4602318A (en) * 1981-04-14 1986-07-22 Kollmorgen Technologies Corporation Substrates to interconnect electronic components
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
FR2518808A1 (fr) * 1981-12-18 1983-06-24 Radiotechnique Compelec Procede et dispositif pour enrober un microassemblage
US4677526A (en) * 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
US4618739A (en) * 1985-05-20 1986-10-21 General Electric Company Plastic chip carrier package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1952789B2 (de) * 1968-10-21 1971-09-30 Luftdichte kapselung fuer elektronische bauelemente
US3777220A (en) * 1972-06-30 1973-12-04 Ibm Circuit panel and method of construction
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
EP0013562A1 (de) * 1979-01-10 1980-07-23 International Business Machines Corporation Verfahren zum Herstellen elektronischer Verkapselungen
US4338621A (en) * 1980-02-04 1982-07-06 Burroughs Corporation Hermetic integrated circuit package for high density high power applications
EP0069505A2 (de) * 1981-06-26 1983-01-12 Fujitsu Limited Herstellung von Halbleiteranordnung-Verbindungsleitern
US4561006A (en) * 1982-07-06 1985-12-24 Sperry Corporation Integrated circuit package with integral heating circuit
DE3434086A1 (de) * 1984-09-17 1986-03-27 Siemens Ag Bauelementegehaeuse

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM Technical Disclosure Bulletin, Bd. 28, No. 2, July 1985, S. 768 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3823463C1 (de) * 1988-07-11 1990-02-01 Du Pont De Nemours (Deutschland) Gmbh, 4000 Duesseldorf, De

Also Published As

Publication number Publication date
EP0223234A3 (de) 1989-05-10
US4750092A (en) 1988-06-07
EP0223234A2 (de) 1987-05-27

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