DE3544622A1 - Circuit arrangement for a digital PLL circuit with shortened lock-in period - Google Patents
Circuit arrangement for a digital PLL circuit with shortened lock-in periodInfo
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Abstract
Description
Die Erfindung betrifft eine Schaltungsanordnung für eine digitale PLL-Schaltung mit verkürzter Einrastdauer, bestehend aus einem mit einer Referenzfrequenz f ref beaufschlagten Phasendetektor, dem ein Tiefpaßfilter nachgeschaltet ist, einem mit dem Ausgang des Tiefpaßfilters verbundenen Verstärker und einen dem Verstärker nachgeschalteten spannungsgesteuerten Oszillator an dessen Ausgang die Ausgangsfrequenz f A ansteht und der mit einem zweiten Eingang des Phasendetektors verbunden ist.The invention relates to a circuit arrangement for a digital PLL circuit with a shorter latching time, consisting of a phase detector to which a reference frequency f ref is applied, which is followed by a low-pass filter, an amplifier connected to the output of the low-pass filter, and a voltage-controlled oscillator connected to the amplifier at its output the output frequency f A is present and which is connected to a second input of the phase detector.
Derartige PLL-Schaltungen benötigen erfahrungsgemäß eine sehr große Anzahl (» 1000) von Perioden der Referenzfrequenz, bis die Ausgangsfrequenz auf die Referenzfrequenz eingerastet ist. Eine Berechnung des Vorgangs und damit die Dimensionierung des Regelkreises ist vor allem bei digitalen Schaltungen sehr erschwert, da es sich um einen diskontinuierlichen Vorgang mit zeitlich veränderlichen Parametern handelt.Experience has shown that such PLL circuits require one very large number (»1000) of periods of the reference frequency, until the output frequency reaches the reference frequency is engaged. A calculation of the process and thus the Dimensioning of the control loop is especially with digital Circuits very difficult since it is a discontinuous Process with parameters that change over time acts.
Digitale Phasendetektoren mit einem Tristate-Ausgang (Ausgangssignal + 1, 0, -1) geben bekanntlich ein Steuersignal ab, dessen Richtung und Dauer der zu korrigierenden Größe (Phasenabweichung) entspricht. Es ist bekannt, das Einrasten dadurch zu beschleunigen, daß innerhalb eines engeren Toleranzbereich die Amplitude der Stellgröße reduziert wird. Auf diese Weise vergrößert sich die Verweilzeit der PLL-Ausgangsfrequenz innerhalb dieses Toleranzbereichs annähernd umgekehrt proportional zu diesem Reduktionsfaktor. Digital phase detectors with a tri-state output (output signal As is known, +1, 0, -1) give a control signal depending on its direction and duration of the size to be corrected (Phase deviation) corresponds. It is known to snap into place accelerate that within a narrower tolerance range the amplitude of the manipulated variable is reduced. To this In this way, the dwell time of the PLL output frequency increases reversed within this tolerance range proportional to this reduction factor.
Bei der Rechnersimulation des Fangvorgangs einer digitalen PLL-Schaltung zeigt es sich, daß die Dauer des Steuersignals jeweils maximal wird, wenn die momentane Frequenz der Schaltung der Referenzfrequenz entspricht. Infolge dieser "Trägheitswirkung" wird ein schnelles Einrasten verhindert und die Frequenzabweichung vergrößert sich wieder nach der anderen Seite.When simulating the capture process of a digital computer PLL circuit shows that the duration of the control signal each becomes maximum when the current frequency of the circuit corresponds to the reference frequency. As a result of this "inertia effect" a quick snap is prevented and the frequency deviation increases again after the other side.
Aufgabe der Erfindung ist es, eine Schaltungsanordnung für eine digitale PLL-Schaltung der eingangs genannten Art anzugeben, die gegenüber den bekannten PLL-Schaltungen einen beschleunigten Einrastvorgang gewährleistet.The object of the invention is to provide a circuit arrangement for to specify a digital PLL circuit of the type mentioned at the outset, compared to the known PLL circuits accelerated locking process guaranteed.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein zusätzliches Regelglied am Ausgang des Phasendetektors vorgesehen ist, das auf den Verstärker einwirkt und dessen Verstärkungsfaktor ändert und/oder das am Verstärkerausgang anstehende Signal umpolt.This object is achieved in that a additional control element at the output of the phase detector is provided, which acts on the amplifier and its Gain factor changes and / or that at the amplifier output pending signal reversed.
Vorteilhafte Ausgestaltungen der Erfindung bestehen darin, daß das Regelglied X in Abhängigkeit von der Impulsdauer, vorzugsweise im Bereich des Maximums oder Minimums, am Ausgang des Phasendetektors auf den Verstärker einwirkt.Advantageous embodiments of the invention consist in that the control element X acts on the amplifier at the output of the phase detector depending on the pulse duration, preferably in the range of the maximum or minimum.
Vorzugsweise besteht das Regelglied aus einer Konstantstromquelle, einem Kondensator, einem Schalter und einem Komparator, wobei gegebenenfalls zwischen den Ausgang des Phasendetektors und den Eingang des Regelgliedes ein Flip-Flop geschaltet ist. Es ist vorteilhaft, wenn der Komparator entweder durch die Referenzfrequenz oder durch das am Ausgang des Phasendetektors anstehende Signal gesteuert wird.The control element preferably consists of a constant current source, a capacitor, a switch and a comparator, where appropriate between the output of the phase detector and the input of the control element a flip-flop is switched. It is advantageous if the comparator is either by the reference frequency or by that at the output of the phase detector signal is controlled.
Die Vorteile der Erfindung werden anhand der folgenden Ausführungsbeispiele erläutert. The advantages of the invention are illustrated by the following exemplary embodiments explained.
In der dazugehörenden Zeichnung zeigenShow in the accompanying drawing
Fig. 1 eine bekannte PLL-Schaltung, Fig. 1 shows a known PLL circuit,
Fig. 2 eine PLL-Schaltung nach der Erfindung, Fig. 2 is a PLL circuit according to the invention,
Fig. 3 eine erste Ausführungsform des Regelgliedes X, Fig. 3 shows a first embodiment of the control element X,
Fig. 4 eine weitere Ausführungsform des Regelgliedes X, Fig. 4 shows another embodiment of the control element X,
Fig. 5 den Frequenzabgleich bei der bekannten PLL-Schaltung und Fig. 5 shows the frequency adjustment in the known PLL circuit and
Fig. 6 und Fig. 7 den Frequenzabgleich bei der PLL-Schaltung nach der Erfindung. Fig. 6 and Fig. 7, the frequency adjustment in the PLL circuit according to the invention.
In der Fig. 1 ist eine herkömmliche PLL-Schaltung angeführt. Die Referenzfrequenz f ref wird einem Phasendetektor PD zugeführt, der einen Tristate-Ausgang aufweist. Das Ausgangssignal des Phasendetektors PD ist somit entweder + 1 oder - 1 bzw. 0. Dem Phasendetektor PD ist ein Tiefpaßfilter TP nachgeschaltet, dessen Ausgangssignal einem Verstärker V zugeleitet wird. Das Ausgangssignal des Verstärkers V steuert einen spannungsgesteuerten Oszillator VCO an, an dessen Ausgang die Ausgangsfrequenz f a ansteht, die auf die Referenzfrequenz f ref eingeregelt werden soll. Hierzu ist der Ausgang des spannungsgesteuerten Oszillators VCO in Rückkopplung mit einem zweiten Eingang des Phasendetektors PD verbunden. Als Verstärker V ist beispielsweise ein OTA (Operational Transconductance Amplifyer)-Verstärker vorgesehen.A conventional PLL circuit is shown in FIG . The reference frequency f ref is fed to a phase detector PD which has a tri-state output. The output signal of the phase detector PD is thus either + 1 or - 1 or 0. The low-pass filter TP is connected downstream of the phase detector PD , the output signal of which is fed to an amplifier V. The output signal of the amplifier V drives a voltage-controlled oscillator VCO , at whose output the output frequency f a is present, which is to be adjusted to the reference frequency f ref . For this purpose, the output of the voltage-controlled oscillator VCO is connected in feedback to a second input of the phase detector PD . An OTA (Operational Transconductance Amplifyer) amplifier is provided as amplifier V , for example.
In der Fig. 2 ist eine digitale PLL-Schaltung nach der Erfindung dargestellt. Bei dieser Schaltung ist ein zusätzliches Regelglied X vorgesehen, das mit dem Ausgangssignal des Phasendetektors PD beaufschlagt wird und das auf den Verstärker V einwirkt, indem dessen Verstärkungsfaktor geändert bzw. das am Verstärkerausgang anstehende Signal umgepolt wird. In FIG. 2, a digital PLL circuit is shown according to the invention. In this circuit, an additional control element X is provided, which is acted upon by the output signal of the phase detector PD and which acts on the amplifier V by changing its amplification factor or reversing the signal present at the amplifier output.
Dieses Regelglied X beschleunigt den Einrastvorgang, indem beim Auftreten des Maximums der Frequenzabweichung das Vorzeichen des Steuersignals umgekehrt und bis zum Erscheinen de Minimums beibehalten wird. Auf diese Weise ist z. B. ein Einrasten bei einer anfänglichen Frequenzabweichung von 10% innerhalb weniger als 100 Perioden möglich ("Maximumprinzip").This control element X accelerates the latching process by reversing the sign of the control signal when the maximum of the frequency deviation occurs and maintaining it until the minimum appears. In this way, e.g. B. a snap possible with an initial frequency deviation of 10% within less than 100 periods ("maximum principle").
Der Frequenzabgleich wird weiter verbessert, wenn gleichzeitig mit der Vorzeichenumkehr (Negation) die Verstärkung reduziert wird (z. B. auf 50%).The frequency adjustment is further improved if at the same time with the sign reversal (negation) the gain is reduced (e.g. to 50%).
Es ist erforderlich, daß das Eintreten des Maximums des Steuersignals genau bestimmt werden muß und daß die Richtung des Abgleichs bekannt ist. Die letzte Forderung läßt sich gegebenenfalls dadurch umgehen, daß die Ruhefrequenz der PLL-Schaltung z. B. unterhalb der Referenzfrequenz f ref liegt und bei einem eventuellen Ausrasten stets gegen diese gezogen wird, so daß auch der Einfangvorgang stets nur in einer Richtung verläuft.It is necessary that the occurrence of the maximum of the control signal must be determined precisely and that the direction of the adjustment is known. The last requirement can be avoided if necessary, that the quiescent frequency of the PLL circuit z. B. is below the reference frequency f ref and is always pulled against it in the event of a possible disengagement, so that the capture process always runs in one direction only.
Der Schaltungsaufwand, insbesondere für die Richtungserkennung des Abgleichs, läßt sich vorteilhaft dadurch verringern, daß nicht das absolute Maximum des Steuersignals detektiert wird, sondern daß die Dauer des Steuersignals generell auf einen Grenzwert (z. B. 25% oder 50% der Maximaldauer) beschränkt wird. Da diese Dauern allerdings im engeren Toleranzbereich unter Umständen nicht erreicht werden, ist diese Art der Beschleunigung des Einrastens hauptsächlich nur im äußeren Fangbereich wirksam. Als innerer Fangbereich wird hier z. B. eine Frequenzabweichung von weniger als ± 1% verstanden. The circuit effort, especially for the direction detection the adjustment, can advantageously be reduced by that not the absolute maximum of the control signal is detected, but that the duration of the control signal generally to a limit value (e.g. 25% or 50% of the Maximum duration) is limited. However, since these durations narrow tolerance range may not be reached, this type of engagement acceleration is primary only effective in the outer catch area. As an inner catch area is here z. B. a frequency deviation of less than ± 1% Roger that.
Ist ein Frequenzkriterium vorhanden, kann dieses vorteilhaft zusätzlich sowohl zum Umschalten der Steuersignalamplitude als auch der maximalen Signaldauer herangezogen werden.If a frequency criterion is available, this can be advantageous in addition to both switching the control signal amplitude as well as the maximum signal duration.
Bei einem weiteren Ausführungsbeispiel kann das Steuersignal bei einem Auftreten großer Dauern umgepolt werden. Der Effekt ist dann ähnlich wie bei der maximumabhängigen Steuerung. Allerdings müssen die dafür wirksamen Zeitdauern auf ca. 70% der Maximaldauer beschränkt bleiben, damit ein Abgleich stattfinden kann. Dieses Verfahren ist deshalb im wesentlichen auf den äußeren Fangbereich, d. h. bei Frequenzabweichungen z. B. größer ± 1%, beschränkt.In a further embodiment, the control signal are reversed if long durations occur. The effect is then similar to the maximum-dependent control. However, the effective times for this must be based on Approx. 70% of the maximum duration remain limited, so that an adjustment can take place. This procedure is therefore in essentially on the outer capture area, d. H. with frequency deviations e.g. B. greater than ± 1%.
Anstelle des Frequenzkriteriums kann auch das n-te Auftreten eines Schaltkriteriums (Maximum der Impulsdauer oder Überschreiten des Impulsgrenzwertes) zum Umschalten der Steueramplitude benutzt werden (1 ≦ωτ n ≦ωτ 10 . . .).And the n -th occurrence of a shift criterion may (maximum of the pulse duration or pulse exceeding the limit value) used for switching control of the amplitude instead of the frequency criterion (1 ≦ ωτ n ≦ ωτ 10th..).
Es ist auch möglich, das Umpol- und das Abschalt- oder Begrenzerverfahren in verschiedenen Abgleichzuständen zu kombinieren.It is also possible to reverse the polarity and the shutdown or Limiter procedure in different adjustment states too combine.
In der Fig. 3 ist ein Prinzipschaltbild des Regelgliedes X zur Steuerung nach dem "Maximumprinzip" dargestellt. Der Phasendetektor PD steuert über ein Flip-Flop FF eine konstantstromquelle I an, die einen Kondensator C während der Impulsdauer abwechselnd lädt und wieder entlädt. Nach jedem Entladevorgang wird die Restspannung am Kondensator durch einen Komparator K gemessen und anschließend durch den Schalter S kurzzeitig kurzgeschlossen. Je nach dem Komparatorausgang v wird die Verstärkung beeinflußt. Die Steuerung des Komparators K und des Schalters S ist wahlweise durch den Ausgang des Phasendetektors PD oder durch die Referenzfrequenz f ref möglich. In Fig. 3 a schematic diagram of the control element X is shown for control according to the "maximum" principle. The phase detector PD controls a constant current source I via a flip-flop FF , which alternately charges and discharges a capacitor C during the pulse duration. After each discharge process, the residual voltage across the capacitor is measured by a comparator K and then short-circuited by switch S. The gain is influenced depending on the comparator output v . The control of the comparator K and the switch S is possible either through the output of the phase detector PD or through the reference frequency f ref .
In der Fig. 4 ist ein Prinzipschaltbild des Regelkreises X für die Impulsdauerbegrenzung dargestellt. Während der Impulsdauer des Ausgangs des Phasendetektors D wird ein Kondensator C durch eine Konstantstromquelle I aufgeladen. Bei Erreichen eines einstellbaren Spannungswertes ( Impulsdauer) schaltet der Komparator K den Verstärker ab.In FIG. 4 is a schematic diagram of the control circuit X is illustrated for the pulse width limit. During the pulse duration of the output of the phase detector D , a capacitor C is charged by a constant current source I. When an adjustable voltage value (pulse duration) is reached, the comparator K switches off the amplifier.
In der Fig. 5 ist der Einregelvorgang von herkömmlichen PLL- Schaltungen für eine Einfangsfrequenzabweichung von + 10% mit einer Referenzfrequenz f ref = 1 GHz. Auf der Abszisse ist die Anzahl der Perioden der Referenzfrequenz f ref angeführt. Die Kurve 1 bezieht sich auf eine Reduzierung der Verstärkung im Einrastbereich Δ f/f = 0,01 auf 1/20 bei einer Anfangsphase 0°. Die Kurve 2 bezieht sich auf die gleichen Bedingungen wie die Kurve 1 bei einer Anfangsphase von 3,1. Die Kurve 3 ist unter gleichen Bedingungen wir Kurve 2 mit einem Dämpfungswiderstand im Tiefpaßfilter von 1000 kOhm aufgenommen. Bei der Kurve 4 erfolgte bei einer Anfangsphase von 3,1 keine Verstärkungsänderung, während die Kurve 5 bei gleichen Bedingungen wie Kurve 4 mit einem Dämpfungswiderstand von 1000 kOhm im Tiefpaßfilter aufgenommen wurde.In FIG. 5, the tune-in conventional PLL circuits for a Einfangsfrequenzabweichung of + 10% with a reference frequency f ref = 1 GHz. The number of periods of the reference frequency f ref is shown on the abscissa. Curve 1 relates to a reduction in the gain in the snap-in area Δ f / f = 0.01 to 1/20 with an initial phase of 0 °. Curve 2 relates to the same conditions as curve 1 with an initial phase of 3.1. Curve 3 is recorded under the same conditions as curve 2 with an attenuation resistance in the low-pass filter of 1000 kOhm. In curve 4 , there was no change in gain at an initial phase of 3.1, while curve 5 was recorded in the low-pass filter with a damping resistance of 1000 kOhm under the same conditions as curve 4 .
Den Kurven 1 bis 5 ist zu entnehmen, daß bei herkömmlichen PLL-Schaltungen der Einrastvorgang sehr lange dauert und unter Umständen eine Einrastung im inneren Fangbereich überhaupt nicht stattfindet.It can be seen from curves 1 to 5 that with conventional PLL circuits, the snap-in process takes a very long time and, under certain circumstances, snap-in in the inner catch area does not take place at all.
In der Fig. 6 ist der Einregelvorgang bei einer PLL-Schaltung nach der Erfindung dargestellt. Der Verstärkungsfaktor D ist frequenzabhängig geregelt. Kurve 7 wurde mit einer frequenzabhängigen Verstärkungsreduzierung auf 1/20 aufgenommen, wobei bei Umpolung die Verstärkung auf 1/√ reduziert wurde. Die Anfangsphase betrug - 3,1. In FIG. 6, the tune-in is shown for a PLL circuit according to the invention. The gain factor D is regulated depending on the frequency. Curve 7 was recorded with a frequency-dependent gain reduction to 1/20, the gain being reduced to 1 / √ when the polarity was reversed. The initial phase was - 3.1.
Die Kurve 7 wurde ohne Verstärkungsänderung bei einer Anfangsphase von - 3,1 aufgenommen, wobei bei Umpolung die Verstärkung halbiert wurde.Curve 7 was recorded without a change in gain at an initial phase of -3.1, the gain being halved when the polarity was reversed.
Die Kurve 8 entspricht einer frequenzabhängigen Verstärkungsreduzierung auf 1/10, einer Anfangsphase von - 3,1, und bei Umpolung einer Verstärkungsreduzierung auf 1/- 20. Die Kurve 9 entspricht einer frequenzabhängigen Verstärkungsreduzierung von 1/4 bzw. beim Umpolen von 1/- 8, sonst wie Kurve 8 und bei Kurve 10 liegen die gleichen Verhältnisse wie bei Kurve 9 bei einer Anfangsphase 0 vor.Curve 8 corresponds to a frequency-dependent gain reduction to 1/10, an initial phase of -3.1, and if the polarity is reversed, a gain reduction to 1 / - 20. Curve 9 corresponds to a frequency-dependent gain reduction of 1/4 or, if the polarity is reversed, 1 / - 8, otherwise like curve 8 and curve 10 , the same conditions are present as for curve 9 with an initial phase 0.
In der Fig. 7 ist der Einregelvorgang einer PLL-Schaltung nach der Erfindung bei einer Maximumprinzip-Steuerung des Komparators K und Schalters S durch die Referenzfrequenz f ref dargestellt. Bei Kurve 11 wurde die Verstärkung im Einrastbereich Δ f/f = 0,01 auf 1/10 reduziert bei einer Anfangsphase von - 3,1. Bei Kurve 12 wurde bei Umpolung die Verstärkung halbiert (1/- 20), sonst wie Kurve 11 und bei Kurve 13 betrug die Anfangsphase 0, sonst wie Kurve 2. FIG. 7 shows the adjustment process of a PLL circuit according to the invention with a maximum principle control of the comparator K and switch S by the reference frequency f ref . In curve 11 , the gain in the snap-in area Δ f / f = 0.01 was reduced to 1/10 with an initial phase of -3.1. In the case of curve 12 , the gain was halved with polarity reversal (1 / - 20), otherwise like curve 11 and for curve 13 , the initial phase was 0, otherwise like curve 2 .
Den Fig. 6 und 7 ist im Vergleich mit der Fig. 5 zu entnehmen, daß durch die erfindungsgemäßen PLL-Schaltung eine sehr kurze Einrastzeit erreicht wird und daß die Frequenzabweichungen innerhalb des inneren Fangbereiches, d. h. kleiner als ± 1% liegen. FIGS. 6 and 7 can be seen in comparison with FIG. 5, that a very short lock-in time is achieved by the inventive PLL circuit, and that the frequency deviations within the inner capture range, ie, less than ± 1% are.
Die erfindungsgemäße PLL-Schaltung eignet sich besonders für die Anwendungsfälle, bei denen eine wiederholt schnelle Einregelung der Ausgangsfrequenz f a auf die Referenzfrequenz f ref erforderlich ist. Beispielsweise sein hier Autotelephone, FSK (Frequenz shift key)-Verfahren und Frequenz-Synthesizer angeführt.The PLL circuit according to the invention is particularly suitable for the applications in which repeated, rapid adjustment of the output frequency f a to the reference frequency f ref is required. For example, his Autotelephone, FSK (frequency shift key) method and frequency synthesizer are listed here.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19853544622 DE3544622A1 (en) | 1985-12-17 | 1985-12-17 | Circuit arrangement for a digital PLL circuit with shortened lock-in period |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19853544622 DE3544622A1 (en) | 1985-12-17 | 1985-12-17 | Circuit arrangement for a digital PLL circuit with shortened lock-in period |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3544622A1 true DE3544622A1 (en) | 1987-06-19 |
Family
ID=6288667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19853544622 Withdrawn DE3544622A1 (en) | 1985-12-17 | 1985-12-17 | Circuit arrangement for a digital PLL circuit with shortened lock-in period |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3544622A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3825664A1 (en) * | 1988-07-28 | 1990-02-01 | Plath Naut Elektron Tech | Phase-locked loop with automatic compensation for nonlinearities |
| US5945854A (en) * | 1998-02-10 | 1999-08-31 | Ericsson Inc. | Phase locked loops including input amplitude control |
-
1985
- 1985-12-17 DE DE19853544622 patent/DE3544622A1/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3825664A1 (en) * | 1988-07-28 | 1990-02-01 | Plath Naut Elektron Tech | Phase-locked loop with automatic compensation for nonlinearities |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8139 | Disposal/non-payment of the annual fee |