DE3526485C2 - - Google Patents
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance
Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung
gemäß dem Oberbegriff des Patentanspruchs 1.
Aus der DE-OS 31 30 714 ist eine derartige Schaltungsan
ordnung bekannt, die zum dynamischen Testen komplizierter
Logikmodule zusammen mit diesen auf den zu testenden Halb
leiterschaltungsplättchen ausgebildet ist. Mit diesem Test
system wird die Testzeit verkürzt und die Anzahl von für
den Testvorgang erforderlichen Anschlüssen sowie von Test
daten verringert. Trotz der Verringerung der Testanschlüsse
ist es aber erforderlich, die beim Testen erhaltenen Aus
gangssignale sofort oder nach einer Zwischenspeicherung
einem externen Wartungsprozessor zuzuführen, der dann die
Ausgangsdaten mit Solldaten vergleicht und damit eine "gut/
schlecht"-Bewertung liefert. Ein solcher Wartungsprozessor
ist jedoch zwangsläufig kostspielig, da er nicht nur imstande
sein muß, eine sehr große Datenmenge schnell zu verarbeiten,
um die Auswertungszeit kurz zu halten, sondern auch für
die Bewertung unterschiedlicher Logikmodule umstellbar
sein muß. Ferner ist der Wartungsprozessor bereits bei
Anschluß eines einzigen Logikmoduls mit dem dazugehörigen
Testsystem belegt, so daß keine parallele Testauswertung
für mehrere Logikmodule möglich und folglich der Durchsatz
an Logikmodulen relativ gering ist oder zur Steigerung
des Durchsatzes mehrere der kostspieligen Wartungsprozes
soren bereitgestellt werden müßten. Ferner ermöglicht
die bekannte Schaltungsanordnung auch nicht die Testung
analoger Schaltungen, da das Testausgangs-Schieberegister
jeweils nur digitale Daten abgeben kann.
In der US 42 43 937 sind eine mikroelektronische Vor
richtung und ein Verfahren zum Testen derselben beschrieben,
wobei auf dem die Vorrichtung tragenden Halbleiterplättchen
ein gesondertes Testelement ausgebildet wird. Dieses Test
element ist nicht mit der Vorrichtung verbunden und bildet
keinen Teil derselben. An dem Testelement werden nach dem
Herstellungsprozeß Messungen vorgenommen, aus denen Prozeß
fehler ermittelt werden können, die die Eigenschaften der
Vorrichtung beeinträchtigen könnten.
Weiterhin ist in dem Artikel "In-Situ Testability Design"
von Frank F. Tsui in Proceedings of the IEEE, Band 70,
Nr. 1, Januar 1982, Seiten 59 bis 78 eine Schaltungsanordnung
beschrieben, an deren Grundplatte (Wafer), auf der eine
Vielzahl integrierter Schaltungseinheiten (Chips) ausgebildet
ist, viele mit einzelnen oder allen Schaltungseinheiten
verbundene Außenanschlußflächen (Pads) vorgesehen sind.
An diese Außenanschlüsse wird über eine entsprechende Schnitt
stelle ein Testgerät angeschlossen, das die Schaltungs
einheiten überprüft. Hierbei wird jedoch vorausgesetzt,
daß die Schaltungseinheiten digitale Einheiten sind, in
denen zusätzlich zu den für den normalen Betrieb benötigten
Bauelementen weitere Bauelemente mit Steueranschlüssen
integriert sind, mit denen die Schaltungseinheiten für die
Prüfung in einen Pseudo-Betriebszustand geschaltet werden
können, bei dem die Funktionsfähigkeit aller Bauelemente
ermittelt werden kann. Durch die zusätzlichen Bauelemente
geht an den Schaltungseinheiten ein bestimmter Anteil der
nutzbaren Fläche verloren, wobei ferner durch die erforder
lichen zusätzlichen Anschlüsse die Anzahl von im tatsächlichen
Betrieb nutzbaren Anschlüssen verringert wird. Durch das
Anschließen der Grundplatte an die Schnittstelle der Test
schaltung ist diese für die ganze Dauer des Prüfvorgangs
belegt, so daß der Durchsatz an geprüften Grundplatten
gering ist, falls nicht die Prüfdauer verkürzt wird und
die hierbei zwangsläufig auftretenden Ungenauigkeiten und
Unvollständigkeiten in Kauf genommen werden.
Der Erfindung liegt die Aufgabe zugrunde, die Schaltungs
anordnung gemäß dem Oberbegriff des Anspruchs 1 derart
weiterzubilden, daß eine eingehende Überprüfung ermöglicht
ist, ohne daß ein externer Wartungsprozessor eingesetzt
werden muß.
Die Aufgabe wird erfindungsgemäß mit den im kennzeichnenden
Teil des Anspruchs 1 aufgeführten Merkmalen gelöst.
Bei der erfindungsgemäßen Schaltungsanordnung ist die Prüf
schaltung somit derart ausgebildet, daß für mindestens
einen Prüfparameter Istwerte mit Sollwerten verglichen
werden, wozu die Prüfschaltung eine Zentraleinheit aufweist,
mittels der das Prüfen einer Vielzahl von Schaltungseinheiten
ausgeführt werden kann. Dabei wird eine Auswertung der
Prüfergebnisse durch das Entscheiden über die Funktionsfähigkeit
der Schaltungseinheiten und beispielsweise deren Klassi
fizierung hinsichtlich des Gütebereichs vorgenommen. Somit
wird erreicht, daß die einzelnen Schaltungseinheiten auf
der Grundplatte einzeln für sich vollständig geprüft und
bewertet werden können, ohne daß die Grundplatte an einen
Wartungsprozessor angeschlossen werden muß. Infolgedessen
müssen die Grundplatten bei der Prüfung lediglich an eine
Spannungsquelle angeschlossen werden, wonach die Prüfschaltung
mit ihrer Zentraleinheit selbsttätig die Prüfung und Bewertung
der Schaltungseinheiten ausführt. Dabei kann eine Vielzahl
von Grundplatten gleichzeitig und unabhängig voneinander
geprüft werden, wobei lediglich eine entsprechende Spannungs
versorgung bereitgestellt werden muß.
Die Prüfung kann je nach Erfordernis sehr ausführlich sein,
da der Zeitaufwand hierfür keine besondere Rolle spielt, weil dabei
nicht die Rechnerzeit eines Wartungsprozessors in Anspruch
genommen wird. Die Prüfschaltung mit der Zentraleinheit
kann ferner ganz speziell entsprechend den zu prüfenden
Schaltungseinheiten ausgebildet sein und auch die Testung
analoger Schaltungen ermöglichen.
Da somit der Kostenaufwand für die Anschaffung eines War
tungsprozessors, insbesondere eines für verschiedenartige
Schaltungseinheiten verwendbaren Wartungsprozessors und
auch der Zeitaufwand für eine aufeinanderfolgende Prüfung
von Grundplatten wegfallen, ermöglicht die erfindungsgemäße
Schaltungsanordnung ein sehr wirtschaftliches Prüfen, weil
die Verringerung der Kosten für die Prüfung die Mehrkosten
für die vorgesehene Ausgestaltung der Schaltungsanordnung
übersteigt.
Auf den einzelnen Grundplatten können auch parallel verschie
denartige Schaltungseinheiten ausgebildet sein, so daß
somit keine Einschränkung auf einen bestimmten Schaltungs
typ besteht. Die auf der jeweiligen Grundplatte ausgebildete
Prüfschaltung muß nur für die verlangten Prüfvorgänge und
die hierbei geforderte Genauigkeit ausgelegt werden. Dies
stellt eine beträchtliche Vereinfachung gegenüber den her
kömmlichen Prüfgeräten dar, die für mehrere unterschiedliche
Schaltungsarten und unterschiedliche Prüfungsauflagen kon
zipiert sein müssen. Die Prüfschaltung und die Schaltstufen
beanspruchen zwar an der Grundplatte eine bestimmte Fläche,
jedoch ist der Anteil dieser Fläche im Vergleich zu den
Flächen der Schaltungseinheiten verhältnismäßig gering.
An den Schaltungseinheiten selbst sind keine nur zu Prüf
zwecken dienende Änderungen vorzunehmen, so daß an diesen
keine Nutzfläche verloren geht und die Anzahl von für den
tatsächlichen Betrieb verfügbaren Anschlüssen erhalten
bleibt. Das einfache gleichzeitige Prüfen der Schaltungs
einheiten auf vielen Grundplatten mittels der erfindungs
gemäßen Schaltungsanordnung ist insbesondere dann besonders
vorteilhaft, wenn das Prüfen einer einzelnen Schaltungs
einheit sehr zeitaufwendig ist, wie beispielsweise bei
Speichern hoher Kapazität, Prozessorfeldern oder dergleichen.
Vorteilhafte Ausgestaltungen der erfindungsgemäßen Schal
tungsanordnung sind in den Unteransprüchen angeführt.
Die Erfindung wird nachstehend anhand von Ausführungsbei
spielen unter Bezugnahme auf die Zeichnung näher erläutert.
Fig. 1 ist eine Draufsicht auf die erfindungsgemäße
Schaltungsanordnung gemäß einem Ausführungs
beispiel.
Fig. 2 ist ein schematisches Schaltbild der Schaltungs
anordnung.
Fig. 3 zeigt ein Beispiel für eine Schalt
stufe der Schaltungsanordnung.
Fig. 4 zeigt ein Beispiel für die Stromver
sorgung einer zu prüfenden Schal
tungseinheit.
Die Fig. 1 ist eine schematische Draufsicht auf
eine Grundplatte 1, auf der eine Vielzahl von zu prü
fenden Schaltungseinheiten 2 in Form integrierter
Schaltungen ausgebildet ist. Für die Prüfung ist an
einem Teil der Grundplatte 1 eine durch starke Linien
umrandet dargestellte Prüfschaltung 3 ausgebildet, die
bei diesem Ausführungsbeispiel eine Zentraleinheit 4,
einen Programmspeicher 5 und eine Ausgabeschaltung mit
einem Ergebnisspeicher 6 und einer Anzeigevorrichtung 7
enthält. Ferner sind an der Grundplatte 1 Anschluß
flächen 8 zum Außenanschluß ausgebildet.
Die Grundplatte 1 ist beispielsweise eine zur
Halbleiterherstellung übliche Halbleiterscheibe (Wafer).
Je nach Art der darauf auszubildenden Schaltungsein
heiten kann die Grundplatte 1 auch irgendein anderes
Substrat sein sowie auch andere Formen wie beispiels
weise Rechteckform haben. Die zu prüfenden Schaltungs
einheiten 2 können digitale, analoge oder gemischt digi
tal/analoge Schaltungen sein. Je nach dem angestrebten
Funktionsprinzip können die Schaltungseinheiten 2 ganz
oder teilweise Supraleiter, organische bzw. biologische
Schaltelemente, Lichtwellenleiter und dergleichen ent
halten. Sie können für verschiedenartige Funktionen
ausgelegt sein, also beispielsweise Bausteine vom ein
fachen Schaltglied oder Verstärker bis zu einem Speicher
hoher Kapazität ergeben. Falls die Schaltungseinheiten
2 als Festspeicher dienen sollen, können sie zunächst
als programmierbare Speicher gestaltet sein und im
Zuge der Prüfung oder nach deren Abschluß auf die ge
wünschten Festwerte programmiert werden. Falls die
Schaltungseinheit als Speicher mit Reservezellen ausge
bildet ist, können diese im Bedarfsfall anstelle von
bei der Prüfung als "schlecht" ermittelten Zellen ein
geschaltet werden.
Die Prüfschaltung 3 nimmt zwar an der Grund
platte 1 eine größere Fläche als die einzelnen Schal
tungseinheiten 2 ein, jedoch erspart sie in jede ein
zelne Schaltungseinheit eingebaute Testschaltungen,
die insgesamt eine noch größere Fläche beanspruchen
würden und die vor allem die Anzahl von Funktionsele
menten der Schaltungseinheiten herabsetzen würden.
Die Prüfschaltung 3 enthält eine Art Mikroprozessor
mit der Zentraleinheit 4 und dem Programmspeicher 5.
Die Zentraleinheit 4 enthält Schnittstellen für die Ver
bindung mit den Schalteinheiten 2 und für die Steuerung
dieser Verbindungen, Oszillatoren zum Erzeugen von
Prüfsignalen, Taktsignalen, Steuersignalen und der
gleichen, Zeitgeber zur Programmablaufsteuerung usw.
Die Zentraleinheit 4 kann auch eine Eigentestschaltung
enthalten sowie mit Reserveblöcken oder Reservekanälen
versehen sein, welche bei dem Ausfall bestimmter Blöcke
und Kanäle dem Eigentestergebnis entsprechend als Er
satz eingeschaltet werden können. Die Zentral
einheit 4 führt das in dem Programmspeicher 5 ge
speicherte Prüfprogramm aus. Das Prüfprogramm wird je
nach der Art der zu prüfenden Schaltungseinheiten,
der Art der zu prüfenden Parameter, der erwünschten
Genauigkeit und dergleichen gestaltet werden. Dement
sprechend können für den Programmspeicher 5 jeweils
passende Programmuster vorbereitet werden, die bei
gleichbleibendem Schaltungsmuster der Zentraleinheit 4
wahlweise eingesetzt werden.
Ferner enthält die Prüfschaltung 3 die Ausgabe
schaltung mit dem Ergebnisspeicher 6 und der Anzeige
vorrichtung 7. Der Ergebnisspeicher 6 kann wie der
Programmspeicher 5 in Abhängigkeit von den zu prüfenden
Schaltungseinheiten und den Prüfkriterien gestaltet
werden und wie der Programmspeicher wahlweise einge
setzt werden. In dem Ergebnisspeicher 6 können "gut/
schlecht"-Daten, Fehlerartdaten, Gütebereichdaten und
dergleichen gespeichert werden, die über die Zentral
einheit 4 als Prüfergebnisse eingegeben werden. Die
Prüfdaten werden im Ergebnisspeicher 6 an vorbestimmten
Speicherstellen gespeichert, die den jeweiligen Schal
tungseinheiten 2 zugeordnet werden. Vorzugsweise wird
der Ergebnisspeicher 6 als nichtflüchtiger Speicher
wie beispielsweise als programmierbarer Festspeicher
ausgebildet, dessen Speicherinhalt über die Zentral
einheit 4 abgerufen werden kann, um beispielsweise
Prüfergebnisse auszudrucken oder den Prüfergebnissen
entsprechende Reparaturen oder Markierungen vorzunehmen.
Falls es möglich ist, an der Grundplatte 1 Reparaturen
von fehlerhaften Schaltungseinheiten 2 auszuführen,
wie z. B. mittels Laserstrahlen, wird der Ergebnisspei
cher 6 als löschbarer programmierbarer Speicher (EPROM)
gestaltet, der nach erfolgter Reparatur gelöscht und
zum Speichern der Ergebnisse einer erneuten Prüfung
herangezogen wird. Die Anzeigevorrichtung 7 dient dazu,
die Prüfergebnisse in einem erwünschten Umfang sichtbar
anzuzeigen. Die Anzeigevorrichtung 7 kann mit dem Inhalt
des Ergebnisspeichers 6 angesteuert werden oder auch
eigene Speicherzellen für bestimmte Prüfergebnisse wie
z. B. hinsichtlich Güteklassen enthalten. Zweckdienlich
weist die Anzeigevorrichtung 7 für eine jede zu prü
fende Schaltungseinheit 2 mindestens ein Anzeigeelement
auf, wie z. B. eine Leuchtdiode oder eine Schmelzver
bindung, deren Schmelzzustand optisch erkennbar ist.
Nach Fig. 1 sind die Anzeigeelemente der Anzeigevor
richtung 7 zu einem Anzeigefeld zusammengefaßt, in wel
chem die Anzeigeelemente im gleichen Muster wie die
Schaltungseinheiten 2 angeordnet sind. Nach erfolgter
Prüfung kann das Anzeigefeld auf automatische Weise und/
oder durch Betrachtung mit einer Lupe oder einem Mikro
skop ausgewertet werden, um eine Fehleranalyse auszu
führen, fehlerhafte Schaltungseinheiten zusätzlich mit
Farbe zu markieren, bei einer zu hohen Fehleranzahl die
ganze Grundplatte auszumustern und dergleichen. Obgleich
dies nicht dargestellt ist, können anstelle des An
zeigefelds oder zusätzlich zu diesem Anzeigeelemente
jeweils in der Nähe der entsprechenden Schaltungsein
heiten 2 angeordnet werden, was die Zuordnung bei der
Auswertung der Prüfergebnisse erleichtert.
Die Anschlußflächen 8 an der Grundplatte 1 dienen
zur Stromversorgung der Schaltungseinheiten 2 und der
Prüfschaltung 3 sowie zur Eingabe und Ausgabe von Daten.
Beispielsweise kann über eine jeweilige Anschlußfläche
8 der Speicherinhalt des Ergebnisspeichers 6 zu Regi
strierzwecken oder dergleichen ausgegeben werden oder
es kann an die Zentraleinheit 4 ein Befehl zum Beginn
der Prüfung, zum Ausführen einer bestimmten Teilprüfung
oder im Falle bestimmter Prüfergebnisse zum Ausführen
einer zusätzlichen Prüfung eingegeben werden.
Die Prüfschaltung 3 ist mit den Schaltungsein
heiten 2 über Verbindungsleitungen und Schaltstufen
auf die in Fig. 2 dargestellte Weise verbunden. Gemäß
Fig. 2 führt eine Eingabe-Sammelleitung 9 zu den Ein
gängen aller Schaltungseinheiten 2, während die Aus
gänge der Schaltungseinheiten über jeweils eine Schalt
stufe 10 unter Steuerung durch die Prüfschaltung 3 mit
einer gemeinsamen Ausgabe-Sammelleitung 11 verbunden
werden, die zur Zentraleinheit 4 der Prüfschaltung 3
zurückführt. Die Schaltstufen 10 werden von der Zentral
einheit 4 über Steuerleitungen 12 und 13 gesteuert. Bei
der Darstellung in Fig. 2 sind die Schaltstufen 10 zu
einer Kettenschaltung in Form eines Schieberegisters
geschaltet, in der sie über die zu einer Fortschalt
leitung durchgeschleifte Steuerleitung 12 nachein
ander ein- und ausgeschaltet werden. Die Steuerleitung
13 dient hierbei zur Übertragung von Taktsignalen für
das Fortschalten.
Zur Prüfung einer einzelnen Schaltungseinheit 2
wird die entsprechende Schaltstufe 10 eingeschaltet,
während alle übrigen Schaltstufen ausgeschaltet werden.
Die Schaltungseinheit 2 erhält über die Eingabe-Sammel
leitung 9 bestimmte Eingangssignale, die zu ent
sprechenden Ausgangssignalen auf der Ausgabe-Sammel
leitung 11 führen sollten. In der Prüfschaltung 3 wird
über die Zentraleinheit 4 festgestellt, ob die tat
sächlich auf der Ausgabe-Sammelleitung 11 auftretenden
Signalen den Sollsignalen entsprechen bzw. in Sollbe
reichen liegen.
Gleichartige Schaltstufen 10 können auch zwi
schen die Sammelleitung 9 und die Eingänge der Schal
tungseinheiten 2 geschaltet werden und jeweils zu
sammen mit der betreffenden Schaltstufe 10 am Ausgang
der Schaltungseinheit gesteuert werden. Dadurch kann
eine übermäßige Belastung der zur Sammelleitung 9
führenden Ausgangsstufe der Zentraleinheit 4 durch die
vielen Eingänge der Schalteinheiten 2 verhindert werden.
In der Fig. 3 ist schematisch der Aufbau einer
Schaltstufe 10 gemäß einem Ausführungsbeispiel gezeigt.
Demnach enthält die Schaltstufe 10 ein Speicherglied
14 und mindestens ein Schaltglied 15. Das Speicher
glied 14 ist als Flipflop ausgebildet, welches bei
der Gesamtschaltung nach Fig. 2 Bestandteil der Ketten
schaltung ist und entsprechend dem Schaltzustand der
vorangehenden Schaltstufe 10 über die Fortschalt
leitung 12 unter Steuerung durch die Taktsignale auf
der Steuerleitung 13 geschaltet wird. Ein Ausgangs
signal des Speicherglieds 14 dient zum Schalten der
jeweils angeschlossenen Schaltglieder 15, für die in
der Fig. 3 schematisch einige Beispiele gezeigt sind.
Gemäß Fig. 3 kann ein jeweiliges Schaltglied 15 ein
geschalteter Puffer bzw. Verstärker, ein geschalteter
Inverter, ein UND-Glied, ein NAND-Glied oder ein
Schalttransistor sein. Die Schaltglieder werden ent
sprechend der Art der Schaltungseinheiten 2 als analoge
oder digitale Schaltglieder gestaltet. Ferner kann die
Schaltstufe 10 mehrere Teilstufen gemäß Fig. 3 ent
halten, die dann für aufeinanderfolgende Prüfschritte
unterschiedliche Prüfbedingungen ergeben, wie Signal
inversion, Pegeländerungen, Signalverknüpfungen oder
dergleichen.
Die Fig. 4 veranschaulicht die Stromversorgung
einer einzelnen Schaltungseinheit 2. Bei dem in der
Fig. 4 gezeigten Beispiel ist in die beiden Strom
versorgungs-Speiseleitungen der Schaltungseinheit 2
jeweils eine Schmelzbrücke 16 geschaltet, die bei einem
übermäßigen Stromverbrauch durchschmilzt, wobei vor
zugsweise ein solcher Schmelzzustand optisch erkennbar
sein sollte. Damit dienen die Schmelzbrücken 16 als
Sicherung zum Abtrennen einer fehlerhaften Schaltungs
einheit 2, die die Stromversorgung aller Schaltungs
einheiten verhindern und damit die Prüfung unmöglich
machen würde. Ferner sind in der Fig. 4 zwei Schalt
transistoren 17 gezeigt, mit denen unter Steuerung
durch die Prüfschaltung 3 eine jeweilige Schmelzbrücke
16 absichtlich durch Anlegen der Speisespannung unter
brochen werden kann, um eine als fehlerhaft erkannte
Schaltungseinheit zu markieren oder eine Beeinflussung
der Prüfung durch eine solche, wie beispielsweise durch
"wilde Schwingungen" zu verhindern. Derartige Schmelz
brücken 16 können auch in bestimmten Eingangs- und Aus
gangsleitungen der Schaltungseinheiten 2 vorgesehen wer
den, damit durch eventuell auftretende Kurzschlüsse nicht
die Zentraleinheit 4 außer Betrieb gesetzt wird. Ferner
können anstelle der Schmelzbrücken 16 oder zusätzlich
zu diesen weitere nicht gezeigte Schalttransistoren vor
gesehen werden, mit denen unter der Steuerung durch die
Prüfschaltung 3 jeweils nur eine der Schaltungseinheiten
2 oder eine Gruppe derselben mit Strom versorgt wird,
um den Stromverbrauch während der Prüfung zu senken.
Die Schaltstufen 10, die Eingabe- und Ausgabe-Sammellei
tungen 9 bzw. 11 sowie die Schmelzbrücken 16 und die
Schalttransistoren 17 werden zusammen mit Speiseleitungen
zur Stromversorgung zweckdienlich an Bereichen der Grund
platte 1 angeordnet, die bei der zum Zerteilen der Grund
platte 1 für das Erhalten der einzelnen Schaltungsein
heiten 2 erforderlichen Bearbeitung durch Sägen, Laser
strahltrennung oder dergleichen wegfallen. Damit werden
nach dem Zerteilen der Grundplatte 1 Schaltungseinheiten
2 erhalten, die geprüft sind und die lediglich die für
ihre Funktion erforderlichen Bauelemente und Anschlüsse
enthalten.
In der Fig. 1 ist nur ein Beispiel für die Anordnung
der Prüfschaltung 3 in Verbindung mit den Schaltungsein
heiten 2 gezeigt. Alternativ kann die Prüfschaltung 3
statt an einer Seite der Grundplatte 1 gemäß Fig. 1 auf
den Umfang der Grundplatte 1 verteilt werden, für eine
kürzere Leitungsführung in der Mitte der Grundplatte 1
angeordnet werden und bei der Bestückung der Grundplatte
1 mit unterschiedlichen Schaltungseinheiten 2 mit ver
schiedenen abrufbaren Programmspeichern versehen werden.
Die Schaltungsanordnung gemäß dem vorstehenden Ausführungs
beispiel ist mit elektrischen Leitern und Schalteinheiten
für das Prüfen von Schaltungseinheiten für elektrische
Signale beschrieben. Auf die gleiche Weise kann jedoch
eine Schaltungsanordnung für das Prüfen von Schaltungsein
heiten aufgebaut werden, bei denen zumindest zum Teil
Lichtwellenleiter, Supraleiter, organische Leiter oder
dergleichen eingesetzt werden. In diesem Fall sind die
betreffenden Verbindungsleitungen und Schaltglieder der
Schaltungsanordnung entsprechend auszugestalten.
Die Prüfschaltung 3 ist zwar nach Fig. 1 als auf einen
außerhalb der Schaltungseinheiten 2 gelegenen Bereich
liegend dargestellt, jedoch können auch Teile der Prüf
schaltung wie beispielsweise Prüfsignalverstärker, digi
taler Puffer, Grenzbereichsschalter u. dgl. nahe den Aus
gängen oder Eingängen der Schaltungseinheiten angeordnet
sein, um damit Fehlerfaktoren durch zu lange Prüfsignal
leitungen auszuschließen.
Claims (28)
1. Schaltungsanordnung zum Prüfen von Schaltungseinheiten,
die auf einer gemeinsamen Grundplatte zusammen mit einer
Prüfschaltung und Schaltstufen als integrierte Schaltungen
ausgebildet und über gemeinsame Speiseleitungen an der
Grundplatte betreibbar sind, wobei die Schaltstufen durch
die Prüfschaltung steuerbar sind und wobei die Prüfschaltung
eine Ausgabeschaltung zur Ausgabe von Prüfdaten aufweist,
dadurch gekennzeichnet, daß die Prüfschaltung für den Ver
gleich von bei der Prüfung erhaltenen Istwerten mit Sollwerten
für mindestens einen Prüfparameter ausgebildet ist und
eine Zentraleinheit (4) aufweist, welche zum Prüfen einer
Vielzahl von Schaltungseinheiten und zum zeitlich aufein
anderfolgenden Entscheiden über die jeweilige Funktionsfähigkeit
der Schaltungseinheiten ausgebildet ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich
net, daß die Prüfschaltung (3) einen Programmspeicher (5)
und in ihrer Zentraleinheit (4) einen Mikroprozessor aufweist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Schaltstufen (10) in Verbindungs
leitungen (9, 11) zum Verbinden der Prüfschaltung mit den
Schaltungseinheiten (2) eingeschaltet sind.
4. Schaltungsanordnung nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß die Prüfschaltung
(3) für eine Selbstprüfung ausgebildet ist.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekenn
zeichnet, daß die Prüfschaltung (3) für Teile ihrer Funktion
gleichwertige Schaltungsabschnitte enthält, die dem Selbst
prüfungsergebnis entsprechend einschaltbar sind.
6. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Stromversorgung
der jeweiligen Schaltungseinheit (2) durch die Prüfschaltung
(3) ein- und ausschaltbar ist.
7. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die jeweiligen Schal
tungseinheiten (2) an die Speiseleitungen über Schmelz
brücken (16) angeschlossen sind.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekenn
zeichnet, daß ein Unterbrechungszustand der Schmelzbrücken
(16) optisch erkennbar ist.
9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch
gekennzeichnet, daß die jeweilige Schmelzbrücke (16) mittels
eines von der Prüfschaltung (3) angesteuerten Transistors
(17) durch Anlegen der Speisespannung unterbrechbar ist.
10. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Ausgabeschaltung
(6, 7) mit einem Außenanschluß (8) der Grundplatte (1)
verbindbar ist.
11. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Ausgabeschaltung
(6, 7) einen Ergebnisspeicher (6) mit den jeweiligen Schal
tungseinheiten (2) zugeordneten Speicherstellen aufweist.
12. Schaltungsanordnung nach Anspruch 11, dadurch gekenn
zeichnet, daß der Ergebnisspeicher (6) als nichtflüchtiger
Speicher ausgebildet ist.
13. Schaltungsanordnung nach Anspruch 11 oder 12, dadurch
gekennzeichnet, daß der Ergebnisspeicher (6) über einen
Außenanschluß (8) der Grundplatte (1) auslesbar ist.
14. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Ausgabeschaltung
(6, 7) eine Anzeigevorrichtung (7) zur Sichtanzeige der
Prüfergebnisse aufweist.
15. Schaltungsanordnung nach Anspruch 14, dadurch gekenn
zeichnet, daß die Anzeigevorrichtung (7) mindestens ein
Anzeigeelement für eine jede Schaltungseinheit (2) aufweist.
16. Schaltungsanordnung nach Anspruch 15, dadurch gekenn
zeichnet, daß jeweils ein Anzeigeelement nahe der zugeord
neten Schaltungseinheit (2 ) angeordnet ist.
17. Schaltungsanordnung nach Anspruch 15 oder 16, dadurch
gekennzeichnet, daß die Anzeigeelemente in einem Muster
angeordnet sind, das dem Muster der Anordnung der Schal
tungseinheiten (2 ) an der Grundplatte (1) entspricht.
18. Schaltungsanordnung nach einem der Ansprüche 15 bis
17, dadurch gekennzeichnet, daß die Anzeigeelemente Leucht
dioden sind.
19. Schaltungsanordnung nach einem der Ansprüche 15 bis
17, dadurch gekennzeichnet, daß die Anzeigeelemente Schmelz
verbindungen sind, deren Schmelzzustand optisch erkennbar
ist.
20. Schaltungsanordnung nach einem der Ansprüche 15 bis
19, dadurch gekennzeichnet, daß den Anzeigeelementen nicht
flüchtige Speicherzellen zugeordnet sind.
21. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Schaltstufen (10)
und/oder Verbindungsleitungen (9, 11) an einem beim Zerteilen
der Grundplatte (1) wegfallenden Plattenbereich ausgebildet
sind.
22. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß jede Schaltstufe (10)
ein Speicherglied (14) und mindestens ein von demselben
gesteuertes Schaltglied (15) für das Durchschalten einer
der Verbindungsleitungen (9, 11) zu der betreffenden Schal
tungseinheit (2) aufweist.
23. Schaltungsanordnung nach Anspruch 22, dadurch gekenn
zeichnet, daß die Speicherglieder (14) zu einer Kettenschal
tung verbunden sind, in der ein Einschalt-Speicherzustand
fortschaltbar ist.
24. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Schaltstufen (10)
und die Verbindungsleitungen (9, 11) zumindest zum Teil
zum Schalten bzw. Leiten elektrischer Signale ausgebildet
sind.
25. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß die Schaltstufen (10)
und die Verbindungsleitungen ( 9, 11) zumindest zum Teil
für das Schalten bzw. Leiten von Signalen in Form elektro
magnetischer Strahlung ausgebildet sind.
26. Schaltungsanordnung nach einem der vorangehenden An
sprüche 1 bis 25, dadurch gekennzeichnet, daß die Schal
tungseinheiten (2) Supraleiter enthalten.
27. Schaltungsanordnung nach einem der Ansprüche 1 bis
26, dadurch gekennzeichnet, daß die Schaltungseinheiten
(2) organische Moleküle enthalten.
28. Schaltungsanordnung nach einem der vorangehenden An
sprüche, dadurch gekennzeichnet, daß durch das Prüfergebnis
der Prüfschaltung (3) als fehlerhaft ermittelte Schaltungs
einheiten (2) durch Steuersignale aus der Prüfschaltung
an mindestens einer der gemeinsamen Speiseleitungen und/
oder Verbindungsleitungen (9, 11) abschaltbar sind.
Priority Applications (8)
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---|---|
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---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4305526A1 (de) * | 1993-02-24 | 1994-08-25 | Telefunken Microelectron | Verfahren zum Betrieb einer integrierten Schaltung |
Families Citing this family (124)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3732830A1 (de) * | 1987-09-29 | 1989-04-06 | Siemens Ag | Schaltungsanordnung zur pruefung der funktionsfaehigkeit einer komplexen schaltung |
IT1220189B (it) * | 1987-12-22 | 1990-06-06 | Sgs Thomson Microelectronics | Metodo per aumentare incrementalmente in fase di collaudo elettrico su fetta di un dispositivo integrato l'area di collettore di un transistore pnp laterale |
US6288561B1 (en) * | 1988-05-16 | 2001-09-11 | Elm Technology Corporation | Method and apparatus for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
US5206582A (en) * | 1988-05-18 | 1993-04-27 | Hewlett-Packard Company | Control system for automated parametric test equipment |
US6304987B1 (en) | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
GB8827629D0 (en) * | 1988-11-25 | 1988-12-29 | Lsi Logic Europ | Testing of analogue circuits |
US5142224A (en) * | 1988-12-13 | 1992-08-25 | Comsat | Non-destructive semiconductor wafer probing system using laser pulses to generate and detect millimeter wave signals |
US5053700A (en) * | 1989-02-14 | 1991-10-01 | Amber Engineering, Inc. | Method for wafer scale testing of redundant integrated circuit dies |
US4956602A (en) * | 1989-02-14 | 1990-09-11 | Amber Engineering, Inc. | Wafer scale testing of redundant integrated circuit dies |
JPH02129985U (de) * | 1989-04-04 | 1990-10-26 | ||
JPH07113898B2 (ja) * | 1989-05-09 | 1995-12-06 | 株式会社日立製作所 | 障害検出方式 |
US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
US5001604A (en) * | 1989-10-26 | 1991-03-19 | Lusby W Randolph | Embedded testing circuit and method for fabricating same |
KR920007535B1 (ko) * | 1990-05-23 | 1992-09-05 | 삼성전자 주식회사 | 식별회로를 구비한 반도체 집적회로 칩 |
US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
US7511520B2 (en) * | 1990-08-29 | 2009-03-31 | Micron Technology, Inc. | Universal wafer carrier for wafer level die burn-in |
US5663654A (en) * | 1990-08-29 | 1997-09-02 | Micron Technology, Inc. | Universal wafer carrier for wafer level die burn-in |
DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
JPH04218939A (ja) * | 1990-12-19 | 1992-08-10 | Sharp Corp | 集積回路装置 |
DE69219165T2 (de) * | 1991-01-11 | 1997-08-07 | Texas Instruments Inc | Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung |
JP2936807B2 (ja) * | 1991-07-12 | 1999-08-23 | 日本電気株式会社 | 集積回路 |
US5206583A (en) * | 1991-08-20 | 1993-04-27 | International Business Machines Corporation | Latch assisted fuse testing for customized integrated circuits |
US5315241A (en) * | 1991-09-18 | 1994-05-24 | Sgs-Thomson Microelectronics, Inc. | Method for testing integrated circuits |
US5262719A (en) * | 1991-09-19 | 1993-11-16 | International Business Machines Corporation | Test structure for multi-layer, thin-film modules |
JPH0590362A (ja) * | 1991-09-26 | 1993-04-09 | Hitoshi Nishimura | 半導体ウエハの検査構造 |
US5198760A (en) * | 1991-09-30 | 1993-03-30 | Hughes Aircraft Company | Method by which to detect direction of current flow in outputs of integrated circuits |
US5311122A (en) * | 1991-12-02 | 1994-05-10 | Motorola, Inc. | RF test equipment and wire bond interface circuit |
JPH05198637A (ja) * | 1992-01-23 | 1993-08-06 | Mitsubishi Electric Corp | 半導体集積回路及びそのテスト方法 |
US5279975A (en) * | 1992-02-07 | 1994-01-18 | Micron Technology, Inc. | Method of testing individual dies on semiconductor wafers prior to singulation |
JPH05267415A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
US5457400A (en) * | 1992-04-10 | 1995-10-10 | Micron Technology, Inc. | Semiconductor array having built-in test circuit for wafer level testing |
US5241266A (en) * | 1992-04-10 | 1993-08-31 | Micron Technology, Inc. | Built-in test circuit connection for wafer level burnin and testing of individual dies |
US5332973A (en) * | 1992-05-01 | 1994-07-26 | The University Of Manitoba | Built-in fault testing of integrated circuits |
US5442282A (en) * | 1992-07-02 | 1995-08-15 | Lsi Logic Corporation | Testing and exercising individual, unsingulated dies on a wafer |
US5389556A (en) * | 1992-07-02 | 1995-02-14 | Lsi Logic Corporation | Individually powering-up unsingulated dies on a wafer |
US5648661A (en) * | 1992-07-02 | 1997-07-15 | Lsi Logic Corporation | Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies |
JPH06230086A (ja) * | 1992-09-22 | 1994-08-19 | Nec Corp | Lsiのテスト回路 |
US5286656A (en) * | 1992-11-02 | 1994-02-15 | National Semiconductor Corporation | Individualized prepackage AC performance testing of IC dies on a wafer using DC parametric test patterns |
FR2700063B1 (fr) * | 1992-12-31 | 1995-02-10 | Sgs Thomson Microelectronics | Procédé de test de puces de circuit intégré et dispositif intégré correspondant. |
US5418452A (en) * | 1993-03-25 | 1995-05-23 | Fujitsu Limited | Apparatus for testing integrated circuits using time division multiplexing |
US5594273A (en) * | 1993-07-23 | 1997-01-14 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where test pads lie within integrated circuit die but overly no active circuitry for improved yield |
US5399505A (en) * | 1993-07-23 | 1995-03-21 | Motorola, Inc. | Method and apparatus for performing wafer level testing of integrated circuit dice |
US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
FI100136B (fi) * | 1993-10-01 | 1997-09-30 | Nokia Telecommunications Oy | Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri |
US5418470A (en) * | 1993-10-22 | 1995-05-23 | Tektronix, Inc. | Analog multi-channel probe system |
US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
US5532174A (en) * | 1994-04-22 | 1996-07-02 | Lsi Logic Corporation | Wafer level integrated circuit testing with a sacrificial metal layer |
US6055661A (en) * | 1994-06-13 | 2000-04-25 | Luk; Fong | System configuration and methods for on-the-fly testing of integrated circuits |
US6577148B1 (en) * | 1994-08-31 | 2003-06-10 | Motorola, Inc. | Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer |
US5508631A (en) * | 1994-10-27 | 1996-04-16 | Mitel Corporation | Semiconductor test chip with on wafer switching matrix |
JP2725615B2 (ja) * | 1994-10-31 | 1998-03-11 | 日本電気株式会社 | 集積回路試験装置 |
US5515302A (en) * | 1994-11-07 | 1996-05-07 | Motorola, Inc. | Method for identifying excessive power consumption sites within a circuit |
US5648730A (en) * | 1994-11-30 | 1997-07-15 | Texas Instruments Incorporated | Large integrated circuit with modular probe structures |
JP3301874B2 (ja) * | 1994-12-19 | 2002-07-15 | 松下電器産業株式会社 | 半導体装置及びその検査方法 |
JP3615256B2 (ja) * | 1995-02-10 | 2005-02-02 | 本田技研工業株式会社 | 半導体集積回路 |
US5617036A (en) * | 1995-02-24 | 1997-04-01 | The Whitaker Corporation | Laser/pin assembly with integrated burn-in assembly |
US5798653A (en) * | 1995-04-20 | 1998-08-25 | Sun Microsystems, Inc. | Burn-in system for reliable integrated circuit manufacturing |
EP0745859B1 (de) * | 1995-05-31 | 2004-10-27 | STMicroelectronics, Inc. | Konfigurierbare Kontaktleiste zur bequemen parallellen Prüfung von integrierten Schaltungen |
US5952838A (en) * | 1995-06-21 | 1999-09-14 | Sony Corporation | Reconfigurable array of test structures and method for testing an array of test structures |
JP3026308B2 (ja) * | 1995-09-14 | 2000-03-27 | ローム株式会社 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
US6166557A (en) * | 1996-10-31 | 2000-12-26 | Texas Instruments Incorporated | Process of selecting dies for testing on a wafer |
US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
US5892249A (en) * | 1996-02-23 | 1999-04-06 | National Semiconductor Corporation | Integrated circuit having reprogramming cell |
US5692084A (en) * | 1996-06-11 | 1997-11-25 | The Whitaker Corporation | Package for an optoelectronic device |
US5764836A (en) * | 1996-06-11 | 1998-06-09 | The Whitaker Corporation | Pigtailed package for an optoelectronic device |
US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
US6239604B1 (en) * | 1996-10-04 | 2001-05-29 | U.S. Philips Corporation | Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof |
US5929650A (en) * | 1997-02-04 | 1999-07-27 | Motorola, Inc. | Method and apparatus for performing operative testing on an integrated circuit |
US6104198A (en) * | 1997-05-20 | 2000-08-15 | Zen Licensing Group Llp | Testing the integrity of an electrical connection to a device using an onboard controllable signal source |
DE19742946C2 (de) * | 1997-09-29 | 2000-10-12 | Siemens Ag | Testschaltung auf einem Halbleiter-Chip |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
DE19819570C2 (de) * | 1998-04-30 | 2000-06-15 | Siemens Ag | Anordnung zum Testen mehrerer Speicherchips auf einem Wafer |
US6040622A (en) * | 1998-06-11 | 2000-03-21 | Sandisk Corporation | Semiconductor package using terminals formed on a conductive layer of a circuit board |
US6233184B1 (en) * | 1998-11-13 | 2001-05-15 | International Business Machines Corporation | Structures for wafer level test and burn-in |
US6140833A (en) * | 1998-11-16 | 2000-10-31 | Siemens Aktiengesellschaft | In-situ measurement method and apparatus for semiconductor processing |
JP4234244B2 (ja) * | 1998-12-28 | 2009-03-04 | 富士通マイクロエレクトロニクス株式会社 | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
DE19917586C2 (de) * | 1999-04-19 | 2002-01-17 | Infineon Technologies Ag | Anordnung zur Durchführung von Burn-In-Behandlungen von Halbleitervorrichtungen auf Waferebene |
DE19930169B4 (de) * | 1999-06-30 | 2004-09-30 | Infineon Technologies Ag | Testeinrichtung und Verfahren zum Prüfen eines Speichers |
JP3483130B2 (ja) * | 1999-11-29 | 2004-01-06 | 松下電器産業株式会社 | 集積回路の検査方法 |
US6214630B1 (en) * | 1999-12-22 | 2001-04-10 | United Microelectronics Corp. | Wafer level integrated circuit structure and method of manufacturing the same |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6429677B1 (en) * | 2000-02-10 | 2002-08-06 | International Business Machines Corporation | Method and apparatus for characterization of gate dielectrics |
DE10010285A1 (de) * | 2000-02-25 | 2001-09-13 | Infineon Technologies Ag | Teststruktur bei integriertem Halbleiter |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
EP1266404B1 (de) * | 2000-03-10 | 2005-07-27 | Infineon Technologies AG | Test-schaltungsanordnung und verfahren zum testen einer vielzahl von elektrischen komponenten |
US20020025100A1 (en) * | 2000-06-16 | 2002-02-28 | Mcgill University | Method and apparatus for OPTO-electronic built-in tests |
DE10037794A1 (de) * | 2000-08-03 | 2002-02-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen einer integrierten Schaltung, zu testende integrierte Schaltung, und Wafer mit einer Vielzahl von zu testenden integrierten Schaltungen |
US6462575B1 (en) | 2000-08-28 | 2002-10-08 | Micron Technology, Inc. | Method and system for wafer level testing and burning-in semiconductor components |
US6683467B1 (en) * | 2000-09-29 | 2004-01-27 | Intel Corporation | Method and apparatus for providing rotational burn-in stress testing |
GB0030346D0 (en) * | 2000-12-13 | 2001-01-24 | Mitel Semiconductor Ltd | Integrated circuit test structure |
US6850075B1 (en) * | 2000-12-22 | 2005-02-01 | Cypress Semiconductor Corp. | SRAM self-timed write stress test mode |
US6777969B1 (en) * | 2001-03-21 | 2004-08-17 | Cypress Semiconductor Corp. | Low stress test mode |
TW490783B (en) * | 2001-05-22 | 2002-06-11 | Hi Max Optoelectronics Corp | Testing device and method built in the wafer scribe line |
JP2003107135A (ja) * | 2001-09-28 | 2003-04-09 | Mitsubishi Electric Corp | バーンイン装置 |
US6717430B2 (en) * | 2002-02-13 | 2004-04-06 | Motorola, Inc. | Integrated circuit testing with a visual indicator |
US6825683B1 (en) * | 2002-04-18 | 2004-11-30 | Cypress Semiconductor Corporation | System and method for testing multiple integrated circuits that are in the same package |
US7026646B2 (en) | 2002-06-20 | 2006-04-11 | Micron Technology, Inc. | Isolation circuit |
KR100496862B1 (ko) * | 2002-10-01 | 2005-06-22 | 삼성전자주식회사 | 멀티칩패키지의 테스트 장치 및 방법 |
DE10258511A1 (de) * | 2002-12-14 | 2004-07-08 | Infineon Technologies Ag | Integrierte Schaltung sowie zugehörige gehäuste integrierte Schaltung |
KR100523139B1 (ko) * | 2003-06-23 | 2005-10-20 | 주식회사 하이닉스반도체 | 웨이퍼 테스트시 사용되는 프로빙 패드의 수를 감소시키기위한 반도체 장치 및 그의 테스팅 방법 |
EP1695103A1 (de) * | 2003-11-19 | 2006-08-30 | Honeywell International Inc. | Pseudozufallsverifikation eines zu prüfenden bausteins bei anwesenheit von byzantin-fehlern |
US7365556B2 (en) * | 2004-09-02 | 2008-04-29 | Texas Instruments Incorporated | Semiconductor device testing |
US7475318B2 (en) * | 2005-01-28 | 2009-01-06 | Honeywell International Inc. | Method for testing the sensitive input range of Byzantine filters |
JP2007010606A (ja) * | 2005-07-04 | 2007-01-18 | Matsushita Electric Ind Co Ltd | Lsi検査モジュール、lsi検査モジュールの制御方法、lsi検査モジュールとlsi検査装置との通信方法、およびlsi検査方法 |
US7405585B2 (en) * | 2006-02-14 | 2008-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Versatile semiconductor test structure array |
US7906982B1 (en) | 2006-02-28 | 2011-03-15 | Cypress Semiconductor Corporation | Interface apparatus and methods of testing integrated circuits using the same |
JP2007278767A (ja) * | 2006-04-04 | 2007-10-25 | Denso Corp | Ic実装済み電子部品実装基板及びそのリーク電流試験方法 |
JP2007287770A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP4328791B2 (ja) * | 2006-09-20 | 2009-09-09 | エルピーダメモリ株式会社 | 被測定素子の特性測定方法及び半導体装置の特性管理システム |
JP4274576B2 (ja) * | 2007-01-12 | 2009-06-10 | エルピーダメモリ株式会社 | 半導体装置 |
WO2008152557A1 (en) * | 2007-06-12 | 2008-12-18 | Nxp B.V. | Semiconductor device test method |
JP5170395B2 (ja) * | 2008-02-21 | 2013-03-27 | 日本電気株式会社 | ウエハ及びその温度試験方法 |
US7719299B2 (en) * | 2008-04-02 | 2010-05-18 | Texas Instruments Incorporated | Process and temperature insensitive flicker noise monitor circuit |
WO2009144791A1 (ja) * | 2008-05-28 | 2009-12-03 | 株式会社アドバンテスト | 試験システムおよび書込用ウエハ |
US8179143B2 (en) * | 2008-10-15 | 2012-05-15 | Test Research, Inc. | Apparatus for testing printed circuit and method therefor |
US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
CN103490374B (zh) * | 2013-09-25 | 2017-05-17 | 山东贞明光电科技有限公司 | 一种量产测试设备及其短路过流保护电路 |
CN103887202B (zh) * | 2014-03-24 | 2016-08-17 | 上海华力微电子有限公司 | 监测方法 |
US9947712B2 (en) * | 2016-01-27 | 2018-04-17 | Varex Imaging Corporation | Matrix type integrated circuit with fault isolation capability |
CN109406922B (zh) * | 2017-08-15 | 2020-09-22 | 昆山维信诺科技有限公司 | 电子产品及其测试方法和装置 |
KR102471500B1 (ko) * | 2018-03-12 | 2022-11-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 테스트 시스템 |
CN110021334B (zh) * | 2019-04-19 | 2021-08-27 | 上海华虹宏力半导体制造有限公司 | 一种晶圆测试方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2330014A1 (fr) * | 1973-05-11 | 1977-05-27 | Ibm France | Procede de test de bloc de circuits logiques integres et blocs en faisant application |
US4038648A (en) * | 1974-06-03 | 1977-07-26 | Chesley Gilman D | Self-configurable circuit structure for achieving wafer scale integration |
US4244048A (en) * | 1978-12-29 | 1981-01-06 | International Business Machines Corporation | Chip and wafer configuration and testing method for large-scale-integrated circuits |
US4243937A (en) * | 1979-04-06 | 1981-01-06 | General Instrument Corporation | Microelectronic device and method for testing same |
EP0037965B1 (de) * | 1980-04-11 | 1987-07-15 | Siemens Aktiengesellschaft | Einrichtung zum Prüfen einer digitalen Schaltung mittels in diese Schaltung eingebauter Prüfschaltungen |
US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
US4479088A (en) * | 1981-01-16 | 1984-10-23 | Burroughs Corporation | Wafer including test lead connected to ground for testing networks thereon |
DE3138989A1 (de) * | 1981-09-30 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Zusaetzliche funktionseinheit in einem mikroprozessor, mikroprozessorsystem und verfahren zu seinem betrieb |
JPS5861639A (ja) * | 1981-10-08 | 1983-04-12 | Toshiba Corp | 半導体装置 |
JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
JPS609135A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | Lsiの良品マツプの作成方法 |
US4594711A (en) * | 1983-11-10 | 1986-06-10 | Texas Instruments Incorporated | Universal testing circuit and method |
US4703436A (en) * | 1984-02-01 | 1987-10-27 | Inova Microelectronics Corporation | Wafer level integration technique |
JPS6158254A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | 半導体集積回路装置 |
JPS61150228A (ja) * | 1984-12-24 | 1986-07-08 | Matsushita Electric Ind Co Ltd | Lsi検査回路 |
US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
-
1985
- 1985-07-24 DE DE19853526485 patent/DE3526485A1/de active Granted
-
1986
- 1986-06-20 IN IN461/CAL/86A patent/IN164539B/en unknown
- 1986-07-09 EP EP86109401A patent/EP0212208B1/de not_active Expired - Lifetime
- 1986-07-09 AT AT86109401T patent/ATE67861T1/de not_active IP Right Cessation
- 1986-07-09 DE DE8686109401T patent/DE3681657D1/de not_active Expired - Lifetime
- 1986-07-23 JP JP61171925A patent/JPS6316633A/ja active Pending
- 1986-07-24 CN CN86105604A patent/CN1011085B/zh not_active Expired
-
1988
- 1988-10-14 US US07/258,095 patent/US4961053A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4305526A1 (de) * | 1993-02-24 | 1994-08-25 | Telefunken Microelectron | Verfahren zum Betrieb einer integrierten Schaltung |
Also Published As
Publication number | Publication date |
---|---|
EP0212208A1 (de) | 1987-03-04 |
DE3681657D1 (de) | 1991-10-31 |
IN164539B (de) | 1989-04-01 |
DE3526485A1 (de) | 1987-02-05 |
CN1011085B (zh) | 1991-01-02 |
US4961053A (en) | 1990-10-02 |
CN86105604A (zh) | 1987-02-11 |
EP0212208B1 (de) | 1991-09-25 |
JPS6316633A (ja) | 1988-01-23 |
ATE67861T1 (de) | 1991-10-15 |
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