DE3503433A1 - Verfahren zur herstellung einer elektrischen matrix funktionsfaehiger schaltungen und matrix-anordnung aus funktionsfaehigen elektrischen schaltungen - Google Patents

Verfahren zur herstellung einer elektrischen matrix funktionsfaehiger schaltungen und matrix-anordnung aus funktionsfaehigen elektrischen schaltungen

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Description

Die Erfindung bezieht sich auf die Herstellung und Verwendung von integrierten Schaltungen. Insbesondere bezieht sich die Erfindung auf die Anordnung oder Abbildung einer Matrix von funktionstüchtigen integrierten Schaltungen, die auf einem Halbleiterscheibensubstrat ausgebildet sind.
Man hat zahlreiche Techniken entwickelt, um die Schaltungsintegration durch die gegenseitige Verbindung von funktionstüchtigen Schaltungen auf einer Halbleiterscheibe bzw. einem Wafer zu erhöhen, der eine Matrix von funktonstüchtigen und nicht-funktionstüchtigen Schaltungen enthält. Eine derartige Technik, die als "diskrete Verdrahtung" bezeichnet wird, umfaßt das individuelle Testen von auf dem Wafer ausgebildeten Schaltungen, das Abbilden dieser funktionstüchtigen Schaltungen und die Herstellung von spezifischen Metallverbindungen für den speziellen Wafer mit einer Computer-Kontrolle. Eine Maske wird verwendet, um eine spezifische Metallverbindungsschicht herzustellen, welche nur die funktionstüchtigen Schaltungen miteinander verbindet. Zu den Nachteilen dieser Technik gehören die Kosten zur Herstellung einer auf Bestellung gemachten Maske für jeden einzelnen Wafer und das Erfordernis eines anschließenden Metallisierungsschrittes, der zusätzliche Defekte mit sich bringen kann, die den Wafer vollständig nicht-funktionstüchtig machen. Im Ergebnis sind die Kosten und die Bemühungen
zur Herstellung des Wafers und zur Herstellung der speziell hergestellten Maske, die nur im Zusammenhang mit dem speziellen Wafer sinnvoll ist, verschwendet.
Eine andere Technik zur Erhöhung der Schaltungsintegration ist in der US-PS 4 122 540 beschrieben. Die Technik gemäß der US-PS 4 122 540 besteht darin, einzelne Schaltungen mit Verbindungsleitungen herzustellen und die Schaltungen längs eines Verbindungsgitters anzuordnen. Die einzelnen Schaltungen werden mit dem Verbindungsgitter verbunden oder von dem Verbindungsgitter abgetrennt, und zwar entsprechend der Funktionstüchtigkeit der Schaltungen. Im Gegensatz zu der "diskreten Verdrahtung" erfordert diese Technik keine zusätzlichen Verarbeitungsschritte. Es muß jedoch ein orthogonales Verbindungsgitter auf zwei Schichten von Materialien vorgesehen sein. Das bedeutet, zumindest zwei Schichten aus Metall oder Verbindungsebenen sind für die horizontalen und vertikalen Leitungslinien des Gitters erforderlich.
Ein weiterer Nachteil der Technik gemäß der US-PS 4 122 540 besteht darin, daß eine Grenze hinsichtlich der Verwendung der einzelnen funktionstüchtigen Schaltungen vorliegt. Da die Schaltungen in vorgegebener Weise verdrahtet werden, kann eine Höchstintegration nicht vollständig durchgeführt werden, wenn weniger als die erforderIiehe Anzahl von funktionstüchtigen Schaltungen längs einer Gitterlinie verfügbar sind. Wenn beispielsweise in einer 14 χ 14 - Matrix von 196 Schaltungen die Integration eine 9 χ 8 - Matrix 72 funktionstüchtigen Schaltungen ergibt, ist es möglich, daß die 72 erforderlichen funktionstüchtigen Schaltungen nicht an den erforderlichen Orten des Gitters vorliegen. Das bedeutet, die 72 funktionstüchtigen Schaltungen können so verteilt sein, daß sie keine 9x8-Matrix erqcben. Somit kann clnr. fort ine Produkt ein nicht
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arbeitsfähiges Produkt mit einer 9 χ 8 - Matrix sein.
Die Technik gemäß der US-PS 4 122 540 erfordert wesentlich mehr als die erforderliche Anzahl von funktionstüchtigen Schaltungen. Beispielsweise können 100 funktionstüchtige Schaltungen erforderlich sein, um eine 9 χ 8 - Matrix von 72 funktionstüchtigen Schaltungen zu bilden. Dies beruht auf der Auflage eines Verdrahtungsgitters und dem Mangel an Flexibilität für die anschließende Verdrahtung nach dem Testen. Das dort beschriebene Verfahren beseitigt den anschließenden Metallisierungsschritt und die speziell hergestellte Metallmaske, die für die "diskrete Verdrahtung" erforderlich sind, durch die Verschwendung von funktionstüchtigen Schaltungen.
Ein weiteres Problem bei der Technik gemäß der US-PS 4 122 540 ist die Schwierigkeit der Prüfung der einzelnen Schaltungen in Anwesenheit des Verbindungsgitters. Um diese Schaltungen adäquat zu testen, ohne daß dabei die eine durch Ergebnisse von einer anderen gestört wird, muß das Verbindungsgitter von der zu prüfenden Schaltung abgetrennt werden. Das Verbindungsgitter muß danach eine sehr niedrige Impedanz nach dem Programmieren erhalten.
Eine weitere Technik zur ebenen Integration von Wafern ist in der US-PS 4 038 648 angegeben. Dort erfolgt ein Umgehen von nicht-funktionstüchtigen Bits einer Anordnung durch die Verwendung von elektrischen Speichern. Eine derartige Technik erfordert das Rückstellen der Speicher jedesmal dann, wenn die Anordnung eingeschaltet wird. Dementsprechend ist ein zusätzliches Diagnose- und Testprogramm erforderlich, um die Speicher beim Einschalten zurückzustellen. Eine derartige Technik ist im allgemeinen nicht praktikabel und hat den weiteren Nachteil, daß die einzelnen Schaltungen zum Testen nicht körperlich isoliert sind.
Die Erfindung sorgt für die ebene Integration von Schaltungen auf einem Wafer, um die Anordnung einer elektrisch geordneten Matrix von funktionstüchtigen integrierten Schaltungen auf einem Halbleiter-Wafer zu ermöglichen. Eine speziell hergestellte Maske ist für den einzelnen Wafer nicht erforderlich, wie es sonst bei der diskreten Verdrahtungstechnik der Fall ist. Es ist gemäß der Erfindung auch nicht erforderlich, zu Beginn ein Verbindungsgitter auf einzelnen funktionstüchtigen Schaltungen aufzubringen. Dementsprechend lassen sich die einzelnen Schaltungen ohne weiteres testen. Außerdem gibt es kein Erfordernis eines Prozentsatzes pro Zeile von funktionstüchtigen Schaltungen, um eine funktionstüchtige Schaltungs-Matrix herzustellen, noch das Erfordernis der Ausbildung von internen Schaltungsspeichern beim Einschalten der Schaltung.
Eine bevorzugte Ausführungsform der Erfindung ist dargestellt mit einer statischen 16K-Speicherschaltung mit Direktzugriff als Baustein eines 2M-Bit-Speichermoduls, obwohl die Erfindung bei einer Anordnung mit oder ohne Speieher Anwendung finden kann. Bei einer bevorzugten Ausführungsform ist eine Matrix mit 128 Speicherschaltungen in acht Zeilen χ sechzehn Spalten auf einem IC-Wafer-Substrat angeordnet und liefert 2 Mbits pro Wafer oder 256 K-Bytes pro Wafer.
Jede Schaltung wird auf einem Halbleiter-Wafersubstrat ausgebildet. Jede Schaltung wird einzeln auf Funktionstüchtigkeit geprüft. Danach wird ein typisches Leitungsmuster auf dem Wafer ausgebildet, um sämtliche integrierte Schaltungen auf dem Wafer zu verbinden. Schaltungen, die sich beim Testen als nicht-funktionstüchtig herausstellen, werden isoliert, indem man die Verbindungen zwischen der fehlerhaften Schaltung und dem leitenden Gitter beseitigt.
Jede Matrixzeile liefert mehrere einzelne Schaltungen und weist einen redundanten Decodierer auf. Die Redundanten Decodierer sind programmiert, um zusätzliche funktionstüchtige Schaltungen von einem räumlichen Matrixzeilenort erneut einem elektrischen Matrixzeilenort zuzuordnen, der defekte Schaltungen besitzt. Auf diese Weise werden vollständige funktionstüchtige Matrixzeilen gebildet, und eine zufällige Verteilung von funktionstüchtigen Schaltungen wird geordnet, um eine Matrix von funktionstüchtigen Schaltungen zu bilden. Durch das Kombinieren von redundanten Decodierern und zugeordneten zusätzlichen funktionstüchtigen Schaltungen mit einem primären Zeilen-Decodierer und zugeordneten Schaltungen wird eine vollständige Zeile gebildet. Die einzelnen Schaltungen werden in einer Zeile in einer Bit-Position angeordnet, indem man für eine zusätzliche Bit-Positionsverdrahtung für jede Schaltung sorgt und danach die Verbindungen für sämtliche Bit-Positionen außer der, welcher die Schaltung zugeordnet ist, beseitigt.
Teilweise funktionstüchtige Schaltungen werden mit anderen komplementären, teilweise funktionstüchtigen Schaltungen kombiniert, um daraus eine vollständige funktionstüchtige Schaltung zu bilden. Wenn beispielsweise eine obere Hälfte von einer Schaltung und eine untere Hälfte von einer anderen Schaltung funktionstüchtig sind, können die Einheiten elektrisch kombiniert werden, um eine vollständige funktionstüchtige Schaltung zu bilden. Dies wird dadurch erreicht, daß man eine Adresse für jeden Bereich der Schaltung mit demselben Schaltungswählsignal kombiniert, so daß die gewählte Schaltung der Adresse entspricht, die sich auf den funktionstüchtigen Teil der Schaltung bezieht. Wenn beispielsweise eine Schaltung einen funktionstüchtigen Bereich in der oberen Hälfte besitzt und die Adresse, die dem Bereich in der oberen Hälfte entspricht,
mit dem Schaltungswählsignal der vollständigen Schaltung kombiniert wird (AND-Verknüpfung), dann kann der funktionsfähige Bereich in der oberen Hälfte nur gewählt werden, wenn die obere Hälfte der vollständigen Schaltung adressiert wird. In gleicher Weise wird eine andere zufällig vorhandene Schaltung, die einen funktionsfähigen Bereich in der unteren Hälfte besitzt und deren Adresse dem Bereich in der unteren Hälfte entspricht, mit demselben Schaltungswählsignal der vollständigen Schaltung kombiniert (AND-Verknüpfung), so daß dann der funktionsfähige Bereich in der unteren Hälfte nur gewählt werden kann, wenn die untere Hälfte der vollständigen Schaltung adressiert wird. Wenn somit ein Bereich der unteren Hälfte der vollständigen Schaltung adressit rt wird, ignoriert die Teilschaltung, welche elektrisch dem Bereich der oberen Hälfte der vollständigen Schaltu ig an einem vorgegebenen Matrixort zugeordnet ist, das Sc laltungswählsignal. Stattdessen wird die Adresse mit der anderen Schaltung kombiniert, die einen funktionsfähigen Bereich in der unteren Hälfte besitzt, um den Bereich der unteren Hälfte der vollständigen Schaltung für diesen Matrixort zu bilden. In gleicher Weise kann der Bereich der anderen Hälfte adressiert werden.
Die Kombination von teilweise funktionstüchtigen Schaltungen zu einer vollständigen Schaltung ist nicht auf halbe funktionstüchtige Schaltungen beschränkt. Unter Verwendung dieser Technik können auch vier teilweise funktionstüchtige Schaltungen, von denen jede einen anderen funktionstüchtigen Quadranten besitzt, zu einer vollständigen Schaltung kombiniert werden. In einem solchen Falle werden zwei Adressen mit dem Schaltungswählsignal kombiniert, um die Teilschaltungswahl vorzunehmen.
Dementsprechend wird ein Vorfahren geschaffen, um eine maximale Ausbeute aus einem IC-Wafer zu erzielen, in dem
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funktionsfähige, teilweise funktionsfähige und nicht-funktionsfähige Schaltungen ausgebildet sind. Das körperliche Erscheinungsbild auf einem Wafer gemäß der Erfindung ist das eines Fleckenmusters aus verwendbaren und nicht-verwendbaren Einheiten. In elektrischer Hinsicht ist ein gemäß der Erfindung ausgebildeter Wafer nicht zu unterscheiden von irgendeiner vollständig funktionsfähigen Einheit, die zur Lieferung einer gleichen Funktion hergestellt worden ist. Ein vollständiges System oder Untersystem kann auf einem integrierten Wafer ausgebildet werden, was die Kosten des Ritzens des Wafers und des Verpackens der getrennten diskreten Einheiten sowie das anschließende Kombinieren der einzeln verpackten Einheiten zu einem System oder einem Untersystem auf einer gedruckten Schaltungsplatte beseitigt. Neben der radikalen Verringerung der Verbindungskosten und der räumlichen Größe des Systems wird eine wesentliche Erhöhung der Durchführungsgeschwindigkeit und der Zuverlässigkeit des Systems erreicht.
Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausführungsbeispielen näher erläutert» Die Zeichnung zeigt in
Fig. 1 eine schematische Darstellung eines Halbleiter-Wafers, der die räumliche (zufällige) Verteilung von vollständig und teilweise funktionsfähigen Schaltungen und eine elektrische (systematische) Verteilung der funktionsfähigen Schaltungen zeigt;
Fig. 2 ein Blockschaltbild einer herkömmlichen Speicherplatte mit wahlfreiem Zugriff;
Fig. 3 eine schematische Darstellung von einer Leitung des Verbindungsgitters und der Sicherungsverbindung gemäß der Erfindung;
Fig. 4 eine schematische Darstellung zur Erläuterung von regelmäßigen und redundanten Schaltungswählleitungen und Sicherungen, die die Leitungen mit einer Schaltung
verbinden;
Fig. 5 eine schematische Darstellung zur Erläuterung von Eingangs- und Ausgangsleitungen und Sicherungen, welche diese Leitungen mit einer Schaltung verbinden;
Fig. 6a
bis 6c Logik- und Schaltungs-Ausführungsformen, mit denen sich teilweise funktionsfähige Schaltungen zu einer vollständig funktionsfähigen Schaltung kombinieren lassen;
Fig. 7 eine Ausführungsform der Erfindung, die für die Zuordnung von mehreren Schaltungen zu einer bestimmten Schaltungswählleitung sorgt;
Fig. 8 ein Blockschaltbild zur Erläuterung eines Schaltungs-Wähltestschemas;
Fig. 9 eine Ausführungsform der Erfindung, die mehrere programmierbare Schaltungswählleitungen bietet;
Fig. 10 eine schematische Darstellung zur Erläuterung der elektrischen Neukonfiguration von zufällig verteilten Schaltungen zur Bildung einer virtuellen Matrix;
und
Fig. 11 eine schematische Darstellung zur Erläuterung einer jeweiligen Schaltung, die einen nicht gebundenen Wähladressen-Decodierer aufweist.
Wenn integrierte Schaltungen auf einem Halbleiter-Wafer ausgebildet werden, wird eine Matrix aus funktionsfähigen, teilweise funktionsfähigen und nicht-funktionsfähigen Einheiten hergestellt. Dementsprechend wird eine zufällige körperliche Verteilung von funktionsfähigen und teilweise funktionsfähigen Schaltungen erzeugt, wie es für den Wafer 10 in Fig. 1 dargestellt ist. Die Erfindung sorgt für eine systematische oder elektrische Neu- oder Umverteilung der funktionsfähigen und teilweise funktionsfähigen Einheiten, um eine einheitliche, ohne weiteres zugängliche elektrische
Matrix aus funktionsfähigen Schaltungen zu bilden, wie es mit dem virtuellen Wafer 12 in Fig. 1 dargestellt ist. Somit wird gemäß der Erfindung eine Technik angegeben, mit der eine Matrix aus integrierten Schaltungen auf einem HaIbleiter-Wafer-Substrat abgebildet bzw. geordnet wird.
Fig. 1 zeigt funktionsfähige, teilweise funktionsfähige und nicht-funktionsfähige Einheiten in einer 11 χ 11 - Matrix. Die hier diskutierte Matrixgröße ist lediglich beispielhaft zu verstehen und keinesfalls als Einschränkung der Erfindung auf eine bestimmte Matrixgröße aufzufassen. Die Erfindung läßt sich unter Verwendung jeder Anzahl von Matrixgrößen realisieren und kann gleichmäßig gleiche funktionsfähige Arten von integrierten Schaltungen oder eine Mischung von verschiedenen funktionsfähigen Typen von integrierten Schaltungen aufweisen.
Ein vereinfachtes Blockschaltbild einer herkömmlichen Speicherplatte ist teilweise in Fig. 2 dargestellt. Die gezeigte Speicherplatte ist als Diskussionsbasis für ein Ausführungsbeispiel gemäß der Erfindung vorgesehen. Die Erfindung ist jedoch zur Verwendung bei beliebigen integrierten Schaltungseinheiten vorgesehen, um für eine ebene Wafer-Integration mit maximaler Ausbeute von funktionsfähigen Einheiten zu sorgen. Der Speicher, z.B. ein Speicher 16 gemäß Fig. 2, ist ein statischer 16K-Speicher mit wahlfreiem Zugriff. Eine typisehe 16Kx 1 - Bit-Speichereinrichtung erfordert die folgenden Anschlußverbindungen: 14 Adressenleitungen, eine VDD-Leitung, eine VSS-Leitung, eine Schaltungswählleitung, eine Schreib-Einschaltleitung, eine Daten-Eingabeleitung und eine Daten-Ausgabeleitung - oder insgesamt 20 Anschlüsse» Im allgemeinen ist eine gedruckte Schaltungsplatte mit 128 derartigen Einheiten versehen, die in einer 8 χ 16 - Matrix angeordnet sind und 2M-Bits oder 256 K-Bytes von adressierbarem Speicherraum liefern, wie es Fig„ 2 zeigt.
Bei der beispielhaften Speicherplatte sind siebzehn der zwanzig Anschlüsse parallel für sämtliche 128 Einheiten vorgesehen, wie es mit dem Bus 14 in Fig. 2 dargestellt ist. Jede Matrixspalte besitzt eine Eingabeleitung I- bis Ig und eine Ausgabeleitung O- bis Oß. Jede Matrixzeile besitzt eine Schaltungswählleitung CS1 bis CS16. Das Schaltungswählen wird mit einer Decodierschaltung 22 gesteuert. Dementsprechend ist der Zugriff zu irgendeiner Zeile von Speicher-Chips 16 bis 21 eine Funktion der Adressen- und Schaltungs-Wählinformation.
Wenn ein Zugriff zu einem Byte (8 Bits bei der beispielhaften Ausführungsform der Erfindung) erfolgt, wird eine Chip-Wählleitung aktiviert, die einer vorgegebenen Zeile entspricht; die gewünschte interne Bit-Position wird mit den Adressensignalen gewählt.
Bei einer herkömmlichen Ausführungsform, z.B. einer gedruckten Schaltungsplatte, werden horizontale und vertikale Leitungen zur Verbindung der Speichermatrix mit verschiedenen Metallschichten gebildet, die auf die Platte auflaminiert sind. Da sämtliche Schaltungen auf der Platte vorher getestet worden sind, besteht kein Erfordernis, die Verbindungen von nicht-funktionsfähigen Schaltungen neu zu verlegen. Die Erfindung sorgt für die Verbindung einer Matrix von integrierten Schaltungen auf einem Halbleiter-Wafer-Substrat. Zahlreiche integrierte Schaltungen sind auf dem Wafer ausgebildet, aber ohne ein Verbindungsgitter.
Bei der erfindungsgemäßen Anordnung werden die einzelnen Schaltungen auf Funktionstüchtigkeit getestet. Funktionsfähige, teilweise funktionsfähige und nicht-funktionsfähige Schaltungen werden aufgenommen bzw. abgebildet. Danach wird eine Metallschicht auf dem Wafer-Substrat ausgebildet,
um ein Verbindungsgitter zu bilden. Das Verbindungsgitter kann mit jeder herkömmlichen Technik hergestellt werden, zu denen Gasabscheidung/ Bedampfen, Röntgenstrahl- und Elektronenstrahl-Lithografie gehören. Jede Schaltung wird mit dem Gitter verbunden. Nicht-funktionsfähige Schaltungen werden von dem Gitter abgetrennt oder isoliert, wie es Fig. 3 zeigt.
In Fig. 3 ist eine einzige Leitung 24 des Verbindungsgitters dargestellt, die einen Verbindungsfleck 25 und einen Testfleck 26 aufweist. Der Testfleck 26 ist mit einer integrierten Schaltung 27 verbunden. Vor der Herstellung des Verbindungsgitters ist jede Einheit von den anderen Schaltungen vollständig elektrisch isoliert, so daß sich jede einzelne Einheit testen läßt. Der Testfleck 26 bildet einen geeigneten Punkt zum Anschließen eines Meßfühlers. Ein einziger Testpunkt 26 ist lediglich beispielhaft dargestellt» In Wirklichkeit sind zwanzig derartige Testpunkte bei einer bevorzugten Ausfuhrungsform vorgesehen, die an die integrierte Schaltung 27 angeschlossen sind, jedoch sind aus Gründen der Einfachheit nur ein derartiger Testpunkt und nur eine derartige Verbindungsgitterleitung dargestellt.
Zwischen dem Gitter und der Schaltung 27 besteht eine Verbindung in Form einer Sicherung 28. Die Sicherung kann jede Art von herkömmlicher Sicherung für integrierte Schaltungen sein, beispielsweise eine Polysilizium-Sicherung oder eine Metall-Sicherung. Die Sicherungen können auch zu Beginn nicht-leitend sein und mit jeder geeigneten herkömmlichen Technik leitend gemacht werden, z.B. indem man sie einem Laser oder einem passiven Strom aussetzt oder durch Laser-Verbindung von zwei Halbleiterschichten. Bei derartigen Anwendungsfällen wird der Prozeß umgekehrt. Das heißt, funktionsfähige und teilweise funktionsfähige Schaltungen werden verbunden und nicht-funktionsfähige Schaltungen werden allein
bzw. abgetrennt gelassen. Wenn bei dem Ausführungsbeispiel gemäß der Erfindung die Einheit 27 eine nicht-funktionsfähige Einheit ist, dann wird die Sicherung 28 durchgetrennt, vorzugsweise vor der Herstellung des Verbindungsgitters, und zwar mit einer beliebigen herkömmlichen Technik, z.B. mit einem Laser-Strahl oder mit einem sehr hohen Strom. Auf diese Weise wird eine nicht-funktionsfähige Schaltung vollständig von dem Verbindungsgitter abgetrennt und beeinträchtigt oder verschlechtert nicht die Leistungsfähigkeit der Schaltungsmatrix. In dem Beispiel gemäß Fig. 4a sind alle derartigen Verbindungen unterbrochen durch das Durchtrennen der geeigneten Sicherungen von nicht-funktionsfähigen Einheiten. In Einrichtungen mit Verbindungsgittern, die gemäß der Elektronenstrahl-Technik hergestellt sind, werden Verbindungen nur zu funktionsfähigen und teilweise funktionsfähigen Schaltungen hergestellt - Sicherungen werden nicht verwendet.
Als Beispiel ist eine einzelne Sicherung 28 dargestellt, welche den Verbindungsfleck 25 mit dem Testfleck 26 verbindet. In der tatsächlichen Praxis können eine einzige Sicherung oder eine Gruppe von Sicherungen an jedem Punkt vorgesehen sein, um den Widerstand zu reduzieren und um die Stromführungskapazität zu erhöhen, beispielsweise bei den Spannung führenden Flecken VSS und VDD. Sobald die nicht-funktionsfähigen Einheiten aus dem Verbindungsgitter eliminiert sind, werden die zufällig verteilten funktionsfähigen und teilweise funktionsfähigen Einheiten zur Bil dung einer virtuellen Matrix abgebildet b2w· geordnet.
Eine elektronische Reorganisation der körperlichen Verteilung von funktionsfähigen Einheiten wird mit Zuordnungs-Wählschaltungsleitungen und Eingabe/Ausgabe-Leitungen in systematischer Weise durchgeführt. Die Schaltungswählleitungssteuerung ist eine Funktion einer separaten
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integrierten Schaltung, die auf dem Wafer-Substrat ausgebildet ist. Derartige integrierte Schaltungen sind Decodierer. Bei dem Beispiel einer 256 K-Byte-Speicherplatte bildet eine Schaltungswähleinheit vier Eingänge und sechzehn Ausgänge. Jede Leitung ist so angeordnet, daß sie acht oder
mehr Schaltungen mit einer Zeile verbindet.
Eine Schaltungswähl- und Decodierer-Anordnung ist in Form eines Blockschaltbildes in Fig. 4a dargestellt. Im Zusammenhang mit diesem Beispiel wird angenommen, daß elf Schaltungen an einer Zeile angeordnet sind, die Schaltungen 44 und 52 aufweist. Zusätzlich zu der Schaltungswähl-Leitung CS1 sind eine oder mehrere redundante Schaltungswähl-Leitungen an die Schaltungen längs der Zeile angeschlossen.
Somit enthält die Schaltungswähleinheit 30 einen ersten
Schaltungswähl-Decodierer 31 und zwei redundante Schaltungswähl-Decodierer 32 und 33, die Schaltungswähl-Leitungen
CS1, RCS1 und RCS11 bilden. Diese Leitungen entsprechen
jeweils den Leitungen 34, 35 und 36.
Für jede Schaltung ist ein Gitter-Verbindungsfleck vorgesehen, der der jeweiligen Wählleitung entspricht. Dementsprechend enthält die Schaltung 44 Flecken 37 bis 39, und die Schaltung 52 enthält Flecken 45 bis 47„ Jeder Fleck
verbindet eine jeweilige Wählleitung mit einem Schaltungstestfleck über eine Verbindungssicherung. Für die Schaltung 44 ist der Testfleck 43 über Sicherungen 40 bis 42 mit den Leitungsflecken 37 bis 39 verbunden; für die Schaltung 52 ist der Testfleck 51 über die Sicherungen 48 bis 50 mit den Leitungsflecken 45 bis 47 verbunden. Bei dem Beispiel gemäß Fig. 4a ist jedoch der Schaltung 52 willkürlich ein
defekter Status zugeordnet, um zu zeigen, daß die Schaltungswähl-Leitungen im Falle einer defekten Schaltung alle von dem Verbindungsgitter abgetrennt sind.
Die Schaltung 44 wird irgendeiner der Schaltungswähl-Leitungen zugeordnet, indem man die Sicherungen für die anderen beiden Leitungen durchtrennt. Auf diese Weise kann ein defekter Decodierer 31 bis 33 eliminiert werden oder eine sonst nicht zugeordnete funktionsfähige Schaltung oder eine teilweise funktionsfähige Schaltung können einer Schaltungswähl-Leitung für eine andere Zeile zugeordnet werden.
Beim Beispiel einer Matrix mit elf Schaltungen in einer Zeile kann beispielsweise angenommen werden, daß die Schaltung 44 eine funktionsfähige Schaltung ist. Die Sicherungen 41 und 42 werden durchgetrennt, so daß jede Verbindung zwischen den Schaltungswählleitungen 35 und 36 und der Schaltung 44 abgetrennt wird. Es gibt zwei Möglichkeiten in einer Zeile von elf Schaltungen:
(1) Es gibt acht oder weniger funktionsfähige Schaltungen in der Zeile,oder
(2) es gibt mehr als acht funktionsfähige Schaltungen in der Zeile.
Wenn acht oder weniger funktionsfähige Schaltungen in der Zeile vorhanden sind, dann werden die Sicherungen durchgetrennt, so daß die redundanten Schaltungswählleitungen 35 und 36 nicht mit allen Schaltungen in der Zeile verbunden sind. Wenn mehr als acht funktionsfähige Schaltungen in der Zeile vorhanden sind, wird eine der zusätzlichen Schaltungswählleitungen 35 und 36 mit einer zusätzlichen funktionsfähigen Schaltung verbunden. Wenn die Schaltung 44 eine zusätzliche funktionsfähige Schaltung in ihrer Zeile ist, dann werden die Sicherung 40 und eine der Sicherungen 41 und 42 durchgetrennt.
Nehmen wir beispielsweise an, daß eine Zeile von Schaltunm?n oi ycunt wird (z.B. Zoilr ^), dir» nur fünf funktionsfähige
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Schaltunyen besitzt, während die Zeile 1 eine Anzahl von elf funktionsfähigen Schaltungen besitzt. Die erste Schaltungswählleitung von Zeile 3 wird mit den fünf funktionsfähigen Schaltungen von Zelle 3 verbunden. Eine redundante Schaltungswählleitung von Zeile 1 wird mit den zusätzlichen drei funktionsfähigen Schaltungen von Zeile 1 verbunden. Da der Decodierer der zusätzlichen Leitung in Zeile 1 ein übriger oder Ersatz-Decodierer ist, kann er so programmiert werden, daß er eine identische Adresse des ersten Schaltungswähl-Decodierers von Zeile 3 hat. Jedesmal, wenn dementsprechend Zeile 3 gewählt wird, werden die erste Schaltungswählleitung für Zeile 3 und eine der Schaltungswählleitungen für Zeile 1 beide aktiviert. Infolgedessen werden acht funktionsfähige Schaltungen gewählt - drei von Zeile 1 und fünf von Zeile 3.
Ein vereinfachtes schematisches Diagramm einer Programmierschaltung für redundante Decodierer ist in Fig. 4b dargestellt. Ein Stromversorgungstransistor Q1 versorgt einen Wähl-Bus. Eine Reihe von Adressen-Transistoren Q2 bis Q5 sind in Abhängigkeit von verschiedenen Eingangsadressen (A/Ä/B/B) bedienbar, die der Schaltungswähleinrichtung zugeführt werden. Jeder Transistor hat eine entsprechende Sicherung 54 bis 57. Um den Decodierer auf eine bestimmte gewünschte Adresse zu programmieren, die ihrerseits einer bestimmten Schaltungswahl entspricht, werden die Sicherungen für die Transistoren, die nicht der gewünschten Adresse entsprechen, durchgetrenntj die Sicherungen für die Transistoren, die der gewünschten Adresse entsprechen, werden nicht durchgetrennt. Infolgedessen wird die Schaltungswählleitung aktiviert, wenn die richtige Adresse dem Decodierer geliefert wird. Zur Vereinfachung ist einer von vier Wähl-Decodierern mit zwei Adressen und ihren Komplementen in Fig. 4b dargestellt. In der tatsächlichen Praxis sind in einem Decodierer mehr Adressen und Transistoren vorhanden.
Obwohl nicht erforderlich, ist es vorteilhaft, den gesamten Wafer zu testen, bevor die Sicherungen durchgetrennt werden, um zu bestimmen, welche Schaltungen in jeder Zeile funktionsfähig sind, und um auf diese Weise die Verwendung von funktionsfähigen Schaltungen zu optimieren. Wenn beim obigen Beispiel Zeile 1 zwei zusätzliche funktionsfähige Schaltungen über die acht erforderlichen hinaus besitzt (insgesamt zehn funktionsfähige Schaltungen), dann können die beiden zusätzlichen funktionsfähigen Schaltungen mit den fünf funktionsfähigen Schaltungen von Zeile 3 oder mit irgendeiner anderen Zeile verwendet werden, die sechs funktionsfähige Schaltungen besitzt.
Ein Beispiel der Flexibilität dieses erfindungsgemäßen Aspektes impliziert die Situation, wo zwei Zeilen keine Gesamtheit von acht funktionsfähigen Schaltungen aufweisen. Das heißt, Zeile 3 kann fünf funktionsfähige Schaltungen haben, und Zeile 1 kann zwei zusätzliche funktionsfähige Schaltungen haben. Dies ergibt eine Gesamtheit von sieben funktionsfähigen Schaltungen. Eine dritte Zeile kann eine zusätzliche funktionsfähige Schaltung haben. Die dritte Zeile (z.B. Zeile 9) wird dann in identischer Weise wie Zeile 3 programmiert. Somit werden alle drei Zeilen - Zeile 1, Zeile 3 und Zeile 9 - zur gleichen Zeit aktiviert, um eine Zeile von acht funktionsfähigen Einheiten zu bilden»
Die extreme Grenze dieses erfindungsgemäßen Aspektes liefert ein Maximum von acht Zeilen mit entweder einer zusätzlichen funktionsfähigen Schaltung (d.h. eine Gesamtheit von neun funktionsfähigen Schaltungen) oder mit einer regulären funktionsfähigen Schaltung oder einer Kombination von beiden. Auf diese Weise wird eine maximale Anzahl von Schaltungen verwendet, was eine erhöhte Ausbeute ergibt und eine wirkungsvolle ebene Wafer-Inteqration erinöql i c-111 .
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Bei der herkömmlichen Anordnung gemäß Fig. 2 ist dargestellt, daß vierzehn Adressenleitungen, zwei Versorgungsleitungen und eine Schreibeinschaltleitung gemeinsam von sämtlichen Fällen in der Anordnung benutzt werden. Bei der Wafer-Niveau-Integration besteht kein Erfordernis, diese Leitungen neu zuzuordnen, sondern sie statt dessen nur von den nicht funktionsfähigen Schaltungen abzutrennen. Die Diskussion von Fig. 4 bezieht sich auf die Zuordnung von Schaltungswählleitungen, um Zeilen von funktionsfähigen Schaltungen, die in einer systematischen Weise verteilt sind, aus einer Reihe von zufällig verteilten Schaltungen zusammenzusetzen, die auf einem Halbleitersubstrat ausgebildet sind und funktionsfähige, teilweise funktionsfähige und nicht-funktionsfähige Schaltungen enthalten. Sobald die zufällige Verteilung durch die Zuordnung von Schaltungswählleitungen geordnet ist, müssen die Eingabe- und Ausgabe-Leitungen einer richtigen Spalte zugeordnet werden, so daß für den Zugriff zu einer gewählten und adressierten Schaltung an einem richtigen Punkt gesorgt wird.
Obwohl bei dieser Diskussion die Schaltungswählleitungen zuerst und danach die Ausgabeleitungen zugeordnet werden, darf darauf hingewiesen werden, daß die Leitungen auch in anderer Reihenfolge oder gleichzeitig zugeordnet werden können.
in einer Speicherschaltung ist es wünschenswert, während jedes Speicherzugriffes acht Bits parallel auszugeben oder einzugeben. Wenn acht Schaltungen von der Schaltungswählleitung in der oben beschriebenen Weise aktiviert werden, so werden eine Ausgabe oder eine Eingabe in der richtigen Ordnung oder Reihenfolge erhalten. Um dies zu erreichen, sind acht parallele Verbindungsleitungen längs jeder Zeile von Schaltungen auf dem Wafer-Substrat vorgesehen.
Ein Ausgabe-Bus O, bis 0ß (oder ein Eingabe-Bus (I. bis Ig)
ist in Fig. 5 dargestellt und umfaßt eine Verzweigung von acht Leitungen für Zeile 1 und von acht Leitungen für Zeile 2. Derartige Verzweigungen sind für jede Zeile in der Matrix vorgesehen. Beim Beispiel der Speichereinrichtung sind acht derartige Zeilen vorgesehen. Der Zeilen-Bus 58 ist in Verbindung mit der Schaltung 76 an einer Reihe von Gitterverbindungsflecken 59 bis 66 dargestellt, die anschlicssend über eine Vielzahl von entsprechenden Sicherungen 67 bis 74 mit einem Testfleck 75 verbunden sind. Wenn die Schaltung 76 nicht funktionsfähig ist, dann werden alle acht Sicherungen 67 bis 74 durchgetrennt, um die Schaltung von dem Eingabe-Bus oder dem Ausgabe-Bus 58 abzutrennen.
Jedesmal, wenn an der ersten Zeile entlang eine erste funktionsfähige Schaltung gefunden wird, werden die Sicherungen 68 bis 74 durchgetrennt und die Verbindung über die Sicherung 67 für die Bit-Position 1 hergestellt. Wenn die nächste funktionsfähige Schaltung gefunden wird, werden die Sicherungen 67 und 69 bis 74 durchgetrennt und die Verbindung durch die Sicherung 68 für die Bit-Position 2 ausge- j bildet, usw.. Wenn somit eine vierte funktionsfähige Schaltung gefunden wird, werden sämtliche Ausgangssicherungen j mit Ausnahme der vierten Sicherung (70) durchgetrennt, die der vierten Bit-Position entspricht.
Sämtliche funktionsfähigen Schaltungen für eine bestimmte Zeile befinden sich nicht notwendigerweise in der bestimmten Zeile. Diese Schaltungen können von einer beliebigen Anzahl von Zeilen bis zu einer maximalen Anzahl von acht Zeilen gesammelt werden, wie es oben am Beispiel für die Schaltungswählleitungen erläutert ist. Nehmen wir an, daß Zeile 1 drei zusätzliche funktionsfähige Schaltungen hat und daß Zeile 3 insgesamt fünf funktionsfähige Schaltungen hat, so werden die drei zusätzlichen funktionsfähigen Schaltungen von Zeile 1 mit den ersten drei Ausgangsleitun-
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gen am Bus 58 verbunden,und die fünf Schaltungen der Zeile 3 werden mit den nächsten fünf Ausgangsleitungen vom Bus 58 verbunden. Dementsprechend werden immer acht Ausgänge von acht gewählten Schaltungen für die acht Bit-Positionen einer gewählten Zeile geliefert, unabhängig von dem tatsächlichen räumlichen Ort der funktionsfähigen Schaltungen auf dem Wafer-Substrat.
In einigen Fällen kann eine teilweise funktionsfähige Schaltung erzeugt werden. Die Schaltung kann ein oberer Bereich, ein unterer Bereich, ein linker Bereich oder ein rechter Bereich einer funktionsfähigen Schaltung bzw. einer sonst nicht-funktionsfähigen Schaltung sein. Die Teilschaltung wird so programmiert, daß sie auf eine Adresse auf einer Adressenleitung, z.B. der Leitung A, anspricht. Die Adressenleitung ist so programmiert, daß sie mit der Schaltungswählleitung für eine entsprechende Zeile zusammenarbeitet, um die spezielle Schaltung zu aktivieren, wenn die entsprechende Bit-Position gewählt wird. Fig. 6 zeigt schematische Ausführungsformen der Erfindung, welche Teilschaltungen paarweise zuordnet, um vollständige funktionsfähige Schaltungen zu bilden.
In Fig. 6a erfolgt eine Zuordnung zu einem Teilbereich einer Schaltung, die einem oberen Schaltungsbereich oder einem unteren Schaltungsbereich (oder einem linken Schaltungsbereich oder einem rechten Schaltungsbereich) entspricht. Die Adresse A ist richtig ("1") , wenn ein oberer Teilbereich einer Schaltung gefunden wird; die Adresse A ist falsch ("0"), wenn ein unterer Teilbereich einer Schaltung gefunden wird. Die Schaltung wird programmiert, indem man geeignete Sicherungen durchtrennt..Wenn die Schaltung vollständig funktionsfähig ist, werden nur die Sicherungen F1 und F4, oder F1 und F3 durchgetrennt. Wenn in einer teilweise funktionsfähigen Schaltung die Adresse A richtig sein soll, dann werden die Sicherungen F2 und F3
durchgetrennt. Wenn in einer teilweise funktionsfähigen Schaltung die Adresse A falsch sein soll, dann werden die Sicherungen F2 und F4 durchgetrennt.
Die Adresse A wird direkt über die Sicherung F4 an das AND-Gatter 78 angeschlossen, wo eine AND-Verknüpfung mit dem Schaltungswählsignal für diese Zeile erfolgt, um ein Schaltungssignal für den Teilbereich der Schaltung zu erzeugen. Die Adresse A kann auch über einen Inverter 77 und eine Sicherung F3 an das AND-Gatter 78 für eine AND-Verknüpfung mit dem Schaltungswählsignal angeschlossen werden, um ein Schaltungswählsignal für den Teilbereich der Schaltung zu erzeugen.
Nehmen wir beispielsweise an, daß die Adressenleitung zusammen mit der Schaltungswählleitung programmiert ist, um eine bestimmte Schaltung unter der Bedingung zu aktivieren, daß A wahr ist, und dieser Teil der Schaltung ist an die Eingabe/Ausgabe-Leitungen für eine bestimmte Bit-Position angeschlossen, z.B. die Leitung 4. Wenn dann die nächste teilweise funktionsfähige Schaltung gefunden wird, die einen funktionsfähigen Bereich mit der Adresse A falsch besitzt, wird sie so programmiert, daß sie dann gewählt wird, wenn die Adresse A falsch ist. Die zweite Teilschaltung ist ebenfalls an dieselbe Eingabe/Ausgabe-Leitung angeschlossen, d.h. an die Leitung 4. Wenn dementsprechend A wahr ist, wird die erste Schaltung gewählt und als eine Hälfte der Schaltung verwendet, und wenn A falsch ist, wird die zweite Schaltung gewählt und als zweite Hälfte der Schaltung verwendet.
Wenn zwei Teilschaltungen mit sieben vollständig funktionsfähigen Schaltungen verwendet werden, dann ergibt eine Gesamtheit von neun Schaltungen eine Ausbeute von acht funktionsfähigen Schaltungen. Mit der Erfindung ist es möglich,
eine vollständige Zeile von Schaltungen mit sechzehn halbfunktionsfähigen Teilschaltungen zu bilden. In einem solchen Falle wird eine Schaltungswählleitung für eine bestimmte Zeile an sämtliche sechzehn Teilschaltungen angeschlossen. Die eine Hälfte der Schaltungen wird so programmiert, daß für sie die Adresse A wahr ist/ und die andere Hälfte wird so programmiert, daß für sie die Adresse A falsch ist. Die acht Eingabe/Ausgabe-Leitungen werden so geschaltet, daß eine der jeweiligen Leitungen zu zwei der Teilschaltungen führt, von denen bei der einen Schaltung die Adresse A wahr ist und von denen bei der anderen Schaltung die Adresse A falsch ist.
Fig. 6b und 6c zeigen abgewandelte Ausführungsformen der Erfindung zur Programmierung einer Teiladresse. Die Ausführungsform nach Fig. 6b zeigt ein Ausführungsbeispiel für eine Schaltung, bei der die Schaltungswahl "hoch" ist, wenn die Schaltung gewählt wird, und die das Durchtrennen der Sicherung F1' oder F21 erfordert, um eine Teiladresse der dazugehörigen Schaltung zuzuordnen. Die Ausführungsform nach Fig. 6c zeigt ein Ausführungsbeispiel für eine Schaltung, bei der die Schaltungswahl "niedrig" ist, wenn die Schaltung gewählt wird, und bei der weniger funktionsfähige Komponenten als bei der Ausführungsform nach Fig. 6b erforderlich sind, wobei aber der zusätzliehe Schritt des Durchtrennens der Sicherungen F1" und F2" erforderlich ist, wenn eine vollständig funktionsfähige Schaltung adressiert wird.
Es können herkömmliche Redundanz-Techniken verwendet werden, um innerhalb der jeweiligen Schaltung eine fehlerhafte Zeile und/oder Spalte zu ersetzen. Eine Zeile von Schaltungen auf einem Wafer kann in gleicher Weise durch eine Ersatzreihe von Schaltungen ersetzt werden. Beispielsweise können eine oder mehrere Ersatzzeilen von acht funktions-
fähigen Schaltungen auf dem Wafer gelassen werden. Diese Einheiten werden nicht gewählt, indem man zusätzliche oder Ersatz-Schaltungswählleitungen verwendet, ohne ihre zugehörigen Decodierer zu programmieren. Wenn nach der Herstellung des Verbindungsgitters, z.B. während eines zweiten Metallisierungsschrittes, sich eine Zeile als fehlerhaft erweist, dann kann die spezielle Zeile durch die Ersatzzeile auf dem Wafer ersetzt werden.
Die Technik liefert die folgenden vier Redundanz-Merkmale:
(1) Redundanz innerhalb der Schaltung;
(2) Schaltungszuordnungs-Redundanz;
(3) Teilzuordnungs-Redundanz; und
(4) Zeilen-Redundanz.
Die Redundanz innerhalb der Schaltung (Schritt 1) kann mit herkömmlichen Techniken realisiert werden, bevor ein Verbindungsgitter auf dem Wafer ausgebildet wird. Schaltungszuordnungs-Redundanzen und solche Redundanzen bei teilweise funktionsfähigen Schaltungen (Schritte 2 und 3) können gemäß der Erfindung realisiert werden, bevor oder nachdem ein Verbindungsgitter auf dem Wafer gebildet wird. Die Zeilen-Redundanz (Schritt 4) ist vorgesehen, nachdem das Verbindungsgitter auf dem Wafer gemäß der Erfindung ausgebildet ist. Unter Verwendung einer Kombination dieser Techniken wird auf dem Wafer eine maximale Ausbeute von Arbeits-Bits erreicht.
Beim Stande der Technik werden Teilprodukte nicht zusammengebaut, da die Montagekosten sonst extrem hoch sind. Derartige Kosten sind üblicherweise nicht durch den Ertrag gerechtfertigt, der durch den Verkauf des Produkts erzielt wird. Unter Verwendung der or f i ndungsgemeißen Arbeit nwei se knnn ein Tot ü produkt leicht bei einer Waf er-N i vetui-J Mt eqi i\~
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tion verwendet werden, und ein bislang weggeworfenes Produkt wird zur Gewinnerzielung verwendet.
Die Erfindung erzeugt Schaltungswählsignale auf dem Wafer unter Verwendung von separaten Decodier-Schaltungen, die auf dem Substrat ausgebildet sind. Es ist auch möglich/ die Schaltungswähladressen sämtlichen Schaltungen zuzuführen, um ein Schaltungswählsignal in jeder Schaltung zu erzeugen, wie es nachstehend erläutert ist. Wenn die Signale in separaten Schaltungen erzeugt werden, müssen die Schaltungswähl-Decodierer betriebsfähig sein, oder der gesamte Wafer ist nicht verwendbar. Um zu gewährleisten, daß ein Schaltungswähl-Decodierer betriebsfähig ist, müssen mehr als ein Schaltungswähl-Decodierer auf dem Wafer integriert und während der Herstellung des Verbindungsgitters verdrahtet werden. Wenn ein Decodierer getestet wird und sich als defekt erweist, wird er aus dem Verbindungsgitter abgeteilt, indem man die zugeordneten Sicherungen durchtrennt, wie es oben beschrieben ist.
Fig. 7 zeigt ein Blockschaltbild einer derartigen Anordnung mit Decodier-Schaltungen D1 bis D3 (84 bis 86), die über Sicherungen 87 bis 89 an Verbindungsflecken 90 bis 92 für eine Schaltungswählleitung angeschlossen sind. Um einen defekten Schaltungswähl-Decodierer aus dem Verbindungsgitter zu entfernen, wird die zugeordnete Sicherung durchgetrennt und die Schaltung dadurch isoliert. Wenn der Decodierer D1 funktionsfähig ist und die Decodierer D2 und D3 nicht funktionsfähig sind, dann werden die Decodierer D2 und D3 durch das Durchtrennen der Sicherungen 88 und 89 abgetrennt.
Bei der hier diskutierten Ausführungsform der Erfindung wird angenommen, daß eine auf dem Wafer-Substrat ausgebildete Schaltung zwanzig Verbindungen besitzt. Dementsprechend
erfolgt das Testen mit einer Meßeinrichtung mit zwanzig Anschlüssen. Die Schaltungswähl-Decodierer haben etwas mehr als zwanzig Anschlüsse. Dies liegt daran, daß zusätzliche Zeilen vorgesehen sind. Es darf darauf hingewiesen werden, daß mehr Zeilen als erforderlich vorgesehen sind, um die gewünschte Matrix zu erhalten. Beispielsweise können 64 Zeilen vorgesehen sein, um eine Matrix von 16 Zeilen zu erhalten.
Alle Funktionen müssen getestet werden. Das Prüfen der Schaltungswähl-Decodierer ist in Form eines Blockschaltbildes in Fig. 8 dargestellt, wobei ein Decodierer 93 ein Schieberegister 94 aufweist, das an den Ausgang des Decodierers angeschlossen ist. Eine leihe von Testvektoren wird einem Eingang des Schaltung.'wähl-Decodierers geliefert, und die dementsprechend dai.it erzeugten Ausgangssignale auf den Leitungen CS1 bis CSn werden durch das Schieberegister 94 ausgegeben, um eine Ausgangs-Bit-Form zu erzeugen. Wenn das Ausgangssignal vom Schieberegister 94 mit den gelieferten Testvektoren zum Eingang des Decodierers 93 übereinstimmt, dann wird der Schaltungswähl-Decodierer als funktionsfähige Einheit ermittelt. Nachdem der Testvorgang beendet ist, wird das Schieberegister 94 von dem Schaltungswähl-Decodierer mit den hier beschriebenen Techniken abgetrennt, d.h. durch das Durchtrennen von geeigneten Sicherungen.
Die Diskussion in Zusammenhang mit Fig. 4 impliziert die Zuordnung von redundanten Schaltungswählleitungen zu sonst nicht zugeordneten funktionsfähigen Schaltungen, um funktionsfähige Zeilen zu bilden. Eine weitere Ausführungsform für die Zuordnung von Schaltungswählleitungen zu funktionsfähigen Schaltungen ist in Form eines Blockschaltbildes in Fig. 9 dargestellt. Eine funktionsfähige Schaltung 78a enthält einen Testfleck 83, der an Leitungsflecken 79 und
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über Sicherungen 81 und 82 an sechzehn Schaltungswählleitungen CS1 bis CS16 angeschlossen ist. Um die Schaltung 78a einer bestimmten Schaltungswählleitung zur Bildung einer Zeile zuzuordnen, müssen die Sicherungen für sämtliehe, außer der einen Leitung durchgetrennt werden. Auf diese Weise kann eine Schaltung, die sich an irgendeinem Punkt in der Matrix befindet, irgendeiner Zeile ohne Rücksicht auf ihren räumlichen Ort zugeordnet werden.
Eine elektrische Neuanordnung von zufällig verteilten Schaltungen zur Herstellung einer systematischen Schaltungsmatrix ist in schematischer Form in Fig. 10 dargestellt. Ein Schaltungswähl-Decodierer 95 enthält Schaltungswählleitungen CS1 bis CSn, die so angeordnet sind, daß sie eine Serie von Schaltungen bedienen bzw. betreiben. Eine erste Zeile enthält Schaltungen 100 bis 109. Da das Beispiel zehn funktionsfähige Schaltungen in der ersten Zeile zeigt, sind die ersten acht Schaltungen 100 bis 107 an die Leitung CS1 (97) angeschlossen dargestellt, welches die Schaltungswählleitung für Zeile 1 ist. Dementsprechend bleiben die Sicherungen 122, 124, 126, 128, 130, 132, und 136 intakt. Die Sicherungen, welche die funktionsfähigen Schaltungen an die redundante Schaltungswählleitung RCS1 (96) anschließen wurden, werden durchgetrennt. Das heißt, die Sicherungen 132, 125, 127, 129, 131, 133, 135 und 137 werden durchgetrennt.
Eingabe- und Ausgabe-Leitungen für Zeile 1 werden in der Bit-Positionsordnung einem Eingabe-Ausgabe-Bus 200 zugeordnet. Somit sind für die Schaltungen 100 bis 107, die zur Zeile 1 gehören, die entsprechenden Bit-Positionssicherungen 158 bis 165 intakt dargestellt. Jede der Schaltungen 100 bis 117 enthält acht Eingabe- und acht Ausgabe-Leitungen. Die Sicherungen für diese Leitungen sind nicht dargestellt, da die Verbindungen für alle
Bit-Positionen in einem entsprechenden Eingabe- oder Ausgabe-Byte, mit Ausnahme der zugeordneten Bit-Position, durch das Durchtrennen der entsprechenden Sicherungen für diese Positionen eliminiert worden sind. Beispielsweise verbindet die Sicherung 158 die Schaltung 100 mit der Bit-Position 1 für Zeile 1, Eingabe- oder Ausgabe-Leitungen im Bus 200; die Sicherung 159 verbindet die Schaltung 101 mit der Bit-Position 2 für Zeile 1, Eingabe- oder Ausgabe-Leitungen im Bus 200; usw..
Die Schaltungen 108 und 109 sind vollständig funktionsfähige zusätzliche Schaltungen in Zeile 1. Sie werden von der Schaltungswählleitung CS1 abgetrennt, indem man die Sicherungen 138 und 140 durchtrennt. Eine redundante Schaltungswählleitung für Zeile 1 (RCS1) ist an die Schaltungen 108 und 109 über Sicherungen 139 und 141 angeschlossen. Die redundante Schaltungswählleitung RCS1 ist ebenfalls nicht an die Schaltungswählleitung CS2 mit einer körperlichen Verbindung zwischen der Schaltungswählleitung CS2 und der redundanten Schaltungswählleitung RCS1 angeschlossen. Das bevorzugte Verfahren der Adressierung der redundanten Schaltungswählleitung RCS1, wenn die Schaltungswählleitung CS2 adressiert wird, impliziert das Programmieren der redundanten Schaltungswählleitung RCS1, um in der oben diskutierten Weise auf eine Schaltungswähladresse CS2 anzusprechen. Somit werden die Schaltungen 108 und 109 die ersten beiden Schaltungen für Zeile 2.
Die Eingabe- und Ausgabe-Leitungsverbindungen der Schaltungen 108 und 109 werden in Bit-Positionsordnung über die jeweiligen Sicherungen 166 bzw. 167 angeschlossen. Die Schaltungen 108 und 109 bilden die ersten beiden Bit-Positionen für 7,oile ?. Die 7.pi]p 7 ist in Fin. 10 ro rlnryeiftei It , drtb ble die f.cUa 11 uiujeli 1 1 U bib II/ unitrtbt. Beim vorliegenden Beispiel sind die Schaltungen 110, 111,
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113, 114, 116 und 117 als vollständig funktionsfähige Schaltungen dargestellt.
Die Schaltungen 112 und 115 sind als teilweise funktionsfähige Schaltungen dargestellt. Die Schaltungen werden der Schaltungswählleitung CS2 so lange zugeordnet, bis sechs Schaltungen zusätzlich zu den Schaltungen 108 und 109 gruppiert sind, um eine vollständige Zeile von acht funktionsfähigen Schaltungen zu bilden. Die sechs Schaltungen vervollständigen die Zeile, die mit den beiden zusätzlichen funktionsfähigen Schaltungen von Zeile 1 begonnen worden ist. Die Sicherungen 142 bis 155 können dabei intakt bleiben oder werden durchgetrennt, wenn es erforderlich ist, ihre zugehörigen Schaltungen mit der Schaltungswählleitung CS2 zu verbinden. In gleicher Weise repräsentieren die Eingabe- und Ausgabe-Leitungssicherungen 168 bis 174 entsprechende Bit-Positionssicherungen, mit denen die Schaltungen ihrer richtigen Bit-Position zugeordnet werden, um eine Eingabe-Ausgabe-Verbindung für Zeile 2 zu bilden.
Die Schaltungen 112 und 115 sind teilweise funktionsfähige Schaltungen. Dementsprechend ist die Wählleitung CS2 an die AND-Gatter 119 und 120 angeschlossen, die sich innerhalb der jeweiligen Schaltung befinden. Ein Adressensignal wird über die AND-Gatter 119 und 120 eingekoppelt, um den Betrieb der Schaltungen 112 und 115 zu ermöglichen, wenn ein entsprechender Bereich der Schaltung erforderlich ist. Der Betrieb des AND-Gatters erfolgt in gleicher Weise wie bei der Schaltung gemäß Fig. 6 und kann für jede Schaltung programmiert werden. Wenn somit eine untere Hälfte einer Schaltung zu adressieren ist, dann wird die Schaltung 112 gewählt; wenn eine obere Hälfte der Schaltung zu adressieren ist, dann wird die Schaltung 115 gewählt.
Die Wahl von irgendeinem der kooperierenden, teilweise funktionsfähigen Schaltungen ist eine Funktion der Adressenprograminierung. Die Eingabe- und Ausgabe-Leitungen der Schaltungen 112 und 115 werden kombiniert, um einen Schaltungseingang und -ausgang an der richtigen Bit-Position zu bilden. Bei der bevorzugten Ausführungsform werden die Eingabe- und Ausgabe-Leitungen der zusammenwirkenden, teilweise funktionsfähigen Schaltungen durch die Zuordnung der Schaltungen zu einer gemeinsamen Bit-Position miteinander verknüpft. Dies wird erreicht, indem man geeignete Sicherungen durchtrennt, während man die Sicherungen an den entsprechenden Bit-Positionen intakt läßt. Die Teilschaltungen teilen sich eine gemeinsame Bit-Position, und die Eingabe- und Ausgabe-Leitungen der Schaltung führen zu einem geeigneten gewählten Bereich der insgesamt funktionsfähigen Schaltung.
Die Eingabe- und Ausgabe-Leitungen von den Schaltungen 108 bis 116 werden in Parallelschaltung kombiniert, um einen 8-Bit-Eingabe- und -Ausgabe-Bus zu erzeugen. Geeignete Sicherungen werden durchgetrennt, um die Eingabe- und Ausgabe-Leitungen zu geeigneten Bit-Positionen zu führen. Eine verbleibende funktionsfähige Schaltung 117 ist so dargestellt, daß sie über eine Sicherung 157 an eine redundante Schaltungswählleitung RCS2 angeschlossen ist. Die redundante Schaltungswählleitung RCS2 ist so programmiert, daß sie dieselbe Adresse wie die Schaltungswählleitung CS3 hat. Die Schaltung 117 ist über eine Sicherung 175 einer ersten Bit-Position für Reihe 3 zugeordnet. Funktionsfähige Schaltungen in Reihe 3 (nicht dargestellt) werden anschließend in Bit-Ordnung zugeordnet, um die Zeile zu vervollständigen.
Wie oben bereits erwähnt, können die Schaltungswähladressen sämtlichen Schaltungen zugeführt werden, und ein nicht gebundener Wähladressen-Decodierer kann für jede Schaltung
vorgesehen sein, um ein den Forderungen angepaßtes Schaltungswählsignal zu erzeugen. Eine derartige Anordnung ist in schematischer Form in Fig. 11 dargestellt, wobei eine Schaltungsmatrix, die Schaltungen 201, 202 und 211 enthält, über einen Wähladressen-Bus 207 und einen Eingabe- und Ausgabe-Bus 208 angeschlossen ist. Jede Schaltung hat einen programmierbaren Decodierer-Bereich 203, 205 bzw. 209, und jede Schaltung hat einen funktionsfähigen Bereich 204, 206 bzw. 210. Die programmierbaren Decodierer 203, 205 und 209 enthalten Sicherungen der oben beschriebenen Art, die ohne weiteres während des Herstellungsprozesses abtrennbar sind, um eine zugeordnete funktionsfähige Schaltung in einer Bit- oder Byte-Anordnung zuzuordnen.
Beispielsweise können auf einem Halbleiter-Wafer-Substrat, der 128 funktionsfähige Schaltungen besitzt, die Schaltungen in Form einer 128 χ 1 - Matrix (bit-mäßig organisiert) oder in Form einer 64 χ 2 -, einer 32 χ 4 -, einer 16x8- oder einer 8 χ 16 - Matrix (byte-mäßig organisiert) angeordnet sein. Eine derartige Anordnung erhöht die Vielseitigkeit und ermöglicht die Anwendung der Erfindung bei jeder Anzahl von Schaltungsanwendungsfallen. Eine bit-mäßig organisierte Anordnung ist äußerst nützlich in den Fällen, die große Speicherbereiche erfordern, wo jeder Halbleiterwafer einen Speicher für ein Bit in einem Byte liefert. Eine byte-mäßig organisierte Anordnung ist sehr nützlich in kleineren Speicheranwendungsfällen, wo jeder Wafer einen Gesamt-Byte-Speicher für eine eingebaute Einheit,z.B. einen Mikro-Computer, liefern kann.
Tabelle 1 zeigt ein Beispiel der Programmierung eines nicht gebundenen Wähladressen-Decodierers in einem bitmäßig organisierten Anwendungsfall. In dem Beispiel gemäß Fig. 11 sind sieben Wähladressen-Decodierer-Leitungen für jeden nicht gebundenen Wähladressen-Decodierer vorgesehen.
Die tatsächliche Anzahl von verwendeten Wähladressen-Decodierer-Leitungen bestimmt die Anzahl von funktionsfähigen Schaltungen, die adressiert werden können. Sicherungen in den Decodierern können intakt bleiben oder werden durchgetrennt, um eine Adresse zuzuordnen, wie es Tabelle 1 zeigt. Wenn somit die Adresse '0000000' erhalten wird, wird eine einzelne Schaltung auf dem Halbleiter-Wafer-Substrat eindeutig adressiert. Die Eingabe- und Ausgabe-Leitungen für sämtliche Schaltungen auf dem Halbleiter-Wafer-Substrat werden zu einer gemeinsamen Bit-Position zusammengefaßt. Diese Anordnung ist vorgesehen, um es der Einheit zu ermöglichen, in welche der Wafer eingebaut wird, eine geeignete Bit-Position zuzuordnen. Es darf darauf hingewiesen werden, daß irgendeine Eingabe/Ausgabe-Leitung anae-
schlossen bleiben kann und die anderen sieben Leitunaen abgetrennt werden können. Diese sieben Leitungen werden nur abgetrennt, um die Belastung der Eingangs- und Ausgangs-Anschlüsse minimal zu machen; wenn man sie angeschlossen läßt, wird die Funktionstüchtigkeit der Schaltung nicht ruiniert, jedoch die Leistungsfähigkeit der Schaltung verlangsamt.
Tabelle 2 zeigt ein nicht gebundenes Wähladressen-Decodierer-Adressenschema für einen byte-mäßig organisierten Anwendungsfall der Erfindung, der bit-mäßig organisierte einzelne Schaltungen verwendet. Dementsprechend werden die Sicherungen innerhalb jeder funktionsfähigen Schaltung in Gruppen von acht beim vorliegenden Beispiel intakt gelassen oder durchgetrennt, um ein 8-Bit-Ausgangssignal für jede Wähladresse zu liefern. Somit wird eine erste Adresse '0000000' an acht funktionsfähige Schaltungen gegeben. Die funktionsfähigen Schaltungen sind mit ihren Eingabe- und Ausgabe-Leitungen an die verschiedenen Bit-Positionen in der Reihenfolge angeschlossen, daß ein 8-Bit-Byte geliefert wird. In gleicher Weise sind die nächsten acht Schaltungen auf dem
Halbleiter-Wafer-Substrat in Bit-Reihenfolge angeordnet und so programmiert, daß sie auf eine nächste Adresse ansprechen, die mit dem Wähl-Bus geliefert wird. Es darf darauf hingewiesen werden, daß nur die ersten vier Adressen in diesem Falle verwendet werden und die letzten drei Adressen vernachlässigt werden oder für den Wafer-Wählanwendungsfall verwendet werden können.
Tabelle 1: Nicht gebundener Wähladressen-Decodierer bit-mäßig organisiert aus bit-mäßig organisierten Schaltungen
C 7 O O O O C O 1^ O 1 AUSGANG (EINGANG) ANGESCHLOSSEN AN: ) O2-O8 (I2-I8)
O O O O O O 1 ! O1 (I1 ) sind abgetrennt
O O O O O 1 O ! O1 (I1 )
O O O O O 1 1 ! O1 (I1 )
O ! O1 (I1
Tabelle 2: Nicht gebundener Wähladressen-Decodierer byte-mäßig organisiert aus bit-mäßig organi
sierten Schaltungen
S C1 ! AUSGANG (EINGANG) ANGESCHLOSSEN ANi
0000000 ! O1 (I1)
0000000 ! O2 (I2)
0000000 ! O
0 0 0 0 0 0 1 !
0 0 0 0 0 0 1 ! O8
Tabelle 3 zeigt ein nicht gebundenes Wähladressen-Decodier-Schema für einen byte-mäßig organisierten Anwendungsfall der Erfindung unter Verwendung von byte-mäßig organisierten einzelnen Schaltungen. In einem solchen Fall ist das Adressierschema ähnlich dem in Tabelle 1, mit der Ausnahme, daß sämtliche der Eingabe/Ausgabe-Leitungen an die jeweilige funktionsfähige Schaltung angeschlossen sind, wobei das Erfordernis der Abtrennung von sieben Paaren von Leitungen entfällt. Wenn byte-mäßig organisierte Schaltungen verwendet werden, ist jede Schaltung mit acht Paaren von Eingabe/Ausgabe-Anschlüssen und acht Paaren von Verbindungsanschlüssen oder -flecken versehen, ähnlich denen gemäß Fig. 5.
Somit würden Sicherungen 67 bis 74 gemäß Fig. 5 an acht Testflecken (ähnlich dem Anschluß oder Fleck 75 in Fig. 5) jeder Schaltung angeschlossen. Obwohl die Verwendung von byte-mäßig organisierten einzelnen Schaltungen nicht geeignet ist für einen bit-mäßig organisierten Anwendungsfall, hat dies den Vorteil, daß die Wahl von nur einer Schaltung erforderlich ist anstelle von acht Schaltungen, um ein volles Byte zu lesen oder zu schreiben.
Tabelle 3: Nicht gebundener Wähladressen-Decodierer byte-mäßig organisiert aus byte-mäßig organisierten Schaltungen
S C1 ! AUSGANG (EINGANG) ANGESCHLOSSEN AN
ooooooo ι O1-O8 (I1-I8) 0 0 0 0 0 0 1 ι O1-O8 (I1-I8) 0 0 0 0 0 10 ! O1-O8 (I1-I8)
0 0 0 0 0 11 ! O1-O8 (I1-I8) 3o
Gemäß der Erfindung wird eine Technik angegeben, um das seit langem angestrebte Ziel der tatsächlichen Wafer-Niveau-Integration zu erreichen. Obwohl sich die vorstehenden Ausführungen auf statische Speichereinrichtungen beziehen, ist gemäß der Erfindung durchaus angestrebt, diese Technik auch bei der Kombination von Einrichtungen einzusetzen, beispielsweise bei Speichereinrichtungen, wie z.B. bipolaren, NMOS, CMOS und CCD-Speichern, einschließlich RAMs, ROMs, PROMs, EPROMs und E2PROMs; ferner kann die Er-
findung bei anderen Schaltungen als Speichern Anwendung finden, wobei die Schaltungen auf einem Halbleiter-WaferSubstrat ausgebildet sind und vorwiegend gleiche Funktionen liefern. Beispielsweise können zahlreiche 1-Bit-Mikroprozessoren gemäß der Erfindung geordnet werden, um einen Multi-Bit-Mikroprozessor zu bilden. Dementsprechend wird gemäß der Erfindung nicht nur die Ausbeute erhöht, sondern auch die Zuverlässigkeit.verbessert. Die Montagekosten und die Herstellungskosten lassen sich außerdem durch die Eliminierung von gedruckten Schaltungsplatten reduzieren.
S/bi

Claims (1)

  1. PATENTANWALT!·. *"* - ·
    STREHL SCHÜBEL-HOPF SCHULZ 3503433
    WIDENMAYERSTKASSE 17. I)-HOOO MÜNCHEN 22
    RAMESH C. VARSHNEY
    DEA-27008 1. Februar 1985
    Verfahren zur Herstellung einer elektrischen Matrix funktionsfähiger Schaltungen und Matrix-Anordnung aus funktionsfähigen elektrischen Schaltungen
    /il Verfahren zur Herstellung einer elektrischen Matrix funktionsfähiger Schaltungen aus einer zufälligen Verteilung von funktionsfähigen und nicht-funktionsfähigen Schaltungen, die auf einem Halbleiter-Wafer-Substrat ausgebildet sind,
    gekennzeichnet durch folgende Schritte: - Testen jeder vollständig isolierten Schaltung auf Funktionsfähigkeit;
    Isolieren von nicht-funktionsfähigen Schaltungen durch Beseitigen von Verbindungen zwischen den nicht-funktionsfähigen Schaltungen und den Verbindungsaitter flecken; und
    Herstellen eines leitenden Gitters auf dem Halbleiter-Wafer-Substrat zur Verbindung der Verbindungsgitterflecken.
    2. Verfahren nach Anspruch 1,
    gekennzeichnet durch folgende Schritte: Herstellen von redundanten Wähl-Decodierern für jede Zeile von Schaltungen;
    Herstellen einer Vielzahl von Schaltungen in jeder Schaltungszeile; und
    - Programmieren der redundanten Wähl-Decodierer, um die redundanten funktionsfähigen Schaltungen von einem tatsächlichen Ort auf dem Halbleiter-Wafer-Substrat zu einem Zeilenort der elektrischen Matrix in Kombination mit funktionsfähigen Schaltungen von einem tatsächlichen Ort des Halbleiter-Wafer-Substrats mit
    entsprechenden funktionsfähigen und nicht-funktionsfähigen Schaltungen zuzuordnen,um eine vollständige Matrixzeile
    aus den funktionsfähigen Schaltungen zu bilden.
    3. Verfahren nach Anspruch 1 oder 2,
    gekennzeichnet durch folgende Schritte: - Herstellen eines Satzes von Eingangs- und Ausgangs-Leitungen für jede auf dem Halbleiter-Wafer-Substrat ausgebildete Schaltung für jede Bit-Position in einem Matrix-Byte;
    Zuordnen eines Paars der Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung in der Bit-Positionsordnung; und
    Abtrennen der zugeordneten funktionsfähigen Schaltung von sämtlichen anderen Bit-Positions-Eingangs/Ausgangs-Leitungen.
    4. Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch folgende Schritte:
    Testen jeder Schaltung auf teilweise Funktionsfähigkeit;
    Kombinieren von komplementären Teilschaltungen zur Erzeugung einer einzelnen funktionsfähigen Schaltung an einem Matrixort;
    Adressieren eines ersten teilweise funktionsfähigen Bereiches durch Kombinieren einer Schaltungsbereich-Adresse und eines Schaltungswählsignals; und - Adressieren eines zweiten teilweise funktionsfähigen Bereiches durch Kombinieren einer entsprechenden Adresse mit dem Schaltungswählsignal.
    5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Schritte:
    Herstellen einer Schaltungswählleitung für jede Matrixzeile zu jeder Schaltung, die auf dem Halbleiter-Wafer-Substrat ausgebildet ist; und
    Zuordnen von funktionsfähigen Schaltungen zu Matrixzeilen-Positionen durch Abtrennen der funktionsfähigen Schaltungen von sämtlichen Schaltungswählleitungen, mit Ausnahme der Leitung, die der Zeilenposition entspricht, der eine funktionsfähige Schaltung zuzuordnen ist.
    6. Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet durch folgende Schritte:
    - Herstellen von redundanten S-haltungswähl-Decodierern; - Testen von jedem der Schaltu igswähl-Decodierer auf Funktionsfähigkeit; und
    Isolieren von nicht-funktionsfähigen Schaltungswähl-Decodierern durch die Beseitigung von Verbindungen zwischen den nicht-funktionsfähigen Decodierern und dem Leitungsgitter.
    7. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet durch folgende Schritte:
    - Herstellen eines programmierbaren Schaltungswähl-Decodierers für jede Schaltung, die auf dem Halbleiter-Wafer-Substrat ausgebildet ist;
    - Programmieren des Decodierers zum Wählen der Schaltung, wenn die Schaltung eindeutig adressiert wird, durch Zuordnen von entsprechenden Decodier-Leitungen zu dem Leitungsgitter; und
    Eliminieren von anderen Verbindungen als den entsprechenden Verbindungen zwischen dem Schaltungs-Decodierer und dem Leitungsgitter.
    8. Verfahren nach Anspruch 7,
    gekennzeichnet durch folgende Schritte:
    - Programmieren sämtlicher Wähl-Decodierer, die den Schaltungen zugeordnet sind, so daß sie jeweils auf eine einzelne eindeutige Adresse ansprechen; und
    - Zuordnen von gemeinsamen Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung, so daß für eine bit-mäßig organisierte Eingabe und Ausgabe gesorgt wird.
    9. Verfahren nach Anspruch 7,
    gekennzeichnet durch folgende Schritte:
    - Programmieren von sämtlichen Wähl-Decodierern, die den Schaltungen zugeordnet sind, in Byte-Gruppen, wobei jede Gruppe auf eine einzelne eindeutige Adresse anspricht; und
    Zuordnen von Eingangs- und Ausgangs-Leitungen zu funktionsfähigen Schaltungen innerhalb jeder Byte-Gruppe in Bit-Positionsordnung, so daß für eine bytemäßig organisierte Eingabe und Ausgabe gesorgt wird.
    ΙΟ. Verfahren nach Anspruch 7,
    gekennzeichnet durch folgende Schritte: - Programmieren sämtlicher Wähl-Decodierer, die den Schaltungen zugeordnet sind, so daß sie jeweils auf eine einzelne eindeutige Adresse ansprechen; und Zuordnen von gemeinsamen Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung in Byte-Form, so daß jede funktionsfähige Schaltung individuell adressiert wird, um eine byte-mäßig organisierte Eingäbe und Ausgabe zu erhaltene
    11. Verfahren zur Herstellung einer elektrischen Matrix funktionsfähiger Speicherschaltungen aus einer zufälligen Verteilung von funktionsfähigen und nicht-funktionsfähigen Speicherschaltungen, die auf einem Halbleiter-Wafer-Substrat ausgebildet sind,
    gekennzeichnet durch folgende Schritte:
    Testen jeder vollständig isolierten Speicherschaltung auf Funktionsfähigkeit;
    Isolieren von nicht-funktionsfähigen Speicherschaltungen durch Beseitigen von Verbindungen zwischen den nicht-funktionsfähigen Speicherschaltungen und Verbindungsgitterflecken;
    Herstellen eines Leitungsgitters auf dem Halbleiter-Wafer-Substrat zur Verbindung der Verbindungsgitterflecken;
    - Programmieren von redundanten Schaltungswähl-Decodierern zur Zuordnung von funktionsfähigen Speicherschaltungen, um vollständige Matrixzeilen aus Speicherschaltungen zu bilden, die zufällig auf dem Halbleiter-Wafer-Substrat verteilt sind; und
    Zuordnen von Kanaleingabe/ausgabe-Leitungen zu jeder funktionsfähigen Speicherschaltung und entsprechenden aufeinanderfolgenden Bit-Positionen durch Beseitigen von Verbindungen zwischen den Speicherschaltungen und dem Leitungsgitter, die anderen Bit-Positionen entsprechen.
    12. Verfahren nach Anspruch 11,
    gekennzeichnet durch folgende Schritte:
    - Kombinieren von teilweise funktionsfähigen Speicherschaltungen zur Herstellung einer einzelnen vollständigen funktionsfähigen Speicherschaltung, die einer Daten-Bit-Leitung und einer Schaltungswählleitung zugeordnet ist; und
    Adressieren eines ersten Teilbereiches und eines zweiten Teilbereiches unabhängig voneinander durch Kombinieren eines Teilbereichs-Adressensignals mit dem Speicherschaltungs-Wählsignal.
    13. Verfahren nach Anspruch 11,
    gekennzeichnet durch folgende Schritte:
    Herstellen eines programmierbaren Schaltungswähladress-Decodierers für jede funktionsfähige Schaltung;
    - Programmieren jedes Decodierers, so daß er auf eine eindeutige Adresse anspricht, wobei jede funktionsfähige Schaltung eindeutig adressiert wird; und
    - Zuordnen der Eingabe- und Ausgabe-Leitungen für sämtliche funktionsfähigen Schaltungen zu einer gemeinsamen Bit-Position, so daß für eine bit-mäßig organisierte Eingabe und Ausgabe gesorgt wird.
    ο 14. Verfahren nach Anspruch 11,
    gekennzeichnet durch folgende Schritte:
    Herstellen eines programmierbaren Schaltungswähladressen-Decodierers für jede funktionsfähige Schaltung; Programmieren der Schaltungswähl-Decodierer in Byte-Form, wobei jede eindeutige Adresse eine Byte-Gruppe von funktionsfähigen Schaltungen adressiert; und Zuordnen der Eingabe- und Ausgabe-Leitungen innerhalb jeder Byte-Gruppe in Bit-Positionsordnung, so daß für eine byte-mäßig organisierte Eingabe und Ausgabe gesorgt wird.
    15. Verfahren nach Anspruch 11,
    gekennzeichnet durch folgende Schritte:
    - Herstellen eines programmierbaren Schaltungswähladressen-Decodierers für jede funktionsfähige Schaltung;
    Programmieren jedes Decodierers, so daß er auf eine eindeutige Adresse anspricht, wobei jede funktionsfähige Schaltung eindeutig adressiert wird; und Zuordnen von gemeinsamen Eingabe- und Ausgabe-Leitungen zu jeder funktionsfähigen Schaltung in Byte-Form, so daß jede funktionsfähige Schaltung, wenn sie adressiert wird, eine byte-mäßig organisierte Eingabe und Ausgabe lieferte
    16. Verfahren zur Herstellung einer elektrischen Matrix funktionsfähiger Schaltungen aus einer zufälligen Verteilung von funktionsfähigen und nicht-funktionsfähigen Schaltungen, die auf einem Halbleiter-Wafer-Substrat ausgebildet sind,
    gekennzeichnet durch folgende Schritte: j
    - Testen jeder vollständig isolierten Schaltung auf Funk-j
    I tionsfähigkeit;
    Isolieren von nicht-funktionsfähigen Schaltungen durch Ausbilden von Verbindungen zwischen funktionsfähigen Schaltungen und Verbindungsgitterflecken; und - Herstellen eines Leitungsgitters auf dem Halbleiter-Wafer-Substrat zur Verbindung der Verbindungsgitterflecken.
    17. Verfahren nach Anspruch 16,
    gekennzeichnet durch folgende Schritte:
    Herstellen von redundanten Wähl-Decodierern für jede Zeile von Schaltungen;
    Herstellen einer Vielzahl von Schaltungen in jeder Schaltungszeile; und
    - Programmieren der redundanten Wähl-Decodierer, um redundante funktionsfähige Schaltungen von einem tatsächlichen Ort auf dem Halbleiter-Wafer-Substrat zu einem Zeilenort der elektrischen Matrix in Kombination mit funktionsfähigen Schaltungen von einem tatsächlichen Ort des Halbleiter-Wafer-Substrats zuzuordnen, das funktionsfähige und nicht-funktionsfähige Schaltungen besitzt, um vollständige Matrixzeilen aus den funktionsfähigen Schaltungen herzustellen.
    18. Verfahren nach Anspruch 16,
    gekennzeichnet durch folgende Schritte: - Herstellen eines Satzes von Eingangs- und Ausgangs-Leitungen für jede Schaltung, die auf dem Halbleiter-Wafer-Substrat ausgebildet ist, für jede Bit-Position in einem Matrix-Byte; und
    - Zuordnen eines Paares der Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung in Bit-Positionsordnung.
    19. Verfahren nach Anspruch 16,
    gekennzeichnet durch folgende Schritte:
    Testen jeder Schaltung auf teilweise Funktionsfähigkeit; Kombinieren von komplementären Teilschaltungen zur Herstellung einer einzelnen funktionsfähigen Schaltung an einem Matrixort;
    - Adressieren eines ersten teilweise funktionsfähigen Bereiches durch Kombinieren einer Schaltungsbereich-Adresse und eines Schaltungs-Wählsignals; und
    - Adressieren eines zweiten teilweise funktionsfähigen Bereiches durch Kombinieren einer entsprechenden Adresse mit dem Schaltungs-Wählsignal.
    20. Verfahren nach Anspruch 16,
    gekennze lehnet durch folgende Schritte:
    - Herstellen einer Schaltungswählleitung für jede Matrixzeile zu jeder Schaltung, die auf dem Halbleiter-Wafer-Substrat ausgebildet ist; und
    - Zuordnen von funktionsfähigen Schaltungen zu Matrixzeilen-Positionen durch die Herstellung von Verbindungen zwischen den funktionsfähigen Schaltungen und der Leitung, die der Zeilen-Position entspricht, der die funktionsfähige Schaltung zuzuordnen ist.
    21. Verfahren nach Anspruch 16,
    gekennzeichnet durch folgende Schritte:
    - Herstellen von redundanten Schaltungswähl-Decodierern;
    — 1 λ —
    Testen jedes Schaltungswähl-Decodierers auf Funktionsfähigkeit; und
    - Herstellen von Verbindungen zwischen den funktionsfähigen Schaltungswähl-Decodierern und dem Leitungsgitter.
    22« Verfahren nach Anspruch 16,
    gekennzeichnet durch folgende Schritte:
    Herstellen eines programmierbaren Schaltungswähl-Decodierers für jede Schaltung, die auf dem Halbleiter-Wafer-Substrat ausgebildet ist; und - Programmieren des Decodierers zum Wählen der Schaltung, wenn die Schaltung eindeutig adressiert wird, durch Zuordnen der entsprechenden Decodierer-Leitungen zu dem Leitungsgitter.
    23β Verfahren nach Anspruch 22,
    gekennzeichnet durch folgende Schritte: Programmieren sämtlicher Wähl-Decodierer, die den Schaltungen zugeordnet sind, so daß sie jeweils auf eine einzelne eindeutige Adresse ansprechen; und
    - Zuordnen von gemeinsamen Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung, so daß eine bit-mäßig organisierte Eingabe und Ausgabe erzielt wird.
    24. Verfahren nach Anspruch 22, gekennzeichnet durch folgende Schritte:
    Programmieren sämtlicher Wähl-Decodierer, die den Schaltungen in Byte-Gruppen zugeordnet sind, wobei jede Gruppe einer einzelnen eindeutigen Adresse entspricht; und
    Zuordnen von Eingangs- und Ausgangs-Leitungen zu funktionsfähigen Schaltungen innerhalb jeder Byte-Gruppe in Bit-Positionsordnung, so daß für eine bytemäßig organisierte Eingabe und Ausgabe gesorgt wird.
    25. Verfahren nach Anspruch 22,
    gekennzeichnet durch folgende Schritte:
    Programmieren sämtlicher Wähl-Decodierer, die den \
    Schaltungen zugeordnet sind, so daß sie jeweils auf eine einzelne eindeutige Adresse ansprechen; und
    - Zuordnen der gemeinsamen Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung in Byte-Form, so daß jede funktionsfähige Schaltung einzeln adressiert wird, um eine byte-mäßig organisierte Eingäbe und Ausgabe zu liefern.
    26ο Verfahren zur Herstellung einer elektrischen Matrix funktionsfähiger Schaltungen aus einer zufälligen Verteilung von funktionsfähigen und nicht-funktionsfähigen Schaltungen, die auf einem Halbleitcr-Wafcr-Substrat ausgebildet sind,
    gekennzeichnet durch folgende Schritte: Testen jeder vollständig isolierten Schaltung auf Funktionsfähigkeit;
    Isolieren der nicht-funktionsfähigen Schaltungen durch Herstellen eines Leitungsgitters auf dem Halbleiter-Wafer-Substrat zur Verbindung der funktionsfähigen Schaltungen;
    Programmieren von redundanten Schaltungswähl-Decodierern zur Zuordnung von funktionsfähigen Schaltungen, um vollständige Matrixzeilen aus den zufällig auf dem Halbleiter-Wafer-Substrat verteilten Schaltungen zu bilden; und
    Zuordnen von Kanal-Eingangs/Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung und entsprechenden aufeinanderfolgenden Bit-Positionen.
    27. Verfahren nach Anspruch 26,
    gekennzeichnet durch folgende Schritte:
    Kombinieren von teilweise funktionsfähigen Schaltungen zur Herstellung einer einzelnen vollständigen funktionsfähigen Schaltung, die einer Daten-Bit-Leitung und einer Schaltungswählleitung zugeordnet ist; und Adressieren eines ersten Teilbereiches und eines zweiten Teilbereiches unabhängig voneinander durch Kombinieren eines Teilbereichs-Adressensignals mit dem Schaltungswählsignal.
    28. Verfahren nach Anspruch 26,
    gekennzeichnet durch folgende Schritte:
    - Herstellen eines programmierbaren Schaltungswähladress-Decodierers für jede funktionsfähige Schaltung; - Programmieren jedes Decodierers, so daß er auf eine eindeutige Adresse anspricht, wobei jede funktionsfähige Schaltung eindeutig adressiert wird; und Zuordnen von Eingangs- und Ausgangs-Leitungen für sämtliche funktionsfähigen Schaltungen zu einer gemeinsamen Bit-Position, so daß eine bit-mäßig organisierte Eingabe und Ausgabe erfolgt.
    29. Verfahren nach Anspruch 26,
    gekennzeichnet durch folgende Schritte:
    - Herstellen eines programmierbaren Schaltungswähladres— sen-Decodierers für jede funktionsfähige Schaltung; Programmieren des Schaltungswähl-Decodierers in Byte-Form, so daß jede eindeutige Adresse eine Byte-Gruppe von funktionsfähigen Schaltungen adressiert; und Zuordnen der Eingangs- und Ausgangs-Leitungen innerhalb jeder Byte-Gruppe in Bit-Positionsordnung, so daß eine bit-mäßig organisierte Eingabe und Ausgabe erfolgt.
    30. Verfahren nach Anspruch 26,
    gekennzeichnet durch folcjonrtr Srhrittr:
    BAD OFHGfNAL
    Herstellen eines programmierbaren Schaltungswähladressen-Decodierers für jede funktionsfähige Schaltung;
    - Programmieren jedes Decodierers, so daß er auf eine eindeutige Adresse anspricht, wobei jede funktionsfähige Schaltung eindeutig adressiert wird; und
    - Zuordnen der Eingangs- und Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung in Byte-Form, so daß jede funktionsfähige Schaltung, wenn sie adressiert wird, eine byte-mäßig organisierte Eingabe und Ausgabe liefert.
    31a Anordnung zur Bildung einer Matrix aus funktionsfähigen Schaltungen, die auf einem Halbleiter-Wafer-Substrat ausgebildet sind, aus einer zufälligen Verteilung von funktionsfähigen und nicht-funktionsfähigen Schaltungen, gekennzeichnet durch eine Vielzahl von funktionsfähigen und nicht-funktionsfähigen Schaltungen (44, 52) mit Gitteranschlüssen (37-39, 45-47);
    ein auf dem Halbleiter-Wafer-Substrat ausgebildetes Leitungsgitter zur Verbindung der Schaltungen (44, 52) über die Gitteranschlüsse (37-39, 45-47); und der jeweiligen Schaltung (44, 52) zugeordnete Sicherungen (40-42, 48-50), mit denen nicht-funktionsfähige Schaltungen (52) von dem Leitungsgitter durch das Durchtrennen von Sicherungen (48-50) abtrennbar sind, welche
    die Gitteranschlüsse (45-47) der nicht-funktionsfähigen Schaltung (52) mit dem Leitungsgitter verbinden, nach dem Testen der Schaltung und vor der Herstellung des Leitungsgitters.
    32. Anordnung nach Anspruch 31,
    gekennzeichnet durch mindestens einen redundanten Wähl-Decodierer (31-33) für jede Matrixzeile von Schaltungen (44, 52); und Mittel zum Programmieren der redundanten Wähl-Decodierer (31-33), um funktionsfähige Schaltungen (44) von einem Ort eines Halbleiter-Wafer-Substrats zu einem Matrixzeilenort in Kombination mit funktionsfähigen Schaltungen von einem Ort eines Halbleiter-Wafer Substrats zuzuordnen, das entsprechende funktionsfähige und nicht-funktionsfähige Schaltungen aufweist, um eine vollständige Matrixzeile aus funktionsfähigen Schaltungen zu bilden.
    33. Anordnung nach Anspruch 31,
    gekennzeichnet durch - einen Satz von Eingangs- und Ausgangs-Leitungen (200), die an die jeweiligen auf dem Halbleiter-Wafer-Substrat ausgebildeten Schaltungen (100-117) für jede H i t -I'nis i t int» in «■'i nntn MnIt Ix-HyIc ntnjcüc'hl oruu'M n I ml ?
    - Mittel zur Zuordnung eines Paares von Eingangs- und
    BAD OFHGfNAL
    Ausgangs-Leitungen zu jeder funktionsfähigen Schaltung (100-117) in Bit-Positionsordnung; und Mittel zum Abtrennen der zugeordneten funktionsfähigen Schaltung (100-117) von sämtlichen Bit-Positions-Eingangs- und Ausgangs-Leitungen.
    34. Anordnung nach Anspruch 31,
    gekennzeichnet durch
    Mittel (119, 120) zum Kombinieren von komplementären teilweise funktionsfähigen Schaltungen (112, 115) zur Erzeugung einer einzelnen funktionsfähigen Schaltung an einem Matrixort;
    Mittel (CS2, RCS2) zum Adressieren einer ersten, teilweise funktionsfähigen Schaltung (112) durch Kombinieren einer entsprechenden Schaltungsadresse und eines Schaltungswählsignals; und
    Mittel (CS2, RCS2) zum Adressieren einer zweiten, teilweise funktionsfähigen Schaltung (115) durch Kombinieren einer entsprechenden Schaltungsadresse mit dem Schaltungswählsignal.
    35 ο Anordnung nach Anspruch 31,
    gekennzeichnet durch
    eine Schaltungswählleitung (CS1-CSN) für jede Matrixzeile, die an die jeweilige Schaltung angeschlossen ist, die auf dem Halbleiter-Wafer-Substrat in der Zeile ausgebildet ist; und
    BAD ORIGfNAL
    Mittel (122-175) zur Zuordnung von funktionsfähigen Schaltungen zu Matrixzeilen-Positionen durch Abtrennen der funktionsfähigen Schaltungen von sämtlichen Schaltungswählleitungen mit Ausnahme der Leitung, die der virtuellen Zeilenposition entspricht, der die funktionsfähige Schaltung zuzuordnen ist.
    36. Anordnung nach Anspruch 31,
    gekennzeichnet durch - mindestens einen redundanten Schaltungswähl-Decodierer (84-86); und
    Mittel (87-89) zum Isolieren von nicht-funktionsfähigen Schaltungswähl-Decodierern (84-86) durch Auftrennen der Verbindungen zwischen den nicht-funktionsfähigen Decodierern und dem Leitungsgitter (90-92).
    37. Anordnung nach Anspruch 31,
    gekennzeichnet durch
    einen programmierbaren Schaltungswähl-Decodierer (84-86) für jede auf dem Halbleiter-Wafer-Substrat ausgebildete Schaltung;
    - Mittel zum Programmieren des Decodierers (84-86) zum Wählen der Schaltung, wenn die Schaltung eindeutig adressiert wird, durch die Zuordnung von entsprechenden Decodierer-Leitungen (90-92) zu dem Leitungsgitter; und
    - Mittel (87-89) zum Beseitigen von entsprechenden Verbindungen zwischen dem Schaltungs-Decodierer (84-86) und dem Leitungsgitter (90-92).
    38. Anordnung nach Anspruch 37,
    gekennzeichnet durch
    Mittel zum Programmieren jedes Schaltungswähl-Decodierers (84-86), wobei jede funktionsfähige Schaltung eindeutig adressiert wird; und Mittel (87-89) zum Zuordnen von Eingangs- und Ausgangs-Leitungen für sämtliche funktionsfähigen Schaltungen zu einer gemeinsamen Bit-Position, so daß eine bit-mäßig organisierte Anordnung entsteht.
    39. Anordnung nach Anspruch 37,
    gekennzeichnet durch
    - Mittel zum Programmieren jedes Schaltungswähl-Decodierers (84-86), so daß Schaltungen gemeinsamen Adressen in Gruppen zugeordnet werden, die Eingabe- und Ausgabe-Bytes entsprechen; und
    Mittel (87-89) zur Zuordnung von Eingangs- und Ausgangs-Leitungen für jede funktionsfähige Schaltung in den funktionsfähigen Gruppen in Bit-Positionsordnung, so daß jede Gruppe Eingabe- und Ausgabe-Bytes bildet, so daß eine byte-mäßig organisierte Anordnung entsteht.
    40. Anordnung nach Anspruch 37,
    gekennzeichnet durch
    Mittel zum Programmieren jedes Schaltungswähl-Decodierers (84-86), wobei jede funktionsfähige Schaltung eindeutig adressiert wird; und
    - Mittel (87-89) zur Zuordnung von gemeinsamen Eingabe- und Ausgabe-Leitungen zu jeder funktionsfähigen Schaltung in Byte-Form, so daß jede funktionsfähige Schaltung, wenn sie adressiert ist, eine byte-mäßig organisierte Eingabe und Ausgabe bildet.
    41. Matrix von funktionsfähigen Speicherschaltungen, die aus einer zufälligen Verteilung von auf einem Halbleiter-Wafer-Substrat ausgebildeten, funktionsfähigen und nicht-funktionsfähigen Speicherschaltungen aufgebaut ist, gekennzeichnet durch
    - ein Leitungsgitter, das auf dem Halbleiter-Wafer-Substrat zur Verbindung der Speicherschaltungen (100-117) ausgebildet ist;
    Mittel zur Programmierung von redundanten Schaltungswähl-Decodierern (95) zur Zuordnung von funktionsfähigen Speicherschaltungen (100-117) zur Ausbildung von vollständigen Matrixzeilen aus den Speicherschaltungen (100-107, 108-116, ...), die zufällig auf dem Halbleiter-Wafer-Substrat verteilt sind; und
    Mittel (122-175) zum Zuordnen von Kanal-Eingangs- und -Ausgangs-Leitungen zu jeder funktionsfähigen Speicherschaltung (100-117) durch die Beseitigung von Verbindungen zwischen den Speicherschaltungen und dem Leitungsgitter, welche anderen Bit-Positionen entsprechen.
    42. Matrix nach Anspruch 41,
    gekennzeichnet durch
    Mittel (119-120) zum Kombinieren von teilweise funktionsfähigen Speicherschaltungen zur Bildung einer einzelnen vollständigen funktionsfähigen Speicherschaltung (112, 115), die einer Daten-Bit-Leitung und einer Schaltungswählleitung zugeordnet ist; und Mittel (CS2, RCS2) zum Adressieren einer ersten, teilweise funktionsfähigen Schaltung (112) und einer zweiten, teilweise funktionsfähigen Schaltung (115) unabhängig voneinander durch Kombinieren eines entsprechenden Adressensignals für teilweise funktionsfähige Schaltungen mit dem Speicherschaltungs-Wählsignal.
    43o Anordnung zur Bildung einer Matrix von auf einem Halbleiter-Wafer-Substrat ausgebildeten funktionsfähigen Schaltungen aus einer Zufallsverteilung von funktionsfähigen und nicht-funktionsfähigen Schaltungen, gekennzeichnet durch
    eine Vielzahl von funktionsfähigen (44) und nicht-funktionsfähigen Schaltungen (52); und ein Leitungsgitter, das auf dem Halbleiter-Wafer-Substrat zur Verbindung der Schaltungen (44, 52) ausgebildet ist.
    44. Anordnung zur Bildung einer Matrix von auf einem HaIbleiter-Wafer-Substrat ausgebildeten funktionsfähigen Schaltungen aus einer Zufallsverteilung von funktionsfähigen und nicht-funktionsfähigen Schaltungen,
    gekennzeichnet durch
    - eine Vielzahl von funktionsfähigen und nicht-funktionsfähigen Schaltungen (44, 52) mit Gitteranschlüssen (37-49, 45-47);
    - ein auf dem Halbleiter-Wafer-Substrat ausgebildetes
    Leitungsgitter zur Verbindung der Schaltungen (44, 52) über die Gitteranschlüsse (37-39, 45-47); und der jeweiligen Schaltung (44, 52) zugeordnete Sicherungen (40-4 2, 48-50), mit denen die funktionsfähigen Schaltungen (44) an das Leitungsgitter anschließbar sind, indem man Sicherungsverbindungen (40-42) herstellt, welche die Gitteranschlüsse (37-39) der funktionsfähigen Schaltung (44) mit dem Leitungsgitter verbinden, und zwar nach dem Testen der Schaltung und vor der Ausbildung des Leistungsgitters.
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