DE3316115A1

DE3316115A1 - Mikrocomputersystem mit zwei zentralen verarbeitungseinheiten

Info

Publication number: DE3316115A1
Application number: DE19833316115
Authority: DE
Inventors: Joji Yokohama Kanagawa Fukuda; Kenichi Kobayashi; Toshinori Atsugi Kanagawa Nakamura; Yutaka Ohkubo; Akira Tokyo Takezawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-05-10
Filing date: 1983-05-03
Publication date: 1983-11-10
Also published as: AU1260783A; GB2119977B; CA1203917A; US4723205A; FR2526561A1; GB8311402D0; AU564772B2; NL8301669A; GB2119977A; FR2526561B1; JPS58195265A

Description

Mikrocomputersystem mit zwei zentralen Verarbeitungseinheiten

Die vorliegende Erfindung bezieht sich auf ein Mikrocomputersystem, insbesondere auf ein Mikrocomputersystem, bei dem eine Vielzahl von Verarbeitungseinheiten oder Prozessoren benutzt werden.

In jüngster Zeit sind sog. Personalcomputer auf breiter Ebene eingeführt worden. Die meisten dieser sog. Personalcomputer, die z. Z. verfügbar sind, benutzen 8-Bit-CPUs (zentrale Verarbeitungseinheiten).

Eine 8-Bit-CPU kann 16-Bit-Adressen und 8-Bit-Daten gleichzeitig zum Verarbeiten eines Datenstroms abarbeiten.

Um die Verarbeitungsgeschwindigkeit und die Anzahl der direkt ansteuerbaren Adressen zu erhöhen, wird in Betracht gezogen, einem vorhandenen Personalcomputer eine- zusatz!iehe zentrale Verarbeitungseinheit CPU, vorzugsweise eine 16-Bit-CPU, zuzufügen.

Im Ergebnis wird ein derartiger Personalcomputer dann von zwei CPUs bedient. Es wird beispielsweise ein MuI ti-CPU-Systern, wie es in Fig. 1 oder Fig. 2 gezeigt ist, in Betracht gezogen. In Fig. 1 und Fig. 2 ist eine 8-Bit-CPU durch ein Bezugszeichen 1 bezeichnet, während ein Bezugszeichen 2 eine 16-Bit-CPU bezeichnet.

Q₀ Außerdem sind in dem System nach dem Stand der Technik, wie es in Fig. 1 gezeigt ist, ein Speicher 3 und ein Speicher 4 vorgesehen, und der Speicher 3 ist direkt mit der CPU I verbunden, während der Speicher 4 mit der CPU 2 verbunden ist. Die beiden CPUs 1 und 2 sind miteinander über eine Busleitung mittels einer I/O (input/output = Eingabe-Ausgabe-) Einheit 5 verbunden.

Demzufolge können in einem derartigen Computersystem die

beiden zentralen Verarbeitungseinheiten CPU 1 und 2 die Speicher 3 und 4 separat benutzen oder auf diese zugreifen und sind in der Lage, völlig gleichzeitig Daten zu verarbei ten. Darüber hinaus ist es aufgrund des Vorhandenseins der Eingabe-/Ausgabe-Einheit 5 möglich, Daten zwischen den beiden zentralen Verarbeitungseinheiten CPU I und 2 auszutauschen .

In einem derartigen Computersystem ist es allerdings dann, wenn die Daten zwischen den zentralen Verarbeitungseinheiten CPU 1 und 2 ausgetauscht werden, nötig, für jedes Byte eine sog. Handshake-Operation (Qittungsverfahren) durchzuführen, wodurch der Datentransport bzw. die Verarbeitung der Daten langsam wird.

Außerdem ist in einem Computersystem nach dem Stand der Technik, wie es in Fig. 2 gezeigt ist, ein Speicher 6 selek tiv mit jeder der beiden Verarbeitungseinheiten CPU I und 2 durch einen Multiplexer 7 zu verbinden.

Daher sind in einem derartigen Computersystem - obgleich der Datentransport zwischen den zentralen Verarbeitungseinheiten CPU 1 und 2 bei einer sehr hohen Geschwindigkeit durchgeführt wird - diese zentralen Verarbeitungseinheiten CPU 1 und 2 nicht in der Lage, eine Datenverarbeitung gleichzeitig durchzuführen, und es ist daher nicht möglich, den Vorteil eines sog. Dual-CPU-Systems, nämlich eines Mikrocomputersystems mit zwei zentralen Verarbeitungseinheiten, auszunutzen.

Dementsprechend liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Mikrocomputersystem zu schaffen, das die zuvor erläuterten Mängel der Computersysteme nach dem Stand der Technik vermeidet. Die Aufgabe für die vorliegende Er-

35findung besteht außerdem darin, ein Mikrocomputersystem des Dual-CPU-Typs zu schaffen, das in der Lage ist, Daten bei einer hohen Geschwindigkeit zu verarbeiten. Schließlich besteht die Aufgabe für die vorliegende Erfindung darin,

ein Mikrocomputersystem des Dual-CPU-Typs zu schaffen, bei dem die beiden zentralen Verarbeitungseinheiten CPU jeweils Daten gleichzeitig verarbeiten können.

Zur Lösung der genannten Aufgaben für die vorliegende Erfindung wird ein Mikrocomputersystem mit zwei zentralen Verarbeitungseinheiten vorgeschlagen, bei dem eine Eingabe-/Ausgabe-Einheit, die an eine erste zentrale Verarbeitungseinheit zum Eingeben und Ausgeben von Daten angeschlossen ist, ein erster Speicher, der mit der ersten zentralen Verarbeitungseinheit verbunden ist, und ein zweiter Speicher, der mit einer zweiten zentralen Verarbeitungseinheit verbunden ist, vorgesehen sind, wobei erfindungsgemäß der zweite Speicher einer Eingabe-/Ausgabe-Adresse der ersten zentralen Verarbeitungseinheit zugeordnet ist.

Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der im folgenden anhand mehrerer Figuren gegebenen Beschreibung ersichtlich.

Fig. 1 und Fig. 2 zeigen jeweils ein Blockschaltbild, das ein Mikrocomputersystem nach dem Stand der Technik darstelIt.

Fig. 3A und Fig. 3B zeigen schematische Darstellungen, die zur Erklärung der Anschlußstiftfunktionen einer zentralen Verarbeitungseinheit des Typs Z8OA in bezug auf die Ausführung eines Eingabe-/Ausgabe-Befehls dienen.

Fig. 4 zeigt ein Blockschaltbild für ein Ausführungsbeispiel eines Mikrocomputersystems gemäß der vorliegenden Erfindung.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel für ein Mikrocomputersystem gemäß der vorliegenden Erfindung beschrieben. In Fig. 4 bezeichnet in dem gezeigten Blockschaltbild das Bezugszeichen Π eine zentrale 8-Bit-Paral-

-δι lelverarbeitungseinheit CPU. In dem gezeigten Ausführungsbeispiel ist diese zentrale Verarbeitungseinheit CPU 31 als Typ I 8086-CPU, hergestellt durch die Firma Intel Corp. (oder eine gleichwertige Einrichtung) realisiert, die in ihrer "Maximum"-Betriebsweise betrieben wird. Das Bezugszeichen 32 bezeichnet einen Nur-Lesespeieher ROM, der ein Programm gespeichert hat. Das Bezugszeichen 33 bezeichnet einen Speicher mit wahlfreiem Zugriff RAM für einen Arbeitsbereich und einen Anwenderbereich. Das Bezugszeichen 34 bezeichnet einen Sender-Empfänger, das Bezugszeichen 35 eine Halteschaltung, das Bezugszeichen 36 eine Bussteuereinrichtung und das Bezugszeichen 37 ein Bus-Zuteilungssystem. Die Einrichtungen 31 und 34 bis 37 sind miteinander über einen lokalen Bus 38 verbunden, und die Speicher ROM 32 und RAM 33 sowie die Einrichtungen 34 bis 36, nämlich der Sender-Empfänger, die Halteschaltung und die Bus-Steuereinrichtung, sind miteinander über einen Datenbus 41, der als Systembus fungiert, einen Adreßbus 42 und einen Steuerbus 43 einer Systembusleitung verbunden. Das Bezugszeichen 44 bezeichnet eine Bussteuerleitung für den Systembus.

Im folgenden wird die Betriebsweise des Bus-Zuteilungssystems 37 beschrieben. Die zentrale Verarbeitungseinheit 11 (Z80A-CPU) und die zentrale Verarbeitungseinheit 31 (18086-CPU) müssen jeweils so gesteuert werden, daß sie auf die Speicher über den Multibus mittels der Bussteuereinrichtung 36 bzw. einer Bussteuereinrichtung 63 zugreifen können.

Beispielsweise kann dann, wenn die zentrale Verarbeitungs-30einheit 31 (I8086-CPU) Daten in den Speicher mit wahlfreiem Zugriff RAM 33 einliest oder aus diesem ausliest, die zentrale Verarbeitungseinheit 11 (Z80A-CPU) nicht auf den Speicher mit wahlfreiem Zugriff RAM 33 zugreifen, bis der Buszyklus der zentralen Verarbeitungseinheit 31 (I8086-CPU) beendet ist. Das bedeutet, daß dazu das Bus-Zuteilungssystem 37 entsprechende Steuerungsvorgänge durchzuführen hat. Die Einrichtungen 34 bis 37 sind als Bausteine 18286, 18282, 18288 bzw. 8289 realisiert. Diese Bausteine werden

nur auf die übliche Weise in Abhängigkeit von der "Maximum"-Betriebsweise der zentralen Verarbeitungseinheit 31 (18086-CPU) benutzt, so daß weitere Einzelheiten nicht beschrieben werden müssen.

Um ein sog. Dual-CPU-System, das die beiden zentralen Verarbeitungseinheiten 11 und 31 benutzt, zu schaffen, sieht die Erfindung eine spezielle Anordnung derart vor, daß die zentrale Verarbeitungseinheit 31 (I8086-CPU) sowie die Einrichtungen 32 bis 41, nämlich der Nur-Lesespeieher ROM, der Speicher mit wahlfreiem Zugriff RAM, der Sender-Empfänger, die Halteschaltung, die Bus-Steuereinrichtung, das Bus-Zuteilungssystem, der lokale Bus und der Datenbus, dafür der Eingabe-/Ausgabe-Adresse der zentralen Verarbeitungseinheit 11 (Z80A-CPU) zugeordnet sind, während die zentrale Verarbeitungseinheit 11 (Z80A-CPU) und die Einrichtungen 12 bis 23 dafür, nämlich der Nur-Lesespeieher ROM, der Speicher mit wahlfreiem Zugriff RAM, der Taktgenerator, die Eingabe-/Ausgabe-Einheit, der Datenbus, der Adreßbus und der Steuerbus, als die periphere Schaltung angeordnet sind, die die Direkt-Speicherzugriffs (DMA)-Funktion von der zentralen Verarbeitungseinheit 31 (I8086-CPU) aus gesehen hat. In diesem Ausführungsbeispiel hat das Z80A-CPU-System eine Buspriorität über die zentrale Verarbeitungseinheit 31

25(18086-CPU). In dem betrachteten Ausführungsbeispiel für die vorliegende Erfindung, wie es in Fig. 4 gezeigt ist, ist vorgesehen, daß der Computer, der die zentrale Verarbeitungseinheit 11 (Z80A-CPU) als seinen Prozessor benutzt, und der Computer, der die zentrale Verarbeitungseinheit 31 (I8086-CPU) als seinen Prozessor benutzt, miteinander kombiniert sind. Allerdings hat das Computersystem, das die zentrale Verarbeitungseinheit 31 (I8086-CPU) benutzt, keine Eingabe-/Ausgabe-Einheit. Auf diese Weise ist es für den letzteren Computer notwendig, mit der zentralen Verarbeitungseinheit 11 (Z80A-CPU) zu kommunizieren und die Eingabe-/Ausgabe-Einheit 15 der zentralen Verarbeitungseinheit 11 (Z80A-CPU) zu benutzen.

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-7-

Dementsprechend werden in diesem Fall die Dateneingabe, die Datenverarbeitung und die Datenausgabe durch die beiden zentralen Verarbeitungseinheiten 11 und 31 ausgeführt.

Wie dem Fachmann bekannt ist, ist, da die zentrale Verarbeitungseinheit 31 (I8086-CPU) eine 16-Bit-Verarbeitungseinheit ist, diese für eine Datenverarbeitung geeignet, während, da die zentrale Verarbeitungseinheit 11 (Z80A-CPU) eine 8-Bit-Verarbeitungseinheit ist, diese für eine Dateneingabe und Datenausgabe geeignet ist.

Die beiden zentralen Verarbeitungseinheiten 11 und 31 können in Paral1 elbetriebsweise zusammenarbeiten, wodurch die gesamte Datenverarbeitung schnell wird.

Zu diesem Zweck ist zwischen den Datenbus 21 und den Datenbus 41 ein Sende-Empfanger 51 mit 8 bit Breite geschaltet. Außerdem ist ein Decoder 55 vorgesehen, der mit den unteren 8 Bits Ay ... Aq des Adreßbus 22, einem Eingabe-/Ausgabe-Anforderungssignal sowie mit Lese- und Schreibsignalen aus dem Steuerbus 23 beliefert wird, um dadurch ein Eingabe-/ Ausgabe-Adreßsignal und ein Richtungssignal zu erzeugen. Das Eingabe-/Ausgabe-Adreßsignal wird dem Sender-Empfänger 51 als sein Steuersignal G" zugeführt, und das Richtungssignal wird ebenfalls dem Sender-Empfänger 51 zugeführt.

Es ist eine 4-Bit-Halteschaltung 52 vorgesehen, die an ihren Eingangsklemmen mit den unteren 4 Bits D- ... D« des Datenbus 21 versorgt wird und deren Ausgangsklemmen mit den oberen 4 Bits A·,« ... A,g des Adreßbus 42 verbunden sind. Außerdem ist eine 8-Bit-Halteschaltung 53 vorgesehen, die an ihren Eingangsklemmen mit dem Datenbus 21 verbunden ist und deren Ausgangsklemmen mit den mittleren 8 Bits A,g ... Ag des Adreßbus 42 verbunden sind. Desweiteren sind die mittleren 8 Bits A₁₅ ... Ag des Adreßbus 22 über einen Bus

mit den untere
verbunden.

treiber 54 mit den unteren 8 Bits A₇ ... A_Q des Adreßbus

-δι Es ist ein weiterer Decoder 56 vorgesehen, der mit den unteren 8 Bits A₇ ... A₀ des Adreßbus 22 sowie mit dem Eingabe-/Ausgabe-Anforderungssignal und dem Schreibsignal von dem Steuerbus 23 versorgt wird, um dadurch die Eingabe-/Ausgabe-Adressen zu decodieren. Die Eingabe-/Ausgabe-Adressen YT und Y, davon werden jeweils den Halteschaltungen 52 und 53 als deren Taktsignale zugeführt.

Auf diese Weise sind von der zentralen Verarbeitungseinheit 11 aus gesehen die zentrale Verarbeitungseinheit 31 und die Einrichtungen 32 bis 44 den Eingabe-/Ausgabe-Adressen über die Einrichtungen 51 bis 54, nämlich den Sender-Empfänger, die beiden Halteschaltungen und den Bustreiber, zugewiesen.

Das Bezugszeichen 61 bezeichnet eine Statussignal-Generatorschaltung, das Bezugzeichen 62 bezeichnet ein Bus-Zuteilungssystem und das Bezugszeichen 63 die bereits erwähnte Bus-Steuereinrichtung. In diesem Fall besteht der Zweck für die Statussignal-Generatorschaltung 61 darin, Statussignale ST ... ST zu erzeugen, die Statussignalen TZ ... TT der zentralen Verarbeitungseinheit 31 in der "Maximum"-Betriebsweise gleichwertig sind. Zu diesem Zwecke enthält die Statussignal-Generatorschaltung 61 drei D-Flipflopschaltungen und einige logische Schaltkreise, ist mit dem Steuerbus 23 verbunden und wird außerdem mit dem Takt aus dem Taktgenerator 14 und einem Adreß-Freigabesignal AEN aus dem Bus-Zuteilungssystem 62 versorgt, um dadurch die Statussignale TZ ... ST zu erzeugen.

Die Statussignale S₀ ... S_? und der Takt, der aus dem Taktgenerator 14 gewonnen wird, werden jeweils dem Bus-Zuteilungssystem 62 und der Bus-Steuereinrichtung 63 zugeführt, die mit dem Steuerbus 23 bzw. der Bussteuerleitung 44 verbunden si nd.

Dementsprechend kann aufgrund des Vorhandenseins der Einrichtungen 61 ... 63, nämlich der Statussignal-Generator-

schaltung, des Bus-Zuteilungssystems und der Bus-Steuereinrichtung, die zentrale Verarbeitungseinheit 11 (Z80A-CPU) von der zentralen Verarbeitungseinheit 31 aus gesehen als eine damit gleichwertige zentrale Verarbeitungseinheit, nämlich gleichwertig mit der zentralen Verarbeitungseinheit 31 (I8086-CPU) in der "Maximum"-Betriebsweise betrachtet werden.

Zu dieser Zeit ist ein Prioritäts-Coder 64 zwischen die Bus-Zuteilungssysteme 62 und 37 geschaltet. Dadurch hat die zentrale Verarbeitungseinheit 11 (Z80A-CPU) eine Bus-Priorität über die zentrale Verarbeitungseinheit 31 (I8086-CPU). Die zuletzt genannten Einrichtungen 62 bis 64 sind gewöhnliche Schaltkreise wie auch die Einrichtungen 34 bis 37. 15

Das Signal AEN von dem Bus-Zuteilungssystem 62 wird den Halteschaltungen 52 und 53 und dem Bustreiber 54 als deren Ausgangsfreigabesignale (Gate-Signale) zugeführt.

Beispielsweise können die Einrichtungen 11 bis 14 und die Busleitungen, nämlich der Datenbus 21, der Adreßbus 22 und der Steuerbus 23, einen sog. Host-Computer darstellen, und die verbleibenden Einrichtungen können in einer Einheit zusammengefaßt und dann in den Host-Computer eingesteckt werden.

Entsprechend einer derartigen Anordnung führt dann, wenn zwischen den zentralen Verarbeitungseinheiten 11 und 31 ein Zugreifen auf Daten nicht durchgeführt wird, die zentrale Verarbeitungseinheit 11 die Datenverarbeitung in Übereinstimmung mit dem Programm in dem Nur-Lesespeieher ROM 12 durch, während die zentrale Verarbeitungseinheit 31 die Datenverarbeitung in Übereinstimmung mit dem Programm in dem Nur-Lesespeicher ROM 32 durchführt. Auf diese Weise können die beiden zentralen Verarbeitungseinheiten 11 und 31 die Datenverarbeitung völlig unabhängig voneinander und auch gleichzeitig durchführen.

Wenn ein Zugriff auf Daten zwischen den zentralen Verarbeitungseinheiten 11 und 31 durchgeführt wird, werden die folgenden Operationen abgewickelt:

Fall [A]: Dies ist der Fall, in dem Daten von der zentralen Verarbeitungseinheit CPU 11 zu der anderen zentralen Verarbeitungseinheit CPU 31 übertragen werden.

A-i: Durch den Eingabe-/Ausgabe-Ausgangsbefehl aus der zenlOtralen Verarbeitungseinheit CPU 11 wird die Halteschaltung 52 adressiert, um darin die oberen vier Bits A,g ... A,g des Speichers mit wahlfreiem Zugriff RAM 33 (die Vorsatzadressen, zu denen die Daten übertragen werden) zu halten.

A-i i: Durch den Eingabe-/Ausgabe-Ausgangsbefehl aus der zentralen Verarbeitungseinheit CPU 11 wird die Halteschaltung 53 adressiert, um darin die mittleren acht Bits A,r ... Ag des Speichers mit wahlfreiem Zugriff RAM 33 zu halten.

A-iii: I-Byte-Daten einer bestimmten Adresse des Speichers mit wahlfreiem Zugriff RAM 33 werden beispielsweise in das Α-Register der zentralen Verarbeitungseinheit CPU Il geladen .

A-iv: Unter den Eingabe-/Ausgabe-Ausgangsbefehlen aus der zentralen Verarbeitungseinheit CPU 11 wird der Ausgangs-Befehl OUT (C), A bei dem zuvor erwähnten Ausdruck 11 - 2 ausgeführt. Aufgrund dieses Ausgangsbefehls werden die Daten, die in dem B-Register der zentralen Verarbeitungseinheit CPU 11 gespeichert sind, über den Bustreiber 54 an den Speicher mit wahlfreiem Zugriff RAM 33 als dessen untere acht Adressenbits A₇ ... A_Q geliefert. Gleichzeitig werden die Daten in dem C-Register davon durch den Decoder 55 deco-

35diert, um dadurch den Sender-Empfänger 51 zu adressieren und denselben in seine Vorwärtssende-Betriebsweise zu versetzen, auf welche Weise die Daten, die in dem A-Register gespeichert sind, an den Speicher mit wahlfreiem Zugriff

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RAM 33 geliefert werden. In diesem Fall wird, da das Signal AEN = "L" eingestellt ist, der Speicher mit wahlfreiem Zugriff RAM 33 in seine Schreib-Betriebsweise durch die Bus-Steuereinrichtung 36 versetzt, und die Adressen des Speichers mit wahlfreiem Zugriff RAM 33 werden durch die Ausgangssignale aus den Halteschaltungen 52 und 53 sowie dem Bustreiber 54 gekennzeichnet, so daß durch diese Einrichtungen 52 ... 54 die Daten in dem Α-Register der zentralen Verarbeitungseinheit CPU 11 in den Speicher mit wahlfreiem Zugriff RAM 33 unter dessen Adressen, die durch die Einrichtungen 52 ... 54 spezifiziert sind, eingeschrieben werden.

Auf diese Weise wird ein 1-Byte-Signal unter einer bestimmten Adresse des Speichers mit wahlfreiem Zugriff RAM 13 zu einer bestimmten Adresse des Speichers mit wahlfreiem Zugriff 33 übertragen. Aufgrund dieser Datenübertragung steuert das Bus-Zuteilungssystem 37 die zentrale Verarbeitungseinheit CPU 31 derart, daß sie in ihren Wartezustand versetzt wird, und die Busleitungen 41 ... 43 sind alle von der Seite der zentralen Verarbeitungseinheit CPU 31 abgetrennt .

A-v: Die Fälle A-iii und A-iv (falls notwendig die Fälle A-i und A-ii) werden wiederholt, um Daten des Speichers mit wahlfreiem Zugriff RAM 13 jeweils byteweise an den Speicher mit wahlfreiem Zugriff 33 zu übertragen.

A-vi: Nach der Übertragung aller notwendigen Daten wird ein Kennzeichnungsbit unter einer bestimmten Adresse des Speichers mit wahlfreiem Zugriff RAM 33 gerade so wie beispielsweise bei einem Datenübertragungsverfahren gesetzt. Damit ist die Datenübertragung beendet.

Fall [B]: Dies ist der Fall, in dem Daten von der zentralen Verarbeitungseinheit 31 zu der zentralen Verarbeitungseinheit 11 übertragen werden.

B-i : Durch den Eingabe-/Ausgabe-Ausgangsbefehl aus der zen-

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-12-

tralen Verarbeitungseinheit 11 wird die Halteschaltung 52 adressiert, um darin die oberen vier Bits A,g ... A,g des Speichers mit wahlfreiem Zugriff RAM 33 (die Vorsatzadressenbits der zentralen Verarbeitungseinheit CPU 11) zu speiehern.

B-ii: Durch den Eingabe-VAusgabe-Ausgangsbefehl von der zentralen Verarbeitungseinheit CPU 11 wird die Halteschaltung 53 adressiert, um darin die mittleren acht Bits A,,-... Ag des Speichers mit wahlfreiem Zugriff 33 zu halten.

B-iii: Unter den Eingabe-/Ausgabe-Eingangsbefehlen aus der zentralen Verarbeitungseinheit CPU 11 werden die Eingangsbefehle IN (C , A des Datenwortes II-l ausgeführt. Das bedeutet, daß aufgrund dieser Eingangsbefehle die Daten, die in dem B-Register der zentralen Verarbeitungseinheit CPU Il gespeichert sind, über den Bustreiber 54 an den Speicher mit wahlfreiem Zugriff RAM 33 als dessen untere acht Adressenbits A₇ ... A₀ geliefert werden. Zur gleichen Zeit werden die Daten, die in dem C-Register der zentralen Verarbeitungseinheit CPU 11 gespeichert sind, durch den Decoder 55 decodiert, und dadurch wird der Sende-Empfanger 51 so adressiert, daß er in seine Leserichtungs-Betriebsweise versetzt wird. Auf diese Weise wird ein 1-Byte-Signal des Speichers mit wahlfreiem Zugriff RAM 33 in dem Α-Register festgehalten oder gespeichert. Die Adressen des Speichers mit wahlfreiem Zugriff RAM 33 werden zu diesem Zeitpunkt durch die Ausgangssignale aus den Einrichtungen 52 ... 54 gerade so wie die der Fälle A gekennzeichnet.

B-iv: Die Daten, die in dem Α-Register der zentralen Verarbeitungseinheit CPU 11 gespeichert sind, werden zu dem Speicher mit wahlfreiem Zugriff RAM 13 übertragen.

Wie zuvor beschrieben, wird ein 1-Byte-Signal des Speichers mit wahlfreiem Zugriff RAM 33 zu dem Speicher mit wahlfreiem Zugriff RAM 13 übertragen.

B-v: Die zuvor eräuterten Vorgänge B-iii und B-iv (und falls notwendig, die Vorgänge B-i und B-ii) werden wiederholt, um dadurch die Daten, die in dem Speicher mit wahlfreiem Zugriff RAfI 33 gespeichert sind, jeweils byteweise zu dem Speicher nr, t wahlfreiem Zugriff RAM 13 zu übertragen, auf welche Weise die Übertragung der notwendigen Daten vollständig durchgeführt wird.

Falls es notwendig ist, prüft die zentrale Verarbeitungseinheit CPU 11 vor dtm Vorgang, beispielsweise B-i, das Kennzeichnungsbit, das unter der bestimmten Adresse des Speichers mit wahlfreiem Zugriff RAM 33 gesetzt ist, um dadurch zu prüfen, ob die Bereitschaft zur Übertragung von Daten besteht oder nicht besteht.
15

Wie zuvor ausgefüfrt, werden Daten zwischen den zentralen Verarbeitungseinheiten 11 und 31 übertragen.

Auf diese Weise können gemäß der vorliegenden Erfindung die beiden zentralen Verarbeitungseinheiten 11 und 31 die betreffenden Daten Verarbeitungsvorgänge sowohl vollständig unabhängig voneinander als auch gleichzeitig durchführen.

Desweiteren kann bei der Datenübertragung zwischen den zen-25tralen Verarbeitungseinheiten 11 und 31, da es ausreichend ist, nur eine einzige Handshake-Operation (Qittungsvorgang) für alle diejenigen Daten, die zu übertragen sind, durchzuführen, die Übertragung der Daten bei einer hohen Geschwindigkeit durchgeführt werden.
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In dem zuvor beschriebenen Ausführungsbeispiel kann der Speicher mit dem lokalen Bus 38 gekoppelt sein.

Die zuvor gegebene Beschreibung bezieht sich auf ein einziges bevorzugtes Ausführungsbeispiel für die vorliegende Erfindung. Es ist jedoch ersichtlich, daß zahlreiche Modifikationen und Variationen durch den Fachmann durchgeführt werden können, ohne daß dazu der allgemeine Erfindungsge-

1 danke oder der Schutzumfang für das neuartige erfinderische Prinzip verlassen werden müssen. Der Schutzumfang für die vorliegende Erfindung ist durch die Ansprüche bestimmt.

Patentanwalt

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Claims

Dipl.-Ing. H. MITSCHERUCH "" ** * D-8000 MÖNCHEN 22

Dipi.-Ing. K. GUNSCHMANN Steinsdorfstraße 10

Dr. re r. η at. W. KÖRBER & »89) «296684

Dipl.-Ing. J. SCHMIDT-EVERS PATENTANWÄLTE

DlpL-lng. W. ΜθΙΖ·* _{3# Mai 1983}

SONY CORPORATION

7-35, Kitashinagawa 6-chome, Shinagawa-ku, Tokyo/Japan

Ansprüche:

(λ] Mikrocomputersystem mit zwei zentralen Verarbeitungseinheiten, bei dem eine Eingabe-/Ausgabe-Einheit, die an eine erste zentrale Verarbeitungseinheit zum Eingeben und zum Ausgeben von Daten angeschlossen ist, ein erster Speicher, der mit der ersten zentralen Verarbeitungseinheit verbunden ist, und ein zweiter Speicher, der mit einer zweiten zentralen Verarbeitungseinheit verbunden ist, vorgesehen sind, dadurch gekennzeichnet, daß der zweite Speicher (33) einer Eingabe-/Ausgabe-Adresse der ersten zentralen Verarbeitungseinheit (11) zugeordnet ist.
2. Mikrocomputersystem nach Anspruch 1, dadurch g e -

kennzeichnet, daß auf den ersten Speicher (13) durch die zweite zentrale Veraroeitungseinheit (31) in einer Direktspeicherzugriffs-Betriebsweise zugegriffen wird.
3. Mikrocomputersystem nach Anspruch 2, dadurch g e -

kennzeichnet, daß die erste zentrale Verarbeitungseinheit (11) eine Bus-Priorität über die zweite zentrale Verarbeitungseinheit (31) hat und daß eine Prioritätssteuerung für diese zentralen Verarbeitungseinheiten (11, 31) durch einen Prioritäts-Coder (64) und ein Paar von Bus-Zuteilungssystemen (37, 62), die jeweils einer der zentralen Verarbeitungseinheiten (31 bzw. 11) zugeordnet sind, durchgeführt wird.