DE3130504A1 - Arrangement for generating cyclically coded information - Google Patents
Arrangement for generating cyclically coded informationInfo
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- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
Abstract
Description
Anordnung zur Erzeugung von zyklisch-codierten Informationen.Arrangement for generating cyclically coded information.
Die Erfindung bezieht sich auf eine Anordnung zur Erzeugung von zyklisch-codierten Informationen, die blockweise übertragen werden und bei der eine Restwertbildung erfolgt. Die Anordnung wird für die Übertragung gesicherter Daten eingesetzt.The invention relates to an arrangement for generating cyclically coded Information that is transmitted in blocks and for which a residual value is formed he follows. The arrangement is used for the transmission of secured data.
Für die Übertragung digitaler Informationen spielt die Fehlererkennung und Fehlerkorrektur eine entscheidende Rolle.Error detection plays a role in the transmission of digital information and error correction play a crucial role.
Da bei der Übertragung eine hohe Sicherheit gefordert wird, ist zur Störunterdrückung eine entsprechende Codierung der Nutzinformation mit zusätzlichen Kontroll- und Korrekturmöglichkeiten erforderlich.Since a high level of security is required during transmission, the Interference suppression a corresponding coding of the useful information with additional Control and correction options required.
Einfache Störungen (z.B. Bitfehler) sind häufig durch m-aus-n-Codes zu erkennen. Für eine rein binäre Übertragung wird das Verfahren der Parity-Prüfung sehr häufig eingesetzt.Simple disturbances (e.g. bit errors) are often caused by m-out-of-n codes to recognize. The parity check is used for a purely binary transmission used very often.
Eine bessere Übertragungssicherheit wird durch das Hinzufügen weiterer redundanter Bits zu der eigentlichen Nachricht erzielt. Zu diesem Zweck wird die Information in eine Darstellung überführt, die zusätzlich gewisse Prüfzeichen umfaßt. Die Prüfzeichen sollen beim Empfang der Nachricht die Erkennung und eventuell Korrektur der eingeschleppten Fehler ermöglichen.A better transmission security is achieved by adding more redundant bits to the actual message achieved. To this Purpose, the information is transferred into a representation that also has certain Certification mark includes. The check characters are intended to facilitate recognition when the message is received and possibly correct the introduced errors.
Höhere Fehlersicherungsmaßnahmen sind durch den Einsatz zyklischer Codes gegeben. Diese sind spezielle Paritätsprüfungscodes, die über eine Polynom-Schreibweise definiert werden. Bei diesem CRC-Verfahren (Cyclic Redundancy Check) wird ein Übertragungsblock auf der Sendeseite durch redundante Prüfbits ergänzt, die nach ganz bestimmten Regeln aus dem Übertragungsblock abgeleitet werden. Mit Hilfe der aus der Mathematik bekannten Polynomdarstellung läßt sich jede binäre Informationsfolge ausdrücken. Man erhält dabei eine Prüfinformation aus der Division des Nachrichtenpolynoms durch ein sogenanntes Generatorpolynom. Wenn bei dieser Division ein Rest entsteht, waren bei der Übertragung Störungen aufgetreten, wodurch einzelne Bits verändert wurden.Higher error protection measures are more cyclical through the use Codes given. These are special parity check codes that use a polynomial notation To be defined. With this CRC procedure (Cyclic Redundancy Check), a transmission block Supplemented on the transmission side by redundant check bits that follow very specific rules can be derived from the transmission block. With the help of those familiar from mathematics Any binary information sequence can be expressed using a polynomial representation. You get thereby a test information from the division of the message polynomial by what is known as a polynomial Generator polynomial. If there is a remainder in this division, were in the transfer Faults occurred, causing individual bits to be changed.
Beim Senden wird daher der Nachrichtenteil mit einem Prüfzeichen derart ergänzt, daß der Gesamtausdruck durch das Generatorpolynom restfrei teilbar ist. Beim Empfang wird dann wieder der Gesamtausdruck durch das Generatorpolynom dividiert, so daß bei einem rostfreien Ergebnis die Übertragung als ungestört gilt.When sending, therefore, the message part with a check character is like this adds that the total expression can be divided without remainder by the generator polynomial. Upon receipt, the total expression is then again divided by the generator polynomial, so that if the result is rust-free, the transmission is considered to be undisturbed.
Da die Verarbeitung von Codewörtern durch Polynom-Operationen schaltungstechnisch sehr einfach ist, können Schaltelemente eingesetzt werden, die Division bzw. Multiplikation durchführen. So sind Schaltungen bekannt (Elektronik 1976, Heft 8, Seite 55 bis 59), die aus rückgekoppelten Schieberegistern bestehen. Diese Stufen sind teilweise über Gatter logisch verknüpft (über Exclusive-ODER-Glieder). Hierbei werden die Prüfbits gegenüber den Nachrichtenbits verzögert.Since the processing of code words by means of polynomial operations in terms of circuitry is very simple, switching elements can be used, the division or multiplication carry out. Circuits are known (Electronics 1976, Issue 8, page 55 bis 59), which consist of feedback shift registers. These stages are partial Logically linked via gates (via exclusive OR elements). Here are the Check bits delayed compared to the message bits.
Aufgabe der Erfindung ist es, eine Schaltungsanordnung zu finden, die auf einfache Art eine Restwertbildung für eine nach dem CRC-Verfahren übertragene Information vornimmt.The object of the invention is to find a circuit arrangement the simple way of calculating the residual value for a transmitted according to the CRC method Information.
Dadurch kann auf der Empfangsseite überprüft werden, ob das Telegramm störungsfrei übertragen wurde.In this way, it can be checked on the receiving side whether the telegram was transmitted without interference.
Erfindungsgemäß wird dies dadurch erzielt, daß die zu übertragene Information byteseriell an dem einen Eingang eines achtfachen Ex-OR-Gliedes ansteht, daß dem Ex-OR-Glied ein achtfaches D-Flipflop nachgeschaltet ist, daß dem D-Flipflop zwei PROM-Bereiche mit jeweils acht Eingängen zugeordnet sind. daß dem PROM-Bereich zur Zeitverzögerung ein weiteres D-Flipflop mit acht Eingängen nachgeschaltet ist, daß die zeitverzögerten Ausgänge des D-Flipflops und die Ausgänge des einen PROM-Bereiches auf ein weiteres achtfaches Ex-OR-Glied geführt sind und hier verknüpft werden, daß der Ausgang des weiteren achtfachen Ex-OR-Gliedes mit dem Eingang des ersten achtfachen Ex-OR-Gliedes verbunden ist und mit dem nächsten Byte der zu übertragenen Information verknüpft wird und daß am Ende der Übertragung der Restwert am Ausgang des einen PROM-Bereiches und des Verzögerungs-D-Flipflops ansteht.According to the invention this is achieved in that the to be transferred Information byte serial at which one input of an eight-fold Ex-OR element is pending, that the Ex-OR element is followed by an eight-fold D flip-flop, that the D flip-flop two PROM areas with eight inputs each are assigned. that the PROM area another D flip-flop with eight inputs is connected downstream for the time delay, that the time-delayed outputs of the D flip-flop and the outputs of a PROM area are led to another eight-fold Ex-OR element and are linked here, that the output of the further eight-fold Ex-OR element with the input of the first eightfold Ex-OR element is connected and with the next byte of the Information is linked and that at the end of the transfer the residual value at the output of the one PROM area and the delay D flip-flop is pending.
Vorteilhaft bei der erfindungsgemäßen Anordnung ist neben dem universellen Einsatz besonders die byteserielle Verarbeitung der Übertragungsblöcke und die wahlfreie Programmierung von Generatorpolynomen. Da die Anordnung vorteilhaft durch Mikroprozessoren steuerbar ist (als Peripherieschaltung), kann durch einfache Erhöhung des Schreib-Taktes der D-Flipflops die Operationsgeschwindigkeit verlangsamt oder erhöht werden. Der Mikroprozessor wird zudem durch diese Art der Anschaltung entlastet, er kann für zusätzliche andere Aufga- ben eingesetzt werden.In addition to the universal one, an advantage of the arrangement according to the invention Use in particular the byte serial processing of the transmission blocks and the optional Programming of generator polynomials. Because the arrangement is advantageous through microprocessors can be controlled (as a peripheral circuit) by simply increasing the write cycle the D flip-flops, the speed of operation can be slowed down or increased. Of the Microprocessor is also relieved by this type of connection, it can be used for additional other tasks ben can be used.
Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert.An embodiment of the invention is described below with reference to FIG Drawing explained in more detail.
Über ein Bussystem werden byteseriell anstehende Daten auf ein Exclusive-ODER-Glied 1 (Ex-OR) geführt. Es werden also acht Bits gleichzeitig auf den einen (achtfachen) Eingang des Ex-OR-Gliedes 1 geführt und verknüpft. Dem Ex-OR-Glied ist ein D-Flipflop 2 nachgeschaltet, das ebenfalls einen achtfachen Eingang aufweist. Der C-Eingang des Flipflops bewirkt, daß zu Beginn der Verarbeitung Null-Zustand herrscht. Über den Takt-Eingang des Flipflops wird die Geschwindigkeit für das blockweise Eingeben der Daten eingestellt. Bei jedem Taktimpuls kommt vom Eingang her über das Ex-OR-"'ied 1 ein neuer Datenblock und wird im Flipflop abgespeichert, d.h. die acht Speicherplätze werden von dem Datenblock eingenommen.Data pending byte serial are transferred to an exclusive-OR element via a bus system 1 (Ex-OR). So there are eight bits at the same time on the one (eightfold) Input of the Ex-OR element 1 guided and linked. The Ex-OR element is a D flip-flop 2 downstream, which also has an eight-fold input. The C entrance of the flip-flop causes the zero state to prevail at the beginning of processing. Above the clock input of the flip-flop becomes the speed for the block-by-block input the data is set. With each clock pulse comes from the input via the Ex-OR - "'ied 1 a new data block and is stored in the flip-flop, i.e. the eight memory locations are taken up by the data block.
Dem D-Flipflop 2 ist ein PROM-Speicher nachgeschaltet, der aus zwei parallel angesteuerten PROM-Bereichen 3 und 4 besteht. Es werden also die achtfach ausgegebenen Daten gleichzeitig auf die beiden PROM-Bereiche 3 und 4 mit ihren achtfachen Eingängen gegeben.The D flip-flop 2 is followed by a PROM memory consisting of two PROM areas 3 and 4 controlled in parallel. So it will be eightfold output data simultaneously to the two PROM areas 3 and 4 with their eightfold Given inputs.
In den PROM-Bereichen 3 und 4 sind feste Informationen (Tabellen) eingegeben, wonach die ankommenden Daten verknüpft werden. In diesen PROM-Bereichen werden also durch im Speicher abgelegte Tabellen nach einer mathematischen Funktion die ankommenden Datenblöcke verändert. Der Ausgang des PROM-Bereiches 4 ist zusätzlich noch auf ein weiteres achtfaches D-Flipflop 5 geführt. Hier erfolgt eine Verzögerung des eingehenden Datenblocks um eine Taktperiode. Der Ausgang dieses Flipflops 5 ist ebenso wie der Ausgang des PROM-Berei- ches 3 auf ein achtfaches Ex-OR-Glied 6 geführt, so daß hier ein normaler und ein um einen Takt verzögerter Datenblock ansteht. Nach Verknüpfung dieser beiden Datenblöcke wird das Ergebnis auf den zweiten (achtfachen) Eingang des Ex-OR-Gliedes 1 geführt und hier mit dem nächstfolgenden Datenblock verknüpft.Fixed information (tables) is provided in PROM areas 3 and 4 entered, after which the incoming data is linked. In these PROM areas are thus based on a mathematical function through tables stored in the memory the incoming data blocks changed. The output of the PROM area 4 is additional still led to another eight-fold D flip-flop 5. There is a delay here of the incoming data block by one clock period. The output of this flip-flop 5 is just like the output of the PROM area ches 3 to eight times Ex-OR element 6 out, so that here a normal and a delayed by one clock Data block is pending. After linking these two data blocks, the result is to the second (eight-fold) input of the Ex-OR element 1 and here with the linked to the next data block.
Am Ausgang des D-Flipflops 5 und des PROM-Bereiches 3 stehen jeweils um eine Taktperiode verzögerte Datenblöcke an, die den Restwert darstellen. Mit diesem Restwert, der als Prüfzeichen an die eigentliche Information angehängt wird und der auf der Senderseite gebildet wird, ist die Telegrammübertragung zu sichern, d.h., ein Telegramm kann gebildet werden, dessen Polynom durch einen bestimmten festen Polynomwert restfrei dividierbar ist. In einer nicht dargestellten Empfangsstelle, die ähnlich wie die oben gezeigte Anordnung aufgebaut ist, wird überprüft, ob das empfangene Telegramm ebenfalls durch einen festen Wert restfrei teilbar ist. Wenn dies der Fall ist, gilt die gesamte Informationsübertragung als richtig.At the output of the D flip-flop 5 and the PROM area 3 are each data blocks delayed by one clock period, which represent the residual value. With this residual value, which is attached to the actual information as a test character and which is formed on the sender side, the telegram transmission must be secured, i.e. a telegram can be formed whose polynomial is defined by a certain fixed polynomial value is divisible without remainder. In a receiving point not shown, which is constructed similarly to the arrangement shown above, it is checked whether the received telegram can also be divided completely by a fixed value. if If this is the case, the entire information transfer is deemed to be correct.
Claims (1)
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