DE3128729A1 - Halbleiter-speichersystem - Google Patents
Halbleiter-speichersystemInfo
- Publication number
- DE3128729A1 DE3128729A1 DE19813128729 DE3128729A DE3128729A1 DE 3128729 A1 DE3128729 A1 DE 3128729A1 DE 19813128729 DE19813128729 DE 19813128729 DE 3128729 A DE3128729 A DE 3128729A DE 3128729 A1 DE3128729 A1 DE 3128729A1
- Authority
- DE
- Germany
- Prior art keywords
- signal
- memory
- signals
- binary value
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
Description
Die vorliegende Erfindung bezieht sich auf ein Halbleiter-Speicher
sys tem nach dem Gattungsbegriff des Anspruches 1 .
In der jüngsten Zeit wurde bei Kalbleiterchips mit wahlfreiem
Zugriff, die eine hohe Packungsdichte aufweisen eine Anfälligkeit für das Auftreten von Softfehlern registriert,
die durch ionisierende Alphateilchen hervorgerufen werden. Zur Beseitigung dieses Problems haben einige Hersteller den
Chipaufbau verbessert, um eine größtmögliche Immunität gegen Softfehler zu erzielen. Während durch diese Maßnahmen die
Wahrscheinlichkeit von Softfehlern vermindert wird, können
diese aber immer noch auftreten, was zu unkorrigierbaren Fehlerzuständen führt.
Andere Hersteller haben bestimmte Alternativen bezüglici
des Systementwurfs vorgeschlagen. Diese umfassen die Fehlerkorrektur,
das Wiedereinschreiben des korrigierten Wortes, um eine Fehleransammlung zu vermeiden, ein periodisches Ausspülen
des Speichers und eine gewisse Systemredundanz. Di-2
Probleme bezüglich von Softfehlern und die Entwurfsalternativen
sind in der Veröffentlichung "Memory System Design Seminar" von Intel Corporation, Copyright 1979 beschriebe:!.
Während viele Entwurfsalternativen vorgeschlagen worden
sind, gibt es bislang keine Speichersysteme, die einen Schutz gegen Softfehler bieten. Es ist daher die Aufgabe der vorliegenden
Erfindung, ein Halbleiter-Speichersystem der eingangs genannten Art mit der Möglichkeit des Schutzes gegen Soft:"ehler
auszustatten. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere von.eilhäfte
Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
Gemäß der vorliegenden Erfindung ist eine zusätzliche Einrichtung in einem dynamischen Speichersystem vorgesehen, die
zusammen mit den Auffrisch-Auslöseschaltkreisen und den Fehlerfeststell-
und Korrekturschaltkreisen (EDAC) des dynamischen Speichersystems Wiedereinschreibzyklen mit einer vorbestimmten
Zykluszeit auslost, um korrigierte Versionen der aus jedem Speicherplatz ausgelesenen Information in diese
wiedereinzuschreiben. Die zusätzliche Einrichtung umfaßt Zähler-Steuerschaltkreise,
die durch die gleiche Zeittaktquelle synchronisiert werden, die den Betrieb der Auffrisch- und Auslöse-Adresszählerschaltkreise
synchronisiert. Die Zähler-Steuerschaltkreise zählen bis zu einer Kennziffer, die um 1 geringer
als der maximale durch die Schaltkreise erzielte Zählstand
ist, wodurch die Erzeugung einer Folge von Zählständen ermöglicht wird, durch die unterschiedliche Kombinationen von
Zeilen- und Spaltenadressen für das Wiedereinschreiben von fehlerfreier Information in alle Speicherplätze während einer
vorbestimmten Anzahl von Zyklen mit der vorbestimmten Zykluszeit ermöglicht wird.
Die vorbestimmte Zykluszeit ist sehr viel geringer als die
Auffrisch-Zykluszeit gewählt, sodaß eine minimale Überlappung mit den normalen Speicheroperationen erzielt wird. Durch Verwendung
der vorliegenden Auffrisch- und Auslöseschaltkreise sowie der Datenstrecken wird der Aufwand an zusätzlichen Schaltkreisen
auf einem Minimum gehalten.
Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten
Ausführungsbeispieles sei im folgenden das erfindungsgemäße Speichersystem näher erläutert. Es zeigen:
Figur 1 ein Blockdiagramm eines dynamischen Speichersystems,
das die erfindungsgemäße Einrichtung aufweist; Figur 2 die Schaltkreise des Blockes 207 in Figur 1 in näheren
Einzelheiten;
Figur 3 die Zeittaktschaltkreise des. Blockes 204 von Figur
3 in näheren Einzelheiten; Figur 4 die erfindungsgemäßen Schaltkreise des Blockes
in näheren Einzelheiten; Figur 5 die Lese/Schreib-Steuerschaltkreise des Blockes
in näheren Einzelheiten;
Figur 6 die Schaltkreise des Blockes 212 in näheren Einzelheiten;
Figur 7 die Chips der Speicherblöcke 210-20 und 210-40 in näheren Einzelheiten;
Figur 7 die Chips der Speicherblöcke 210-20 und 210-40 in näheren Einzelheiten;
Figuren 8a-c Zeittaktdiagramme zur Erläuterung eier Wirkungsweise
der vorliegenden Erfindung; Figur 9 das Format der der Steuerung 200 als Teil einer jeden
Speicherlese- oder Schreibanforderung zugeführten Speicheradressen.
Speichersubsystem - Schnittstelle
Bevor die Steuerung gemäß Figur 1 näher beschrieben wird, sei darauf verwiesen, daß eine Anzahl von Leitungen
zwischen der Steuerung und einem Bus angeordnet sind, die eine Schnittstelle bilden.In der dargestellten Weise
umfassen die Schnittstellenleitungen eine Anzahl von Adressleitungen (BSADOO-23, BSAPOO ),2wei Gruppen von Datenleitungen
( BSDTOO-15, BSDPOO, BSDPOS ) und(BSDT16-31, BSDP16,
BSDP24), eine Anzahl von Steuerleitungen (BSMREF - BEMCLR),
eine Anzahl von Zeittaktleitungen {BSREQT- BSNAKR) und: eine
Anzahl von Tiebreak -Netzwerkleitungen (BSAUOK-BSIOUK,
BSMYOK).
Eine Beschreibung der vorstehend genannten Schnittstellenleitungen
sei nachfolgend in näheren Einzelheiten gegeben:
Speichersubsystem - Schnittstellenleitungen Bezeichnung Beschreibung
Adressleitungen
BSAD00-BSAD2 3 Die Bus-Adressleitungen bilden eine
Ubertragungsstrecke mit einer Breite von 24 Bit,die zusammen mit der Bus/
Speicher-Referenzleitung BSMREF benutzt wird,um eine 24Bit-Adresse zu der
Steuerung 200 oder einen 16 Bit-Identifizierer von der Steuerung 200 zu
dem Bus (für den Empfang durch eine Nebeneinheit) zu übertragen.Bei einer
- ίο -
Verwendung zur Speicheradressierung wählen die an die Leitungen BSADOO-BSAD03
angelegten Signale einen speziellen 512K-Wort-Modul aus/ die an
die Leitungen BSAD04-BSAD22 angelegten Signale wählen eines der 51 ZK-Worte
in dem Modul aus;und das an die Leitung BSAD23 angelegte Signal
wählt eines der in dem ausgewählten Wort vorhandenen Bytes aus{ z.B.
BSAD2 3 = 1»rechtesByte;BSAD2 3 = 0 = 1inkes
Byte).
BSAPOO
Bei einer Benutzung für eine Identifikation werden die Leitungen B3AD00-BSAD07
benutzt.Die Leitungen BSAD08-BSAD23'übertragen die Identifikation
der empfangenden Einheit, die während der vorangegangenen Speicher-Leseanforderung
zu der Steuerung 200 übertragen wurde.
Die Bus-Adress-Paritätsleitung ist eine bidirektionale Leitung, die ein ungerades
Paritätssignal für die an die Leitungen BSAD00-BSAD07 angelegten Adresssig'nale liefert.
BSDT00-BSDT15,
BSDT16-BSDT31
Die Gruppe der Bus-Datenleitungen bildet eine bidirektionale Datenstrecke
für zwei Worte bzw. 32 Bit, um Daten oder eine Identifikationsinformation
zwischen der Steuerung 200 und dem Bus in Punktion von dem ausgeführten
Operationszyklus zu übertragen.
Während eines Schreibzyklus übertragen die Bus-Datenleitungen in den
Speicher einzuschreibende Information wobei der Speicherplatz durch die an
die Leitungen BSADOO-BSAD23 angelegten Signale festgelegt ist. Während
der ersten Hälfte eines Lesezyklus übertragen die Datenleitungen BSDTOO-BSDT15
Identifizierungsinformation (Kanalnummer) zu der Steuerung 200. Während der zweiten Hälfte des Lesezyklus
übertragen die Datenleitungen die von dem Speicher gelesene Information
.
BSDPOO, BSDP08, Die Bus-Daten-Paritätsleitungen bil-
BSDP16, BSDP24 den zwei Gruppen von bidirektionalen
Leitungen, die ungerade Paritätssignale liefern, welche folgendermaßen
codiert sind j
BSDPOO= ungerade Parität für Signale, die an die Leitungen BSDT00-BSDT07
angelegt werden (linkes Byte); BSDP08= ungerade Parität für Signale,
die an die Leitungen BSDTO8-BSDT15 angelegt werden (rechtes Byte);
BSDPl6= ungerade Parität für Signale, die an die Leitungen BSDTtS-BSDT23
angelegt werden; und
BSMREF BSWRIT'
BSDP24= ungerade Parität für Signale, die an die Leitungen BSDT24-BSDT31
angelegt werden.
Steuerleitungen
Die Bus-Speicher-Referenzleitungen
erstrecken sich von dem Bus zu der Speichersteuerung 200. 3ei hohem
Pegel signalisiert diese Leitung der Steuerung 200, daß die Leitungen BSADOO-BSAD23 eine vollständige
Speicher-Steueradresse enthalten und daß eine Schreib-oder Leseoperation bezüglich des festgelegten Speicherplatzes
ausgeführt wird. Bei niedrigem Pegel signalisiert die Leitung der Steuerung 200,daß die
Leitungen BSADOO-BSAD23 Information
aufweisen, die an eine andere Einheit und nicht an die Steuerung 200 ge-r
richtet ist.
Die Bus-Schreibleitung erstreckt sich von dem Bus zu der Speichersteuerung
200. Bei hohem Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREF
signalisiert diese Leitung der Steuerung 200 die Ausführung eines Schreibzyklus.
Bei niedrigem Pegel und gleichzeitig hohem Pegel auf der
Leitung BSMREF wird der Steuerung 200 die Ausführung eines Lesezyklus signalisiert.
BSBYTE
BSLOCK BSSHBC Die Bus-Byteleitung erstreckt sich von dem Bus zu der Steuerung 200.
Bei hohem Pegel signalisiert sie der Steuerung 200, daß diese eine
Byteoperation anstelle einer Wortoperation auszuführen hat.
Die Bus-Verriegelungsleitung erstreckt sich von dem Bus zu der
Steuerung 200. Bei hohem Pegel signalisiert sie der Steuerung 200 eine Anforderung nach der Ausführung
eines Tests oder der Veränderung des Status eines Speicher-Verriegelungsflip-flops
innerhalb der Steuerung 200.
Diese Leitung für die zweite Hälfte eines Buszyklus wird benutzt t um einer
Einheit zu signalisieren, daß die gerade durch die Steuerung 200 an den Bus angelegte Information eine
Information ist, die in einer vorangegangenen Leseanforderung angefordert wurde. In diesem Fall sind sowohl
die Steuerung 200 als auch die die Information empfangende Einheit für alle Einheiten vom Beginn des
Auslesezyklus bis zur Vervollständigung der übertragung durch die Steuerung 200 belegt.
Diese Leitung wird zusammen mit der Leitung BSLOCK benutzt, um das ihr
zugeordnete Speicher-Verriegelungsflip-flop
zu setzen oder zurückzu-
BSMCLR
BSREDD BSREDR
stellen.Wenn eine Einheit Lesen oder Schreiben anfordert und die
Leitung BSLOCK sich auf dem hohen Pegel befindet, so signalisiert die Leitung BSSHBC,wenn sie sich gleichfalls
auf dem hohen Pegel befindet der Steuerung 200 die Rückstellung ihres Verriegelungsflip-flops.Bei
niedrigem Pegel signalisiert sie der Steuerung 200 einen Test und das
Setzen des Verriegelungsflip-flops.
Die Bus-Hauptlösch-Leitung erstreckt
sich von dem Bus zu der Steuerung 200. Bei hohem Pegel veranlaßt sie
die Steuerung 200 die Rückstellung bestimmter Busschaltkreise innerhalb der Steuerung 200 auf den Wert "0".
Die Bus-Rot/Links-Leitung erstreckt sich von der Steuerung 200 zu dem
Bus. Wenn sie sich aufgrund einer Leseanweisung auf hohem Pegel befindet, so signalisiert sie, daß ein
unkorrigierbarer Fehler in dem linken Wort des zurückgeführten Wortpaares
enthalten ist. Wenn nur ein Wort zurückgeführt wird, so wird dieses als das linke Wort angesehen.
Die Bus-Rot/Rechts-Leitung erstreckt sich von der Steuerung 200 zu dem
Bus. Befindet sie sich aufgrund einer Leseanförderung auf dem hohen Pegel,
so signalisiert sie, daß ein unkorri-
BSYELO
gierbarer Fehler in dem rechten Wort"des zurückgeführten Wortpaares
enthalten ist.
Die Bus-Gelb-Leitung ist eine bidirektionale Leitung, die einen
Softfehlerzustand bezeichnet.Bei hohem Pegel während der zweiten Hälfte
eines Buszyklus und aufgrund einer Leseanweisung zeigt sie an, daß die
begleitende übertragende Information erfolgreich korrigiert worden ist.
Wenn sie während einer Speicher-Leseanforderung auf den hohen Pegel
gesetzt ist, so zeigt diese Leitung an, daß die Leseanforderung als
eine Diagnoseanweisung zu interpretieren ist.
Bus-Bestätigungs/ Zeittakt-Leitungen
BSREQT Die Bus-Anforderungsleitung ist eine
bidirektionale Leitung,die sich zwischen dem Bus und der Steuerung 200
erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß eine andere Einheit einen Buszyklus
anfordert. Im auf den niedrigen Pegel zurückgestellten Zustand signalisiert sie der Steuerung 200,daß keine BUsanforderung
anhängig ist.Diese Leitung wird auf den hohen Pegel durch
die Steuerung 200 gesetzt,um einen
BSDCNN
Lese-Euszyklus der zweiten Hälfte
anzufordern.
Die Daten-Zyklusleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung
200 erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß einer Einheit ein angeforderter
Buszyklus gewährt worden ist und daß auf dem Bus für eine andere Einheit abgelegt wurde.
BSACKR Die Steuerung 200 setzt diese Leitung auf den hohen Pegel um zu signalisieren,
daß sie angeforderte Daten zurück zu eieer Einheit überträgt. Zuvor hatte die Steuerung
200 einen Buszyklus angefordert und dieser ist ihr gewährt worden.
Die Bus-Bestätigungsleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der
Steuerung 200 erstreckt.Wenn sie durch die Steuerung 200 auf den
hohen Pegel gesetzt ist, so signalisiert sie, daß sie eine Busübertragung
während eines Lese- oder Schreibzyklus der ersten Hälfte akzeptiert
hat.Während eines Lesezyklus der zweiten Hälfte signalisiert
diese Leitung der Steuerung 200 die Annahme einer übertragung, wenn sie
durch die Einheit auf den hohen Pegel gesetzt wurde von der die Anforderungssignale
stammen.
BSWAIT Die Bus-Warteleitung ist eine bi
direktionale Leitung zwischen dem Bus und der Steuerung 200. Wenn
sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie einer anfordernden
Einheit,daß die Steuerung zu diesem Zeitpunkt eine Übertragung nicht annehmen kann.Danach kann
die Einheit aufeinanderfolgende Wiederversuche auslösen bis die Steuerung 200 die Übertragung be*
stätigt.Die Steuerung 200 setzt die Leitung BSWAIT auf den hohen %,
Pegel unter folgenden Bedingungen:
1. Sie ist belegt und führt einen internen Lese- oder Schreibzyk--
lus aus. ι
2. Sie fordert einen Lesezyklus j der zweiten Hälfte an. I
3. Sie erwartet eine Auffrischoperation.
4. Sie führt eine Auffrischoperation aus.
5. Sie ist belegt bei einer Initialisierung.
6. Sie ist belegt bei der Ausführung eines Softfehler-Wiedereinschreibzyklus.
BSNAKR
Wenn die Leitung BSWAIT durch eine Einheit auf den hohen Pegel
gesetzt ist,so signalisiert dies der Steuerung 200f daß die Daten
durch die anfordernde Einheit nicht akzeptiert werden und daß der vorliegende Buszyklus zu beenden ist.
Die Busleitung für die Negativbestätigung ist eine bidireltiona-Ie
Leitung zwischen dem Bus und der Steuerung 200.Bei hohem Pegel signalisiert sie, daß sie eine
festgelegte übertragung verweigert. Die Steuerung 200 setzt die Leitung BSNAKR in folgenden
Fällen auf den hohen Pegel:
1. Das Speicher-Verriegelungsflipflop
ist auf den Binärwert "1" gesetzt, und
2, die Anforderung ist zu testen und setzt das Verriegelungsflipflop
( BSLOCK auf hohen Pegel und BSSHBC auf niedrigen Pegel).
In allen anderen Fällen, wenn das Speicher-Verriegelungsflip-flop gesetzt
ist,erzeugt die Steuerung 200 eine Antwort über die Leitung
BSACKR oder die Leitung BSWAIT oder sie erzeugt keine Antwort.
Wenn die Leitung BSNAKR durch eine
BSAUOK-BSIUOK BSMYOK
Einheit auf den hohen Pegel gesetzt wird,so signalisiert dies
der Steuerung 200, daß die Daten nicht durch die Einheit akzeptiert
werden und der Operationszyklus zu beenden ist.
Tiebreak-Steuerleitungen
Die Tiebreak-Netzwerkleitungen erstrecken sich von dem Bus zu der
Steuerung 200. Diese Leitungen signalisieren der Steuerung 200, ob Einheiten mit höherer Priorität
Busanforderungen ausgegeben haben. Wenn alle Signale auf diesen
Leitungen den hohen Pegel aufweisen, so signalisiert dies der Steuerung 200, daß ihr ein
Buszyklus gewährt worden ist»so daß sie zu disem Zeitpunkt die Leitung BSDCNN auf den hohen Pegel
setzen kann. Wenn irgendein Signal auf diesen Leitungen den niedrigen Pegel aufweist, so signalisiert
dies der Steuerung 200, daß ihr ein Buszyklus nicht gewährt worden ist und daß sie gehindert
ist,die Leitung BSDGNN auf den hohen Pegel zu setzen.
Diese Tiebreak-Netzwerkleitung erstreckt sich von der Steuerung
zu dem Bus. Die Steuerung 200 setzt
diese Leitung auf den niedrigen Pegel,um anderen Einheiten mit
niedrigerer Friorität eine Busanforderung zu signalisieren.
Allgemeine Beschreibung des Systems gemäß Figur 1
Figur 1 zeigt ein bevorzugtes Ausführungsbeispiel einer Speichersteuerung 200, die unter Verwendung der Prinzipien
der vorliegenden Erfindung aufgebaut ist. Gemäß Figur 1 ist erkennbar, daß die Steuerung 200 die beiden Speichermodule
210-2 und 21O-4für jeweils 256K-Worte in dem Speicherabschnitt
210 steuert. Die Moduleinheiten der Blöcke 210-2 und 210-4 umfassen integrierte RAM-Hochgeschwindigkeitsschaltkreise
entsprechend den Blöcken 21o-20 und 210-40 und Adresspufferschaltkreise
entsprechend den Blöcken 210-22 bis 210-26 und 210-42 bis 210-46. Jede 256K~Speichereinheit besteht aus dynamischen
MOS-RAM-Chips für jeweils 64K-Worte wie dies in Figur
7 näher dargestellt ist. Unter Bezugnahme auf Figur 7 ist insbesondere erkennbar, daß jeder Speichermodul für 256K-Worte
mit jeweils 22 Bit, 88 Chips für 64K-Worte mit 1 Bit aufweist. Auf jedem Chip befindet sich eine Anzahl von Speicherfeldern,
die in einer Matrix von 256 Zeilen und 256 Spalten von Speicherzellen angeordnet sind.
Die Steuerung 200 umfaßt jene Schaltkreise, die erforderlich sind(um Speicher-Zeittaktsignale zu erzeugen, und um
Auffrischoperationen, Softfehler-Wiedereinschreib-Steueroperationen,
Datenübertragungsoperationen, Adressverteilungsund Decodieroperationen und Bus-Schnittstellenoperationen
auszuführen. Derartige Schaltkreise bilden einen Teil der
,312812 9
verschiedenen Abschnitte in Figur 1.
Die Abschnitte umfassen einen Zeittaktabschnitt 204, einen
Wiederauffrisch-Steuerabschnitt 205, einen Softfehler-Wiedereinschreib-Steuerabschnitt
214, einen Daten-Steuerabschnitt 206, einen Adressenabschnitt 207, einen Lese-/Schreib-Steuerabschnitt
208, einen Daten-Eingabeabschnitt 209, einen Bus-Steuerschaltkreisabschnitt 211, einen Speicher-Auslöseschalt—
kreisabschnitt 212 und einen Bus-Treiber/Empfänger-Schaltkreisabschnitt
213.
Der Bus-Steuerabschnitt 211 umfaßt die Logikschaltkreise,
welche Signale für die Ausgabe und Annahme von Buszyklusanforderungen
für Einzel-und Doppelwortoperationen erzeugen.Gemäß Figur 1 sind diese Schaltkreise ebenso wie die Schaltkreise
der anderen Abschnitte an den Bus über die Treiber/Empfänger-Schaltkreise
des Abschnittes 213 angeschlossen,wobei diese Schaltkreise einen bekannten Aufbau aufweisen. Der Abschnitt
211 umfaßt die Tiebreak-Netzwerkschaltkreise, welche Anforderungsprioritäten auf der Basis der physikalischen Position
einer Einheit an dem Bus lösen. Die Speichersteuerung, die sich am weitesten links oder zuunterst an dem Bus befindet,
besitzt die höchste Priorität,während eine zentrale Verarbeitungseinheit
CPU in der höchsten Position an dem Bus die geringste Priorität aufweist.Nähere Informationen bezüglich des
Busbetriebs können der US-PS 4.000.485 entnommen werden.
Der Zeittaktabschnitt 204, welcher näher in Figur 3 dargestellt ist umfaßt Schaltkreise, die die geforderte Folge von
Zeittaktsignalen bei Speicherlese- und Schreibzyklen erzeugen. Gemäß Figur 1 überträgt und empfängt. dieser Abschnitt
Signale zu und von den Abschnitten 205, 206,207,208,211· und 214.
Der Adressabschnitt 207, der in näheren Einzelheiten in
den Figuren 2a bis 2c dargestellt ist umfaßt Schaltkreise, welche Adressignale decodieren, erzeugen und verteilen,wie
sie für Auffrischoperationen, die Initialisierung und für
die Lese/ Schreibauswahl erforderlich sind. Der Abschnitt 207 empfängt Adressignale von den Leitungen BSADO8-BSAD23 und
von den Adressleitungen BSAD00-BSAD07 und BSAPOO zusätzlich zu dem Speicherreferenz-Steuersignal von der Leitung BSMREF.
Der Abschnitt 207 empfängt zusätzlich Steuer- und Zeittaktsignale von den Abschnitten 204,212 und 205.
Der Speicher-Initialisierungsabschnitt 212 umfaßt herkömmliche
Schaltkreise zum Löschen der Steuerschaltkreise auf einen anfänglichen vorbestimmten Zustand.
Der Lese/ Schreib-Steuerabschnitt 208 umfaßt Register und herkömmliche Steuerlogikschaltkreise. Die Register empfangen
und speichern Signale entsprechend dem Zustand der Signale auf den Leitungen BSWRIT,BSBYTE und BSAD23. Die Steuerschaltkreise
decodieren die Signale der Register und erzeugen Signale,die
an die Abschnitte 204,207 und 210 angelegt werden, um vorzugeben, ob die Steuerung eine Lesezyklus,einen Schreibzyklus
oder einen Lesezyklus gefolgt von einem Schreibzyklus ( z.B. bei einer Byte-Anweisung) ausführen soll.
Der Auffrischabschnitt 205 umfaßt die Schaltkreise für die
periodische Auffrischung des Speicherinhalts. Der Abschnitt
empfängt Zeittakt- und Steuersignale von dem Abschnitt 204
und er liefert Auffrisch-Anweisungsteuersignale an die Abschnitte
204, 207,208 und 212. Zur weiteren Information sei
auf die US-Ps 4.185.323 verwiesen, in der Schaltkreise zur Erzeugung
von Auffrisch-Anweisungssignalen (REFCOM) dargestellt
und beschrieben sind.
Der Daten-Eingabeabschnitt 209 umfaßt in einem Block 209-4
Multiplexer-Schaltkreise und ein Adressregister, dem Signale
von dem Abschnitt 206 zugeführt werden.
Die Multiplexer-Schaltkreise empfangen Datenworte von den beiden Gruppen von Busleitungen BSDT00-T5 und BSDT16-31 und
sie führen die geeigneten Worte über die Gruppen von Ausgangsleitungen
MDIEOOO-015 und MDIOOOO-015 den richtigen Speichermodulen
während eines Schreibzyklus zu. Zu diesem Zweck werden die Multiplexer-Schaltkreise selektiv durch ein Signal
MOWTESOOO freigegeben, das durch ein UND-Gatter 209-10 erzeugt
wird, wenn das Initialisierungssignal INITTM310 von dem Abschnitt 212 den Binärwert 11O'1 (d.h. kein Initialisierungsmodus) aufweist. Das UND-Gatter 209-10 erzeugt das Signal
MOWTESOOO in Abhängigkeit von dem Bus-Adressbitt 22 (d.h. Signal BSAD22) und in Abhängigkeit davon, ob die Steuerung
eine Schreiboperation (Signal BSWRIT) ausführt. Während einer Schreiboperation wählt das Signal MOWTESOOO das korrekte Dar
tenwort aus(d.h. das an die Busleitungen BSDTOO-15 oder BSDT16-31
angelegte Wort)um es der richtigen Speichereinheit zuzuführen. Dies erlaubt den Beginn einer Schreiboperation an
jeder Wortgrenze.
Während einer Leseoperation sind die Multiplexer-Schaltkreise
in der Lage,eine Modul-Identifizierungsinformation zu
liefern, die von den Busleitungen BSDTOO-15 zurück zu den Adressbusleitungen BSADO8-23 übertragen wird. Dies geschieht
dadurch, daß die an die Leitungen BSDTOO-15 angelegten Signale
in das gerade Datenregister 206-8 des Abschnittes 206 geladen wird. Hierdurch wird wiederum der Inhalt der Adressregisterverriegelungen
des Blockes 209-4 zusammen mit der Modul-Identifizierungsinformation
über die Busleitungen BSDTOO-15 übertragen. Da dies für das Verständnis der vorliegenden Erfindung
ohne Belang ist, wird darauf nicht näher eingegangen.
Der Daten-Steuerabschnitt 206 umfaßt die Datenregister 206-8 und 206-10, Multiplexer-Schaltkreise 206-16 und 206-18
mit zugeordneten Steuerschaltkreisen, die das Einschreiben und/oder Lesen von Daten in und aus den geraden und ungeraden
Speichereinheiten 210-20 und 210-40 des Abschnittes 210 gestatten ,und er umfaßt die Rot- und Gelb-Generatorschaltkreise
des Blockes 206-20. Beispielsweise werden während eines Lesezyklus mit doppelter Breite Operanden oder Befehle aus den
Einheiten 210-20 und 210-40 in die geraden und ungeraden Ausgangsregister 206-8 und 206-10 ausgelesen. Während eines
Schreibzyklus werden die Byte-Operandensignale in den am weitesten
links liegenden Abschnitt des Paares von Registern 206-8 und 206-10 von dem Bus über den Abschnitt 209-4 geladen
und in die ungerade oder gerade Speichereinheit des Abschnittes 210 eingeschrieben.
Die Steuerung 200 umfaßt eine Fehlerfeststell- und Korrektureinrichtung
(EDAC), wobei jedes Wort 16 Datenbits und 6 Prüfbits aufweist um Einzelbitfehler in dem Datenwort festzustellen
und zu korrigieren und bei Doppelbitfehlern in dem Datenwort diese festzustellen und ohne Korrektur zu signalisieren.
Die EDAC-Einrichtung umfaßt zwei Gruppen von EDAC-Codier/ Decodierschaltkreisen 206-12 und 206-14. Diese Schaltkreise
können so aufgebaut sein,wie dies in der OS-PS 4.072.853 dargestellt und beschrieben ist. Zusätzlich gestattet
der Abschnitt 206 eine Rückführung der über die Datenleitungen BSDTOO-15 empfangenen und in dem Register 209-4
gespeicherten Identifizierungsinformation über die Adressleitungen
BSADO8-23.
Der Soft fehl er-Wiedereinschreib -steuerabschnitt 214 umfaßt
Schaltkreise für den periodischen Zugriff auf jeden Speicherplatz innerhalb des Speicherabschnittes 210 zum Auslesen und
Wiedereinschreiben von korrigierter Information in diese Speicherplätze, um den Speicher 210 weniger empfindlich bezüglich
der durch Alphateilchen oder anderen Systemstörungen erzeugten Softfehler zu machen. Wie aus Figur 1 erkennbar
werden dem Abschnitt 214 Steuersignale von den Abschnitten 205, 212 und 213 zugeführt. Der Abschnitt liefert Steuersignale an die Abschnitte 204, 206 und 207 in der dargestellten Weise.
Wichtige Teile der zuvor genannten Abschnitte seien nun
anhand der Figuren 2a - 7 näher erläutert.
Ί Z ö 7 2 y
- 26 Detaillierte Beschreibung der Steuerabschnitte
Im folgenden werden nur solche Abschnitte beschrieben, die für ein Verständnis der vorliegenden Erfindung von Bedeutung
sind. Zur weiteren Information bezüglich der verbleibenden Abschnitte sei auf die US-PS 4.185.323 verwiesen.
Abschnitte 204 und 206
Figur 3 zeigt in näheren Einzelheiten die Zeittaktschaltkreise
des Abschnittes 204. Die Schaltkreise empfangen -Singangs-Zeittakt-
Impulssignale TTAP01010 und TTAP02010 -von herkömmlichen nicht dargestellten Verzögerungsleitungs-Zeit-Takt-Generatorschaltkreisen.
Derartige Schaltkreise können so ausgebildet sein,wie dies in der US-PS 4.185. 323 dargestellt und beschrieben ist. Die Zeittakt- Generatorschaltkreise
erzeugen eine Reihe von Zeittaktiinpulsen über ein Paar von in Reihe geschalteten Verzögerungsleitungen mit
einer Verzögerung von 200 ns aufgrund der Umschaltung des Signales MYACKR10 auf den Binärwert "1". Diese Impulse bilden
zusammen mit den Schaltkreisen des Blockes 204 den Zeittakt für die verbleibenden Abschnitte während eines Speicherzyklus.
Die Schaltkreise des Blockes 204 empfangen zusätzlich ein Grenzsignal MYBNDY010,Adressignale LSAD222OO undLSAD2221O
von dem Abschnitt 207 und ein Softfehler-Wiedereinschreib-Steuersignal
ALPCNT010 von dem Abschnitt 214. Ferner legt der Abschnitt 212 ein Initialisierungssignal INITMM100 an
den Abschnitt 204. Die Signale MYBNDY010 und ALPCNTOIO werden an ein NOR-Gatter 204-5 angelegt, wobei jedes Signal
das Signal RASINH010 auf den Binärwert "o" setzt, wenn es den Binärwert "1" aufweist. Das hierzu in Reihe geschaltete
_ 27 _
UND-Gatter 204-7 verknüpft das Initialisierungssignal
IN ITMM-1-00 ,und das Auf frisch-Anweisungssignal REFCOM100,
um das Signal RASItQHOOO zu erzeugen. Ein NAND-Gatter 204-8 kombiniert das Signal RASINHOOO und das Adressignal LSAD2221O
um ein Austast-Sperrsignal ERASHIOOO für eine gerade Speicherzelle zu erzeugen. Das Signal wird einem UND-Gatter 2O4-ip
zugeführt und mit einem Zeittaktsignal MRASTT010 verknüpft, das von dem Signal TTAP01010 über ein UND-Gatter 204-T abgeleitet
wird. Das sich ergebende Ausgangssignal MRASTEQ10 wird dem Zeittakteingang RAS der geraden Stapeleinheiten
210-20 zugeführt.
Ein NAND-Gatter 204-14 kombiniert die Signale RASINH010 und LSAD222OO(um ein Sperrsignal ORASIHOOO für eine ungerade Zeile zu erzeugen. Diese Signal wird in einem UND-Gatter
204.-17 mit dem Zeittaktsignal MRASTT010 verknüpft,um das Zeilen-Zeittaktsignal MRAST0010 zu erzeugen.Dieses Signal
wird dem Zeittakteingang RAS der ungeraden Stapeleinheiten 210-40 zugeführt.
Gemäß Figur 3 liefert ein UND-Gatter 204-11 ein Zeittaktsignal MDECT0010 an den Eingangsanschluß G des mittleren Abschnittes
des geraden Datenregisters 206-8 bei Abwesenheit einer Auffrischungsanweisung(d.h. Signal REFCOMOOO=I). In
gleicher Weise liefert ein UND-Gatter 204-15 ein Zeittaktsignal MD0CT0010 an einen Eingangsanschluß G des Mittelabschnittes
des ungeraden Datenregisters 206-10. Ein Verzögerungsschaltkreis 204-19 ist zwischen das UND-Gatter 2o4-18
und das UND-Gatter 204-20 geschaltet, wodurch des letztere Gatter das Zeittaktsignal MCASTSO10 abgibt. Das Signal
MCASTS010 wird dem Zeittakteingang CAS der geraden und ungeraden
Stapeleinheiten 21o-20 und 210-40 zugeführt.
Die geraden und ungeraden Datenregister 206-8 und 206-10
arbeiten im Tristate-Modus und sie sind aus transparenten
Verriegelungsschaltkreisen vom G-Typ aufgebaut wie sie von der Fa. Texas Instruments Inc. unter der Typ-Nr. SN47S373
vertrieben werden. Unter der Transparenz der Register sei verstanden, daß bei Zuführung eines Signales an dem Eingangsanschluß
G mit dem Binärwert "1" die Signale am Ausgangsanschluß Q den Signalen am Eingangsanschluß D folgen.
Wenn das dem Eingangsanschluß G zugeführte Signal den niedrigen Pegel einnimmt, so wird das Signal am Ausgangsanschluß
Q verriegelt.
Die Ausgangsanschlüsse der Register 206-8 und 206-10 werden
gemeinsam einer festverdrahteten ODER-Verknüpfung unterzogen, um eine Multiplexbildung des Paares von Datenwortsignalen zu
ermöglichen. Eine solche Multiplexbildung wird durch Steuerung des Zustandes der Signale MDOTSCOOO, MDOTSCOIO und
MDRELBOOO verwirklicht, die den Eingangsanschlüssen für die Ausgangssteuerung (OC) in den verschiedenen Abschnitten der
Register 206-8 und 206-10 in Figur 1 zugeführt werden. Diese Operation ist unabhängig von der Verriegelungswirkung der
Register-Flip-Flops, die aufgrund der Signale stattfindet,die den Eingangsanschlüssen G zugeführt werden.
Die in Reihe geschaltete Gruppe von Gattern 204-22 bis 204-28 steuert denZustand der Signale MD0TSC100 und MD0TSC010.
Das UND-Gatter 204-22 erhält Zeittaktsignale DLYINN010 und DLY020100 am Beginn eines Lese- oder Schreibzyklus zugeführt,
um die Speicherung der Identifizierungsinformation von dem
Bus zu ermöglichen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, kann das Signal PULS2O21O
mit dem Binärwert "0" angenommen werden. Während einer Leseoperation wird das Lese-Anweisungssignal READCMOOO auf den
- 23 „
Binärwert "O" gesetzt, wodurch das UND-Gatter 204-26 das
Signal MDOTSC1OO auf den Binärwert "0" setzt und das NAND-Gatter
204-28 das Signal MDOTSCOlO auf den Binärwert "1" setzt.
Das Signal MD0TSC100 gestattet bei einem Binärwert "0"
den Mittelabschnitten der Register 206-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Das Signal
MD0TSC010 hindert bei einem Binärwert "1" die rechten Abschnitte der Register 206-8 und 206-10 an der Ausgabe
ihres Inhalts an den Ausgangsanschlüssen. Während eines Schreibzyklus, wenn das Lese-Anweisungssignal READCMOOO
auf den Binärwert "1" gesetzt ist,setzt das UND-Gatter 204-26 das Signal MD0TSC100 auf den Binärwert "1"; während
das NAND-Gatter 204-28 das Signal MD0TSC010 auf den Binärwert "0" setzt, wenn das Signal ALPCNTOOO den Binärwert "1"
aufweist. Hierdurch wird gegenüber dem beschriebenen Resultat das entgegengesetzte Resultat erreicht. Das heißt, das
Signal MDOTSCIOO hindert die Mittelabschnitte der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Ausgangsanschlüssen.
Zur gleichen Zeit gestattet das Signal MD0TSC010 dem rechten Abschnitt der Register 2o6-8 und 206-10
die Ausgabe ihres-Inhalts an den Ausgangsanschlüssen .
Wenn das Signal ALPCNTOOO den Binärwert "0" aufweist, so hindert dieses das NAND-Gatter 204-28 am Setzen des Signales
MD0TSC010 auf den Binärwert "0" aufgrund des Signales READCMOOO. Demgemäß werden die rechten Abschnitte der Register
206-8 und 206-10 ebenfalls daran gehindert, ihren Inhalt an den Ausgangsanschlüssen abzugeben.
Schließlich enthält der Abschnitt 204 ein weiteres UND-Gatter
204-30. Dieses UND-Gatter liefert aufgrund der Zeittaktsignale DLY400010 und DLY22001O ein Rückstellsignal
RESET010, das benutzt wird um die Softfehler-Wiedereinschreib-
/za
_ 30 _ ·
Steuerschal tkr-eise des Abschnittes 214 zurückzustellen.
Steuerschal tkr-eise des Abschnittes 214 zurückzustellen.
Abschnitt 207
Figur 2 zeigt die verschiedenen Abschnitte des Adressabschnittes
207. Dieser Adressabschnitt 207 umfaßt einen Eingangs-
Adressabschnitt 207-1, einen Adressen-Decodieratschnitt
207-2, einen Adressen-Registerabschnitt 207-4 vnd
einen Auffrisch- und Initialisier-Adressregister-Eingarigsabschnitt
207-6.
Abschnitte 207-1 und 207-2
Der Eingangs-Adressabschnitt 207-1 umfaßt eine Gruppe von manuell betätigbaren Schaltern in dem Block 207-10, denen
Bus-Adressignale BSAD04110 und BSAD06110 zugeführt werden.
Diese Schalter wählen das hochrangige Bus-Adress-Bit aus, welches die oberen/ unteren 256K des Speichers auswählt,
wenn das System das volle Komplement von 128K-Speichemodulen
aufweist. Wenn die Speichermodule von 64K-Chips aufgebaut sind, so wird der obere Schalter in die geschlossene
Stellung gebracht. Hierdurch wird das Adressbit 4 (Signal BSAD04110) als hochrangiges Bus-Adressbit ausgewählt.Bei
16K-Chips wird der andere Schalter in die geschlossene Stellung gebracht ,.wodurch das Adressbit 6 ausgewählt wird.
Da davon ausgegangen wird, daß die Speichermodule 64K-Chips verwenden,ist der obere Schalter geschlossen, während der
andere Schalter geöffnet ist.Das sich ergebende hochrangige
Bitsignal BSADX6010 zusätzlich zu seinem Komplement unä zusammen mit den am wenigsten signifikanten Bus-Adress-Bits
22 und 21 werden in einem Register 207-12 gespeichert. Die drei Signale weöden in das Register 207-12 geladen, wenn
-3 V
das Adressen-Tastsignal ADDSTROOO auf den Binärwert "0" gesetzt
wird. Dies geschieht, wenn der Speicher velegt wird (d.h. einen Buszyklus bzw, eine Speicheranforderung akzeptiert)
.
Die Ausgänge des Registers 207-12 werden als Eingänge einem 2 zu 1-Multiplexer
üblicher Bauart (SN 74 S 157) zugeführt. Das Signal AIPCNTOOO vom Abschnitt 214 wird über einenlnverterschaltkreis 207-16 invertiert
und als Signal AIPCNT010 dem Auswahleingang G0/G1 des Schaltkreises 207-14
zugeführt. Wenn das Signal ALPCNTO10 den Binärwert "0" aufweist, werden
BSADX6210
die Signale BSAD22210 bis über das Register 207-12ausgewählt und an
die Signale BSAD22210 bis über das Register 207-12ausgewählt und an
dem Ausgangsanschluss Y des Schaltkreises 207-14 ausgegeben. Wenn das
Signal ALPCNTO10 den Binärwert "1" besitzt, so werden die Signale ARAD21010
und ARADX6010 von dem Abschnitt 207-6 ausgewählt und an den Ausgangsanschlüssen
Y2 und Y3 ausgegeben,während der Ausgangsanschluss Y1 auf den
Binärwert "0" gesetzt wird.
Die am wenigsten signifikanten Adress-Bitsignale LSAD2221O
und LSAD2121O werden den Eingangsanschlüssen eines Binär-Decodierschaltkreises 207-20 zugeführt. Das am wenigsten signifikante Adress- Bitsignal LSAD2221O und sein durch einen Inverterschaltkreis 207-22 erzeugtes Komplementsignal LSAD222OO
werden den Abschnitten 204 und 206 zugeführt. Das hochrangige Bitsignal LSADX621O wird an den Freigabeeingang des Decodierschaltkreises 207-20 angelegt. Das durch einen Inverter 207-15
erzeugte Komplementsignal LSADX62OO wird dem Freigabeingang des Decodierschaltkreises 207-61 zusammen mit den Adressigna-
len LSAD2221O und LSAD2121O zugeführt. Wenn das hochrangige
Adressignal LSADX621O den Binärwert "0" aufweist, so wird
der Decodierschaltkreis 207-20 für den Betrieb freigegebenen
gleicher Weise wird der Decodierschaltkreis 207-31 für den Betrieb freigegeben, wenn das Signal LSADX621O den Binärwert
1M" aufweist.
O I Δο /ZS
_ 32 _
DEC0D3000 ist an ein verschiedenes Paar von NAND-Gattern
207-24 bis 207-30 angeschlossen. Es sei vermerkt, daß das Decodiersignal DECODOOOO mit den Eingängen der NAND-Gatter
207- 24 bis 207-26 verbunden ist, die die Adress-Tastsigna-Ie für die Zeilen 0 und 1 erzeugen. In gleicher Weise ist
das Signal DEC0D1000 an die Eingänge der NAND-Gatter 207-26
und 207-28 angeschlossen, die die Adress-Tastsignale für die Zeilen 1 und 2 erzeugen. Das nächstfolgende Decodiersignal
DEC0D2000 ist an die beiden NAND-Gatter angeschlossen, die die Adress-Tastsignale für das nächste Paar der folgenden Zeilen
erzeugen. Schließlich ist das letzte Decodiersignal DEC0D3000 an die NAND-Gatter 207-30 und 207- 24 angeschlossen,
die die Adress-Tastsignale für die Zeilen 3 und 0 erzeugen. In einer ähnlichen Weise sind die vier decodierten Ausgangssignale
DEC0D4000 bis DEC0D7000 an andere Paare von NAND-Gattern 207-32 bis 207-38'angeschlossen.
Gemäß Figur 2 wird allen NAND-Gattern 207-24 bis 207-30 und 207-32 bis 207-38 ein weiteres durch ein NAND-Gatter
207-39 erzeugtes Eingangssignal OVfIDECOOO zugeführt. Wenn entweder das Initialisierungsignal INITMM100 oder das Auffrisch-Anweisungssign'al REFCOMlOO auf den Binärwert "0" durch
die Schaltkreise des Abschnittes 212 odes Abschnittes 204 ge
setzt wird , so setzt das UND-Gatter 207-39 das Signal OVRDEC 000 auf den Binärwert "0". Hierdurch werden alle Decodiersignale eingeschaltet (d.h. die Signale DRAST0010 bis DRAST7010
werden auf den Binärwert '"i" gesetzt), wodurch acht Speicherplätze gleichzeitig während eines Initialisierungsmodus eingegeben werden können oder während eines Auffrischmodus aufgefrischt werden können.
Wie ersichtlich, werden die Adress-Tastsignale DRAST0010
und DRAST2010 für die gerade Zeile an die RAM-Chips der gera-
den Stapeleinheiten 210-20 angelegt. Die Adress-Tastsignale DRAST1010 und DRAST3010 für die ungerade Zeile werden an die
RAM-Chips der ungeraden Stapeleinheiten 210-40 angelegt.
Abschnitt 207-4
Der Adressregisterabschnitt 207-4 empfängt gemäß Figur 2
die Bus-Adressignale BSADO521O bis BSAD2O21O, die über die
Bus-Empfängerschaltkreise des Blockes 213 in Figur 1 als Eingänge den verschiedenen Stufen eines Zeilen-Adressregisters
207-40 und eines Spalten-Adressregisters 207-41 zugeführt werden. Ferner empfängt dieser Abschnitt Eingangssignale
von den Schaltkreisen des Blockes 207-6,die verschiedenen
Stufen eines Auffrisch-Adressregisters 207-42 und eines
Spalten-Adressregisters 207-43 zugeführt werden. Die Freigabeeingänge
der Register 207-40 und 207-41 sind an ein Speicher-Belegtsignal -MEMBUZOÜO des Abschnittes 204 angeschlossen.
Die Freigabeeingänge der Register 207-42 und 207-43 sind an eine Spannungsquelle von +5 V angeschlossen. Der Eingangsanschluß
OC des Zeilen-Adressregisters 207-40 ist an ein Zeittaktsignal MRASCTOOO angeschlossen, das durch das
UND-Gatter 207-44, den Inverterschaltkreis 207-46 und das NAND-Gatter 201-Al aufgrund der Signale INITMMOOO, REFCOMOOO
und MCASTT010 erzeugt wird. Der Eingangsanschluß OC des Spalten-Adressregisters 207-41 ist an ein Zeittaktsignal MCASCTOOO
angeschlossen, das durch das NAND-Gatter 207-48 und das NAND-Gatter 207-50 aufgrund der Signale INTREFOOO und
MCASTT010 erzeugt wird. Das Signal INTREFOOO wird über die in Reihe geschalteten UND-Gatter 207-44 und 207-48 erzeugt,
denen die Signale INITMMOOO, REFCOMOOO und ALPCNTOOO zugeführt werden. Dem Eingangsanschluß OC des Auffrisch-Adressregisters
207-42 wird ein Steuersignal MREFCTOOO zugeführt, das durch das NAND-Gatter 207-49,'das NAND-Gatter 207-51 und den
J I Z ö / Z
Inverterschaltkreis 207-45 aufgrund der Signale INTREFOOO,
MCAST010 und INITAL110 erzeugt wird.
Jedes Adressregister 207-40 bis 207-43 ist in der zuvor
erwähnten Weise aus transparenten Verriegelungen vom D-Typ
aufgebaut (SN74S373). Gemäß Figur 2 sind die verschiedenen Adressen-Ausgangsanschlüsse der Register einer jeden Gruppe
in einer festverdrahteten ODER-Schaltung zusammengefaßt,um
die Multiplexbildung dieser Adressignale zu gestatten. Wie
zuvor beschrieben , erfolgt diese MultiplexBildung durch
Steuerung des Zustands der Signale, die den Ausgangssteuer-Eingangsanschlüssen OC der Register 207-40 bis 207-43 zugeführt werden.
Insbesondere gestatten die Ausgangs-Steueranschlüsse OC
eine sog. Tristate-Operation, die durch die Schaltkreise 207-44 bis 207-53 gesteuert wird. Wenn jedes der Signale
MRASCTOOO, MCASCTOOO und MWRTCTOOO den Binärwert "1" aufweist,
so wird jedes Adressignal daran gehindert, an den Ausgangsanschlüssen Q dieses Registers abgegeben zu werden. Wie erwähnt,
ist diese Operation unabhängig von der Verriegelungswirkung der Register-Flip-Flops.
Der Abschnitt 207-4 umfaßt zusätzlich einen binären 4Bit-Volladdierer
207-54 üblicher Bauart. Der Addierer 2o7-54 dient der Erhöhung der niedrigrangigen Adressbits 20-17 um
Näher betrachtet werden den Eingangsanschlüssen A1-A8 signale
MADD00010 bis MADD03010 zugeführt.Signale mit dem Binärwert "0" werden den Eingangsanschlüssen B1-B8 zugeführt. Ein
UND-Gatter 207-56-erzeugt ein Ubertrags-Eingangssignal
MADDUC010 in Abhängigkeit von dem Zustand der am wenigsten signifikanten Adressignale LSAD2221O und LSAD 21210,des Signales
INTREFOOO und des Zeittaktsignales DLY060010.
Das erhöhte Ausgangssignal MADDOOl11 bis MADD03111, das
an den Suiriraieranschlüssen S1-S8 des Addierens auf tritt, wird
über die Adresspufferschaltkreise 210-26 den RAM-Chips in
dem geraden Stapel in Figur 7 zugeführt. Das gleich gilt für die Signale MADD0410 bis MADD07010. Den RAM-Chips des ungeraden
Stapels in Figur 7 werden die Adressignale MADD0010 bis MADD07010 über die Adresspufferschaltkreise 210-46 zugeführt.
Abschnitt 207-6
Der Auffrisch-"und Initialisierungs-Adressregister-Eingangsabschnitt
207-6 umfaßt die Auffrischzähler- und Schreibadresszählerschaltkreise,
die die Adresswerte erzeugen, welche den Auffrisch- und Schreibadressregistern des Abschnittes 2o7-4
zugeführt werden. Die Auffrischzählerschaltkreise umfassen
zwei in Reihe geschaltete Binärzähler 207-60 und 207-61,wobei
jeder aus einem Chip des Typs 774LS393 besteht. Dem Zähler
207-60 wird ein Taktsignal RADDUCOOO zugeführt, das durch einen Inverter 207-67,ein NOR-Gatter 2o7-66 und UND-Gatter
207-65 und 207-68 aufgrund der Signale ALPHUCO3O,REFCOMOOO
MCASTTOlO erzeugt wird. Beiden Zählern wird ein Löschsignal MYCLRROlO von dem Abschnitt 212 zugeführt.
Die Schreibzählerschaltkreise umfassen zwei in Reihe geschaltete Binär zähler 207-62 und 207-63, die durch das Signal
REFAD8010 von dem Auffrischzähler angesteuert werden. Beiden Zählern wird ein Löschsignal MYCLRR110 zugeführt, das durch
ein NAND-Gatter 207-69 aufgrund der Signale MYCLRROOO und PW0NLLL010 erzeugt wird.
Die Schaltkreise umfassen ferner ein Flip-Flop 2O7-71 vom
D-Typ, das als Extrastufe des ZäMers 207-63 dient. Dem Flip-
ι ζ * / δ a
Flop 207-71 wird das Kömpleroentsignal WRITA7100 des signifikantesten
Schreibadress-Bitsignales WRITA7010 von einem Inverter 207-72 zugeführt. Wenn anfänglich das Signal
WRITA7010 den Binärwert'O" aufweist, so besitzt das Signal
WRITA7100 den Binärwert"1". Nach der Spannungseinschaltung
wird das Flip-Flop 207-71 durch das Signal MYCLRR100 gelöscht.
Wenn das Signal WRITA7010 am Ende eines ersten Durchlaufs
auf den Binärwert "1" umschaltet, so schaltet das Signal WRITA7100 von dem Binäwert "1" auf den Binärwert "0",
was keinen Einfluß auf den Zustand des Flip-Flops 207-71 besitzt. Bei Beendigung eines zweiten Durchlaufs schaltet
das Signal WRITA7010 zurück auf den Binärwert "0", woraufhin das Signal WRITA7100 das Flip-Flop 207-71 zum Umschalten von
dem Binärwert "0" auf den Binärwert"1" veranlaßt. Zu diesem Zeitpunkt schaltet das Signal MADROLOOO von dem Binärwert "3"
auf den Binärwert "0". Das Signal MADROLOOO wird an den Abschnitt 212 angelegt und benutzt,um die Beendigung der Initialisierungsoperation
anzuzeigen. Das Flip-Flop 207-71 wird durch das Signal PW0NLL010 und ein +5V-Signal für den Betrieb
freigegeben, wobei diese Signale dem Voreinstelleingang und dem D-Eingang entsprechend zugeführt werden. Ferner liefert
ein NAND-Gatter 207-70 ein Signal MYCLRR100 an den Löscheingang, wobei dieses Signal aufgrund der Signale PW0NLL300 und
PW0NLL010 von dem Abschnitt 212 erzeugt wird.
Gemäß Figur 2 umfaßt der Abschnitt 207-6 einen weiteren Binärzähler 207-64. Diesem Zähler wird ebenfalls das Signal
WRITA7010 von dem Schreibadresszähler 207-63 zugeführt. Von dem NAND-Gatter 207-69 erhält er das Löschsignal MYCLRR110
zugeführt. Wie erläutert ergänzt dieser Zähler die vorliegenden Aufirisch- und Initialisierungschaltkreise und bildet
einen Teil der Softfehler-Wiedereinschreib-Steuerschaltkreise 214.
Lese/ Schreib-Steuerabschnitt 208
Ein Teil der Schaltkreise des Abschnittes 208 ist in näheren Einzelheiten in Figur 5 dargestellt. Wie erwähnt umfaßt
der Abschnitt 20ö ein Register 208-10 und Schaltkreise 208-12
bis 208-45. Das Register 208-10 ist ein zweistufiges Register mit Flip-Flops vom D-Typ zur Speicherung des Signales
BSWRIT110 , das eine Lese/ Schreibanweisung repräsentiert und
zur Speicherung des Signales BSYEL0110, das einen Einzelbitfehler
-Buszustand repräsentiert. Diese Signale werden verriegext, wenn das Signal MYACKR010 vom Abschnitt 21Ί aur uen Binärwert
"1" umschaltet. Wenn irgendeines der Signale REFCOMOOO, INITMMOOO oder BSMCLROOO auf den Binärwert "0" umschaltet, so
setzt das UND-Gatter 208-12 das Signal CLRMODOOO auf den Binärwert "1", wodurch das Register 208-10 gelöscht wird.
Das Schreibmodussignal LSWRIT010 und das Fehlerzustandssignal
LSYEL0010 werden dem Abschnitt 211 zugeführt. Das Lesemodussignal READMM010 wird einem UND-Gatter 208-14 zugeführt, das
ebenfalls ein Initialisierungssignal INITALOOO von dem Abschnitt 214 zugeführt erhält.
Das UND-Gatter 208τ14 setzt aufgrund einer Leseanweisung
(d.h. Signale READMM010="1") das Signal READMI010 auf den
Binärwert "11,1 wenn das System nicht initialisiert ist oder
einen Softfehler-Wiedereinschreibzyklus ausführt (d.h. Signal INITALOOO="1"}. Wenn das Signal READMI010 den Binärwert "1"
aufweist, so wird über das NOR-Gatter 208-40 ein Leseanweisungssignal
READCMOOO auf den Binärwert "o" gesetzt. Ein UND-Gatter
208-42 setzt aufgrund des Signals READCMOOO das Signal READCM1OO auf den Binärwert "0". Ein Paar von UND-Gattern
208-23 und 208-25 setzt die Signale MEREADOlO und M0READ010 auf den Binärwert "0". Diese Signale werden dem Lese/ Schreib-
- 3ß - .
Steuerleitungen der geraden und ungeraden Stapeleinheiten
210-20 und 210-40 zugeführt. Die Signale werden jedoch durch Schaltkreise innerhalb der Einheiten 210-20 und 210-40 gemäß
Figur 7 invertiert bevor sie an die Chips angelegt werden, die diese Einheiten aufweisen.
Ein anderes Eingangssignal des NOR-Gatters 208-40 wird
durch das partielle Schreibsignal PARTWT010 gebildet. Wie in
der US-PS 4.185.323 erläutert, gibt es bestimmte Arten von Speicheroperationen,wie beispielweise Byte- und Initialisierungsoperationen,
die zwei Operationszyklen erfordern. Das gleiche gilt für Softfehler-Wiedereinschreib-Operationszyklen.
Wie erwähnt wird im Falle einer Initialisierungs- oder Softfehler-Wiedereinschreib-Operation das Signal INITALOOO
auf den Binärwert "0" gesetzt. Dies bewirkt eine überlagerung der auf den Bus gegebenen Anweisungen. Die Lese/ Schreib-Anweisungssignale
MEREAD010 und M0READ010, die an die Stapeleinheiten 210-20 und 210-40 angelegt werden,werden in Abhängigkeit
von dem Signal PARTWTOIO erzeugt. Das Signal PARTWT010
verbleibt, wenn es auf den Binärwert "1" gesetzt ist4auf diesem
Wert bis zum Ende des ersten Zyklus und löst einen zweiten Operationszyklus aus(während welchem eine andere Gruppe
von Zeittaktsignalen,die zu denen der ersten Gruppe identisch
sindjdurch die Schaltkreise des Abschnittes 204 erzeugt werden.
Während des ersten Zyklus werden die Lese/ Schreib-Anweisungssignale auf den Binärwert "0" gesetztiUiid während des zweiten
Zyklus setzen diese Signale den Binärwert "1". Das Signal PARTWT010 wird durch ein Flip-Flop 208-16 vom D-Typ erzeugt,
das den Eingangsschaltkreisen 208-17 bis 208-26 zugeordnet
ist. Das Flip-Flop 208-16 wird zum Umschalten freigegeben, wenn das an den Voreinstell-Eingang angelegte Signal
PWTSETOOO auf den Binärwert "0" umschaltet. Dieses Signal wird über die UND-Gatter 208-17,208-26 und2O8-28 und zusätzlich
durch die NAND-Gatter2O8-18,2O8-19 und 208-20 aufgrund
des.Auffrisch-Anweisungssignales RF.FC0M110, des Initialisierungssignales
INITMMOlO., des Zeittaktsignales MPULSE010, der Byte-Schreibsignale BYWRIT100 und BYWRIT200 und des
Phase 2-Signales ALPHA2000 gebildet. Durch die Freigabe kann
das Flip-Flop 208-16 auf den Binärwert "1" umschalten. Das Flip-Flop 208-16 schaltet in den Binärzustand n0" zurück
aufgrund des Signales DLYW02000,.das dem Takteingang über
einen Inverter 208-21 zugeführt wird. Das Signal mit +5 V, das aus dem Löscheingang des Flip-Flops 206-18 zuqfi^ührt
wird,sperrt dessen Rückstellung. In der gleichen zuvor beschriebenen
Weise löst das partielle Schreibsignal PARTWTO10 im Binärzustand "1" einen Lesezyklus aus bevor der Schreibzyklus
ausgelöst wird, der für die Ausführung der zuvor erwähnten Operationen zusätzlich zu ieder Softfehler-Wiedereinschreib-Steueroperation
erforderlich ist. Gemäß. Figur 1 wird das partielle Schreibsiqnal PARTWT010 den Eingangsanschlüssen
G der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Das Signal PARTWT010 gestattet im Binärzustand
"1" die Speicherung der Ausgangssignale der EDAC-Schaltkreise 206-12 und 206-14.
Die anderen dem NOR-Gatter 208-40 zugeführten Signale MEMBUZOOO und REFC0M110 werden vor dem Start des Speicherzyklus
und während eines Auffrischzyklus entsprechend auf
den Binärwert "1" gesetzt. Figur 5 kann entnommen werden, daß während eines Schreibzyklus, wenn das Signal WRITCTOOO
durch die Schaltkreise des Abschnitts 204 auf den Binärwert "0" gesetzt ist,das durch einen Inverter 2o8-15 erzeugte
Signal WRITCT110 das UND-Gatter 208-42 zur Umschaltung
des Signales READCM100 auf den Binärwert "1" veranlaßt. Hierdurch werden wiederum über die UND-Gatter 208"23
und 208-24 die Signale MEREAD010 und MOREAD010 auf den Biwert "1" gesetzt, wodurch angezeigt wirdydaß die Stapel-
- 4 C -
einheiten 210-20 und 210-40 einen Schreibzyklus ausführen. Zu .diesem Zeitpunkt weist normalerweise ein Spannungs-Einschaltsignal
PW5ASD000 von dem Abschnitt 212 den Binärwert
"V'auf, während Abbruch-Schreibsignale EWRITAOOO und
OWRITAOOO bei Abwesenheit von fehlerzuständen den Binärwert
"1" besitzen.
Gemäß Figur 5 werden die Signale EWRITAOOO und OWRITÄOOO
von Flip-Flops 208-44 und 208-45 empfangen. Diese Flip-Flops erhalten als Eingangssignale die Signale MDIEWE010 und
MDI0WE010 von den EDAC-Schaltkreisen 206-12 und 206-14 zugeführt.
Der Status dieser Signale wird in den Flip-Flcps 208-44 und 208-45 gespeichert, wenn das Signal PARTWT010
von dem Binärwert "1" auf den Binärwert "0" umschaltet. Die Flip-Flops 208-44 und 208-45 werden auf "0" über ein NOR-Gatter
208-46 zurückgestellt, wenn der Speicher nicht belegt (d.h. Signal MEMBUZ000= "V) oder gelöscht ist (d.h.
Signal BSMCLR21O=U1").
Speichereinheiten 210-20 und 210-40 (Figur 7)
Wie zuvor erwähnt sind die geraden und ungeraden Wortstapel der Blöcke 210-20 und 210-40 in näheren Einzelheiten in
Figur 7 dargestellt. Diese Stapel umfassen vier Zeilen von 22RAM-Chips mit 64K-Speicherplätzen für ein Bit. Jeder 64K-Chip
umfaßt zwei Speicherfelder für 32.768 Bit. Jedes Feld besteht aus einer Matrix mit 128 Zeilen und 256 Spalten,
die an 256 Abtastverstärker angeschlossen sind. Es sei vermerkt, daß andere 64K-Chipaufbauten ebenfalls verwendet
werden können. Die Chips und zugeordnete Gatterschaltkreise
sind auf einer Tochterplatine angeordnet.Jede Tochterplatine
umfaßt zwei Inverter 210-203 und 210-207, denen eine entsprechende Lese/ Schreibanweisung von dem ABschnitt 208 zu-
■_ 41 _
geführt werden. Die Platine umfaßt ferner vier NAND-Gatter
210-200 bis 210-206 und 210-400 bis 210-406 mit jeweils zwei Eingängen, denen die Zeilen- und Spalten— Zeittaktsignale
von dem Abschnitt 204 und die Zeilen—Decodiersignale
von dem Abschnitt 207 zugeführt werden. Es sind nur die Chipanschlüsse dargestellt, die für ein Verständnis der
vorliegenden Erfindung von Bedeutung sind. Die verbleibenden nicht dargestellten Anschlüsse sind in herkömmlicher·
Weise angeschlossen.
-42-Auslöseabschnitt 212
Figur 6 zeigt in näheren Einzelheiten die Auslöse-Logikschaltkreise
des Abschnittes 212. In der dargestellten Weise umfassen die Schaltkreise ein Spannungseinschalt-Flip-Flop 212-1 r ein
Spannungseinschalt-Register-Flip-Flop 212-12, ein Auslösemodus-Flip-Flop
212-14 und ein Lösch-Flip-Flop 212-16. Alle Flip-Flops
sind solche vom D-Typ. Das Spannungseinschalt-Flip-Flop 212-1
erhält ein Busspannungs-Einschaltsignal BSPWON010 an seinem Takteingang über einen in Reihe geschalteten Widerstand 212-2
zugeführt. Ein +5V-Signal PWONRC010 wird den Löscheingängen
der Flip-Flops 212-1 und 212-12 über einen in Reihe geschalteten Widerstand 212-4 zugeführt, wenn die Spannung angelegt wird.
Ein RC-Filternetzwerk umfaßt einen Widerstand 212-6 und einen Kondensator 212-8, die zu dem Löscheingang parallel geschaltet
sind.
Das Ausgangssignal PWONLL010 mit dem Binärwert "1" wird dem
Eingang eines Verzögerungsschaltkreises 212-10 zugeführt, der aus 6 in Reihe geschalteten Invertern besteht. Das durch den
Verzögerungsschaltkreis 212-10 erzeugte Signal PWONLL610 wire
dem Eingang D des Flip-Flops 212-12 zugeführt. Wenn das Signal PWONLL610 auf den Binärwert "1" nach dem Umschalten des Sigr.ales
PWONLLO10 auf den Binärwert "1" -umschaltet, so schaltet das
Flip-Flop 212-12 mit der positiv verlaufenden Flanke des Signales REFCOM210 auf den Binärwert "1" um. Das Lösch-Flip-Flop
212-16 schaltet das Signal MYCLRR010 aufgrund der Signale MYPWON010 und REFCOM210 auf den Binärwert "1". Das Ausgangssignal
MYPWONO10 mit dem Binärwert "1" des Flip-Flops 212-12
wird den Takteingängen des Auslösemodus-Flip-Flops 212-14 und des Lösch-Flip-Flops 212-16 zugeführt. Durch die Zustandsänderung
des Signales MYPWONO10 schalten die Flip-Flops 212-14 und 212-16 auf den Binärwert "1" um. Das Signal REFC0M210
stellt das Flip-Flop 212-16 auf den Binärwert "0" zurück.
Die Ausgangssignale dieser Flip-Flops mit dem Binärwert "1" bzw.'O" werden den Schaltkreisen der Abschnitte 205, 207 und
209 über Inverterschaltkreise 212-18, 212-20 und 212-22 zusammen mit dem Signal PWONLL300 zugeführt, das durch den Verzögerungsschaltkreis
212-10 erzeugt wird. Das AuslÖsemodus-Flip-Flop
212-16 schaltet auf den Binärwert "0" um, wenn die Schaltkreise des Abschnittes 207 das Signal MAJDROLOOO auf
den Binärwert "0" setzen.
Softfehler- Wiedereinschreib-Steuerabschnitt 214
Figur 4 zeigt in näheren Einzelheiten die Softfehler-Wiedereinschreib-Steuerschaltkreise.
Der Abschnitt 214 umfaßt einen Zählerabschnitt 214-1 und einen Zyklusphasen-Steuerschaltkreis
214-2. Der Abschnitt 214-1 gibt den Zykluszeittakt für die Ausführung eines Softfehler-Wiederein-.
schreib-Operationszyklus vor,wodurch jeder Speicherplatz
adressiert werden kann. Der Abschnitt 214-2 erzeugt die geforderten Steuersignale, die die verschiedenen Phasen der
Operation definieren.
Näher betrachtet umfaßt der Abschnitt 214-1 drei In Reihe
geschaltete Binärzähler 214-10 bis 214-14, ein NAND-Gatter
214-16 und einen Inverter 214-18. Die Zähler 214-10 bis 214-14 sind aus Chips des Typs 74LS393 aufgebaut und ihr
Zählstand wird am Ende eines jeden Auffrischzyklus aufgrund
des Signales REFC0M100 um 1 erhöht.Hierdurch wird der Betrieb
des Zählers mit des Auffrisch-Zählerschaltkreisen synchronisiert.
Die elf Ausgänge der Zählexstufen werden einem NAND-Gatter
214-16 zugeführt. Dieses Gatter überwacht die durch die Zähler erzeugten Zählstände und setzt ein- Anweisungssignal
ALPCOMOOO auf einen Binärwert "0" jedesmal dann, wenn die Zähler einen vorbestimmten Zählstand erreichen. Dieser
vorbestimmte Zählstand ist mit einem solchen Wert gewählt,
daß er Softfehler eines Speichers mit einer Geschwindigkeit löscht, die eine minimale Überlappung mit den normalen Speicheroperationen
vorgibt. Die Geschwindigkeit ist so gewählt, daß nach jewils 2.047 Auffrischzyklen oder Zählständen ein
Wiedereinschreibzyklus ausgeführt wird. Daher können die 512K -Speicherplätze Innerhalb einer Periode von zwei Stunden
von den Einwirkungen einer Verschmutzung durch Alpha-Teilchen oder anderer Störsignale gereinigt werden.
Gemäß Figur 4 Invertiert der Lttverter 214-18 das Anweisungssignal
ALPCOMOOO, um ein Seti-Signal ALPSETHO zu erzeugen.
Dieses Signal wird den LöscheingSngen der Binärzähler 214-10 bis 214-14 und einem Eingang des NAND-Gatters 214-21
im Abschnitt 214-2 zugeführt. -Wenn das Signal ALPSET110 auf
den Binärwert "1" gesetzt ist, so löscht es die Zähler 214-10
bis 214-14 um mit einer neuen Zählung zu beginnen.
Gemäß Figur 4 umfaßt der Abschnitt 214-2 ein Paar von NAND-Gattern
214-20 und 214-21, deren Ausgänge auf ein UND-Gatter
214-22 geführt sind. Der Ausgang des UND-Gatters 214-22 ist
auf drei in Reihe geschaltete Phasensteuer-Flip-Flops 214-24 214-26 geschaltet. Ferner sind ein ZykJLusstop-F.lip-Flpp
214-27 und zugeordnete Eingangs- und Ausgangs-Gatter sowie Inverterschaltkreise 214-30 bis214-36 angeordnet. Jedes der
Flip-Flops 214-24 bis 214-26 wird aufgrund eines Spannungseinschaltsignales
PW0NLL010, das von den Schaltkreisen des Abschnittes 212 erzeugt wird auf den Binärwert "0" zurückgestellt.
Das Zyklusstop-Flip-flop 214-27 wird auf den Binärwert
"0" zurückgestellt, wenn ein Bus-Löschsignal BSMCLR200 auf
den Binärwert "0" gesetzt wird.
Wenn keine Auslöseoperation ausgeführt wird (d.h. das Signal INITMN190 besitzt den Binärwert "1"),so wird das NAND-Gatter 214·
21 aufgrund des Signales ALPSIT110 mit seinem Ausgang auf den
Binärwert "1" gesetzt, wodurch das Phase 1-Flip-Flop 214-24
auf den Binärwert "1" umschaltet. Das Flip-Flop 214-24 definiert in seinem auf den Binärwert "1" gesetzten Zustand den
Auf f·rischteildes Wiedereinschreibzyklus. Das Ausgangssignal
ALPHA1000 mit dem Binärwert "0" wird dem Voreinstelleingang des Zyklusstop-Flip-Flops 214-27 zugeführt. Hierdurch schaltet
dieses in den Binärzustand "1" um.
Das Speicher-Belegtsignal MEMBUZOOO wird bei vorliegender Auffrischanweisung (d,h, REFCOMIIO=11I") auf den Binärwert
"0" umgeschaltet. Am Ende des Auffrischzyklus, wenn das
Speicher-Belegtsignal von dem Binärwert "0" auf den Binärwert "1" umschaltet,veranlaßt das Signal ALPHA1010 das Phase 2-Flip-Flop
214-25 zur Umschaltung auf den Binärwert "0", wodurch das Phase 1-Flip-Flop 214-24 über das UND-Gatter 214-30
auf den Binärwert "0" zurückgestellt wird. Das Flip-Flop 214-25 definiert bei einem Binärwert "1" den Leseteil der Wiedereinschreib-
Zyklusfolge.
Das Ausgangssignal ALPHA2010 mit dem Binärwert "1" wird .dem
Eingang D des Phase 3-Flip-Flops 214-2 6 zugeführt. Wenn das
Impulssignal RRESET010 durch die Schaltkreise des Abschnittes 204 am Ende des Lesezyklus erzeugt wird, schaltet die abfallende
Flanke des Impulssignales das Flip-Flop 214-26 in den Binärzustand "1". Das binäre Ausgangssignal ALPHA3000 stellt bei
seiner Umschaltung auf den Binärwert "0" das Phase 2 -Flip-Flop 214-25 über das UND-Gatter 214-31 auf den Binärwert "0"
zurück. Der binäre Schaltzustand "1" des Phase 3-Flip-Flops 214-26 definiert den Schreibteil des Wiedereinschreibzyklus.
Am Ende des Wiedereinschreibzyklus schaltet das Signal RRBSET010 das Phase3- Flip-Flop 214-26 in den Binärzustand "0",
da das Signal ALPHA2010 zu diesem Zeitpunkt den Binärwert "0" aufweist.
Wenn entweder das Phase 2-Flip-Flop 214-25 oder das Phase 3-Flip-Flop
214-26 den Binärwert "*}" aufweist, setzt das dem UND-Gatter
214-32 zugeführte Signal ALPHA2000 oder ALPHA3000 das Signal ALPCNTOOO auf den Binärwert "0". Das Signal ALPCNTOOO
mit dem Binärwert'O" versetzt die Schaltkreise des Abschnittes
207 in die Lage, die Adressignale von dem Wiedereinschreib-Zählerschaltkreis
für die Decodierung während dieses Teiles des Zyklus auszuwählen!. Zusätzlich veranlaßt das Signal ALPCNTOOO
_ ιε _ '
aas UND-Gatter 2 3 4-33 zum Setzen des Signales IKITALOOO auf den Binärwert "0", wodurch die Schaltkreise des Abschnittes
206 in die Lage versetzt werden, Busanweisungen während der Lese- und Schreibteile eines Wiedereinschreibzyklus zu übersteuern.
Ferner setzen die Signale INITMM100 und READCMOOO bei einem
Binärwert "1" über das UND-Gatter 210-38 das Signal INITOROOO auf den Binärwert "1". Dieses Signal zusammen mit dem durch
einen Inverter 214-35 erzeugten Komplementsignal ALPCKT010 setzt bei einem Binärwert "1" über ein NAND-Gatter 214-39
das Signal MDRLLBOOO auf den Binärwert "0". Gemäß Figur 1
wird das Signal MDRELBOOO den Anschlüssen OC der rechten Abschnitte
der Register 206-8 und 206-10 zugeführt. Bei einem Binärwert "0" gestattet das Signal MDRELBOOO die Abgabe des
Inhalts dieser Register an ihren Ausgangsanschlüssen.
Es sei ferner vermerkt, daß bei einer Rückstellung des Phase 3-Flip-Flops 214-26 auf den Binärwert "O" die Umschaltung
des Signals ALPHA3000 von "O" auf "1" das Zyklusstop-Flip-Flop 214-27 auf den Binärwert "0" zurückstellt. Dies ruft
eine Zustandsänderung des Aufwärtszählsignales ALPKUC010 hervor,
welches über das ODER-Gatter 214-34 seinerseits den Zähistana
der Zählerschaltkreise des Abschnittes 2o7 um 1 erhöht. Das ODERrGatter 214-34 erzeugt ferner ein Erhöhungssignal am
Ende des Auffrischzyklus aufgrund des Signales REFCOMI10.
-49-Beschreibung der Wirkungsweise
Unter Bezugnahme auf die Figuren 1 bis 7 sei nunmehr die Wirkungsweise
des bevorzugten Ausführungsbeispieles der vorliegenden Erfindung unter spezieller Bezugnahme auf die Zeittaktdiagramme
in den Figuren 8a bis 8c beschrieben. Zum Verständnis der Wirkungsweise der vorliegenden Erfindung ist es
hilfreich,zu beschreiben, wie die Auffrisch- und Auslöseschaltkreise
Auffrisch- und Auslöseoperationen ausführen.
Bevor ein Ausführungsbeispiel erläutert wird, sei zunächst
Bezug auf Figur 9 genommen. Figur 9 veranschaulicht das Format der Speicheradressen,die der Steuerung als Teil einer jeden
Speicherlese- oder Schreibanforderung zugeführt werden. Die hochrangigsten d.h. die am signifikantesten Bitposition geben
durch ihre Codierung den Speichermodul bzw. die Steuerung vor, die die Anforderung verarbeitet. Das Adressbit 4 wird benutzt,
um die 256K-Hälfte (d.h. die obere oder untere Hälfte) des Steuerspeichers auszuwählen, auf den Zugriff genommen wird.
Diese Adressbits werden durch die Schaltkreise der Steuerung verarbeitet und sie werden nicht den RAM-Chips zugeführt.
Die Adressbits 5-20 geben die Adresse des 22 Bit-Speicherplatzes innerhalb der adressierten RAM-Chips vor. Wie noch
näher erläutert wird, werden diese 16 Adressbits durch den Multiplexer in 8 Adresseingänge umgesetzt und über die Adresspufferschaltkreise
der Blöcke 210-26 und 210-46 den Adresseingängen A0-A7 der RAM-Chips in Figur 7 zugeführt.
Die am wenigsten signifikanten Adressbits 21-22 geben durch
ihre Codierung die Zeile der adressierten RAM-Chips vor.Wie
erläutert,werden diese Bits decodiert und benutzt,um ein Paar
_50_
von Zeilenadress-Tastsignalen RAF zu erzeugen, die die 8 Bit-Zeilenadresse
in der gewünschten Zeile der RAM-Chips innerhalb eines jeden Speicherstapels verriegeln.
Figur 8a veranschaulicht schematisch die verschiedenen Zeittaktsignale,
die während der Ausführung eines Auffrischzyklus durch die Auffrischschaltkreise des Abschnittes 205 in Figur 1
beteiligt sind. Wie zuvor erläutert, sind diese Schaltkreise in der Art ausgebildet, wie dies in der US-PS 4 185 323 dargestellt
und beschrieben ist. Die Schaltkreise 205 bilden eine Einrichtung zum Substituieren eines Auffrischzyklus. Dies geschiehtfWenn
die Steuerung 200 keinen Speicherzyklus ausführt, erwartet oder anfordert. Es sei vermerkt, daß Auffrischzyklen
über ein Intervall von 4ms verteilt sind, wobei dieses Intervall ausreichend ist, um die Gesamtanzahl von Zeilen/Spalten des
Speichersystems aufzufrischen · Im Falle eines 64K-MOS-Chips
sind 256 Zyklen erforderlich, um alle Zellen des Chips aufzufrischen. In dem vorliegenden System wird ein Auffrischzyklus
alle 15us durch das Impulssignal CORREFOOO mit der Impulsbreite
von 30ns gestartet. Dieses Signal veranlaßt seinerseits die Erzeugung eines Feinauffrisch-Zeittakt-Impulssignales
FINREFOOO von 150ns. Das Signal FINREFOOO veranlaßt die Umschaltung eines Auffrisch-Anweisungs-Flip-Flops auf den Binärwert "1". Gemäß Figur 8a führt dies zum Setzen des Signales
REFCOMO10 auf den Binärwert "1". Somit schaltet das Komplement
des Auffrisch-Anweisungssignales REFCOMOOO auf den Binärwert "0".
Gemäß Figur 2 ist erkennbar, daß das Signal REFCOMOOO über das NAND-Gatter 207-49 das Auffrischsignal MREFCTOOO auf den
Binärwert "0" setzt. Wenn das Binärsignal "0" dem Ausgangs-Steueranschluss OC des Auffrisch-Adressregisters 207-42 züge-
führt wird, so wird dadurch der Auffrisch-Adressinhalt des Registers an die ungeraden und geraden Stapeleinheiten 210-20
und 210-40 in Figur 7 angelegt. Gleichzeitig veranlaßt das Auffrisch-Anweisungssignal REFCOM100 die Zeittaktschaltkreise
204 in Figur 3 zur Erzeugung der Zeilenadress-Zeittaktsignale MRASTEO10 und MRAST0010. Zu diesem Zeitpunkt übersteuert das
Signal REFCOM100 den Zustand des am wenigsten signifikanten
Adressbits LSAD22. Ferner ist aus Figur 2 ersichtlich, daß das Signal REFCOM100 bei einem Binärwert "0" über das UND-Gatter
207-39 das Signal OVRDECOOO auf den Binärwert "0" setzt. Hierdurch werden alle decodierten Zeilen-Tastsignale übersteuert, so daß alle Zeilenadress-Tastsignale DRAST0010 bis
DRAST7010 auf den Binärwert "1" gesetzt werden. Hierdurch . wird der Auffrisch-Adressinhalt in jede Zeile der RAM-Chips
in Figur 7 geladen.
Dies führt dazu, daß eine Zeile innerhalb jedes RAM-Chips
der Einheiten 210-20 und 210-40 in Figur 7 infolge einer Leseoperation
aufgefrischt, die bezüglich der adressierten 8 Zeilen von RAM-Chip-Speicherplätzen ausgeführt wird. D.h. die Signale
MEREADO10 und MOREAD010 des Abschnittes 208 mit dem Binärwert "0" veranlassen die RAM-Chips in Figur 7 zur Ausführung
eines Lesezyklus. Dies bedeutet wiederum, daß das Auffrisch-Anweisungs-Signal
REFCOMI10 die Schaltkreise von FigurS zur
Aufrechterhaltung der Signale MEREADO10 und MOREADO10 auf dem
Binärwert "0" veranlaßt. Davor besaß das Signal MEMBÜZOOO den Binärwert "1", wodurch die Signale MEREADO10 und MOREADO10
auf den Binärwert "0" gesetzt wurden.
Es sei ferner in Figur 3 vermerkt, daß das Auffrisch-Anweisungssignal
REFCOM100 die Erzeugung des CAS-Zeittaktsignales und der
Signale MDOCTOOO und MDOOCTOOO sperrt. Dies verhindert das
Einschreiben von Information in die Speicherplätze innerhalb
der Stapeleinheiten 210-20 und 210-40, sowie das Auslesen von Information in die Ausgangsregister 206-8 und 206-10 in
Figur 1.
Das Ende des Auffrischzyklus wird durch die Vorderflanke
des Impulssignales REPRESOOO signalisiert, die das Auffrisch-Anweisungs-Flip-Flop
auf den Binärwert "0" zurückstellt. Hierdurch wird . seinerseits das Signal REFCOM010 auf den Binärwert "0" gesetzt. Mit der abfallenden Flanke des Signales
REFCOM010 setzt das UND-Gatter 207-68 in Figur 2 das Signal RADDOCOOO von dem Binärwert "0" auf den Binärwert "1", welches
Signal seinerseits den Adressinhalt des Auffrischzählers 207-60
um Eins erhöht. Diese Adressenänderung wird zu dem Auffrisch-Adressregister
207-42 übertragen, was gemäß Figur 8a durch die Änderung des Signales MADDXX geschieht.
Der 8-Bit-Zähler 207-62 ist dem Auffrischzähler 207-60 hinzugefügt
und gestattet der Steuerung 200 den Betrieb in einem Auslösemodus. Der Zähler 207-62 liefert die CAS-Adressen, die
erforderlich sind,um lauter Binärwerte "0" in die adressierten Speicherplätze einzuschreiben, wenn sich die Steuerung 200
in einem Auslösemodus befindet (.d.h. das Signal INITMM010
besitzt den Binärwert "T"J.Figur 8b veranschaulicht die verschiedenen Signale, die an
der Ausführung eines Auslösezyklus durch die Schaltkreise des Abschnittes 212 und die Schreibadress-Zählerschaltkreise
in Figur 2 beteiligt sind. Wenn die Spannung eingeschaltet wird, so wird hierdurch ein Busspannungs-Schaltsignal erzeugt
und das Signal BSPWONO10 schaltet auf den Binärwert "1". Aus Figur 6 ist ersichtlich, daß diese Zustandsänderung
in dem Flip-Flop 212-1 verriegelt wird. Dies bedeutet, daß das Flip-Flop 212-1 das Signal PWONLL010 auf den
Binärwert "1" schaltet. Das Signal PWONLLO10 wird durch den
Schaltkreis 212-10 verzögert und schaltet sodann das Flip-Flop
212-10 auf den Binärwert "1". Gemäß Figur 8b schaltet das Auslösemodus-Flip-Flop 212-14 aufgrund des Auffrischanweisungssignales
REFCOM110 auf den Binärwert "1" um. Zuvor war das
Signal MADROLOOO von dem Flip-Flop 207-71 in Figur 2 durch das Signal PWONLL300 auf den Binärwert "1" geschaltet. Hierdurch wurde das Auslösemodus-Flip-Flop 212-14 gelöscht und
auf den Binärwert "0" geschaltet.
Das Auffrisch-Anweisungssignal REFCOM110 wird in der zuvor
beschriebenen Weise erzeugtes sejferner vermerkt, daß die
Schaltkreise des Abschnittes 208 in. Figur 5 das partielle Schreibsignal PARTWTO10 auf den Binärwert "1" umschalten.
Dies bedeutet, daß das UND-Gatter 208-18 durch die Signale REFCOMT10 und INITMMO10 in die Lage versetzt wird, das Signal
PWTSET200 auf den Binärwert "1" zu setzen. Hierdurch kann das Flip-Flop 208-16 beim Auftritt des Zeittaktsignales DLYW02000
auf den Binärwert "1" umschalten.
Das Signal PARTWT01Ö veranlaßt bei einem Binärwert "1" über
das UND-Gatter 208-42 das Halten der Signale MEREAD010 und MOREAD010 auf dem Binärwert "0", wodurch eine Auffrischoperation
bezüglich der 8 Zeilen von Speicherplätzen während des ersten von zwei Zyklen ermöglicht wird. Diese Zyklen sind
in Figur 8b dargestellt und werden durch die nicht dargestellten
Zeittakt-Genratorschaltkreise des Abschnittes 204 erzeugt. Dies bedeutet, daß das Auffrisch-Anweisungssignal REFCOM110
bei seinem Umschalten auf den Binärwert "1" die Zeittakt-Auf frisch-Generatorschaltkreise veranlaßt, eine Reihe von Zeittaktimpulsen
in einem ersten Zyklus auszulösen. Dies führt dazu, daß das Signal DLYINNOO10 auf den Binärwert "1" umschaltet.
Das Signal PARTWT010 verbleibt auf dem Binärwert "1"
und das Signal DLYINN010 wird am Ende des ersten Zyklus auf
den Binärwert "1" umgeschaltet. Hierdurch wird die Erzeugung einer weiteren Gruppe von Zeittaktsignalen identisch zu der
ersten Gruppe veranlaßt. Vor der Umschaltung des Signales PARTWTO10 auf den Binärwert "1" befanden sich die Signale
MEREADOTO und MOREAD010 auf dem Binärwert "0", infolge der
auf den Binärwert "1" gesetzten Signale MEMBUZOOO und REFCOM010.
Wie zuvor beschrieben, veranlaßt während des Auffrischzyklus
das Auffrischanweisungssignal das Auffrisch-Adressregister
207-42 zum Anlegen des Auffrisch-Adressinhaltes an dieungeraden
und geraden Stapeleinheiten 210-20 und 210-40 und die Zeittaktschaltkreise
204 zur Erzeugung der Zeilenadress- Zeittaktsignale MRASTO10 und MRASTOO10/wodurch alle decodierten Zeilen-Tastsignale
auf den Binärwert "1" gesetzt werden. Infolgedessen werden/wie zuvor erwähnt, 8 Zeilen von Speicherplätzen innerhalb
der RAM-Chips in Figur 7 aufgefrischt.
Da sich die Steuerung 200 in einem Auslösemodus befindet, hindert
das Signal INITMM100 das UND-Gatter 207-68 in Figur 2 am Setzen des Auffrisch-Erhöhungssignales RADDUCGOO auf den
Binärwert "1" am Ende des Auffrischzyklus. Dementsprechend
bleibt der Inhalt der Auffrisch-Adresszähler 207-60 und 207-61
unverändert.
Gemäß Figur 8b wird in einen nächsten Zyklus eingetreten während sowohl RAS- und CAS-Zeittaktsignale erzeugt werden, wodurch
das Einschreiben der Binärinformation "0" in einen Speicherplatz in jeder der 8 Zeilen des RAM-Chips in Figur 7 ermöglicht wird.
Dies bedeutet gemäß Figur 3, daß die Erzeugung der Zeittaktsignale MRASTE010 und MRAST0010 ermöglicht wird, wenn das
Auslösesignal INITMM100 auf den Binärwert "0" gesetzt wird.
Gemäß den Figuren 8b und 3 antworten die .Zeittaktschaltkreise
204 mit der Erzeugung des Signales MCASTS010, da zu diesem Zeitpunkt das Signal REFCOM100 den Binärwert "1" aufweist.
Der Auffrisch-Adressinhalt des Auffrisch-Adressregisters 42 wird in der zuvor beschriebenen Weise an die ungeraden und
geraden Stapeleinheiten 210-20 und 210-40 infolge des Signales INITMMOOO angelegt, wobei dieses Signal das Signal MREFCTOOO
auf den Binärwert "0" setzt. Die Zeilenadresssignale werden in jeder Zeile der RAM-Chips in Figur7 aufgrund der Signale
MRASTEO10 und MRASTOO10 gespeichert.
Aus Figur 2 ist es ersichtlich, daß das Spannungseinschaltsignal PWONLLO10 auf den Binärwert "1" gesetzt wurde, was
das Löschen der Schreibzähler 207-62 und 207-63 auf den Binärwert "0" veranlaßte. Der Inhalt der Schreibbzähler wird
seinerseits in das Schreibadressregister 207-43 geladen. Das NAND-Gatter 207-51 in Figur 2 setzt aufgrund der Signale
MCASTT010 und INITAL110 das Signal MWRTCTOOO auf den Binärwert "0". Hierdurch wird der Spalten-Adressinhalt des Schreibadressregisters
207-43 an die Stapeleinheiten 210-20 und 210-40 angelegt. Da das Signal INTREFOOO auf den Binärwert "0" durch
das Signal INITMMOOO gesetzt wurde, legt der Addierer 207-54 den Spalten-Adressinhalt ohne Modifikation an die gerade Stapeleinheit
210-20 an.
Es ist aus Figur 8b erkennbar, daß beim Umschalten des partiellen Schreibsignales PARTWTO10 auf den Binärwert "0" das Leseanweisungssignal
READCMOOO seinerseits auf den Binärwert "1" umschaltet. Gemäß Figur 5 schaltet das Flip-Flop 208-16 aufgrund
des Zeittaktsignales BLY400010 auf den Binärwert "0" um, nachdem das Leseanweisungssxgnal REFCOMM110 auf den Binärwert "0"
umgeschaltet hat. Das Signal READCMOOO versetzt das UND-Gatter 208-42 in die Lage, das Signal READCM100 auf den Binärwert "0"
zu setzen, wobei dies aufgrund des Schreib-Zeittaktsignales WRITCTOOO von den Zeittakt-Generatorschaltkreisen 204 geschieht.
Hierdurch setzen seinerseits die UND-Gatter 208-23 und 208-25
die Signale MEREAD010 und MOREAD010 auf den Binärwert "0".
Demgemäß werden die RAM-Chips in Figur 7 in die Lage versetzt, einen Schreibzyklus hinsichtlich der 8 gleichzeitig ausgewählten
Chip-Speicherplätze auszuführen, wobei der in die geraden und ungeraden Patenregister 206-8 und 206-10 geladene
Binärwert "0" in die Speicherplätze eingeschrieben wird. Dies bedeutet, daß das Auslösesighal INITMM310 vom Abschnitt 212
die Freigabe des Dateneingangs-Multiplexers 209-4 sperrt,
wenn es beim Setzen des Auslösemodus-Flip-Flops 212-14 in
Figur 6 auf den Binärwert "1" gesetzt ist. Infolgedessen werden die Binärwerte "O'^die in die linken Abschnitte der Register
206-8 und 206-10 geladen sind, als Eingänge an die Stapeleinheiten 210-20 und 210-40 aufgrund des Signales
MDOTSCO10 angelegt. Zu diesem Zeitpunkt besitzen die Signale
MDOTSCOOO und MDRELBOOO den Binärwert "1", wodurch die mittleren
und rechten Abschnitte der Register 206-8 und 206-10 am Anlegen von Signalen anihren Ausgangsanschlüssen gehindert
werden.
Am Ende des Schreibzyklus schaltet gemäß Figur 8b das Signal' MCASTT010 auf den Binärwert "0". Hierdurch setzt das UND-Gatter
207-68 in Figur 2 das Signal DTCAST010 auf den Binärwert "0", wodurch wiederum das Signal RADDUCÖOO von dem Binärwert "1"
auf den Binärwert "0" umschaltet. Dies veranlaßt die Erhöhung des Zählstandes der in Reihe geschalteten Auffrisch- und Schreibzählerschaltkreise
207-60 bis 207-63 um Eins. Am Beginn des nächsten Intervalles von 15με was durch den -Impuls CORREFOOO
signalisiert wird, wird die in Figur 8b dargestellte Operationsfolge wiederholt, wobei die nächsten Adreßsignale benutzt
werden, die durch den Inhalt der Auffrisch- und Schreibzählerschaltkreise
in Figur 2 festgelegt sind.
Beim Wiederholen der vorstehend beschriebenen Operationen wird jeder decodierte Speicherplatz der Speichereinheiten 210-20
und 210-40 anfänglich im Wege der Auslösung auf den Binärwert "0" gesetzt. Da die decodierten Werte übersteuert
werden, wird der Binärwert "0" in einen adressierten Speicherplatz
in jeder der 8 Zeilen der 64K-RAM-Chips gleichzeitig
eingeschrieben, wodurch der für die Auslösung des Speicher-Subsystems erforderliche Zeitaufwand vermindert wird.
Die Beendigung der Auslöseoperation wird durch die Umschaltung des Flip-Flops 207-71 in Figur 2 auf den Binärwert "1" signalisiert.
Hierbei wird das Signal MADROLOOO auf den Binärwert "0 gesetzt, wodurch seinerseits das Auslösemodus-Flip-Flop 212-14
gelöscht und auf den Binärwert "0" zurückgestellt wird. Gemäß Figur 2 schaltet das FIdP-Flop 207-71 auf den Binärwert "1"
um, wenn das Schreibadress-Bitsignal WRITAT100 von dem Binärwert "0" auf den Binärwert "1" umschaltet (d.h.bei einer
positiv verlaufenden Flanke). Dies geschieht(wenn das Bitsignal
WRITA7010 von einem Binärwert "1" auf den Binärwert "0" umschaltet, wodurch-angezeigt wird, daß der letzte Adress-Speicherplatz
eingeschrieben worden ist.
Aus der vorstehenden Beschreibung ist erkennbar, wie jeder decodierte
Speicherplatz adressiert und anfänglich auf den Binärwert "0" gesetzt wird. Um jeden Speicherplatz adressieren
zu können, ist statt der' Übersteuerung der von den Adresssignalen
abgeleiteten DecodiersignaTe der Zähler 297-64 in Reihe mit den Auffrisch- und Schreib-Adresszählern 207-60
bis 207-63 (Figur 2) geschaltet. Dieser Zähler erzeugt die Adressbits LSAD21 und LSADX6, die benutzt werden, um den
gleichen Speicherplatz innerhalb beider Einheiten 210-20 und 210-40 zu adressieren, wobei dies gemäß dem erläuterten
erfindungsgemäßen Prinzip geschieht.
Figur 8c dient der Erläuterung der Arbeitsweise des Softfehler
-Wiedereinschreib-Steuerabschnittes 214 bei der Ausführung eines normalen Operationszyklus. Dieser Operationszyklus wird
durch Erweiterung der Auffrisch- und Auslösezyklen erzielt, wodurch
der Aufwand an der Steuerung 200 zugefügten Logikschaltkreisen auf ein Minimum reduziert wird.
Während der Auslcsemodus nur während der Anschaltung der Steuerung an die Spannung auftritt, tritt ein Softfehler-Wiedereinschreibzyklus
synchron mit einem Auffrischzyklus auf. Die Frequenz des Zyklusauftritts wird durch das Signal
ALPCOMOOO vorgegeben. Wenn dieses Signal auf den Binärwert
"0" aufgrund von Eingangssignalen mit dem Binärwert "1" von
den Zählern 234-10, 214-12 und 234-34 auf den Binärwert 81O"
gesetzt wird, so treten zwei Dinge auf. Einmal werden die Zähler 214-10, 214-12 und 214-14 zurückgestellt, um bei dem
Zählstand von 0 mit dem Zählen zu beginnen, wobei dies durch aas Signal ALPSET11O mit dem Binärwert "1" geschieht. Ferner
wird das Phase 1- Flip-Flop 214-24 auf den Binärwert °1" gesetzt.
Gemäß Figur 8c veranlaßt das Setzen des Phase 1-Flip-Flops
214-24 auf den Binärwert "1" die Umschaltung des Zyklusstop-Flip-Flops
214-27 auf den Binärwert "1". Bezüglich der vorliegenden Erfindung zeigt dieses Signal den Auftritt eines
Softfehler-Wiedereinschreibzyklüs und seine Dauer an.
Das Phase 1-Flip-Flop 214-24 definiert das Intervall,während
welchem ein normaler Auffrischzyklus stattfindet. Dieser Zyklus wird in der Art und Weise ausgeführt,wie dies unter Bezugnahme
auf Figur 8a erläutert wurde. Bei Beendigung des Auffrischzyklus wird das Speicher-Belegtsignal MEMBUZOOO auf den Binärwert "1" gesetzt. Hierdurch schaltet das Phase 2-Flip~Flop
214-25 auf den Binärwert "1". Durch das Signal ÄLPHA2000 wird hierbei das Phase 1-Flip-Flop 214-24 auf den Binärwert "0" zurückgestellt
. Normalerweise werden gemäß Figur 8b die Äuffrisch-
und Schreibzählerschaltkreise am Ende eines Äuffrischsyklus er=
höht. Da jedoch zu diesem Zeitpunkt ein Softfehl®r~Wieder@in=
schreibzyklus ausgeführt"wird, wird durch das Setzen des lyklusstop-Flip-Flops
214-27 das Zählstandssignal ALPHUC010 auf den Binärwert "1" gesetzt. Hierdurch setzt das UND-Gatter 207-65
in Figur 2 das Signal INITUCOOO auf den BinSrwert 11I",, wodurch
das Signal RADDUCOOO auf ä®n Binärwert "151 gesetzt wird.
Dies verhindert eine Erhöhung des Zählstanäes äer
und Schreibzähler zu diesem Zeitpunkt.
_ 6ΰ _
Gemäß Figur 8c veranlaßt das Setzen des Phase 2-Flip-FIops
214-24 die Umschaltung des partiellen Schreib-Flip-Flops 208-16
in Figur 5 auf den Binärwert "1". Dies bedeutet, daß das
Signal ALPHA2OOO bei einer Umschaltung auf den Binärwert "O".
das Signal BYWRITO1O auf den Binärwert "1" setzt. Das NAND- !
Gatter 208-19 setzt das Signal PWTSET1OO beim Auftritt des
Signales MPULSEO1O auf den Binärwert 11O". Hierdurch wird das
Signal PWTSETOOO auf den Binärwert "0" gesetzt, wodurch das Flip-Flop 208-16 auf den Binärwert "1" umschalten kann. Das
Setzen des partiellen Schreib-Flip-Flops 208-16 bedeutet, daß die Zeittakt-Generatorschaltkreise 204 zwei Folgen von Zeittaktsignalen
erzeugen, eine Folge für einen Lesezyklus und eine Folge für einen nachfolgenden Schreibzyklus. Wenn das
Flip-Flop 208-16 auf den Binärwert "1" umschaltet, so veranlaßt es das Setzen der Leseanweisungssignale MEREAD010 und
M0READ010 auf den Binärwert "0".
Gemäß Figur 4 schaltet das Signal ALPCNTOOO auf den Binärwert "0", wenn das Phase 2-Flip-Flop 214-25 auf den Binär
wert "1" umschaltet. Dieses Signal veranlaßt den Multiplexerschaltkreis
207-14 in Figur 2 zur Auswahl der Signale ARAD21010 und ARADX6010 von dem Zähler 207-64 als eine Quelle von Adresssignalen
. Gemäß Figur 2 ist das am wenigsten signifikante Adressbit LSAD22 auf einen Binärwert "0" gesetzt. Dies verhindert
wirksam das Hervorrufen einer Doppelwortoperation durch das Bit LSAD22 beginnend mit den geraden Stapeleinheiten
210-20,80 daß Xuit Vorteil von der Adressen-Decodiereinrichtung
gemäß Figur 2 Gebrauch gemacht werden kann. Die Bits 21 und X6 legen den Inhalt der Wortspeicherplätze in den
Stapeleinheiten 210-20 und 210-40 fest, der in die Datenregister 206-8 und 206-10 auszulesen ist. Diese Bits werden
zusammen mit dem Bit 22 durch die Decodierschaltkreise 207-20 und 207-31 decodiert und sie setzen die geeigneten decodier-
·- 61, -
ten Zeilenadress-Tastsignale auf den Binärwert "3".
Ferner wird das Signal ALPCNT010 auf den Binärwert "1" umgeschaltet,
wenn das Phase 2-Flip-Flop 214-25 aufcen Binärwert "1" umschaltet. Dieses Signal versetzt die Zeittaktschaltkreise
204 in Figur 3 in die Lage, Zeittaktsignale zu erzeugen, um während eines Lesezyklus beide Stapeleinheiten 210-20 und
210-40 zu durchlaufen. Das heißt, das Signal ALPCNT010 setzt das Signal RASINH010 auf den Binärwert "0". Hierdurch setzen
die NAND-Gatter 204-8 und 204-14 die Signale ERASIHOOO und ORASIHOOO auf den Binärwert "1", wodurch die Zeittaktsignale
MRASIEOiO und MRAST0010 an die geraden und ungeraden Stapeleinheiten
210-20 und 210-40 angelegt werden können. Ferner können die UND-Gatter 204-11 und 204-15 die nachfolgenden Zeittaktsignale
MD0ECT010 und MD00CT010 an die geraden und ungeraden
Register 206-8 und 206-10 anlegen.
Die Leseoperation wird bezüglich des Paares von Speicherplätzen
ausgeführt, die durch die Auffrisch- und Schreibadresszähler
festgelegt sind. Dies bedeutet, daß die Adressinhalte aer Auffrisch- und Schreibadresszähler 207-60 bis 207-63 den
Auffrischedress- und Schreibadress-Registern 207-42 und 207-43 entsprechend zugeführt werden. Gemäß Figur 8b bleibt das Signal
MEMBUZOIO während des gesamten Wiedereinschreibzyklus auf
dem Binärwert "1".
Gemäß Figur 2 gestattet das Signal ALPCNTOOO die Speicherung der Zeilenadressignale, indem das UND-Gatter 2o7-48 das Signal
INTREF200 auf den Binärwert "0" setzt. Hierdurch setzt seinerseits das NAND-Gatter 207-49 das Signal MREFCTOOO auf den Binärwert "0", wodurch der Adressinhalt des Auffrisch-Adressregisters
207-42 an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 angelegt werden kann. Die Zeilenadressignale sind in den
RAM-Chips in Figur 7 in dem Paar von Zeilen gespeichert, das durch die Ausgangssignale der Decodierschaltkreise 207-20 und
207-31 festgelegt ist. Diese Zeilenadressignale werden aufgrund von geraden und ungeraden Zeilenadress-Tastsignalen
MRASTE010 und MRASTOOlO gespeichert, die aufgrund des Zeilenadress-Zeittaktsignales
MRASTT010 erzeugt werden.
In gleicher Weise sind die Spaltenadressignale, die den
Adressinhalt des Schreibadressregisters 207-43 entsprechenf
in allen RAM-Chips gespeichert. Im Einzelnen veranlassen das Signal.MCASTTO1O vom Zeittaktgenerator 204 und das Signal
INITAL110 das NAND-Gatter 207-51 in Figur 2 zum Setzen des
Signales MWRTCOOO auf den Binärwert "O". Hierdurch kann das
Schreibadressregister 207-43 seinen Adressinhalt den Stapeleinheiten
210-20 und 210-40 zuführen. Diese Signale v/erden in
den RAM-Chips von Figur 7 aufgrund des Spaltenadressignales MCASTS010 gespeichert.
Das Schalten des Phase2-Flip-Flops 214-25 veranlaßt die Umschaltung des partiellen Schreib-Flip-Flops 208-16 auf den
Binärwert "1". Dies definiert die Leseoperation des Zyklus durch Setzen des Signales READCMOOO auf den Binärwert "0".
Das Signal READCMOOO besetzt zu diesem Zeitpunkt den Binärwert "0" und veranlaßt seinerseits das Setzen der Signale
MEREAD010 und M0READ010 auf den Binäwert "0". Daher werden die RAM-Chips des ausgewählten Zeilenpaares in die Lage versetzt,
eine Leseoperation auszuführen, wobei ihre Inhalte in die geraden und ungeraden Datenregister 206-8 und 206-10 ausgelesen
werden, wenn dies Register durch die Signale MD0ECT0010 und MD00CT0010 entsprechend freigegeben sind. Zu diesem Zeitpunkt
hält das Leseanweisungssignal READCMOOO das Signal MDRELBOOO auf dem Binärwert K1". Dies verhindert die Ausgabe des Inhalts
der rechten Abschnitte der Register 206-8 und 206-10 an deren
- -63 -
Ausgängen. Ferner setzt das Leseanweisungssignal KEADCMOOO über die Schaltkreise 204 das Signal MDOTSClOO auf den Binärwert "0" und das Signal MDOTSCO]O auf den Binärwert "1".
hierdurch wird verhindert, daß der Inhalt der linken Abschnitte der Register 206-8 und 206-10 ausgegeben wird. Zur gleichen
Zeit wird der Inhalt des ausgelesenen Wortes,der in den Mittelabschnitten
der Register 206-8 und 206-10 gespeichert ist4an
aie EDAC-Schaltkreise 206-12 und 206-14 angelegt.
• Während des Lesezyklus werden die aus dem Paar von Speicherplätzen
ausgelesenen Worte durch die Fehlerfeststellschaltkreise innerhalb der EDAC-Schaltkreise 210-12 und 210-14 auf
Fehler überprüft. Jeder Einzelbitfehler innerhalb der Worte
wird durch die Fehlerkorrekturschaltkreise innerhalb der EDAC-Schaltkreise 210-12 und 210-14 korrigiert. Da das Signal
PARIWT030 den Binärwert "1" aufweist, werden die korrigierten
Worte in die rechten Abschnitte der Register 206-8 und 206-10 geladen und in die Stapeleinheiten 210-20 und 210-40 zurückwiedereingeschrieben,
wobei dies in einem Intervall geschieht, aas durch den nächsten Auftritt des Signales MCASTT010 in Figur
8c definiert ist.
Wenn mehr als ein Fehler innerhalb eines Wortes aufgetreten
und festgestellt worden ist*, so wird durch einen äer EDAC-Schaltkreise
206-12 und 206-14 das Signal MDIEWE010 bzv/, das
Signal MDI0WE010 auf den Binärwert "1" gesetst. Hierdurch
wird seinerseits das gerade Abbruch-Sehreib-Flip-Flop 208-44
oder das ungerade AbbruchrSchreib-Fiip-Flop 208-45 in Figur
5 auf den Binärwert " 1" gesetzt, wenn das partielle Schreib**
signal von dem Binärwert "0" auf den Binärwert "1" umschaltet.
Wie erläutert wird hierdurch die Schreiboperation abgebrochen und der Fehlerstatus der ursprünglichen Information aufbewahrt.
·- 64
Wenn der Zeittaktgenerator 204 das Signal RESETOlO erzeugt,
so wird das Phase 3-Flip-Flop 214-26 durch den Binärzustand
"1" des Signales ALPHA2010 in die Lage versetzt, auf den Binärwert "1" umzuschalten. Das Phase 2-Flip-Flop 214-25 wird hierdurch über das UND-Gatter 214-31 in Figur 4 auf den Binärwert
"0" zurückgestellt. Die Umschaltung des Phase3-Flip-Flops 214-26 löst eine zweite Folge von Zeittaktsignalen aus, die für
die Ausführung eines Schreibzyklus erforderlich sind. Da das Signal ALPUC010 noch den Binärwert "T" aufweist (d.h. das Zyklusstop-Flip-Flop
214-27 ist noch auf den Binärwert "1" gesetzt) ,wird die Erhöhung der Auffrisch-Schreib- und Decodier-Adresszähler
207-60 bis 207-64 durch das Signal RADDüCOOO gesperrt.
Somit wird die Schreiboperation bezüglich des gleichen Paares von Speicherplätzen innerhalb der Stapeleinheiten 210-20
und 210-40 ausgeführt. In der gerade beschriebenen Weise werden die gleichen Zeilen- und Spaltenadressignale in den
RAM-Chips der zwei Zeilen gespeichert, die durch die Adressbitsignale ARAD210i0und ARADX6010 festgelegt sind.
Wie aus Figur 4 ersichtlich bleibt der Zustand der Signale ALPCNTOOO und ALPCNT010 der gleiche, da das Phase 3-Flip-Flop
214-26 auf den Binärwert "1" geschaltet wird.Dementsprechend
wird der Zeilenadressinhalt des Auffrisch-Adressregisters 207-42 an die Stapeleinheiten 210-20 und 210-40 angelegt und in
den RAM-Chips der gleichen zwei Zeilen gespeichert, die während des vorangegangenen Lesezyklus aufgrund des Signales MRAST010
adressiert wurden.
In gleicher Weise wird der Spaltenadressinhalt des Schreibadressregisters
207-43 an die Stapeleinheiten 210-20 und 210-40 angelegt und in den RAM-Chips gemäß Figur 7 aufgrund des
Signales MCASTT010 gespeichert.
- b5 -
Gemäß Figur 8c wiederholen die Zeittakt-Generatorschaltkreise
204 während des Schreibzyklus die Erzeugung der gleichen Folge von Zeittaktsignalen, die das Auslesen des Inhalts
des adressierten Paares von Speicherplätzen in die Register 206-8 und 206-10 veranlassen. Zu diesem Zeitpunkt weist das
partielle Schreibsignal PARTWTOtO den Binärwert "0" auf. Dies bedeutet, daß das partielle Schreib-Flip-Flop 208-16 aufgrund
des Zeittaktsignales DLYW0200 auf den Binärwert "0" zurückgestellt
wird, da zu diesem Zeitpunkt das Signal ALPHA2000 aen Binärwert "1" aufweist.
Da aas Lese-Anweisungssignal READCMOOO und das Signal ALPCNTO10 den Binärwert "1" aufweisen, setzt das NAND-Gatter
214-39 in Figur 4 das Signal MDRELBOOO auf den Binärwert "O'\
Dies erlaubt die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren Ausgängen, wobei der Inhalt
aurch das korrigierte Wort vorgegeben ist. Zur gleichen Zeit setzen die Signale READCMOOO und ALPCNTOOO die Signale
MDOasdOO und KD0TSC010 auf den Binärwert "1". Dadurch werden
die linken und die mittleren Abschnitte der Register 206-8
und 206-10 an der Abgabe von Signalen an ihren Ausgängen während dieses Intervalles gehindert.
Dementsprechend wird der Inhalt des Paares adressierter Speicherplätze,
die zuvor in die rechten Abschnitte der Register 206-8 und 206-10 ausgelesen wurden,in die adressierten Speicherplätze
zurückgeschrieben.
Somit kann jeder Einzelbitfehler,der innerhalb eines oder
beider ausgelesener Worte auftritt,unter Verwendung der Fehlerfeststell-
und Fehlerkorrekturschaltkreise innerhalb des Systems korrigiert werden. Irgendwelche Softfehler werden daher aus dem
Paar von zugegriffenen Worten entfernt, wodurch solche Fehler
an einer Umwandlung in Doppelfehler gehindert werden, die
nicht korrigierbar sind.
Wenn jedoch ein Doppelfehlerzustand festgestellt wird, so
wird der Auftritt dieses Zustandes gespeichert und verursacht den Abbruch der Schreiboperation. Das heißt, daß in solchen
Fällen entweder das Signal EWRITAOOO oder das Signal OWRITAOOO oder auch beide Signale auf den Binärwert "0" gesetzt werden.
Dadurch wird wiederum über das UND-Gatter 208-23 oder das UND-Gatter 208-25 das entsprechende Signal MEREAD010 oder MQREAD010
auf den Binärwert "0" gesetzt. Dies sperrt seinerseits das Einschreiben
der unkorrigierbaren Worte in einen oder beide Speicherplätze des adressierten Speicherplatzpaares. Wie erwähnt
wird dadurch der Fehlerzustand innerhalb des unkorrigierbaren Wortes gesichert.
Durch die Rückstellung des Phase 3-Flip-Flops 214-26 auf den
binärwert "0" wird das Zyklusstop-Flip-Flop 214-27 zur Rückstellung
auf den Binärwert "0" veranlaßt. Dies bedeutet das Ende des Softfehler-Wiedereinschreibzyklus. Wie zuvor erläutert
wird aas Phase3-Flip-Flop 214-26 auf den Binärwert "0" aufgrund des Signals RRESET010 von den Zeittaktschaltkreisen 204
zurückgestellt.
Wenn das Zyklusstop-Flip-Flop 214-27 zurückgestellt wird, so
wird über das ODER-Gatter 214-34 das Aufwärts-Zählsignal ALPHUC010 von dem Binärwert "1" auf den Binärwert "0" umgeschaltet.
Dadurch wird der Zählstand der Leseadress- und Schreibadresszähler 207-60 bis 207-63 und des Decodier-Adress-Zählers
207-64 um 1 erhöht. Das heißt, das Signal ALPHUC010 verursacht die Umschaltung des Erhöhungssignales RADDUCOOO von
dem Binärwert 1M" auf den Binärwert "0". Dies führt zu einer
Fortschreibung der Zählerinhalte am Ende des Softfehler-Wiedereinschreibzyklus.
Gemäß der Lehre der vorliegenden Erfindung setzen die Zähler
214-10, 214-12 und 214-14 synchron ihren Betrieb mit Auffrischzyklen fort. Nach dem Auftritt von weiteren 2047 Auffrischzyklen
setzt erneut das NAND-Gatter 214-16 das Wiedereinschreibanweisungssignal ALPCOMÖ00 auf den Binärwert "0", wodurch der
Beginn eines weiteren Softfehler-Wiedereinschreibzyklus signalisiert
wird. Durch Synchronisierung der Zähler auf einen ungeraden Zählstand,der um Eins geringer als der maximale
Zählstand von 2048 ist, wird eine Folge von Adresswerten ausgewählt, die in dem Auffrisch-, Schreib- und Decodier-Adresszähler
207-60 bis 207-64 gespeichert sind, durch welcher jeder Speicherplatz innerhalb der Stapeleinheiten 210-20 und 210-40
ausgewählt wird.
Der vorstehende Sachverhalt wird erkennbary. wenn man eine Anordnung
betrachtet,in der ein 4 Bit-Binärzähler anstelle der Zähler 214-10,214-12 und 214-14 verwendet wird. Bei dieser
Anordnung wird das Wiedereihschreib-Anweisungssignal bei jedem Zählstand von 15 anstelle des Zählstandes von 16jder
dem maximalen Zählstand entspricht^auf den Binärwert "0" gesetzt.
Beispielsweise sei angenommen, daß die Wortgröße des Speichers 32 Bit aufweist und alle..Zähler auf den Binärwert "0" zurückgestellt sind. Um eine Adressiermöglichkeit für 32 Binärwerte
vorzugeben, wird ein Auffrisch-Adresszähler mit 5 Binärstellen
verwendet. Er erzeugt die folgende Folge von Adresswerten:
0,1,2, 12,13,14, 23,29,30,31,
0,1,2,..10,11,12,13,14,..25,26,27,28,29,...etc.
Die die Adressen der Speicherplätze definierende Zählstandsfolge
des 4-Bit-Binärzählers,bei der Softfehler-Wiederein-
-o8-
schreibzyklen ausgelöst werden ,ist folgende :
0,15, 30,13,28,11,26,3,24,7,22,5,20,3,18,
1 ,16,31,14,29,12,27,8,23,6,21,4,19,2,17,0.
Aus dem vorstehenden ist erkennbar, daß während eines ersten Durchlaufes von Auffrisch-Zähleradressen ein Softfehler-Wiedereinschreibzyklus
an dem Speicherplatz mit dem Adresswert 15 stattfindet. In einem zweiten Durchlauf (d.h.
nach den nächsten 15 Zählständen)findet ein Softfehler-Wiedereinschreibzyklus
an dem Speicherplatz mit dem Adresswert 30 statt. Dies setzt sich in der dargestellten
Weise fort. Läßt man die Zähler frei laufen und stellt man jeden Auftritt eines Zählstandes von 15, so wird ein Softfehler-Wiedereinschreibzyklus
bezüglich jedes Speicherplatzes in einer nicht aufeinanderfolgenden Reihenfolge ausgeführt.
Gemäß der vorliegenden Erfindung wurde die Größe der Wiedereinschreibzähler
214-10, 214-12 und 214-14 so ausgewählt, daß eine minimale Überlappung mit normalen Speicheroperationen
stattfindet und trotzdem der erforderliche Fehlerschutz erzielt wird.
Aus der vorstehenden Beschreibung ist erkennbar, wie die erfindungsgemäße
Einrichtung das Speichersystem gegen Alphateilchen und andere Systemstörungen schützt. Dies geschieht
mit einem minimalem Aufwand an zusätzlichen. Schaltkreisen.
Es liegt auf der Hand, daß viele Modifikationen bezüglich
der erfindungsgemäßen Einrichtung vorgenommen werden können, ohne daß die erfindungsgemäße Lehre verlassen wird. Bei-
spielsweise kann die Anzahl der Stufen des Wiedereinschreibzählers
erhöht oder vermindert werden,um die Überlappung mit
normalen Speicheroperationen auf ein Minimum zu reduzieren. Gewünschtenfalls kann der Zähler so angeschlossen werden, daß
er programmierte Zählstände über den Bus 10 aufnimmt. D.h. der Zähler kann mit einem vorbestimmten Zählstand geladen
werden, der aufgrund einer jeden Auffrisch^Weisung um Eins
erniedrigt wird, bis ein Zählstand erreicht ist, bei dem ein Wiedereinschreibzyklus ausgelöst wird, woraufhin der Zähler
auf den vorbestimmten Zählstand zurückgestellt wird. Weitere Änderungen können bezüglich des Wiedereinschreib-Steuerabschnittes
vorgenommen werden, wobei beispielsweise die Ausführung eines Auffrischzyklus während eines jeden Wiedereinschreibzyklus
unterdrückt wird. Aus Gründen der Vereinfachung ist jedoch der Auffrischzyklus enthalten. Ferner liegt es
dem Fachmann auf der Hand, daß die erfindungsgemäße Einrichtung mit unterschiedlich organisierten Speichertypen und MOS-Chips,
sowie mit unterschiedlichen Typen von Auffrisch-Schaltkreisen und Fehlerfeststell- und Korrekturschaltkreisen verwendet werden
kann.
Claims (1)
- Patentansprüche:(TT) Halbleiter-Speichersystem, gekennzeichnet durch:einen dynamischen Speicher mit einer Anzahl adressierbarer Felder von Speicherzellen, die in einer Anzahl von Zeilen und Spalten angeordnet sind;Fehlerfeststeil- und Korrekturschaltkreise, die an den Spei- ■ eher angeschlossen sind, um Fehler bezüglich des Inhalts der aus dem Speicher während eines Speicherzyklus ausgelesenen Zellen festzustellen und zu korrigieren; eine Zeittakteinrichtung zur Bildung von Zeittaktfolgen für die Ausführung des Speicherzyklus ;eine Auffrisch- und Schreib-Steuereinrichtung, die an die Zeittakteinrichtung und den Speicher angeschlossen ist,periodisch Auffrisch-Anweisungssignale aufgrund von Signalen der Zeittakteinrichtung erzeugt und Zeilen- und Spaltenadresszähler umfaßt; undeine Wiedereinschreib-Steuereinrichtung, die an die Auffrisch- und Schreib-Steuereinrichtung und die Zeittakteinrichtung angeschlossen ist und einen Zähler aufweist, der nach jedem Auftritt einer vorbestimmten Anzahl von Auffrisch-Anweisungssignalen die Zeittakteinrichtung in die Lage versetzt, eine Folge von Zeittaktsignalen während eines Wiedereinschreibzyklus zu erzeugen, um Lese- und Schreibzyklen bezüglich der Zellen in den Zeilen und Spalten zu erzeugen, die durch die Zeilen- undSpaltenadresszähler vorgegeben sind, und um die Feststellung und Korrektur von Einzelbitfehlern innerhalb des Speichers durch die Fehlerfeststeil- und Korrekturschaltkreise mit einer vorbestimmten Zykluszeit zu ermöglichen, wodurch das Speichersystem unempfindlich gegen Softfehler wird.2. System nach Anspruch 1,dadurch gekennzeichnet, daß die Wiedereinschreib-Steuereinrichtung einen an den Zähler angeschlossenen Decodierschaltkreis aufweist, der aufgrund von Signalen des Zählers den Auftritt der vorbestimmten Anzahl von Auffriseh-Anweisungssignalen anzeigt und ein Wiedereinschreib-Anweisungssignal erzeugt, um den Zähler zurückzustellen und den Wiedereinschreibzyklus auszulösen.3. System nach Anspruch 2, dadurch gekennzeichnet, daß der Decodierschaltkreis an den Zähler angeschlossen ist, um die Erzeugung des Wiedereinschreib-Anweisungssignals gemäß einer Kennziffer zu veranlassen, die durch den maximalen Zählstand des Zählers verringert um 1 vorgegeben ist.4. System nach Anspruch 3,dadurch geke nnzeichn e t, daß der Zähler η Stufen aufweist und die Kennziffer durch 2n-1 vorgegeben ist.System nach Anspruch 4,dadurch gekennzeichnet, daß der Wert von η so gewählt ist, daß Einzelbitfehler innerhalb aller Speicherzellen festgestellt und korrigiert werden können, und daß die vorbestimmte Zykluszeit so gewählt ist, daß Überlappungen mit normalen Speicheroperationen auf ein Minimum beschränkt werden.3J 287296. System nach Anspruch 5, dadurch gekennzeichnet, daß der Wert η durch die Zahl 11 vorgegeben ist, sodaß die Kennzahl den Wert 2047 und die vorbestimmte Zykluszeit den Wert von 0,03 Sek. aufweist.7. System nach Anspruch 3, dadurch gekennzeichnet, daß die Kennziffer so gewählt ist, daß das Wiedereinschreib-Anweisungssignal gewonnen wird, wenn die Auffrisch-Adresszähler und die Schreib-Adresszähler unterschiedliche Zeilen- und Spaltenadressen speichern, wodurch die Erzeugung aller möglichen Kombinationen von Zeilen-und Spaltenadressen ermöglicht wird.3. System nach Anspruch 7, dadurch gekennzeichnet, daß alle Kombinationen von Zeilen- und Spaltenadressen in einer vorbestimmten Reihenfolge erzeugt werden.9. System nach Anspruch 8, d a d u r c h gekennzeichnet, daß die vorbestimmte Reihenfolge nicht fortlaufend ist.10. System nach Anspruch 2, dadurch gekennzeichnet, daß die Wiedereinschreib-Steuereinrichtung ferner eine Zyklusphasen-Steuereinrichtung umfasst, um Signale zu erzeugen, die die verschiedenen Zyklen des Wiedereinschreibvorganges definieren, und daß das Speichersystem ferner eine an die Zeittakteinrichtung, die Auffrisch- und Schreib-Steuereinrichtung und den Speicher angeschlossene Lese/Schreibanweisungs-Steuereinrichtung aufweist, wobei die Zyklusphasen-Steuerein·* richtung mehrere in Reihe geschaltete bistabile Einrichtungen zur Erzeugung der Signale in einer vorbestimmten Folge aufweist, um die Zeittakteinrichtung und die Lese/Schreibanwei- ,,,sungs-Steuereinrichtung in die Lage zu versetzen, der Reihe nach Lese- und Schreibzyklen bezüglich verschiedener Zellen innerhalb der durch die Auffrisch- und Schreib-Steuereinrichtung festgelegten Zeilen und Spalten auszuführen.11. System nach Anspruch 10,dadurch gekennzeichnet, daß die Lese- und Schreibzyklen einen Auffrischzyklus umfassen.12. System nach Anspruch 10, dadurch gekennzeichn e t,daß die Lese/Schreibanweisungs-Steuereinrichtung ferner eine an die Fehlerfeststell- und Korrekturschaltkreise angeschlossene Schreibabbruch-Steuereinrichtung aufweist, die durch ein einen unkorrigierbaren Fehler anzeigendes Signal von den Fehlerfeststell- und Korrekturschaltkreisen in die Lage versetzt wird, die Ausführung des Schreibzyklus zu sperren und zu verhindern, daß unkorrigierbare Fehler in die Zellen der Zeilen und Spalten geschrieben werden, wodurch der ursprüngliche unkorrigierbare Fehlerzustand in diesen Zellen erhalten bleibt.13. System nach Anspruch 10, d adur ch ge kenn ze lehnet, daß es ferner eine Adressiereinrichtung aufweist, daß die Anzahl von Feldern in wenigstens einem Paar von Speichermoduleinheiten organisiert ist, von denen jede mehrere Wortspeicherplätze aufweist, daß die Auffrisch- und Schreib-Steuereinrichtung ein Paar von in Reihe geschalteten bistabilen Einrichtungen aufweist, die an die Adressiereinrichtung angeschlossen sind und Signale erzeugen, welche die Adressiereinrichtung in die Lage versetzen, während jedes Wiedereinschreibzyklus Zugriff auf alle Speicherzellen eines Paares von Spei-cherplätzen in dem Paar von Speichermoduleinheiten zu nehmen .14. System nach Anspruch 10, dadurch gekenn ζ ei ο fanet, daß es ferner eine an die Zeittakteinrichtung, den Auffrischzähler, die Adressiereinrichtung und den Schreibadresszähler angeschlossene Auslöse-Steuereinrichtung aufweist, die aufgrund eines Signales, das das Anlegen der Spannung an den Speicher anzeigt, die Zeittakteinrichtung in die Lage versetzt, aufgrund eines jeden Auffrisch -Anweisungssignales Signale zu erzeugen, die der Anzahl von Speicherfeldern zuge-führt werden, um einen Auffrischzyklus gefolgt von einem Schreibzyklus bezüglich der Zellen, deren Zeilen- und Spaltenadressen durch die Auffrisch- und Schreib-Steuereinrichtung vorgegeben sind, solange auszuführen, bis in alle Speicherfelder vorbestimmte Daten eingeschrieben sind.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/172,485 US4369510A (en) | 1980-07-25 | 1980-07-25 | Soft error rewrite control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3128729A1 true DE3128729A1 (de) | 1982-03-11 |
| DE3128729C2 DE3128729C2 (de) | 1985-03-07 |
Family
ID=22627881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3128729A Expired DE3128729C2 (de) | 1980-07-25 | 1981-07-21 | Halbleiter-Speichersystem |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4369510A (de) |
| JP (1) | JPS5782300A (de) |
| AU (1) | AU546314B2 (de) |
| CA (1) | CA1168364A (de) |
| DE (1) | DE3128729C2 (de) |
| FR (1) | FR2487561B1 (de) |
| IT (1) | IT1171392B (de) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493081A (en) * | 1981-06-26 | 1985-01-08 | Computer Automation, Inc. | Dynamic memory with error correction on refresh |
| US4535455A (en) * | 1983-03-11 | 1985-08-13 | At&T Bell Laboratories | Correction and monitoring of transient errors in a memory system |
| US4542454A (en) * | 1983-03-30 | 1985-09-17 | Advanced Micro Devices, Inc. | Apparatus for controlling access to a memory |
| FR2552916B1 (fr) * | 1983-09-29 | 1988-06-10 | Thomas Alain | File d'attente asynchrone a empilement de registres |
| US4604750A (en) * | 1983-11-07 | 1986-08-05 | Digital Equipment Corporation | Pipeline error correction |
| JPS61123957A (ja) * | 1984-11-21 | 1986-06-11 | Nec Corp | 記憶装置 |
| JPS649756U (de) * | 1987-07-09 | 1989-01-19 | ||
| JPH0194600A (ja) * | 1987-10-07 | 1989-04-13 | Fujitsu Ltd | メモリ管理方式 |
| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| US5473770A (en) * | 1993-03-02 | 1995-12-05 | Tandem Computers Incorporated | Fault-tolerant computer system with hidden local memory refresh |
| US5495491A (en) * | 1993-03-05 | 1996-02-27 | Motorola, Inc. | System using a memory controller controlling an error correction means to detect and correct memory errors when and over a time interval indicated by registers in the memory controller |
| US6065146A (en) * | 1996-10-21 | 2000-05-16 | Texas Instruments Incorporated | Error correcting memory |
| US6085271A (en) * | 1998-04-13 | 2000-07-04 | Sandcraft, Inc. | System bus arbitrator for facilitating multiple transactions in a computer system |
| US6701480B1 (en) * | 2000-03-08 | 2004-03-02 | Rockwell Automation Technologies, Inc. | System and method for providing error check and correction in memory systems |
| US7831882B2 (en) * | 2005-06-03 | 2010-11-09 | Rambus Inc. | Memory system with error detection and retry modes of operation |
| US9459960B2 (en) | 2005-06-03 | 2016-10-04 | Rambus Inc. | Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation |
| US7562285B2 (en) | 2006-01-11 | 2009-07-14 | Rambus Inc. | Unidirectional error code transfer for a bidirectional data link |
| US20070271495A1 (en) * | 2006-05-18 | 2007-11-22 | Ian Shaeffer | System to detect and identify errors in control information, read data and/or write data |
| US8352805B2 (en) | 2006-05-18 | 2013-01-08 | Rambus Inc. | Memory error detection |
| JP4791912B2 (ja) * | 2006-08-31 | 2011-10-12 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性記憶システム |
| US8429470B2 (en) * | 2010-03-10 | 2013-04-23 | Micron Technology, Inc. | Memory devices, testing systems and methods |
| US8347154B2 (en) * | 2010-09-21 | 2013-01-01 | International Business Machines Corporation | Use of hashing function to distinguish random and repeat errors in a memory system |
| KR101178562B1 (ko) * | 2010-11-02 | 2012-09-03 | 에스케이하이닉스 주식회사 | 커맨드 제어회로 및 이를 포함하는 반도체 메모리 장치 및 커맨드 제어방법 |
| KR101873526B1 (ko) | 2011-06-09 | 2018-07-02 | 삼성전자주식회사 | 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법 |
| WO2019190866A1 (en) | 2018-03-26 | 2019-10-03 | Rambus Inc. | Command/address channel error detection |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3014102A1 (de) * | 1979-04-19 | 1980-10-23 | Sperry Corp | Schaltung zur wahrnehmung und korrektur von fehlern in halbleiterzellen |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4072853A (en) * | 1976-09-29 | 1978-02-07 | Honeywell Information Systems Inc. | Apparatus and method for storing parity encoded data from a plurality of input/output sources |
| JPS5381036A (en) * | 1976-12-27 | 1978-07-18 | Hitachi Ltd | Error correction-detection system |
| US4183096A (en) * | 1978-05-25 | 1980-01-08 | Bell Telephone Laboratories, Incorporated | Self checking dynamic memory system |
| US4185323A (en) * | 1978-07-20 | 1980-01-22 | Honeywell Information Systems Inc. | Dynamic memory system which includes apparatus for performing refresh operations in parallel with normal memory operations |
| US4216541A (en) * | 1978-10-05 | 1980-08-05 | Intel Magnetics Inc. | Error repairing method and apparatus for bubble memories |
-
1980
- 1980-07-25 US US06/172,485 patent/US4369510A/en not_active Expired - Lifetime
-
1981
- 1981-06-15 CA CA000379771A patent/CA1168364A/en not_active Expired
- 1981-06-26 AU AU72312/81A patent/AU546314B2/en not_active Ceased
- 1981-07-15 IT IT48909/81A patent/IT1171392B/it active
- 1981-07-21 DE DE3128729A patent/DE3128729C2/de not_active Expired
- 1981-07-21 FR FR818114175A patent/FR2487561B1/fr not_active Expired - Lifetime
- 1981-07-23 JP JP56114532A patent/JPS5782300A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3014102A1 (de) * | 1979-04-19 | 1980-10-23 | Sperry Corp | Schaltung zur wahrnehmung und korrektur von fehlern in halbleiterzellen |
Non-Patent Citations (4)
| Title |
|---|
| Computer Design, Febr. 1973, S. 53-58 * |
| Dito, Januar 1979, S. 2-9 * |
| IEEE Transactions on Electron Devices, Juni 1979, S. 853-860 * |
| Intel Corporation, "Memory System Design Seminar", 1979, S. 149-155 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US4369510A (en) | 1983-01-18 |
| IT8148909A0 (it) | 1981-07-15 |
| JPS6230665B2 (de) | 1987-07-03 |
| FR2487561A1 (fr) | 1982-01-29 |
| IT1171392B (it) | 1987-06-10 |
| AU546314B2 (en) | 1985-08-29 |
| FR2487561B1 (fr) | 1990-02-16 |
| JPS5782300A (en) | 1982-05-22 |
| CA1168364A (en) | 1984-05-29 |
| AU7231281A (en) | 1982-01-28 |
| DE3128729C2 (de) | 1985-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3128729A1 (de) | Halbleiter-speichersystem | |
| DE3128740C2 (de) | ||
| DE2523414C3 (de) | Hierarchische Speicheranordnung mit mehr als zwei Speicherstufen | |
| DE2806024C2 (de) | ||
| DE2364408C3 (de) | Schaltungsanordnung zur Adressierung der Speicherplätze eines aus mehreren Chips bestehenden Speichers | |
| DE2646162C3 (de) | Schaltungsanordnung zum Ersetzen fehlerhafter Informationen in Speicherplätzen eines nicht veränderbaren Speichers | |
| DE2702090C3 (de) | Datenverarbeitungssystem mit einem zentralen Prozessor | |
| DE2328869C2 (de) | Verfahren und Schaltungsanordnung zum Betreiben eines digitalen Speichersystems | |
| DE2637004C2 (de) | Dynamischer Halbleiterspeicher | |
| DE2359178A1 (de) | Speicheranordnung | |
| DE2928488A1 (de) | Speicher-subsystem | |
| DE1499722B1 (de) | Einrichtung zur modifizierung von informationswoertern | |
| DE2331589A1 (de) | Datenverarbeitungsanordnung | |
| DE2746505C2 (de) | ||
| DE2905675A1 (de) | Schaltungsanordnung zur sperrung des zugangs zu einem speicher | |
| DE2054830C3 (de) | Informationsverarbeitungsanlage mit Mitteln zum Zugriff zu Speicher-Datenfeldern variabler Länge | |
| DE2456709C2 (de) | Schaltungsanordnung zur Fehlererkennung und -korrektur | |
| DE2725396C3 (de) | ||
| DE2926322C2 (de) | Speicher-Subsystem | |
| DE1284996B (de) | Leseschaltung fuer einen Speicher | |
| DE2450468C2 (de) | Fehlerkorrekturanordnung für einen Speicher | |
| DE2905676A1 (de) | Integrierte schaltung mit einem einzigen chip | |
| DE2357654C2 (de) | Assoziativspeicher | |
| DE2458525B2 (de) | Speicheranordnung mit Haupt- und Pufferspeicher | |
| DE2648225C2 (de) | Datenspeicherwerk |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: HONEYWELL BULL INC., MINNEAPOLIS, MINN., US |
|
| 8339 | Ceased/non-payment of the annual fee |