DE3119886A1 - Verfahren zur herstellung eines halbleiterbauelements - Google Patents

Verfahren zur herstellung eines halbleiterbauelements

Info

Publication number
DE3119886A1
DE3119886A1 DE19813119886 DE3119886A DE3119886A1 DE 3119886 A1 DE3119886 A1 DE 3119886A1 DE 19813119886 DE19813119886 DE 19813119886 DE 3119886 A DE3119886 A DE 3119886A DE 3119886 A1 DE3119886 A1 DE 3119886A1
Authority
DE
Germany
Prior art keywords
single crystal
semiconductor layer
layer
crystal semiconductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19813119886
Other languages
English (en)
Other versions
DE3119886C2 (de
Inventor
Yamichi Sagamihara Kanagawa Ohmura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP6589780A external-priority patent/JPS56162828A/ja
Priority claimed from JP55143625A external-priority patent/JPS5768064A/ja
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3119886A1 publication Critical patent/DE3119886A1/de
Application granted granted Critical
Publication of DE3119886C2 publication Critical patent/DE3119886C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Description

3113886
·: :": Γ":PATENTANWÄLTE JDRrKABOR frDRJCLUNKER
Be Schreibung:
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements und im Besonderen auf ein Herstellungsverfahren, bei dem das Halbleiterbauelement vorbestimmte Halbleiterbauelemente auf einem Isolierträger aufweist.
Ein übliches Herstellungsverfahren eines Halbleiterbauelements mit vorbestimmten Halbleiterelementen auf einem Isolierträger (auch Substrat genannt) oder eines Bausteins, bei dem Silizium auf einem Saphir vorgesehen ist (das im folgenden als SOS-Baustein bezeichnet wird), bei dem Silizium-Halbleiterelemente auf einem Saphirträger (auch Saphirsubstrat genannt) gebildet werden, umfaßt mehrere Verfahrensschritte, wie das Aufbringen einer Silizium-Einkristallschicht - auf dem Saphirträger, das Umwandeln der Silizium· - ■ Einkristallschicht in eine amorphe Anordnung in einem gewünschten Bereich, und das Erhitzen der Silizium-Einzelkristallschicht mit amorpher Struktur auf 900° C oder 1000° C und dem Wiederherstellen der Einkristallstruktur. Nach dem Ende dieser Verfahrensschritte sind in der Silizium-Einkristallschicht vorbestimmte Elemente oder beispielsweise ein MOS-Transistor gebildet.
Die Lochbeweglichkeit des SOS Bausteins, der gemäß dem üblichen Verfahren hergestellt ist, wird nicht verändert, wohl
3113386
aber die Elektronenbeweglichkeit vermindert. Bei einem N-Kanal-MOS-Transistor, der in der (1QO) Ebene der p-leitenden Siliziummasse mit einer Akzeptorkonzentration von bei-
1 ß —3
spielsweise 5'10'°cm gebildet ist, reicht die Feldeffekt-Beweglichkeit von 900 cm2/V·see bis 10002/V*sec, während bei einem auf einem SOS-Träger ausgebildeten N-Kanal-MOS-Transistor, der eine Silizium-Einkristallsehicht aufweist, deren Dicke zwischen 0,7 μπι bis 1 μΐη schwankt, die Beweglichkeit nur ungefähr 600 cm2/V*sec beträgt.
Der Grund für den oben erwähnten Nachteil liegt darin begründet, daß der verwendete Saphir' als Isolierträger (Substrat) einen zweimal größeren Wärmeausdehnungskoeffizienten aufweist, als Silizium, und wenn der SOS-Baustein nach der Beendigung des Entstehungsvorganges wieder auf Zimmertemperatur gebracht wird, zieht sich der Saphirträger mehr als die Siliziumschicht zusammen. Deshalb ist die Siliziumschicht einer Druckspannung ausgesetzt, die auf deren Hauptebene wirkt, wenn sich der Saphirträger zusammenzieht, wodurch eine Druckverformung verursacht wird. Das untere Ende des Leitungsbandes hinsichtlich der Struktur des Energiebandes des Siliziums liegt in Richtung der Hauptachse des Wellenvektorraumes, d.h. der (100)Achse, wobei die diesem Bereich 'benachbarte Fläche der Elektronen gleicher Energie ein Rotationsellipsoid ist, das mit seiner Längsachse die Richtung der Hauptachse einnimmt. Unter normalen Bedingungen oder wenn keine Druckspannung vorhanden ist, tritt deshalb keine Anisotropie in der Elektronenbeweglichkeit auf. Wenn jedoch eine Druckverformung aufgrund der Kontraktion des Saphirträgers in der Hauptebene oder XY-Ebene der Siliziumschicht erzeugt wird, wird die Energie des Rotations-
Ί <~> O Π Ο
ι i> 3 8 S
ellipsoids in der Kz-Richtung, das heißt die Ebene gleicher Energie höher als die Ebenen gleicher Energie in der Kx- und Ky-Richtung. Deshalb bewegen sich die Elektronen in dem Kz-Tal zu den Kx- und Ky-Tälern, so daß die Elektronenbeweglichkeit in der Hauptebene der Siliziumschicht von den in den Kx- und Ky-Tälern zunehmenenden Elektronen abhängt, die eine verhältnismäßig große Menge aufweisen, wodurch schließlich die Elektronenbeweglichkeit vermindert wird.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterbauelements zu ermöglichen, bei dem die Strom führenden Elemente, die auf einem Isolierträger angeordnet sind, eine große Elektronenbeweglichkeit aufweisen.
Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterbauelements umfaßt einen ersten Verfahrensschritt, bei dem eine Einkristallhalbleiterschicht auf einer ersten Kristallebene eines Isolierträgers mit einem ersten Wärmeausdehnungsgrad gebildet wird, wobei die Einkristallhalbleiterschicht einen zweiten Wärmeausdehnungsgrad und eine zweite Kristallebene als Hauptebene aufweist; einen zweiten Verfahrensschritt, bei dem ausgewählte Ionen in einen gewünschten Bereich der Einkristallhalbleiterschicht eingeführt werden, und diesen in einen amorphen Bereich umwandeln; und einen dritten Verfahrensschritt, bei dem die Einkr'istallstruktur in dem amorphen Bereich, der in dem zweiten Verfahrensschritt gebildet worden ist, wieder hergestellt wird, wobei die Einkristallhalbleiterschicht und der amorphe Bereich auf einer ersten Temperatur gehalten werden, während der
οι ι ο Q ρ ς
O I I J O O Q
- 10 -
Isolierträger auf einer zweiten Temperatur unterhalb der ersten Temperatur gehalten wird. Die Wärmeausdehnung des Isolierträgers wird deshalb während des Wiederherstellen der Einkristallstruktur in der amorphen Schicht so niedrig gehalten, daß in der Einkristallhalbleiterschicht auf den Isolierträger, wenn dieser auf Zimmertemperatur zurückgebracht wird, das Auftreten einer Druckspannung vermindert oder verhindert wird, die in Richtung ihrer Hauptebene wirkt; wohl aber kann eine Dehnungsspannung, die in Richtung der Hauptebene wirkt, auftreten, wodurch die Elektronenbeweglichkeit in der Einkristallhalbleiterschicht stark gesteigert wird.
Nachfolgend wird die Erfindung anhand, von Zeichnungen näher erläutert. Dabei zeigen
Fig. 1 A - 1 D: einen Querschnitt durch ein Halbleiterbauelement während der einzelnen Herstellungsabschnitte ;
Fig. 2: eine Kurve, die den Grad der Heliumrück-
wärtsstreuung an einem Halbleiterbauelement wiedergibt, das nach dem erfindungsgemäßen Verfahren nach Fig. 1 hergestellt ist;
Fig. 3: eine Kurve, die die Beziehung zwischen
der Gate-Spannung und der Feldeffektbeweglichkeit in einem nach dem erfindungsgemäßen Verfahren nach Fig. 1 hergestellten Halbleiterbauelements wiedergibt;
Fig. 4 A - 4 D: schematische Querschnitte durch Halbleiterbauelemente während unterschiedlicher Verfahrensabschnitte nach einem zweiten erfindungsgemäßen Ausführungsbeispiel;
31 19 3 0S
Fig. 5 A - 5 D: eine hauptsächliche Weiterverarbeitung,
die nach den in Fig. 4 A - 4 D gezeigten Verfahrensschritten ausgeführt wird, und bei der N-Kanal- und P-Kanalelemente auf dem einzelnen Isolierträger ausgebildet werden;
Fig. 6 A - 6 D: andere Hauptverfahren, die denen in den
Fig. 5 A - 5 D gezeigten entsprechen;
Fig. 7 A - 7 D: weitere Hauptverfahren, die jenen in den
Fig. 5 A - 5 D gezeigten entsprechen.
Fig. 1 A - 1 D zeigt schematische Querschnitte eines Halbleiters, der gemäß eines ersten Ausführungsbeispieles nach dem erfindungsgemäßen Herstellungsverfahren hergestellt ist. In Fig. 1 A ist ein Isolierträger (Substrat) z. B. ein Saphirträger 10 bis auf eine Dicke von ungefähr 320 μπι abgeschliffen. Bei dem Saphirträger 10 ist z. B. die (T012)Kristallebene als die Hauptebene ausgewählt. Eine Siliziumeinkristallschicht 12 weist eine Dicke von z. B. 0,7 μΐη auf, und ist auf der Hauptebene des Saphirträgers 10 ausgebildet. Die Siliziumeinkristallschicht 12 ist epitaxial durch thermische Zersetzung von Siliziumwasserstoff (SiH^) gewachsen, der durch Wasserstoff (H2) in einer Atmosphäre von beispielsweise 950° C verdünnt worden ist. Die Siliziumeinkristallschicht 12 weist deshalb die (100)Ebene als Hauptebene auf.
Wie in den Figuren 1 B gezeigt, wird die in Figur 1 A gebildete SOS-Platine bei einer Temperatur unter 20° gehalten,
3179886
während beispielsweise Siliziumionen (Si+)14 in allen Bereichen der Siliziumeinkristallschicht 12 implantiert werden. Diese Si+-Implantation wird durch eine aufeinanderfolgend ständig erhöhte Implantationsenergie von 140 KeV, 250 KeV, 400 KeV, 550 KeV und 700 KeV durchgeführt, wobei die Si+-Implantationsdosis bei jeder Implantationsenergie auf zB 1-10 cm eingestellt wird. Dadurch ergibt sich, daß die Kristallstruktur der Siliziumeinkristallschicht 12 beginnt, sich vom Grenzbereich mit dem Saphirträger 10 aus in eine amorphe Struktur umzuwandeln. Die Siliziumschicht 16wird mit Ausnahme eine Oberflächenabschnittes 17 in eine amorphe Kristallstruktur umgewandelt worden, wobei der Oberflächenabschnitt 17 eine Einzelkristallstruktur mit vorbestimmter Tiefe von beispielsweise 300 Ä oder zumindest mehr als 20 A aufweist, wodurch ein darunter liegender amorpher Bereich 18 gebildet wird.
Eine gemäß dem Verfahrensschritt 1 B gebildete SOS-Platine wird, wie in Figur 1 C gezeigt ist, ist einen Ofen 24 gegeben. Ein Heizkörper 28 ist an der Außenwand 26 des Ofens 24 angeordnet; dann strömt beispielsweise Stickstoff (LnU) in der durch einen Pfeil 30 gezeigten Richtung in den Ofen 24. Darüberhinaus ist ein Kühltisch 32 aus korrosionsbeständigem Stahl vorgesehen, der eine Kühlleitung 34 aufnimmt. Kühlgas, wie z. B. Helium (He) zirkuliert durch die Kühlleitung 34 in der durch die Pfeile 36, 37 und 38 gezeigten Richtung, wobei eine gexiünschte Temperatur durch eine Regelung der Konzentration des zirkulierenden Heliumgases eingestellt werden kann. Nachdem die SOS-Platine 20 auf dem Kühltisch 32 mit einem bei niedriger Temperatur schmelzenden Metall festgekittet ist, z. B. Indium 40, strömt Stickstoffgas (N2) in die Ofen 24, um die Innen-
" 1 1 η ο ο ς οι I oöüO
seite von ihm auf eine Temperatur von beispielsweise 900° C zu halten. Der Saphirträger 10 der SOS-Platine 20, der mit dem Kühltisch 32 verbunden ist, wird auf eine Temperatur unter 400° C, z. B. 300° C durch ständig durch die Kühlleitung 34 zirkulierendes Heliumgas gekühlt. Dabei ist es notwendig, daß die Innentemperatur des Ofens von 900° C beispielsweise für 30 Minuten in einem nicht gezeigten Bereich benachbart zu der Grenzfläche zwischen dem amorphen Abschnitt 18 und dem Saphirträger 10 aufrechterhalten wird; diese Grenzschicht weist eine Dicke von beispielsweise zumindest 100 A oder 1 μπι auf. Da die Einkristallsiliziumschicht 42 und der Saphirträger·10 vorher und dicht und fest miteinander verbunden wurden, kann die Ausdehnung der Einkristallsiliziumschicht 42 durch den Saphirträger 10 niedrig gehalten werden, wenn die SOS-Platine nach Beendigung der Hitzebehandlurig wieder auf Raumtemperatur gebracht wird. Tests haben ergeben, daß die amorphe Struktur in der Einkristall-, Siliziumschicht 42 sogar nach dem Ende des in Figur 1 C gezeigten Verfahrensschrittes teilweise zurückbleibt, wenn die Dicke der Grenzschicht in dem Saphirträger 10 kleiner als 100 A gewählt wird. Deshalb wird die Innenseite der SOS-Platine 20, die mit dem Kühltisch 32 fest verbunden ist, mit Ausnahme der oben erwähnten Grenzschicht des Saphirträgers 10 auf eine Temperatur von 300° C gekühlt. Dies führt dazu, daß die Wärmeausdehnung des Saphirträgers 10 gesenkt wird, während der amorphe Abschnitt 18 der auf 900° C aufgeheizten Siliziumschicht 16 epitaxial in fester Phase kristallisiert, wobei als Kristallkeim der auf der Oberfläche des amorphen Abschnitts 18 zurückgelassene einkristalline Oberflächenabschnitt 17 verwendet wird. Das heißt,
daß der amorphe Abschnitt 18, der gemäß dem Verfahrensschritt nach 1 B gebildet wurde, verschwindet und die Siliziumschicht 16 in allen ihren Bereichen umgebildet wird, so daß der Saphirträger 10 an die eine Einkristallstruktur aufweisende Siliziumeinkristallschicht 42 angrenzt. Die Innentemperatur des Ofens wird unter Berücksichtigung des folgenden gewählt. Es wurde nämlich durch Tests herausgefunden, daß der amorphe Abschnitt 18 der Siliziumschicht bei einer Temperatur höher als 450° C in fester Phase epitaxial zu kristallisieren beginnt, und einen zufriedenstellenden Einkristall bis an den angrenzenden Saphirträger 10 ergibt, der in dem Verfahrensschritt nach Figur 1 C eine Temperatur größer als 550° C aufweist. Deshalb ist die Innentemperatur des Ofens 24 auf 900° C in diesem erfindungsgemäßen Ausführungsbeispiel eingeregelt worden.
Die Bildung einer Siliziumeinkristallschicht 42 kann durch Messungen an der SOS-Platine nach der Hitzebehandlung entsprechend Figur 1 C mit Hilfe der Heliumionen-Rückstreuspektroskopie bestätigt werden.
In Figur 2 ist in einer Kurve das Verhältnis zwischen der Kanalzahl N und der Streurate S der SOS-Platine gezeigt, die das Meßergebnis eines durchgeführten HeIium-Rückstreuspektrums darstellen. Die.Kanalnummer N entspricht der Dicke der Siliziumschicht. Eine Kurve 50 zeigt das statistische Verteilungsspektrum, bevor Ionen in die Siliziumeinkristallschicht 12 in Figur 1 A implantiert wurden, während eine Kurve 52 die Verhältnisse nach der Implantation der Ionen in die Siliziumschicht 16 in Figur 1 B wiedergibt, und eine
j§ er·
• · ♦
• m Bf
• · m
Kurve 54 das VerteilungsSpektrum nach der Hitzebehandlung des Siliziumeinkristalls 42 in Figur 1 D wiedergibt.
Dabei wurde die Dicke des Einkristalloberflächenabschnitts 17 der Siliziumschicht 16 bei dem Verfahrensschritt nach Figur 1 B unter Berücksichtigung der folgenden Tatsachen auf 300 A festgesetzt. Wenn die Implantationsdosis der Siliziumionen 14 erhöht wird, um die Dicke des Oberflächenab-
schnittes 17 auf unter 20 A zu verringern, ist der amorphe Abschnitt 18 selbst dann nicht einkristallin, wenn er später irgendeiner Hitzebehandlung ausgesetzt wird. Um eine Einkristallsiliziumschicht 42 zu erhalten, die durch ein in einer festen Phase vonstatten gehendes Wachstum umgewandelt wird, ist es deshalb notwendig, daß die Dosis der Ionenimplantation so eingestellt wird, daß der einkristalline Oberflächenabschnitt 17, mit einer Dicke von mindestens 20 A übriggelassen wird.
Messungen haben ergeben, daß die Gitterkonstante der so gebildeten SOS-Platine in Richtung auf die Schichttiefe der Einkristallsiliziumschicht 42 (Fig. 1 D) 5,420 A beträgt, die somit kleiner ist als die von gewöhnlicher Siliziummasse.· Aufgrund dieser Meßergebnisse ist es offenkundig, daß eine Dehnungsspannung auf die (100)Hauptebene der Einzelkristallsiliziumschicht 42 wirkt.
Nach Beendigung der in den Figuren 1 A - 1 D gezeigten Verfahrens schritte, wird die SOS-Platine entsprechend den allgemein bekannten Fabrikationstechniken bearbeitet, um einen N-Kanal MOS-Transistor herzustellen. In Figur 3 zeigt eine Kurve den Wechsel der Feldeffektbeweglichkeit \ife in
J ι
Bezug auf die Gate-Spannung Vg(in Volt) des N-Kanal MOS-Transistors. Eine Kurve 60 gibt die \ife Änderung des N-Kanal MOS-Transistors wieder, der aus der SOS-Platine gebildet ist, die herkömmlich hergestellt ist; dabei ist der maximale Wert ungefähr 600 cm2/V«see. Der maximale Wert von life eines aus gewöhnlichem Blocksiliziumsubstrat hergestellten N-Kanal MOS-Transistors liegt, wie aus Kurve 62 zu ersehen ist, bei ungefähr 1000 cm2/V"sec. Im Gegensatz dazu erreicht, wie aus der Kurve 64 zu ersehen ist, die Beweglichkeit \ifß eines N-Kanal MOS-Transistors, der aus einer nach dem erfindurigsgemäßen Verfahren hergestellten SOS-Platine geformt ist, einen maximalen Wert von 1200 cm2/V·see; dies ist ersichtlich größer als jeder andere·.oben erwähnte Wert.
Nach dem erfindungsgemäßen Herstellungsverfahren eines Halbleiterbauelements weist der Saphirträger 10, der auf dem Kühltisch 32 mittels eines bei niedriger Temperatur schmelzenden Metalls, z. B. Indium 40, festgekittet ist, auf einer um 300° C niedrigeren Temperatur als die Innentemperatur gehalten, während der amorphe Abschnitt 18 der Siliziumschicht 16 in dem Ofen 24 auf 900° C aufgeheizt wird, um ein Kristallwachstum in fester Phase zu ermöglichen. Dazu wird die Wärmeausdehnung des Saphirträgers 10, der einen größeren Wärmeausdehnungskoeffizienten als die Siliziumschicht hat, niedrig gehalten. Wenn die hitzebehandelte SOS-Platine wieder auf Raumtemperatur zurückgebracht wird, wird der Kontraktionsgrad des Saphirträgers 10 kleiner als der der Einkristallsiliziumschicht 42, die sich auf dem
1 O O Q Q
- 17 -
Saphirträger 10 erstreckt. Dabei ist der Kontraktionsgrad der Einkristallsiliziumschicht 4 2 größer als der des Saphirträgers 10. Wenn die SOS-Platine auf Raumtemperatur zurückgebracht wird, zieht sich deshalb die Einkristallsiliziumschicht 42 in Richtung auf die Hauptebene stärker zusammen, als der Saphirträger 10, wodurch verhindert wird, daß die Einkristallsiliziumschicht 42 einer Druckspannung ausgesetzt wird, die entsprechend der Kontraktion des Saphirträgers 10 in Richtung auf ihre Hauptebene wirkt. Auf die Einkristallsiliziumschicht 42 kann nur die Dehnungsspannung gemäß der Differenz zwischen dem Kontraktionsgrad der Einzelkristallsiliziumschicht 42 und dem des Saphirträgers 10 einwirken, wodurch verhindert wird, daß eine Druckverformung in der Einkristallsiliziumschicht 42 auftritt und dazu beiträgt, daß entsprechend der einwirkenden. Dehnungsspannung in der Einkristallsiliziumschicht 42 eine Dehnungsdeformation auftritt. Deshalb kann die Elektronenbeweglichkeit der Einkristallsiliziumschicht 42, die auf dem Saphirträger 42 ausgebildet ist, in Richtung auf die Hauptebene wesentlich gesteigert werden. Bei den Strom führenden Halbleiterelementen oder MOS-Transistoren, die in der bekannten Weise nach dem Abschluß des in dem ersten erfindungsgemäßen Ausführungsbeispiel gezeigten Herstellungsverfahrens erzeugt werden, kann zusätzlich die Operationsgeschwindigkeit erhöht werden. In dem Fall, in dem die nach dem erfindungsgemäßen Verfahren hergestellten aktiven Elemente die gleiche Operationsgeschwindigkeit wie jene aktiven Elemente von Halbleiterbauelementen haben, die in üblicher Weise hergestellt wur-
ό I I b ö ö b
HI» VJ-"
- 18 -
den, kann das Ausmaß der zusammengefaßten aktiven Elemente erhöht werden, da die Flächen der nach dem erfindungsgemäßen Verfahren hergestellten aktiven Elemente der Halbleiterbauteile kleiner ausgebildet werden können.
Die Elektronenbeweglichkeit kann frei geändert werden, in dem die Kühltemperatur des Saphirträgers 10 der SOS-Platine 20 reguliert wird.Die Elektronenbeweglichkeit der hitzebehandelten Einkristallsiliziumschicht 42 auf die Hauptebene zu kann nämlich auf einen gewünschten Wert eingestellt werden, in dem die Menge des durch die Kühlleitung 34, die in dem Kühltisch 32 vorgesehen ist, strömenden Heliumgases reguliert wird. Wenn gewünscht wird, daß die in der Einkristallsiliziumschicht 42 auftretende Spannung nicht von einer Druckspannung in eine Dehnungsspannung überführt wird, und wenn ebenso gewünscht wird, die Stärke der Druckspannung zu senken oder auf Null zu reduzieren, wobei keine Spannungszustände herbeigeführt werden, kann die Temperaturdifferenz zwischen der Siliziumschicht 20 und dem Saphirträger 10 verringert werden, in dem die Haltetemperatur des Kühltisches 32 auf eine Temperatur über 300° C erhöht oder die Innentemperatur des Ofens 24 gesenkt wird.
Nachfolgend wird ein zweites Ausführungsbeispiel· eines Herstellungsverfahrens eines Halbleiterbauelements beschrieben. In Fig. 4 A ist eine Maske 70 auf einer Einkristallsiliziumschicht 12 ausgebildet, die wiederum auf einem Saphirträger 10 angeordnet ist, und die beispielsweise eine Dicke von 0,5 μπι aufweist. Die Maske 70 ist durch das bekannte chemische Aufdampfverfahren (chemical vapor deposition CVD) von beispielsweise Siliziumdioxyd (SXO2) aufgebracht. Der Abschnitt de
31 1 9SSS
Maske 70, der den vorbestimmten (oder offenen) Bereichen entspricht, in denen N-Kanäle ausgebildet werden sollen, wird durch das in Fig. 4 B gezeigte Verfahren entfernt. Die zurückgelassene Maske bildet jenen Bereich, in dem P-Kanäle gebildet werden sollen, und der Maskenbereich 74 genannt wird. Si 14 wird, wie in Fig. 4 C gezeigt, in die so gebildete SOS-Platine 75 implantiert. Diese Ionenimplantation ist die gleiche wie die in dem ersten Ausführungsbeispiel, im besonderen in Fig. 1 B gezeigt, weshalb eine detaillierte Beschreibung ausgelassen wird. Als Ergebnis der Ionenimplantation wird ein amorpher Abschnitt 76 in einem vorbestimmten Bereich in der Einkristallsiliziumschicht in dem offenen Bereich-72 gebildet. Der amorphe Abschnitt 76, mit Ausnahme eines vorbestimmten Bereichs (oder Oberflächenabschnitt) 78 mit einer Tiefe oder Dicke von
O O
zumindest mehr als 20 A oder beispielsweise 300 A von der Oberfläche der Einkristallsiliziumschicht aus, erreicht dabei die Berührungsfläche mit dem Saphirträger 10. Die Maske 70 verhindert entsprechend den Maskenbereichen 74, daß die meisten der Si+14 in der Einkristallsiliziumschicht 12 implantiert werden. Einige der Siliziumionen 14 durchdringen jedoch die Maske 70, wodurch die Bildung eines weiteren amorphen Abschnitts 80 in der Einkristallsiliziumschicht des Maskenbereichs74verursacht wird. Die Oberfläche des amorphen Abschnitts 80 berührt die Maske 70. Eine nach dem. in Fig. 4 C gezeigten Verfahren hergestellte SOS-Platine wird hitzebehandelt. Dabei v/ird die SOS-Platine 82 in den Ofen 24 gebracht (Fig. 1 C) und die Siliziumschicht wird aufgeheizt, während der Saphirträger 10 auf einer niedri-
V/ 'I I vJ \J \J V-T
- 20 -
geren Temperatur gehalten wird, als die Temperatur, mit der die Siliziumschicht aufgeheizt wird. Diese Hitzebehandlung ist ähnlich zu der in dem ersten Ausführungsbeispiel, im einzelnen in Fig. 1 C gezeigten, weshalb eine detaillierte Beschreibung hierzu ausgelassen wird. Das Aufheizen führt zu dem Ergebnis, daß an dem offenen Bereich 72 und den Maskenbereich 74 die amorphen Abschnitte 76 und 80 in eine Einkristallstruktur umgewandelt werden, wobei der Einkristall in fester Phase epitaxial wächst. Dadurch wird eine Einkristallsiliziumschicht 86 auf dem Saphirträger 10 wie in Fig. 4 D gezeigt gebildet. Das Bezugszeichen 88 bezieht sich auf eine SOS-Platine, be,i der die Maske 70 in einer bekannten Art und Weise entfernt worden ist.
Messungen haben ergeben, daß die Gitterkonstante der SOS-Platine 88 in Richtung auf die Schichtdicke der hitzebehandelten Einkristallsiliziumschicht an dem offenen Bereich
72 5,420 A beträgt. Sie ist kleiner als die Gitterkonstante eines üblichen Siliziumblocks und zeigt deshalb, daß eine
Zugverformung in der Einkristallsiliziumschicht mit dem offenen Bereich 72 auf die (100)Hauptebene verursacht wird. Es wurde herausgefunden, daß die Gitterkonstante in Richtung auf die Schichtdicke der Einkristallsiliziumschicht
im Maskenbereich 74 einen Wert von 5,440 A aufweist, was zeigt, daß eine Zugverformung immer noch auf die Hauptebene der Siliziumschicht wirkt. Die Elektronenbeweglichkeit im offenen Bereich 72, in dem N-Kanäle ausgebildet werden, die Elektronen als Träger verwenden, kann deshalb, was noch auszuführen ist, gesteigert werden. Die Lochbeweglichkeit im Maskenbereich 74, in dem P-Kanäle ausgebildet, die Löcher
λ Am ·· ·*
- 21 -
als ihre Träger verwenden, kann ebenso erhöht werden, da die Lochbeweglichkeit kraft der Druckspannung auf die Hauptebene der Siliziumschicht größer wird, als im Vergleich mit dem Siliziumblock im Falle von Löchern als Träger, der umgekehrt ist zu dem Fall, bei dem Elektronen als Träger verwendet werden.
Gemäß dem in den Fig. 5 A - 5 C gezeigten Verfahren werden N- und P-Kanalelemente auf der SOS-Platine gebildet, nach dem diese nach Abschluß der in den Fig. 4 A - 4 C gezeigten Verfahrenssehritte fertiggestellt ist. Überdies wird ein dünner Hitzeoxidfilm 90 und eine durch das CVD-Verfahren aufgedampfte SiC>2 (oder CVD Polykrxstallinsilizium) Schicht auf der Einkristallinsiliziumschicht 86 (Fig. 4 D) auf dem Saphirträger 10 gebildet, wonach die SOS-Platine 88 dann chemisch geätzt wird. Wie in Fig. 5 A gezeigt, ist eine Siliziumschicht 98 mit entsprechendem offenen Bereich 72, in denen N-Kanalelemente gebildet werden sollen, (im folgenden als N-Kanalelementfläche bezeichnet), von einer Siliziumschicht 100 mit entsprechendem Maskenbereich 74 getrennt, in dem P-Kanalelemente gebildet werden sollen (im folgenden als" P-Kanalelementflache bezeichnet). Die Ionenimplantation in den Siliziumschichten 98 und 100 kann vor oder nach dem Trennungsvorgang durchgeführt werden, um zu verhindern, daß ein nicht erwünschter gestörter MOS-Transistor an den Seiten oder dergleichen der inselförmigen Siliziumschichten 98 und 100 gebildet wird. Ein lichtempfindlicher Fotolack.102 ist auf dem N-Kanalelementbereich 72 aufgetragen. Danach werden z. B. Phosphorionen '(P+) 99 in einer Menge
J 1 I y 8 8 b JL2. ·: : : : ::.. -.." "
1 3
von 1*10 /cm3 bei 50 KV in den P-Kanalelementbereich 74 implantiert. In dem Fall, in dem Borionen (B+) in einer Anzahl von 1*1013/cm3 bei 30 KV in die Seite der inseiförmigen Siliziumschicht 98 bei dem N-Kanalelementbereich implantiert werden, ist ein nicht gezeigter lichtempfindlicher Fotolack auf dem P-Kanalelementbereich 74 aufgebracht. Der Hitzeoxidfilm 90 und die CVD-SiO2-Schicht 92 werden dann entfernt. Die Oxidfilme 104 und 106 werden
jeweils entsprechend dem in Fig. 5 B gezeigten Verfahren auf der Oberfläche einer jeden inselförmigen Siliziumschicht 98 und 99 bei den N- und P-Kanalelementbereichen 72 und 74 aufgezogen. Diese Oxidfilme 104 und 106 werden
so ausgebildet, daß sie eine Dicke von ungefähr 800 A aufweisen, wobei trockener Sauerstoff (O2) verwendet wird.
Während der P-Kanalelementbereich 74 mit einem nicht gezeigten Fotolack beschichtet ist, werden z.B. Borionen
(B+) in den N-Kanalelementbereich 72 implantiert. Die
Ionendosis und die Nachbeschleunigungsspannung werden
dieses Mal so eingestellt, daß die Schwellenspannung des N-Kanalelernents + 1 Volt wird. Nachdem der lichtempfindliche Fotolack entfernt ist, wird der N-Kanalelementbereich-72 mit einem Fotolack 108 beschichtet, während P+I10 in dem P-Kanalelementbereich 74 implantiert werden. Die Schwellspannung der P-Kanalelemente wird dieses Mal auf -1 Volt eingeregelt. In Fig. 5 G sind jeweils Siliziumschichten
112 und 114, jede ungefähr 3500 A dick, auf den Kanalelementbereichen 72 und 74 mittels des bekannten CVD-Verfahrens, bei der die thermische Aufdampfung von Siliziumwasserstoff (SiH^) Anwendung findet, ausgebildet.
Die inselförmige Siliziumschicht 98 des N-Kanalelementbereichs 72, der Oxidfilm 104 und die polykristalline Siliziumschicht
112 werden mit einer phosphor dotiert en SiC>2 (PSG)-Schicht
116 beschichtet und Borionen (B+) 118 werden in dem P-Kanalelementbereich 74 injiziert. Durch die Injektion von Borionen in einer Größenordnung von 1*10 /cm3 bei 30 KV in den Source-Anschluß, Drain-Anschluß und die polykristalline Siliziumschicht 114 des P-Kanalelementbereichs J7S wird ein P-Kanal
MOS-Transistor 120 (Fig. 5 D) gebildet. Nach der Hitzebehandlung ist Phosphor aus der SiO (PSG)-Schicht 116 in dem Source-Anschluß und Drain-Anschluß der inselförmigen Siliziumschicht 98 und in der polykristallinen Siliziumschicht 112 bei den N-KanaIelementflächen 72 angereichert, wodurch ein N-Kanal MOS-Transistor 122 (Fig. 5 D) gebildet wird. Eine SiO2~Schicht 124 wird dann, wie Fig. 5 D zeigt, mittels des bekannten
CVD-Verfahrens auf die N- und P-Kanal MOS-Transistoren 120 und 122 aufgezogen. Schließlich werden in bekannter Art
und Weise Aluminiumelektronen 126 ausgebildet und miteinander in jedem Transistor verdrahtet.
Zusätzlich zu dem in Fig. 5 A gezeigten die Halbleiterelemente trennenden Verfahren besteht ein anderes Verfahren, in dem die N- und P-Kanalelementbereiche r72 und 74 voneinander
durch eine Trennisolierschicht 130 getrennt werden können. Wie in den Fig. 6 Ä und B gezeigt, wird ein sauerstoffundurchlässiger Film 132f der z. B. aus Platin (Pt), aus Aluminiumoxid (AI2O3) oder aus Siliziumnitrid (SiN) hergestellt sein kann, direkt auf der Siliziumschicht 86 einer jeden
Elementbereichei 72 und74 auf gebracht oder es wird ein nicht näher gezeigter dünner Oxydfilm auf der Siliziumschicht 86 aufgebracht. Die Trennschicht 130 wird durch Oxidation zwischen den Elementbereichen 72 und 74 so weit aus-
O ; i cööO
gebildet, daß sie den Saphirträger 10 erreicht. Die in den Fig. 6 C und 6 D gezeigten Verfahren sind dieselben wie die in den Fig. 5 C und 5 D gezeigten.
Wie in den Fig. 7 A und 7 B gezeigt, können die beiden oben beschriebenen Trennverfahren miteinander kombiniert werden. Nach dem sauerstoffundurchlässige Film 132 auf der Siliziumschicht 86 in dem in Fig. 7 A gezeigten Verfahren aufgebracht ist, wird ein Bereich 134 der Siliziumschicht entsprechend dem Grenzbereich zwischen den Elementbereichen 72 und 74 durch Ätzen entfernt, um eine Ausnehmung von der Oberfläche aus mit einer Tiefe von beispielsweise 3000 A auszubilden. Die in Fig. 7 B gezeigte Trennisolierschicht 130 wird dann in dem Bereich 134 durch ein gleiches wie in Fig.
6 B gezeigtes Verfahren gebildet. Da die in den Fig. 7 C und
7 D gezeigten Verfahrensschritte dieselben wie die in den Fig. 5 C und 5 D gezeigten sind, wird eine detaillierte Beschreibung davon ausgelassen.
Der so auf einem einzelnen Saphirträger ausgebildete N-Kanal MOS-Transistor 104 und P-Kanal MOS-Transistor 106 können kombiniert werden, um einen CMOS-Inverter zu bilden. Für die Kanallänge und —weite des N-Kanal MOS-Transistors 106 dieses CMOS-Inverters werden jeweils 6 μΐη und 4,5 μΐη gewählt. Die mit einem Ringoszillator bei jeder Stufe des CMOS-Inverters gemessene Zeitverzögerung beträgt ungefähr 1,5 nsec, was einem CMOS-Inverter entspricht, der aus einer üblichen SOS-Platine gebildet ist, dessen Kanallänge und -weite jeweils 6 μΐη und 8 μΐη beträgt.
C i i ι. j J
Gemäß des zweiten Ausführungsbeispieles der oben beschriebenen Erfindung wird der amorphe Abschnitt 76 nur in dem gewünschten Bereich auf dem Saphirträger 10 oder in dem Bereich, wo die N-Kana Ie leinen te vorgesehen sein sollen, gebildet. Dieser amorphe Abschnitt 76 wächst in fester Phase durch Hitzebehandlung, um eine Einkristallsiliziumschicht 86 wie oben beschrieben zu gestalten. Deshalb wird keine Druck- oder Dehnungsspannung in der Siliziumschicht des N-Kanalelementbereichs 72 verursacht, wodurch die Elektronenbeweglichkeit in dieser Siliziumschicht gesteigert wird. Diese Elektronenbeweglichkeit kann frei durch einen Wechsel der Differenz zwischen der Innentemperatur des Ofens 24 während der Hitzebehandlung des amorphen Abschnitts und der Temperatur des Kühltisches 32 zum Kühlen des Saphirträgers 10 reguliert werden. Andererseits wird die Lochbeweglichkeit der Siliziumschicht in dem P-Kanalelementbereich 74 nicht durch die oben beschriebenen Verfahrensschritte eingeschränkt und die Operationsgeschwindigkeit der so gebildeten P-Kanal MOS-Transistors 120 wird nicht verringert. Deshalb erhält man eine große Trägerbeweglichkeit, wobei jede Art eines MOS-Transistors leicht auf dem einzelnen Saphirträger 10 gestaltet werden kann, was die leichte Herstellung von komplementären MOS(CMOS)-Bauelementen mit SOS-Struktur ermöglicht. Zusätzlich können, wenn die Trägerbeweglichkeit in den Elementen gleich groß wie bei den üblich verwendeten sein soll, diese Elemente mit kleinerer Größe ausgeführt werden, wodurch CMOS-Bauelemente mit hoher Integration ermöglicht werden.
Obgleich die gezeigte Erfindung in Bezug auf einzelnen Ausführung sformen beschrieben ist, sind zahlreiche Änderungen
U.
und Modifikationen möglich, ohne daß der Bereich der vorliegenden Erfindung verlassen wird. Obwohl der amorphe Abschnitt bei Zimmertemperatur durch Ionenimplantation in der Einkristallsiliziumschicht in dem oben erwähnten Ausführungsbeispiel gebildet wurde, können mehrfach Ioneninjektionen mit Siliziumionen (Si+) angewandt werden, wobei die SOS-Platine z.. B. auf 77° Kelvin gehalten wird. Eine Bestrahlung mit Energiestrahlen kann während des Heizvorganges der SOS-Platine angewandt werden, nachdem der amorphe Bereich gebildet ist. Die SOS-Platine ist fest auf dem Kühltisch aufgekittet, der bei einer Temperatur von minus 20° C gehalten wird, und wird mit einem Laser, z. B.' einem Argon-Laser (Ar) mit 10 W bestrahlt. Der Argon-Laserstrahl wird durch eine Linse mit ungefähr 120 U- 0 fokusiert, wobei der Laserstrahl mit einer Geschwindigkeit von ungefähr 1 cm/sec auf der Oberfläche der Siliziumschicht bewegt wird, wobei der Laser bei jeder Bewegung in einer seitlichen Richtung um 10 pm bewegt wird. Die Feldeffektbeweglichkeit \ife des N-Kanal MOS-Transistors auf der SOS-Platine, die durch Hitzebehandlung mittels eines Laserstrahls gestaltet wird, wird weiter auf 1300 cm2/V- see erhöht.
Die Ionen, die in die Einkristallsiliziumschicht injiziert werden, um einen amorphen Abschnitt zu bilden, sind nicht auf Siliziumionen (Si+) beschränkt, vielmehr können auch andere Elemente der IV. Gruppe ausgewählt werden. In gleicher Weise kann die Siliziumschicht aus einem N-Typ oder einem P-Typ bestehen. Es kann daher frei gewählt werden, ob die SiIiziumschicht, aus der die N-Kanalelemente gebildet werden sollen, die Leitfähigkeit eines P-Typs oder eines N-Typs aufweist.
3 -; 1 £386 2%. ' *
- 27 -
Darüberhinaus kann die Siliziumschicht anstelle eines Silxziummaterials aus GaP gebildet werden, und die Hitzebehandlung kann unter Verwendung eines pulsierenden oder kontinuierlichen Elektronstrahls durchgeführt werden, der so angeordnet ist, daß der amorphe Bereich in fester Phase kristallisiert. Es ist auch nicht notwendig, daß die SOS-Platine in dem Fall gekühlt wird, wenn eine Bestrahlung mit einem CW AR-Laser und mit einem CW-Elektronenstrahl von 20 KV und 3 mA bzgl. der SOS-Platine nach der Bildung des amorphen Abschnittes angewandt wird, wobei die SOS-Platine auf einem Kupferblock mit großer Wärmeleitfähigkeit angeordnet ist» Die Gitterkonstante der Einkristallsiliziumschicht in der SOS-Platine, die wie beschrieben bei der Umwandlung des amorphen Abschnitts in die feste Phase erhalten wird, be-
trägt 5,433 A. Die Zeitverzögerung des CMOS-Inverters, der einen gemäß dem oben beschriebenen Verfahren hergestellten N-Kanal-Transistor enthält.und der eine Kanalbreite von 5 μΐη aufweist, wurde mit 1,5 nsec gemessen.

Claims (16)

  1. : :"";. :"'::ßATE3NTiVNWÄLTE .:Dft:RADQR &DR JOLUNKER
    K 13381
    TOKYO SHIBAURA DENKI KABUSHIKI KAISHA
    72 Horikawa-cho, Saiwai-ku,
    Kawasaki-shi, Japan
    Patentan Sprüche
    Verfahren zur Herstellung eines Halbleiterbauelements
    iy Verfahren zur Herstellung eines Halbleiterbauelements mit einem ersten Verfahrensschritt, bei dem eine Einkristallhalbleiterschicht (12) auf einer ersten Kristallebene auf einem Isolierträger (10) ausgebildet wird, der einen ersten Wärmeausdehnungsgrad hat, wobei die Einkristallhalbleiterschicht (12) einen zweiten Wärmeausdehnungsgrad und eine zweite Kristallebene als ihre Hauptebene aufweist, und einem zweiten Verfahrensschritt, bei dem ein gewünschter Bereich der Einkristallhalbleiterschicht (12) in einexi amorphen Abschnitt (18, 76) umgewandelt wird, und mit einem dritten Verfahrensschritt, bei dem der amorphe Abschnitt (18, 76) wieder kristalliesiert, dadurch gekennzeichnet, daß der amorphe Abschnitt (18, 76) eine Schicht darstellt, die in dem zweiten Verfahrensschritt aus der Einkristallhalbleiterschicht (12) durch Injizieren von ausgewählten Ionen in einen gewünschten Bereich der Einkristallhalbleiterschicht (12) umgewandelt wird, und daß das erneute Auskristallisieren des amorphen Abschnitts (18, 76) in dem dritten Verfahrensschritt unter der Bedingung aus-
    J ! i b' ö ö b
    geführt ist, daß die Einkristallhalbleiterschicht (12) und der amorphe Abschnitt (18,76) auf einer ersten Temperatur gehalten werden, während der Isolierträger (10) auf einer zweiten Temperatur, die unter der ersten Temperatur liegt, gehalten wird.
  2. 2. Verfahren zur Herstellung eines Halbleiterbauelements
    nach Anspruch 1, dadurch gekennzeichnet, daß das erneute Auskristallisieren des amorphen Abschnitts (18, 76) in dem dritten Verfahrensschritt in fester Phase abgewickelt wird, wobei als Kristallkeim ein Abschnitt (17, 78) der Einkristallhalbleiterschicht (12) verwendet wird, in dem keine Ionen injiziert sind und der noch eine Einkristallstruktur aufweist, und wobei der amorphe Abschnitt (18, 76) durch Auskristallisieren in fester Phase zu einer Einkristallschicht (42, 86) umgewandelt wird.
  3. 3. Verfahren zur Herstellung eines Halbleiterbauelements
    nach Anspruch 2, dadurch gekennzeichnet, daß die Einkristallhalbleiterschicht (42, 86), die aus dem amorphen Abschnitt (18, 76) durch Auskristallisieren in einer festen Phase umgewandelt wird, eine Dehnungsspannung von vorbestimmter Stärke, die auf die zweite Kristallebene der Einkristallhalbleiterschicht (42, 86) wirkt, aufweist.
    1938
    — 3 —
  4. 4. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 3, dadurch gekennzeichnet, daß die Stärke der Dehnungsspannung durch einen Wechsel der ersten und zweiten Temperatur eingestellt wird.
  5. 5. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1 , dadurch gekennzeichnet, daß der Isolierträger (10) auf einer Kühlanordnung (32, 34) in dem Ofen (24) befestigt ist und durch Kühlmittel (32, 34) auf einer zweiten Temperatur gehalten wird, während die Einkristallhalbleiterschicht (17, 78) und der amorphe Abschnitt (18, 76) auf dem Isolierträger (10) durch den Ofen (24) auf einer ersten Temperatur gehalten werden.
  6. 6. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 5, dadurch gekennzeichnet, daß die Kühlmittel einen Kühltisch (32) und eine Kühlleitung (34) umfassen, die in dem Kühltisch (32) vorgesehen sind, und durch die ein Kühlgas strömt, und daß der Isolierträger (10) auf dem Kühltisch (32) mit einem vorbestimmten Material (40) verkittet ist.
  7. 7. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 6, dadurch gekennzeichnet, daß das Material (40) aus einem bei niedriger Temperatur schmelzenden Metall besteht.
    . 3113386
  8. 8. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 6 , dadurch gekenn zeich net, daß die zweite Temperatur des auf dem Kühltisch (32) mit diesem fest verbundenen Isolierträgers
    (10) durch die Steuerung der Menge des durch die Kühlleitungen (34) strömenden Kühlgases geändert wird.
  9. 9. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, dadurch gekennzeichnet, daß der amorphe Abschnitt (17) als solcher in einen Bereich der Einkristallhalbleiterschicht (12) gebildet wird, bis er die Grenzfläche des Isolierträgers
    (10) mit Ausnahme eines Oberflächenbereichs (17), der eine vorbestimmte Dicke von der Oberfläche der Einkristallhalbleiterschicht (12) aus aufweist, erreicht.
  10. 10. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 9, dadurch gekennzeich net, daß die Dicke des Oberflächenbereichs (17)
    in der Einkristallhalbleiterschicht (12) mehr als 20 A beträgt.
  11. 11. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, dadurch gekennzeich net, daß der Isolierträger (10) aus Saphir hergestellt ist und daß als erste Kristallebene in diesem Saphir die (T012)-Ebene ausgewählt ist.
  12. 12. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, dadurch gekennzeich net, daß die Einkristallhalbleiterschicht (12) als
    3113886
    Einkristallsiliziumschicht ausgebildet, und die - . (100)Ebene der Siliziumschicht als die zweite Kristallebene ausgewählt ist.
  13. 13. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 12, dadurch gekennzeichnet, daß die in dem zweiten Verfahrensschritt in die die Einkristallsiliziumschicht (12) injizierten Ionen zumindest aus der IV. Gruppe ausgewählt sind.
  14. 14. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Verfahrensschritt eine erste Stufe, in dem ein dünner Film (70) auf der Einkristallhalbleiterschicht (12) ausgebildet wird, um eine Durchdringung von Ionen zu verhindern, eine Stufe, in dem der dünne Film (70) von dem Bereich der Einkristallhalbleiterschicht (12), in dem die Ionen injiziert werden, entfernt wird, und eine Stufe-,umfaßt, bei der die ausgewählten Ionen ausgestrahlt werden und ein gewünschter Bereich in der Einkristallhalbleiterschicht (12) mit Ausnahme des Bereiches, über dem der dünne Film (70) zurückgelassen ist, in einen amorphen Abschnitt (76) umgewandelt wird.
  15. 15. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 14, dadurch gekennzeichnet, daß in dem Bereich (72) der Einkristallhalbleiterschicht (86), in dem die Ionen injiziert sind, ein erstes aktives Element (122) ausgebildet ist, durch das
    3113836
    #■"■* y
    die Elektronen durchgeführt werden, und daß ein zweites aktives Element (120) in den Bereich (74) der Einkristallhalbleiterschicht (86), in dem die Ioneninjektion durch den dünnen Film (70) verhindert wird, ausgebildet ist, in denen die Löcher durchgeführt werden.
  16. 16. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 15, dadurch gekennzeich net, daß die ersten und zweiten aktiven Elemente jeweils N- und P-Kanal Feldeffekttransistoren (122, 120) sind.
DE19813119886 1980-05-20 1981-05-19 Verfahren zur herstellung eines halbleiterbauelements Granted DE3119886A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6589780A JPS56162828A (en) 1980-05-20 1980-05-20 Manufacture of semiconductor device
JP55143625A JPS5768064A (en) 1980-10-16 1980-10-16 Manufacture of semiconductor device

Publications (2)

Publication Number Publication Date
DE3119886A1 true DE3119886A1 (de) 1982-03-11
DE3119886C2 DE3119886C2 (de) 1989-08-24

Family

ID=26407068

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19813119886 Granted DE3119886A1 (de) 1980-05-20 1981-05-19 Verfahren zur herstellung eines halbleiterbauelements

Country Status (3)

Country Link
US (1) US4385937A (de)
DE (1) DE3119886A1 (de)
FR (1) FR2483127B1 (de)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577924A (en) * 1980-06-18 1982-01-16 Hitachi Ltd Semiconductor device and manufacture thereof
JPS5856409A (ja) * 1981-09-30 1983-04-04 Toshiba Corp 半導体装置の製造方法
JPS5861622A (ja) * 1981-10-09 1983-04-12 Hitachi Ltd 単結晶薄膜の製造方法
FR2527385B1 (fr) * 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
JPS5978557A (ja) * 1982-10-27 1984-05-07 Toshiba Corp 相補型ｍｏｓ半導体装置の製造方法
US4509990A (en) * 1982-11-15 1985-04-09 Hughes Aircraft Company Solid phase epitaxy and regrowth process with controlled defect density profiling for heteroepitaxial semiconductor on insulator composite substrates
JPS59159563A (ja) * 1983-03-02 1984-09-10 Toshiba Corp 半導体装置の製造方法
JPH077826B2 (ja) * 1983-08-25 1995-01-30 忠弘 大見 半導体集積回路
JPS60117613A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法
US4588447A (en) * 1984-06-25 1986-05-13 Rockwell International Corporation Method of eliminating p-type electrical activity and increasing channel mobility of Si-implanted and recrystallized SOS films
CA1239706A (en) * 1984-11-26 1988-07-26 Hisao Hayashi Method of forming a thin semiconductor film
US4617066A (en) * 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
US4659392A (en) * 1985-03-21 1987-04-21 Hughes Aircraft Company Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits
US4751554A (en) * 1985-09-27 1988-06-14 Rca Corporation Silicon-on-sapphire integrated circuit and method of making the same
US4758529A (en) * 1985-10-31 1988-07-19 Rca Corporation Method of forming an improved gate dielectric for a MOSFET on an insulating substrate
US4722912A (en) * 1986-04-28 1988-02-02 Rca Corporation Method of forming a semiconductor structure
US4735917A (en) * 1986-04-28 1988-04-05 General Electric Company Silicon-on-sapphire integrated circuits
US4751561A (en) * 1986-04-29 1988-06-14 Rca Corporation Dielectrically isolated PMOS, NMOS, PNP and NPN transistors on a silicon wafer
US4755481A (en) * 1986-05-15 1988-07-05 General Electric Company Method of making a silicon-on-insulator transistor
JPS6310573A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4775641A (en) * 1986-09-25 1988-10-04 General Electric Company Method of making silicon-on-sapphire semiconductor devices
US4749660A (en) * 1986-11-26 1988-06-07 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making an article comprising a buried SiO2 layer
US4786608A (en) * 1986-12-30 1988-11-22 Harris Corp. Technique for forming electric field shielding layer in oxygen-implanted silicon substrate
US4753895A (en) * 1987-02-24 1988-06-28 Hughes Aircraft Company Method of forming low leakage CMOS device on insulating substrate
US4786955A (en) * 1987-02-24 1988-11-22 General Electric Company Semiconductor device with source and drain depth extenders and a method of making the same
US4999320A (en) * 1988-03-31 1991-03-12 Texas Instruments Incorporated Method for suppressing ionization avalanches in a helium wafer cooling assembly
US5290712A (en) * 1989-03-31 1994-03-01 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film
US5137837A (en) * 1990-08-20 1992-08-11 Hughes Aircraft Company Radiation-hard, high-voltage semiconductive device structure fabricated on SOI substrate
US7154147B1 (en) * 1990-11-26 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US8106867B2 (en) 1990-11-26 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US5602403A (en) * 1991-03-01 1997-02-11 The United States Of America As Represented By The Secretary Of The Navy Ion Implantation buried gate insulator field effect transistor
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5298434A (en) * 1992-02-07 1994-03-29 Harris Corporation Selective recrystallization to reduce P-channel transistor leakage in silicon-on-sapphire CMOS radiation hardened integrated circuits
US5643801A (en) * 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
US6544825B1 (en) * 1992-12-26 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a MIS transistor
US5624582A (en) * 1993-01-21 1997-04-29 Vlsi Technology, Inc. Optimization of dry etching through the control of helium backside pressure
US5300443A (en) * 1993-06-30 1994-04-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating complementary enhancement and depletion mode field effect transistors on a single substrate
US6312968B1 (en) * 1993-06-30 2001-11-06 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating an electrically addressable silicon-on-sapphire light valve
US5572040A (en) * 1993-07-12 1996-11-05 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5863823A (en) * 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
US5416043A (en) * 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5973363A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corp. CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator
US5973382A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corporation Capacitor on ultrathin semiconductor on insulator
US5864162A (en) * 1993-07-12 1999-01-26 Peregrine Seimconductor Corporation Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
US5930638A (en) * 1993-07-12 1999-07-27 Peregrine Semiconductor Corp. Method of making a low parasitic resistor on ultrathin silicon on insulator
US6133620A (en) 1995-05-26 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
JP3403812B2 (ja) * 1994-05-31 2003-05-06 株式会社半導体エネルギー研究所 薄膜トランジスタを用いた半導体装置の作製方法
US5548132A (en) 1994-10-24 1996-08-20 Micron Technology, Inc. Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions
US5670387A (en) * 1995-01-03 1997-09-23 Motorola, Inc. Process for forming semiconductor-on-insulator device
GB9520901D0 (en) * 1995-10-12 1995-12-13 Philips Electronics Nv Electronic device manufacture
WO1999040615A1 (en) * 1998-02-04 1999-08-12 Semitool, Inc. Method and apparatus for low-temperature annealing of metallization micro-structures in the production of a microelectronic device
KR100487426B1 (ko) * 2001-07-11 2005-05-04 엘지.필립스 엘시디 주식회사 폴리실리콘 결정화방법 그리고, 이를 이용한 폴리실리콘박막트랜지스터의 제조방법 및 액정표시소자의 제조방법
JP4653374B2 (ja) * 2001-08-23 2011-03-16 セイコーエプソン株式会社 電気光学装置の製造方法
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
KR100979926B1 (ko) * 2002-03-05 2010-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체소자 및 그것을 사용한 반도체장치
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
JP4603845B2 (ja) * 2004-10-12 2010-12-22 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
EP2282198A1 (de) * 2004-11-24 2011-02-09 Sensirion Holding AG Method zur Erzeugung einer Schicht auf einem Substrat
US7291539B2 (en) * 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US8324661B2 (en) * 2009-12-23 2012-12-04 Intel Corporation Quantum well transistors with remote counter doping

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4177084A (en) * 1978-06-09 1979-12-04 Hewlett-Packard Company Method for producing a low defect layer of silicon-on-sapphire wafer
US4309225A (en) * 1979-09-13 1982-01-05 Massachusetts Institute Of Technology Method of crystallizing amorphous material with a moving energy beam
US4261762A (en) * 1979-09-14 1981-04-14 Eaton Corporation Method for conducting heat to or from an article being treated under vacuum

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Appl. Phys. Lett. 36(1) 1. Jan. 1980 p. 64-66 *
Appl. Phys. Lett. 36(6) 15 March 1980, p. 419-422 *

Also Published As

Publication number Publication date
US4385937A (en) 1983-05-31
FR2483127A1 (fr) 1981-11-27
DE3119886C2 (de) 1989-08-24
FR2483127B1 (fr) 1986-06-27

Similar Documents

Publication Publication Date Title
DE3119886C2 (de)
DE3936677C2 (de)
DE4406849C2 (de) Verfahren zur Herstellung eines MOS-Transistors mit einem einen flachen Übergang aufweisenden Source/Drain-Bereich und einer Silicidschicht
DE3541587C2 (de) Verfahren zur Herstellung eines dünnen Halbleiterfilms
DE2934582C2 (de) Verfahren zum Herstellen eines nichtflüchtigen Speichers
DE102004024603B4 (de) Verfahren zum Herstellen einer Halbleitereinrichtung mit Oxidfilmschichten verschiedener Stärken
DE102011123124B3 (de) SiC-Halbleitervorrichtung
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE2707693C3 (de) Verfahren zum Herstellen von dotierten Zonen einer bestimmten Leitungsart in einem Halbleitersubstrat mittels Ionenimplantation
DE2605830C3 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE2618733A1 (de) Halbleiterbauelement mit heterouebergang
DE3225398A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE10214066A1 (de) Halbleiterelement mit retrogradem Dotierprofil in einem Kanalgebiet und ein Verfahren zur Herstellung desselben
DE2125303A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung
DE2512373A1 (de) Sperrschicht-oberflaechen-feldeffekt- transistor
DE102008064719B4 (de) Verfahren zum Herstellen eines Halbleiterelements in einem Substrat
DE2808257B2 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3011982A1 (de) Halbleitervorrichtung mit mehreren feldeffekttransistoren
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE4420052C2 (de) Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE4009837A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
DE102008016426B4 (de) Verfahren zum Erzeugen einer Zugverformung durch Anwenden von Verspannungsgedächtnistechniken in unmittelbarer Nähe zu der Gateelektrode
DE102012201917A1 (de) Nitrid-Halbleitersubstrat und Verfahren zu dessen Herstellung
EP0066730B1 (de) Gateisolations-Schichtstruktur, Verfahren zu ihrer Herstellung und ihre Verwendung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 21/324

8126 Change of the secondary classification

Free format text: H01L 29/78 H01L 27/12 H01L 21/86 H01L 21/265 H01L 21/268

8128 New person/name/address of the agent

Representative=s name: KADOR, U., DIPL.-CHEM. DR.RER.NAT., PAT.-ANW., 800

8127 New person/name/address of the applicant

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee