DE2856954C2 - - Google Patents
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung von durchkon
taktierten gedruckten Schaltungen gemäß dem Oberbegriff des Anspruchs 1.
Ein solches Verfahren ist bekannt (DE-OS 26 52 428).
Bei einem ähnlichen Verfahren (DE-AS 16 90 265) wird das Lot unter Ver
wendung von zwei Galvanoresist-Schichten galvanisch aufgebracht, wobei
die zweite Galvanoresist-Schicht erst aufgebracht wird, nachdem die
erste entfernt worden ist.
Aufgabe der Erfindung ist es, die bekannte Herstellungstechnik ohne
Qualitätseinbuße zu vereinfachen.
Ausgehend von dem eingangs genannten Verfahren wird diese Aufgabe durch
die im Kennzeichenteil des Anspruchs 1 aufgeführten Maßnahmen gelöst.
Spezielle Ausgestaltungen der Erfindung, die analog zu Ausgestaltungen
der bekannten Verfahren sind, sind in Unteransprüchen gekennzeichnet.
Ein bevorzugtes Ausführungsbeispiel der Erfindung ist in der Zeichnung
dargestellt und wird im folgenden näher beschrieben, es zeigt:
Fig. 1 die Folge der Verarbeitungsschritte
und
Fig. 2a-2i einen Teil-Querschnitt durch eine gedruckte
Schaltung entsprechend der jeweiligen Verarbei
tungsstufe.
Zur Durchführung des Verfahrens wird ein Basismaterial, z. B. eine kupfer
kaschierte Platte aus glasfaserverstärktem Epoxidharz mit einer Dicke
von 1,6 mm entsprechend einem vorher aufgestellten Lochmuster gebohrt.
Nach dem Bohren wird das Basismaterial gesäubert und in ein chemisches
Kupferbad getaucht, z. B. eine wäßrige Lösung, die Natriumhydroxyd mit
einer spezifischen Dichte von etwa 1,2 g/cm3, pH-Wert 12 oder größer, enthält,
und dieses Bad scheidet chemisch eine Lage aus Kupfer über die ganze
Oberfläche nieder, einschließlich der Wände der vorher gebohrten Löcher.
Man läßt nur eine dünne Lage aus Kupfer von kaum mehr als molekularer
Dicke sich niederschlagen. Dieser Schritt ist in Fig. 2(a) dargestellt,
in der das Basismaterial 11 als vollständig mit einer Kupferschicht 12
beschichtet dargestellt ist, die aus der ursprünglichen Kupferkaschierung
und den chemisch niedergeschlagenen Kupferschichten besteht.
Nach dem anschließenden Säubern wird die Platte in eine Siebdruckhalterung
mit einem Drucksieb gebracht, das ein positives Bild natürlicher Größe
der gewünschten Leiterstruktur aufweist. Die Leiterstruktur wird exakt
mit dem vorher gebohrten Lochmuster in Übereinstimmung gebracht. Unter
Verwendung des Drucksiebes wird eine gleichförmige, relativ dicke Lage
von organischem Galvanoresist aufgebracht.
Es kann auch Photoresist und Belichtung anstelle der Siebdrucktechnik
verwendet werden. Der Einfachheit halber wird auch nur die Verarbeitung
einer einzigen Seite des Basismaterials beschrieben, wenn es auch üblicher
ist, zweiseitige oder mehrlagige Schaltungsplatten zu verwenden, wobei in
beiden Fällen eine Wiederholung des beschriebenen Prozesses für alle
Seiten der Schaltungsplatte(n) mit Schaltung erforderlich ist.
Die jetzige Stufe des Verfahrens ist in Fig. 2(b) dargestellt, wobei
die Kupferschicht 12 mit Galvanoresist 13 an allen Flächen bedeckt ist,
mit Ausnahme derjenigen, die durch das Siebdruckbild abgeschattet waren,
etwa Fläche 14 und Fläche 15.
Die Fläche 14 wird im Anschluß an die weitere Verarbeitung eine Leiter
bahn. Die Fläche 15 wird ein Lötauge, in das eine Bauelemente-Zuleitung
eingesetzt wird. An einer jeden solchen Fläche, in der eine Leiterbahn
vorhanden sein soll, bleibt das chemisch niedergeschlagene Kupfer frei.
Als nächstes werden die freiliegenden Flächen galvanisch aufgekupfert,
und zwar zu einer Dicke, die durch die Stromführungsanforderungen der
Schaltung bestimmt ist, indem das Substrat in ein galvanisches Kupferbad
eingetaucht wird, beispielsweise eine Lösung von Kupfersulfat in
schwefliger Säure und Chlorid. Es wird eine phosphorisierte Kupfer
anode verwendet. Diese Prozeßstufe ist in Fig. 2(c) dargestellt,
gemäß der eine dicke Schicht 16 aus Kupfer auf der vorher niederge
schlagenen dünnen Kupferschicht 12 aufgebaut ist.
Nachdem die Schaltungsplatte aus dem Kupferbad herausgenommen und ge
säubert ist, wird sie wieder an eine Elektrode angeschlossen und in
ein galvanisches Zinn/Nickel-Bad gebracht, das in Verbindung mit
Elektroden aus 65% Zinn und 35% Nickel verwendet wird.
Zinn/Nickel wird galvanisch auf das Kupfer in dem gleichen Muster aufge
bracht, in dem das Kupfer ursprünglich aufgebracht ("aufgekupfert")
worden ist. An diesem Punkt des Verfahrens wird das gewünschte Schaltungs
muster in Zinn/Nickel über Kupfer erzeugt, wie in Fig. 2(d) gezeigt.
Gemäß der Figur ist die Zinn/Nickel-Schicht 17 über der dicken Kupfer
schicht 16 niedergeschlagen.
Um eine lotverträgliche Oberfläche in Lötaugen und Verbindungsflächen zu
erhalten, ist es erwünscht, Zinn/Blei auf diese Flächen aufzubringen. Es
ist jedoch nicht notwendig, Zinn/Blei auf alle Flächen der Leiter-Bahnen
aufzubringen. Tatsächlich wäre das aufwendig hinsichtlich des Materialver
brauchs und unerwünscht vom Standpunkt der Qualität, da Zinn/Blei eine
weniger inerte Fläche ist als Zinn/Nickel und da es zum Zeitpunkt des
Anlötens der Bauteile einem erneuten Fließen unterworfen ist. Da Zinn/Blei
weicher als Zinn/Nickel ist, ergibt sich darüber hinaus eine unakzeptable
Fläche zur Verwendung für Anschlußkontakte.
Um diese und die eingangs erläuterten Nachteile zu vermeiden, wird eine
zweite Maske (Lotmaske) mit einem negativen Bild der Flächen verwendet,
die Lotverträglichkeit erfordern. Diese zweite Maske wird direkt auf die
erste aufgebracht, ohne daß irgendwelche vorangegangenen Masken entfernt
werden, indem eine Siebdruckhalterung verwendet wird, die ein Drucksieb
enthält, das eine positive Bilddarstellung der gewünschten Lötaugen und
Anschlußkontakte enthält. Nach dem Aufbringen dieser zweiten Maske sind
nur Anschlußkontaktflächen und Lötaugen einschließlich der Löcher und
Lochwände unbedeckt. Dieser Verarbeitungsschritt ist in Fig. 2(e) dar
gestellt, wobei die Fläche 14 und die umgebenden Flächen jetzt mit der
zweiten Lage aus Galvanoresist 18 abgedeckt sind. Fläche 15, ein Löt
auge, ist jedoch freigelassen.
Die jetzt freigebliebenen Flächen aus Zinn/Nickel werden gesäubert und
chemisch reaktiviert, wobei beispielsweise eine 35-50%ige Lösung von
Chlorwasserstoffsäure verwendet wird, um Oxyde zu entfernen und eine
Oberfläche zu schaffen, die mit einer galvanischen Zinn/Blei-Schicht
verträglich ist. Es wird dann eine Elektrode befestigt und die Schaltungs
platte in ein Zinn/Bleibad getaucht, eine Lösung
von Zinnfluoborat- und Bleifluoborat-Konzentrat in Borflußsäure, die in
Verbindung mit einer Zinn/Blei-Anode verwendet wird. Im Bad wird galvanisch
eine Schicht Zinn/Blei auf alle freigelassenen Flächen aufgebracht, ein
schließlich der inneren Lochwände, und zwar zu der gewünschten Dicke.
Das galvanische Aufbringen von Zinn/Blei auf die Schaltungsplatte erlaubt
es, eine sehr gleichförmige Schicht aufzubauen, selbst an Punkten, die
sonst einem zu starken oder mangelhaften Aufbau der Schicht unterworfen
wären. Das Fehlen von Ungleichförmigkeiten ist besonders in den Fällen
vorteilhaft, in denen Toleranzen der Leiterabstände oder Lochdurchmesser
kritisch sind. Fig. 2(f) zeigt diese Stufe der Verarbeitung und zeigt
die Zinn/Blei-Schicht 19 in der Fläche 15 einschließlich der Auskleidung
der Lochwand 20.
Im Anschluß an die Zinn/Blei-Beschichtung werden beide Galvanoresist-
Masken chemisch von der Schaltungsplatte abgelöst, wobei eine Lösung
verwendet wird, die die darunterliegende Schaltung nicht beschädigt.
An dieser Stufe sind alle Materialien galvanisch auf die Schaltungsplatte
aufgebracht und es ist möglich, das dünne Kupfer zu entfernen, das noch
verblieben ist, da seine Verwendung alsLeitfähigkeitslage nicht mehr
benötigt wird. Um die Entfernung der gewünschten Leiter-Bahnen zu ver
meiden, muß ein Material, das vom Ätzbad relativ unbeeinflußt bleibt,
dazu verwendet werden, die Bahnen abzudecken. Diese Funktion wird gewöhn
lich mit einer organischen Abdeckung aus Ätzabdeckmittel erfüllt, das
über die Bahnen in Übereinstimmung mit den Bahnen gelegt wird. Da es
nicht möglich ist, eine exakte Übereinstimmung zu erreichen, leidet
die Kantendefinition der Bahnen etwas. Für den Verlust an Definition
muß gewöhnlich eine Herstellungstoleranz vorgesehen werden, so daß die
zulässige Schaltungsdichte reduziert wird.
Beim vorliegenden Verfahren werden diese Registrierprobleme vollständig
dadurch vermieden, daß die Zinn/Nickel-Lage als Ätzabdeckmittel verwen
det wird. Da Zinn/Nickel und Zinn/Blei relativ inerte Materialien im
Vergleich zu Kupfer sind, kann die dünne Kupferlage 12 weggeätzt werden,
wobei die Zinn/Nickel-beschichteten Bahnen praktisch unbeeinflußt bleiben,
wie in Fig. 2(h) dargestellt. Das Ätzmittel muß so ausgewählt werden,
daß es wenig Reaktion mit Zinn/Nickel hat, aber eine kräftige Reaktion
mit Kupfer.
Die Zinn/Blei-Schicht wird dann dadurch geschmolzen, daß die Schaltungsplatte
auf eine Temperatur von etwa 250°C erwärmt wird, um das Zinn und
Blei zu Lot zu amalgamieren.
Erforderlichenfalls können die Kantenanschlüsse mit einem Material hoher
Leitfähigkeit plattiert werden, beispielsweise Gold, um einen niedrigen
Kontaktwiderstand zu erhalten.
Nach einer gründlichen Reinigung kann eine permanente Lotmaske durch
Siebdruck aufgebracht werden. Es ist gewöhnlich erwünscht, eine Maske
aufzubringen, um die höchstmöglichen Verdrahtungsdichten zu realisieren,
da die Maske die meisten Lotbrücken verhindert, die sonst auftreten. Der
Schnitt der Schaltungsplatte mit aufgebrachter Maske 21 ist in Fig. 2(i)
dargestellt.
Zusätzlich zu den in der obigen Beschreibung erwähnten Vorteilen ist
das beschriebene Verfahren in mehrfacher Hinsicht den bekannten Verfah
ren überlegen. Im Vergleich zur konventionellen Metallresist-Technik
bietet die vorliegende Erfindung verbesserte Zuverlässigkeit, bei etwa
äquivalenten Kosten, durch die Eliminierung von Lot unter der Lotmaske,
während die Vorteile gleichförmiger Lotdicke in lotverträglichen Flächen
beibehalten werden. Zusätzlich sorgt in den Anwendungsfällen, in denen
Kontaktanschlüsse an den Schaltungsplattenkanten benötigt werden, die
harte, dauerhafte Zinn/Nickel-Schicht für eine adäquate Kontaktfläche
für die meisten Schaltungsanforderungen, ohne daß eine weitere Bearbei
tung notwendig ist, wobei nur diejenigen ausgeschlossen sind, bei denen
ein optimal niedriger Kontaktwiderstand erforderlich ist, der durch
Goldauflage geboten wird. Da Unregelmäßigkeiten im wesentlichen vermie
den werden, indem nur die Lötaugen beschichtet werden, kann der erforder
liche Isolatorabstand zwischen Leitern minimiert werden.
Bei anderen bekannten Prozessen wird ein extremer thermischer Schock
dadurch erzeugt, daß die Schaltungsplatten in geschmolzenes Lot einge
taucht werden und überschüssiges Lot mit Heißluftstrahlen oder Heißöl
sprühen beseitigt wird, Schritte, die durch das beschriebene Verfahren
vermieden werden, das deshalb bessere Zuverlässigkeit und Nutzbarkeit
bietet, während die gleiche Leiterdefinition und damit Schaltungsdichte
erreicht wird. Da weiterhin eine Flußmittelbehandlung der Schaltungsplatte
nicht erforderlich ist, ergibt sich kein Einfangen von korrosiven Verun
reinigungen.
Durch die Verwendung von ausgalvanisiertem Zinn/Nickel sorgt das be
schriebene Verfahren für eine passivierte Oberfläche, die nicht der
Oxydation unterworfen ist und die für eine inhärent feste Schaltung in
den Lötaugen und Lochbereichen sorgt.
Da eine Schicht aus Zinn/Nickel das Kupfer an den Verbindungspunkten ab
schließt, wird eine Wanderung von Kupferoxyd von der Kupferschicht in
das Lot verhindert, eine verbreitete Ursache für Ausfälle an Verbindungs
punkten.
Eine vollständige Kontrolle der Schichtdicke wird durch das beschriebene
Verfahren erhalten. Die gleichförmige Lotschicht, die dadurch erhalten
wird, daß Zinn/Blei galvanisch über Zinn/Nickel und Kupfer aufgebracht
wird, anstatt die Schaltungsplatte in geschmolzenes Lot einzutauchen,
eliminiert auch Anschlußfehler, die von einer inadäquaten Lotabdeckung
resultieren, während verstopfte Löcher, ein häufiger Defekt in in
Lot eingetauchten Schaltungsplatten, reduziert werden.
Die Reparatur von defekten Bauelementen wird durch das neue Verfahren
erleichtert, da die Zinn/Nickel-Schicht über den Lochwänden die mechani
sche Dauerhaftigkeit des Loches dramatisch verbessert, so daß die Gefahr
einer versehentlichen Entfernung einer Lochwand reduziert wird.
Da eine Lotmaske, wenn sie verwendet wird, über einem gleichförmigen,
stabilen Leiter aufgebracht wird, paßt sich die Maske enger der Schal
tungsplatte an und haftet fester. Eine Lotverflüssigung während des Wellenlötens,
ein häufiges Ereignis bei nach bekannten Verfahren hergestellten Schaltungs
platten, die zu einer Lotbrücke unter der Maske führt, zu einem Abblättern
und Lockern von großen Potential-Flächen und einer allgemeinen Lockerung
der Maske, wird vermieden.
Vom Fachmann ist leicht einzusehen, daß andere Materialien anstelle der ge
gebenen speziellen Beispiele verwendet werden können. Wenn auch Kupfer der
erwünschteste Basisleiter ist, können doch andere leitende Elemente,
Legierungen und Verbindungen verwendet werden. Hinsichtlich eines Er
satzes für Zinn/Nickel muß eine akzeptable Substanz galvanisch aufzu
bringen und mechanisch dauerhaft sein. Sie muß auch relativ inert im Ver
gleich zum darunterliegenden Kupfer sein, wenn sie dem Ätzmittel ausgesetzt
ist. Zinn/Blei in unterschiedlichen Verhältnissen und andere eutektische
Legierungen mit niedrigen Schmelzpunkten können für Eigenschaften ausgewählt
werden, die mit Lötprozessen kompatibel sind, entsprechend bekannten
Prinzipien.
Claims (10)
1. Verfahren zur Herstellung von durchkontaktierten gedruckten Schal
tungen mit verzinnten Lötaugen, bei dem
- a) zuerst Löcher in ein Basismaterial eingebracht werden,
- b) die gesamte Schaltungsplatte chemisch mit einer dünnen Metall schicht versehen wird,
- c) ein Galvanoresist im Negativdruck entsprechend der gewünschten Leiterstruktur aufgebracht wird,
- d) die Leiterstruktur mit einer zusätzlichen Metallschicht versehen und auf diese eine dritte, dünne Schicht aus einem ausreichend ätzbeständigen Metall aufgebracht wird,
- e) der Resist entfernt und die dünne Metallschicht abgeätzt wird, und
- f) zum partiellen Aufbringen von Lot Teile der Platte maskiert werden (Lotmaske),
dadurch gekennzeichnet, daß
nach Verfahrensschritt d) als Lotmaske eine zweite Galvanoresist-Schicht
direkt, ohne Ablösen der ersten Galvanoresist-Schicht auf diese aufge
bracht, die Lotschicht galvanisch abgeschieden und anschließend beide
Resistschichten entfernt und die dünne Metallschicht abgeätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste, dünne
Metallschicht aus Kupfer besteht.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß auch die
zusätzliche Metallschicht aus Kupfer besteht.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß
das ausreichend ätzbeständige Metall Zinn/Nickel ist.
5. Verfahren nach einem der Ansprüche 1-4, dadurch gekennzeichnet,
daß das Lot eine eutektische Zinn/Blei-Legierung ist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Zinn/Blei-
Legierung durch Wärme umgeschmolzen wird.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die
erste, dünne und auch die zusätzliche Metallschicht aus Zinn/Nickel-
Legierung bestehen.
8. Verfahren nach einem der Ansprüche 1-7, dadurch gekennzeichnet, daß
die ausreichend ätzbeständige Metallschicht galvanisch aufgebracht wird.
9. Verfahren nach einem der Ansprüche 1-8, dadurch gekennzeichnet, daß
das Basismaterial kupferkaschiert ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/821,604 US4104111A (en) | 1977-08-03 | 1977-08-03 | Process for manufacturing printed circuit boards |
PCT/US1978/000055 WO1979000083A1 (en) | 1977-08-03 | 1978-07-27 | Process for manufacturing printed circuit boards |
Publications (2)
Publication Number | Publication Date |
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DE2856954T1 DE2856954T1 (de) | 1982-01-28 |
DE2856954C2 true DE2856954C2 (de) | 1988-03-10 |
Family
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Family Applications (1)
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Country Status (9)
Country | Link |
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JP (1) | JPS5435364A (de) |
AU (1) | AU523960B2 (de) |
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DE (1) | DE2856954T1 (de) |
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Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54158661A (en) * | 1978-06-01 | 1979-12-14 | Tokyo Purinto Kougiyou Kk | Printed circuit board |
JPS5559795A (en) * | 1978-10-30 | 1980-05-06 | Nippon Electric Co | Printed circuit board and method of manufacturing same |
US4283248A (en) * | 1979-02-01 | 1981-08-11 | Nitto Electric Industrial Co., Ltd. | Etching solution for tin-nickel alloy and process for etching the same |
US4303798A (en) * | 1979-04-27 | 1981-12-01 | Kollmorgen Technologies Corporation | Heat shock resistant printed circuit board assemblies |
DE2920940A1 (de) * | 1979-05-21 | 1980-12-04 | Schering Ag | Verfahren zur herstellung von gedruckten schaltungen |
JPS5619696A (en) * | 1979-07-25 | 1981-02-24 | Nippon Electric Co | Method of manufacturing printed circuit board |
US4374003A (en) * | 1980-02-28 | 1983-02-15 | General Dynamics, Pomona Division | Fine line circuitry probes and method of manufacture |
US4278511A (en) * | 1980-02-28 | 1981-07-14 | General Dynamics, Pomona Division | Plug plating |
US4374708A (en) * | 1980-02-28 | 1983-02-22 | General Dynamics, Pomona Division | Fine line circuitry probes and method of manufacture |
US4649338A (en) * | 1980-02-28 | 1987-03-10 | General Dynamics, Pomona Division | Fine line circuitry probes and method of manufacture |
JPS56129394A (en) * | 1980-03-14 | 1981-10-09 | Dainippon Screen Mfg | Method of producing through hole of printed board |
US4325780A (en) * | 1980-09-16 | 1982-04-20 | Schulz Sr Robert M | Method of making a printed circuit board |
DE3110528A1 (de) * | 1981-03-18 | 1982-10-07 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur herstellung gedruckter schaltungen |
DE3202447A1 (de) * | 1982-01-26 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur galvanischen und aetztechnischen strukturierung von scheiben mit isolierenden ringzonen im muendungsbereich von bohrungen |
EP0083488A3 (de) * | 1981-12-31 | 1985-11-06 | O'Hara, James Brian | Verfahren zur Herstellung von gedruckten Schaltungen |
US4525246A (en) * | 1982-06-24 | 1985-06-25 | Hadco Corporation | Making solderable printed circuit boards |
CH650373A5 (fr) * | 1982-07-16 | 1985-07-15 | Jean Paul Strobel | Circuit imprime et procede de fabrication du circuit. |
US4608274A (en) * | 1982-08-06 | 1986-08-26 | Faultless Pcbs | Method of manufacturing circuit boards |
US4604799A (en) * | 1982-09-03 | 1986-08-12 | John Fluke Mfg. Co., Inc. | Method of making molded circuit board |
US4543715A (en) * | 1983-02-28 | 1985-10-01 | Allied Corporation | Method of forming vertical traces on printed circuit board |
GB2137421A (en) * | 1983-03-15 | 1984-10-03 | Standard Telephones Cables Ltd | Printed circuits |
GB2141879B (en) * | 1983-06-01 | 1988-03-09 | Ferranti Plc | Manufacture of printed circuit boards |
US4487828A (en) * | 1983-06-03 | 1984-12-11 | At&T Technologies, Inc. | Method of manufacturing printed circuit boards |
US4487654A (en) * | 1983-10-27 | 1984-12-11 | Ael Microtel Limited | Method of manufacturing printed wiring boards |
FR2565760B1 (fr) * | 1984-06-08 | 1988-05-20 | Aerospatiale | Procede pour la realisation d'un circuit imprime et circuit imprime obtenu par la mise en oeuvre dudit procede |
DE3427015A1 (de) * | 1984-07-21 | 1986-01-30 | Nippon Mektron, Ltd., Tokio/Tokyo | Verfahren zur herstellung von durchkontaktierungen in gedruckten schaltungen |
US4759822A (en) * | 1984-10-12 | 1988-07-26 | Triquint Semiconductor Inc. | Methods for producing an aperture in a surface |
DE3440668A1 (de) * | 1984-11-07 | 1986-05-07 | Dr.-Ing. Max Schlötter GmbH & Co KG, 7340 Geislingen | Verfahren zur erhaltung der loetbarkeit von bleizinn-ueberzuegen |
GB8500906D0 (en) * | 1985-01-15 | 1985-02-20 | Prestwick Circuits Ltd | Printed circuit boards |
US4600480A (en) * | 1985-05-09 | 1986-07-15 | Crown City Plating | Method for selectively plating plastics |
US4804615A (en) * | 1985-08-08 | 1989-02-14 | Macdermid, Incorporated | Method for manufacture of printed circuit boards |
US4720324A (en) * | 1985-10-03 | 1988-01-19 | Hayward John S | Process for manufacturing printed circuit boards |
AT389793B (de) * | 1986-03-25 | 1990-01-25 | Philips Nv | Leiterplatte fuer gedruckte schaltungen und verfahren zur herstellung solcher leiterplatten |
ZA873845B (en) * | 1986-06-18 | 1987-11-24 | Macdermid, Incorporated | Method for manufacture of printed circuit boards |
US4735694A (en) * | 1986-06-18 | 1988-04-05 | Macdermid, Incorporated | Method for manufacture of printed circuit boards |
DE3623505A1 (de) * | 1986-07-09 | 1988-01-21 | Deutsche Telephonwerk Kabel | Verfahren zum herstellen von leiterplatten mit selektiv auf den loetaugen und lochwandungen aufgebrachten galvanischen blei-zinn-schichten |
US4756795A (en) * | 1986-10-31 | 1988-07-12 | International Business Machines Corporation | Raw card fabrication process with nickel overplate |
JPS63222497A (ja) * | 1987-03-12 | 1988-09-16 | 株式会社 コサク | ニツケル・スズ合金スル−ホ−ル二層めつきによるプリント配線板の製造方法 |
EP0370133A1 (de) * | 1988-11-24 | 1990-05-30 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von Leiterplatten |
US5024734A (en) * | 1989-12-27 | 1991-06-18 | Westinghouse Electric Corp. | Solder pad/circuit trace interface and a method for generating the same |
JPH0423485A (ja) * | 1990-05-18 | 1992-01-27 | Cmk Corp | プリント配線板とその製造法 |
US5536908A (en) * | 1993-01-05 | 1996-07-16 | Schlumberger Technology Corporation | Lead-free printed circuit assembly |
JPH07170029A (ja) * | 1993-12-15 | 1995-07-04 | Nippon Avionics Co Ltd | フレキシブル・プリント配線板およびその製造方法 |
US5840402A (en) * | 1994-06-24 | 1998-11-24 | Sheldahl, Inc. | Metallized laminate material having ordered distribution of conductive through holes |
US5830529A (en) * | 1996-01-11 | 1998-11-03 | Ross; Gregory E. | Perimeter coating alignment |
US6015482A (en) * | 1997-12-18 | 2000-01-18 | Circuit Research Corp. | Printed circuit manufacturing process using tin-nickel plating |
WO2000003305A1 (en) * | 1998-07-10 | 2000-01-20 | Photocircuits Corporation | A method for making a printed wiring board with heavy and thin conductive traces |
SG82591A1 (en) * | 1998-12-17 | 2001-08-21 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with solder via |
AU2765201A (en) * | 2000-01-07 | 2001-07-24 | President And Fellows Of Harvard College | Fabrication of metallic microstructures via exposure of photosensitive composition |
US6360434B1 (en) * | 2000-02-23 | 2002-03-26 | Telaxis Communications Corporation | Circuit fabrication |
DE10018025A1 (de) * | 2000-04-04 | 2001-10-18 | Atotech Deutschland Gmbh | Verfahren zum Erzeugen von lötfähigen Oberflächen und funktionellen Oberflächen auf Schaltungsträgern |
US6586683B2 (en) * | 2001-04-27 | 2003-07-01 | International Business Machines Corporation | Printed circuit board with mixed metallurgy pads and method of fabrication |
TW560231B (en) * | 2002-03-27 | 2003-11-01 | United Test Ct Inc | Fabrication method of circuit board |
JP4133560B2 (ja) * | 2003-05-07 | 2008-08-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プリント配線基板の製造方法およびプリント配線基板 |
US7132303B2 (en) * | 2003-12-18 | 2006-11-07 | Freescale Semiconductor, Inc. | Stacked semiconductor device assembly and method for forming |
JP2007517410A (ja) * | 2003-12-30 | 2007-06-28 | スリーエム イノベイティブ プロパティズ カンパニー | パターン回路およびその製造方法 |
US7279407B2 (en) | 2004-09-02 | 2007-10-09 | Micron Technology, Inc. | Selective nickel plating of aluminum, copper, and tungsten structures |
DE602006012833D1 (de) * | 2005-06-24 | 2010-04-22 | Taiwan Semiconductor Mfg | Substrate zur verhinderung von wellungen und herstellungsverfahren dafür |
US20070090170A1 (en) * | 2005-10-20 | 2007-04-26 | Endicott Interconnect Technologies, Inc. | Method of making a circuitized substrate having a plurality of solder connection sites thereon |
TWI377656B (en) * | 2007-09-19 | 2012-11-21 | Method for manufacturing packaging substrate | |
DE102016216308B4 (de) * | 2016-08-30 | 2022-06-15 | Schweizer Electronic Ag | Leiterplatte und Verfahren zu deren Herstellung |
KR20210000161A (ko) * | 2019-06-24 | 2021-01-04 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1690265B2 (de) * | 1967-05-23 | 1975-10-30 | Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm | Verfahren zur Erzeugung von gedruckten Leitungszügen |
DE2652428A1 (de) * | 1975-11-24 | 1977-05-26 | Xerox Corp | Verfahren zur herstellung von gedruckten schaltungen bzw. schaltungsplatten |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3907621A (en) * | 1971-07-29 | 1975-09-23 | Photocircuits Corp | Method of sensitizing substrates for chemical metallization |
JPS4876061A (de) * | 1972-01-19 | 1973-10-13 | ||
US3772101A (en) * | 1972-05-01 | 1973-11-13 | Ibm | Landless plated-through hole photoresist making process |
JPS5650437B2 (de) * | 1973-10-19 | 1981-11-28 |
-
1977
- 1977-08-03 US US05/821,604 patent/US4104111A/en not_active Expired - Lifetime
-
1978
- 1978-07-26 CA CA308,143A patent/CA1108306A/en not_active Expired
- 1978-07-27 GB GB7909902A patent/GB2021324B/en not_active Expired
- 1978-07-27 WO PCT/US1978/000055 patent/WO1979000083A1/en unknown
- 1978-07-27 DE DE782856954T patent/DE2856954T1/de active Granted
- 1978-08-03 AU AU38592/78A patent/AU523960B2/en not_active Expired
- 1978-08-03 JP JP9499778A patent/JPS5435364A/ja active Pending
-
1979
- 1979-03-09 EP EP78900074A patent/EP0006884A1/de not_active Withdrawn
- 1979-04-03 SE SE7902938A patent/SE429914B/sv not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1690265B2 (de) * | 1967-05-23 | 1975-10-30 | Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm | Verfahren zur Erzeugung von gedruckten Leitungszügen |
DE2652428A1 (de) * | 1975-11-24 | 1977-05-26 | Xerox Corp | Verfahren zur herstellung von gedruckten schaltungen bzw. schaltungsplatten |
Also Published As
Publication number | Publication date |
---|---|
AU523960B2 (en) | 1982-08-26 |
JPS5435364A (en) | 1979-03-15 |
GB2021324A (en) | 1979-02-22 |
SE429914B (sv) | 1983-10-03 |
CA1108306A (en) | 1981-09-01 |
DE2856954T1 (de) | 1982-01-28 |
US4104111A (en) | 1978-08-01 |
EP0006884A1 (de) | 1980-01-23 |
WO1979000083A1 (en) | 1979-02-22 |
GB2021324B (en) | 1982-04-21 |
SE7902938L (sv) | 1979-04-03 |
AU3859278A (en) | 1980-02-07 |
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