DE2833780A1 - Semiconductor device reliability test - by overloading chips through second conductor track plane and removing it for wafer test - Google Patents

Semiconductor device reliability test - by overloading chips through second conductor track plane and removing it for wafer test

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    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Abstract

In a reliability test for semiconductor devices, a second conductor track plane is defined to the first and allocated to the chips which remain assembled in the first. The chips receive the temp./voltage overloads via this second plane. The latter is then etched away and the normal wafer test can be carried out for the assembly to determine any parameters which may have been affected by a drift due to the overload test. The result is a great saving in expenditure for testing (20% excess voltage and temp. for 24 hrs.) because the reliability test is carried out when 300-1000 chips are still assembled on a board for simultaneous test.

Description

Stand der TechnikState of the art

Die Erfindung geht aus von einem Verfahren zur Zuverlässigkeitsprüfung von Halbleiterbauelementen nach der Gattung des Hauptanspruchs. Es ist bekannt, Halbleiterbauelemente bzw. Halbleiterschaltung sano rdnungen enthaltende einzelne Chips einer Zuverlässigkeitsprüfung zu unterwerfen. Dabei kann Teil einer solchen Zuverlässigkeitsprüfung ein sogenannter Temperatur - Spannungs-Streß für bestimmte Halbleiterbauelemente sein, wenn es sich um Bauelemente handelt, die besonders hohen Anforderungen gewachsen sein müssen (Hochzuverlässigkeitsprüfung).The invention is based on a method for reliability testing of semiconductor components according to the preamble of the main claim. It is known, Semiconductor components or semiconductor circuits containing individual shapes To subject chips to a reliability test. It can be part of such Reliability test a so-called temperature - voltage stress for certain Be semiconductor components when it comes to components that are particularly high Requirements must be able to cope with (high reliability test).

So ist bekannt, bestimmte Bauelemente oder Chips an eine um etwa 20 % überhöhte Betriebsspannung anzuschließen und beispielsweise 24 Stunden bei einer Junction-Temperatur von etwa 150° C zu überprüfen, wodurch es gelingt, instabile Elemente soweit zu beeinflussen oder zu driften, daß diese bei einem folgenden Endtest herausfallen oder sich die Fehlerhaftigkeit des Halbleiterbauelements (Chips) sofort, beispielsweise durch erhöhte Stromaufnahme herausstellt. Nachteilig ist hierbei aber, daß jeder Bauelemente-Chip separat einem solchen Temperatur-Spannungs-Streß (Burn-In-Test) unterworfen werden muß, so daß die Kosten für die bekannten Zuverlässigkeitsprüfungen außerordentlich hoch sind. Um Halbleiterbauelemente solchen Untersuchungen zu unterwerfen, ist sehr viel aufwendige Handarbeit erforderlich, außerdem benötigt man kostspielige Öfen mit geeigneten Sockeln zur Aufnahme der Bauelemente-Teile.It is known that certain components or chips can be connected to an approx % excessive operating voltage and, for example, 24 hours with a Check junction temperature of about 150 ° C, which makes it unstable To influence or drift elements to such an extent that they can be used in a subsequent final test fall out or the defectiveness of the semiconductor component (chip) becomes apparent immediately, for example by increased power consumption. This is disadvantageous but that each component chip separately from such temperature-voltage stress (Burn-in test) must be subjected, so that the costs of the known reliability tests are extraordinarily high. In order to subject semiconductor components to such investigations, A lot of laborious manual labor is required, and expensive ones are also required Furnaces with suitable bases for holding the component parts.

Vorteile der Erfindung Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß sich eine extrem kostengünstige Zuverlässigkeitsprüfung realisieren läßt, denn der Erfindung gelingt es, die Zuverlässigkeitsprüfung zu einem Zeitpunkt durchzuführen, bei welchem sämtliche Bauelemente-Chips auf der Platte im Verbund noch angeordnet sind, wodurch sich beispielsweise 300 bis 1000 Chips im Plattenverbund gleichzeitig untersuchen lassen.Advantages of the invention The method according to the invention with the characterizing Features of the main claim has the advantage that an extremely inexpensive Can be realized reliability test, because the invention succeeds in the reliability test to be carried out at a time when all components chips on the Plate are still arranged in the composite, which means, for example, 300 to 1000 Have chips in the plate composite examined at the same time.

Eine bevorzugte Anwendungsform findet die vorliegende Erfindung bei dem schon erwähnten Temperatur-Spannung s-Streß als Teil einer Zuverlässigkeitsprüfung für hochzuverlässige Halbleiter-Bauelemente.The present invention finds a preferred form of application the already mentioned temperature-voltage s-stress as part of a reliability test for highly reliable semiconductor components.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Verfahrens möglich. Besonders vorteilhaft ist, daß die zweite Leiterbahnebene die Versorgungsspannung den einzelnen Chips über Sollabbrandstellen geeigneten kleinen Quer schnitts zuführt, so daß bei zu hoher Stromaufnahme infolge eines defekten Chips die zugehörige Leiterbahn abbrennt und dieser Chip so von der anliegenden Spannung abgetrennt wird.The measures listed in the subclaims are advantageous Further developments and improvements of the method specified in the main claim are possible. It is particularly advantageous that the second conductor track level is the supply voltage feeds suitable small cross-sections to the individual chips via target burn-off points, so that if the current consumption is too high as a result of a defective chip, the associated conductor track burns down and this chip is separated from the applied voltage.

Zeichnung Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist in Form eines Flußdiagramms in der beigefügten Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.Drawing An embodiment of the method according to the invention is illustrated in flow chart form in the accompanying drawings and will be explained in more detail in the following description.

Beschreibung der Erfindungsbeispiele Der Grundgedanke vorliegender Erfindung besteht darin, daß für den Bereich der Zuverlässigkeitsprüfung von Halbleiterbauelementen nach der Definition und Anordnung einer ersten Leiterbahnebene (die meist aus Aluminium besteht) eine zweite Leiterbahnebene definiert wird, die mindestens über zwei Leitungen verfügt und so den einzelnen, im Plattenverbund verbliebenen Chips die Versorgungsspannung zuführt. Besonders geeignet ist die vorliegende Erfindung für die sogenannte Spannungs-Temperung. Nach dieser Spannungs-Temperung (Temperatur-Spannungs-Streß) wird dann die zweite Leiterbahnebene abgeätzt und die Platte mit den Chips kann dem üblichen Endtest unterworfen werden.Description of the Examples of the Invention The basic idea behind the present invention Invention is that for the Reliability check area of semiconductor components according to the definition and arrangement of a first conductor track level (which usually consists of aluminum) a second conductor path level is defined, which has at least two lines and thus the individual ones that remain in the panel assembly Chips that supply voltage. The present invention is particularly suitable for so-called stress annealing. After this stress annealing (temperature stress stress) the second conductor track level is then etched away and the plate with the chips can be subjected to the usual final test.

Grundsätzlich ist die Spannungs-Temperung bei Halbleiterbauelementen, die besonders hohen Ansprüchen genügen sollen, bekannt. Hierbei wird das einzelne Bauelement oder der einzelne Chip einem solchen Streß ausgesetzt, daß instabile Elemente in ihren Eigenschaften so gedriftet werden, daß diese beim nachfolgenden Endtest eliminiert werden können; es ist auch möglich, daß sich schon während der Spannungstemperung fehlerhafte Chips herausstellen.Basically, the voltage tempering of semiconductor components, which should meet particularly high standards, is known. Here the individual The component or the individual chip is exposed to such stress that it is unstable Elements are drifted in their properties in such a way that they are used in the following Final test can be eliminated; it is also possible that during the Voltage annealing expose faulty chips.

Es ist ein wesentliches Merkmal vorliegender Erfindung, daß diese Spannungs-Temperung im Plattenverbund durchgeführt wird, so daß sich die Arbeit um Größenordnungen kostengünstiger stellt als entsprechende Maßnahmen an jedem einzelnen Bauelement oder Chip. Dabei besteht die zweite temporäre Leiterbahnebene, die nach der Definition der ersten Leiterbahnen und dem Uberzug mit Schutzoxyd definiert und gebildet wird, aus einem Metall, dessen Atzlösung die ersten Leiterbahnen nicht angreift. Hier kann z. B. ein Metall wie Gold verwendet werden. Diese zweite temporäre Leiterbahnebene enthält minimal die beiden Leitungen für die Zuführung der Versorgungsspannung zu jedem Chip.It is an essential feature of the present invention that this Stress tempering is carried out in the plate assembly, so that the work orders of magnitude more cost-effective than corresponding measures on each individual Component or chip. There is the second temporary conductor track level, the one after the definition of the first conductor tracks and the coating with protective oxide and is formed from a metal whose etching solution does not form the first conductor tracks attacks. Here z. B. a metal such as gold can be used. This second temporary The track level contains at least the two lines for supplying the supply voltage to every chip.

Entsprechend einer vorteilhaften Weiterbildung der Erfindung ist mindestens einer dieser Leiter angrenzend an den Chip mit einem so kleinen Querschnitt versehen, daß s eine Sollabbrandstelle ergibt, die bei zu hoher Stromaufnahme bei defektem zugeordneten Chip abbrennt und dieses dann von der anliegenden Spannung abtrennt. Auf diese Weise ergibt sich sofort eine Eliminierung eindeutig defekter Chips im Plattenverbund.According to an advantageous development of the invention, at least one of these conductors is provided with such a small cross-section adjacent to the chip, that s results in a desired burn-off point which, if the current consumption is too high, is defective associated chip burns off and then separates it from the applied voltage. This immediately eliminates clearly defective chips in the Composite panels.

Zur Spannungs-Temperung mit Hilfe der mindestens zwei Leitungen der zweiten Leiterbahnebene wird die Halbleiterplatte mit den einzelnen Chips im Verbund auf eine thermostatisierte Metallplatte gelegt, mit der die Temperatur auf beispielsweise + 1°C gehalten werden kann.For voltage tempering with the help of at least two lines of the The second conductor track level is the semiconductor board with the individual chips in the composite placed on a thermostated metal plate with which the temperature can be set to, for example + 1 ° C can be maintained.

Die zweite Leiterbahnebene wird dann mit Sonden kontaktiert und an das Netzgerät angeschlossen und der Spannungs-Temperungs-Prozeß wird solange durchgeführt, bis den jeweiligen, an die Halbleiter-Bauelemente zu stellenden Anforderungen entsprochen ist.The second conductor track level is then contacted with probes and switched on the power supply unit is connected and the voltage tempering process is carried out as long as until the respective requirements to be placed on the semiconductor components are met is.

Nach Durchführung dieses Temperatur -Spannungs-Streß der Halbleiter-Bauelemente wird die zweite Leiterbahnebene abgeätzt und die Platte in üblicher Weise im Endtest vermessen.After performing this temperature-voltage stress on the semiconductor components the second conductor track level is etched off and the plate in the usual way in the final test measured.

Die Erfindung ermöglicht die gleichzeitige Spannungs-Temperung von sämtlichen, sich innerhalb eines Plattenv erbunds befindlicher Chips, beispielsweise also von 300 bis 1000 Chips. Es ist daher möglich, die Zuverlässigkeit der einzelnen Bauelemente oder Chips,- auch für normale Anwendungsbereiche zu erhöhen, da die Kosten für diesen Teil der Zuverläs sigkeitsprüfung von Halbleiterbauelementen erheblich reduziert werden.The invention enables the simultaneous stress annealing of all chips located within a disk array, for example So from 300 to 1000 chips. It is therefore possible to check the reliability of each Components or chips, - also for normal areas of application, since the The costs for this part of the reliability test of semiconductor components are considerable be reduced.

Nach dem Abätzen kann dann der übliche Standard-Wafertest vorgenommen werden; dann erfolgt die Trennung in Chips und Montage und der Endtest. Dabei ist vorteilhafterweise kein "Burn-In" mit den Einzelbauelementen nötig, da dies bereits im Plattenverbund geschehen ist.After the etching, the usual standard wafer test can then be carried out will; then the separation into chips and assembly and the final test takes place. It is advantageously no "burn-in" with the individual components is necessary, since this is already done happened in the plate network.

Claims (4)

PATENTANSPRÜCHE Verfahren zur Zuverläs sigkeitsprüfung von Halbleiter-Bauelementen, beispielsweise Temperatur-Spannungs-Test, insbesondere Vortest zur Ermittlung instabiler Bauelemente mit anschließendem Endtest, dadurch gekennzeichnet, daß a> ergänzend zur ersten üblichen Leiterbahnebene eine zweite, temporäre Leiterbahnebene definiert und den im Plattenverbund belassenen einzelnen Bauelementen/Chips zugeordnet wird, b) daß über diese zweite Leiterbahnebene den einzelnen Chips die elektrischen Einflußgrößen für die Zuverläs sigkeits belastung zugeführt werden und daß c) diese zweite Leiterbahnebene anschließend abgeätzt wird, so daß der normale Wafertest im Plattenverbund durchgeführt werden kann, nachdem bestimmte Parameter u.U. durch die Zuverlässigkeitsbelastung gedriftet sind. PATENT CLAIMS Process for the reliability test of semiconductor components, for example temperature-voltage test, in particular pre-test to determine unstable Components with subsequent final test, characterized in that a> supplementary defines a second, temporary conductor path level for the first usual conductor path level and is assigned to the individual components / chips left in the plate assembly, b) that the electrical influencing variables of the individual chips via this second conductor track level are supplied for the reliability load and that c) this second conductor track level is then etched off, so that the normal wafer test is carried out in the plate assembly after certain parameters may be due to the reliability load have drifted. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die die einzelnen Bauelemente/Chips im Verbund enthaltende Halbleiterplatte auf eine thermostatisierte Metallplatte aufgelegt und die Leiter der zweiten Leitbahnebene mit Sonden kontaktiert werden.2. The method according to claim 1, characterized in that the individual components / chips in the composite containing semiconductor plate on a thermostatically controlled Metal plate placed and the Head of the second interconnect level contacted with probes. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Leiterbahnebene aus einem Metall (Gold) besteht, dessen Ätzlösung die ersten Leiterbahnen nicht angreift.3. The method according to claim 1 or 2, characterized in that the second conductor track level consists of a metal (gold), the etching solution of which is the first Does not attack conductor tracks. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Leiterbahnebene über mindestens zwei Leitungen für die Zuführung der Versorgungsspannung verfügt und angrenzend an jeden Chip Sollabbrandstellen kleinen Querschnitts bei mindestens einem der Leiter gebildet werden, derart, daß bei defektem Chip die zugehörige Leiterbahn abgebrannt und das Chip von der anliegenden Spannung abgetrennt wird.4. The method according to any one of claims 1 to 3, characterized in that that the second conductor track level has at least two lines for the feed the supply voltage and adjacent to each chip target burn-off points small cross-section are formed in at least one of the conductors, such that If the chip is defective, the associated conductor path will be burned off and the chip removed from the adjacent one Voltage is disconnected.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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