DE2831280C2 - Buszugriffs-Steuereinheit in einem Datenübertragungs-Steuersystem - Google Patents
Buszugriffs-Steuereinheit in einem Datenübertragungs-SteuersystemInfo
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Description
a) eine Speichereinrichtung (300), die zwischen
dem Massenspeicheradapter (14) und der Massenspeicher-Steuereinheit (10) zu übertragende
Daten puffert und signalisiert, ob Daten gepuffert sind;
b) mit der Speichereinrichtung (300) und der Massenspeicher-Steuereinheit
(10) verbundene Logikgatter (302, 305—307, 310) zur Erzeugung von Daten-Anforderungs- (206) und Datenbereit-
(207) Signalen, um den DatenfluB zwischen der Speichereinrichtung (300) und der Massenspeicher-Steuereinheit
(10) zu synchronisieren; und
c) eine Logik-Zeitgebereinrichtung (304,308,309,
311) in elektrischer Verbindung mit der Massenspeicher-Steuereinheit (10) und den Logikgattern
(302, 305—307, 310) zur Erzeugung eines Statussignals (212) an das Firmware-Steuersystem,
das den Auftritt der Zeitperiode anzeigt.
2. Buszugriffs-Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung
(300) ein FIFO-Puffer ist, der ein Eingangsregister,
das die Abwesenheit von Daten signalisiert, und ein Ausgangsregister, das das Vorliegen von Daten signalisiert,
besitzt.
3. Buszugriffs-Steuereinheit nach Anspruch 2, dadurch gekennzeichnet, daß die Logikgatter (302,
305-307,310) umfassen:
20
g)
(305) verbunden ist;
ein viertes UND-Gatter (307), dessen Eingänge
in elektrischer Verbindung mit der Massenspeicher-Steuereinheit (10) stehen und dessen Ausgang
an den zweiten Eingang des dritten UND-Gatters (306) angeschlossen ist; und
ein fünftes UND-Gatter (310), das mit einem ersten Eingang an den Ausgang des dritten
UND-Gatters (306) angeschlossen ist
4. Buszugriffs-Steuereinheit nach Anspruch 3, dadurch gekennzeichnet, daß die Logik-Zeitgebereinrichtung
umfaßt:
b)
c)
ein sechstes UND-Gatter (308), dessen Eingänge
in elektrischer Verbindung mit der Massenspeicher-Steuereinheit (10) stehen; einen monostabilen Multivibrator (311), dessen
Eingänge in elektrischer Verbindung mit der Massenspeicher-Steuereinheit (10) stehen;
ein NOR-Gatter (304), das mit einem Eingang an den Ausgang des ODER-Gatters (302c; und
mit einem zweiten Eingang an den Ausgang des fünften UND-Gatters (310) angeschlossen ist,
und
iin Flip-Flop (309), dessen Eingänge mit dem
NOR-Gatter (304), dem Multivibrator (311), dem sechsten UND-Gatter (308) und dem Firmware-Steuersystem
in elektrischer Verbindung stehen, und das einen ersten Ausgang (Q) aufweist,
der mit dem zweiten Eingang des fünften UND-Gatters (310) verbunden ist, sowie einen
zweiten Ausgang (Q) aufweist der elektrisch mit dem Firmware-Steuersystem verbunden ist
ein erstes UND-Gatter (302a;, dessen Eingänge in elektrischer Verbindung mit dem Eingangsregister und der Massenspeicher-Steuereinheit
(10) stehen;
ein zweites UND-Gatter (302b;, dessen Eingänge in elektrischer Verbindung mit dem Ausgangsregister
und der Massenspeicher-Steuereinheit (10) stehen;
Die vorliegende Erfindung betrifft eine Buszugriffs-Steuereinheit nach dem Gattungsbegriff des Anspruches
1. Sie bezieht sich insbesondere auf eine synchronisierende Logik-Steuereinheit für eine Multiplcx-Bussteuerung
beim Vorliegen sowohl eines Hardware-Steuersystems als auch eines Firmware-Steuersystems.
In Datenverarbeitungsanlagen, in denen mehrere Funktionseinheiten elektrisch an einen gemeinsamen
Dialogbus angeschlossen sind, sind äußerst komplexe Hardware- und Firmware-Synchronisationssteueranordnungen
erforderlich, um die gemeinsame Benutzung des Busses durch die Hardware und Firmware während
einer Datenübertragung mit hoher Geschwindigkeit zu gewährleisten. Wenn Busanforderungen während der
Datenübertragung auftreten, die eine Firmwareaktion erfordern, so müssen die Synchronisationssteueranordnungen
die Daten auf einem Bytepegel bearbeiten, um sicherzustellen, daß keine Unterlauf- oder Überlauffehler
beim Zugriff der Firmware auf den gemeinsamen
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Bus auftreten. Wenn die Datenübertragungsgeschwindigkeit anwächst, so wird der Zeittakt der Synchronisaein
ODER-Gatter (302c;, dessen Eingänge mit 60 tionssteueranordnung kritisch, und es wird ein zusätzliden
Ausgängen des ersten UND-Gatters (302a; eher Aufwand hinsichtlich der Steueranordnung erforderlich.
Bei der Suche nach einer Alternative zu dem zusätzlich erforderlichen Aufwand ergeben sich
Schwierigkeiten hinsichtlich der Datenübertragungsge-65 schwindigkeit.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Buszugriffs-Steuereinheit einfacher Art anzugeben,
bei der die Datenübertragung auf einem gemeinsamen
und des zweiten UND-Gatters (302b) verbunden sind;
mehrere hintereinandergeschaltete Inverter (305), die an den Ausgang des ODER-Gatters
(302c;angeschlossen sind;
ein drittes UND-Gatter (306), dessen erster Eingang mit dem Ausgang der Reihe von Invertern
ein drittes UND-Gatter (306), dessen erster Eingang mit dem Ausgang der Reihe von Invertern
Dialogbus bei Busanforderungen der Firmware unterbrochen
werden kann, ohne daß Datenfehler auftreten oder die Datenübertragungsgeschwindigkeit negativ
beeinflußt wird. Hierbei sollen umfangreiche Logikschaltkreise oder eine erhöhte Firmware-Speicherkapazität
vermieden werden.
Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch I gekennzeichneten Erfindung. Weitere vorteilhafte
Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
Die Erfindung sieht ein logisches Synchronisationssteuersystem für einen Datenprozessor vor, dessen
Funktionseinheiten an einen gemeinsamen Dialogbus (Sammelschiene) angeschlossen sind. Der Zugriff zu der
Sammelschiene durch ein Firmware-Steuersystem kann während einer durch die Hardware gesteuerten Datenübertragung
gestattet werden, ohne daß die Übertragungsgeschwindigkeit beeinträchtigt wird oder Datenfehler
auftreten. Insbesondere gibt das logische Steuersystem
Daten-Abtastsignalt unter Steuerung durch die Hardware aus, um die Datenübertragung zwischen dem
Hauptspeicher und einem Massenspeicher zu gestatten. Die Daten werden durch einen FIFO-Puffer (FIFO =
first-in-first-out) in dem logischen Steuersystem in Abhängigkeit von den Daten-Abtastsignalen geleitet.
Wenn keine Datenübertragung zwischen dem Hauptspeicher und dem FIFO-Puffer erforderlich ist, um die
Datenübertragungsgeschwindigkeit anzupassen, so wird das Firmware-Steuersystem in Bereitschaft gebracht,
um Busanforderungen hinsichtlich der gemeinsamen Sammelschiene zu bestätigen und zu behandeln.
Wenn eine Datenübertragung zwischen dem FIFO-Puffer und dem Hauptspeicher erforderlich ist, so werden
jedoch Daten-Abtastimpulse erneut erzeugt, und es wird die Bussteuerung von der Firmware zu der Hardware
übertragen. Dieses Verfahren wird wiederholt bis die Datenübertragung zwischen dem Hauptspeicher
und dem Massenspeicher vervollständigt ist.
Anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden
näher erläutert. Es zeigt
F i g. 1 ein Blockdiagramm einer die vorliegende Erfindung aufweisenden Datenverarbeitungsanlage,
F i g. 2 ein detaillierteres Blockdiagramm der Plattenspeicher-Steuereinrichtung
und des Plattenspeicher-Adapters gemäli F i g. 1,
F i g. 3 ein Logik-Schaltungsscherna der vorliegenden
Erfindung,
F i g. 4 ein Taktdiagramm zur Veranschaulichung des Betriebs des Systems gemäß F i g. 3 während einer Datenübertragung
vom Hauptspeicher zu dem Plattenspeicher-Adapter und
F: g. 5 ein Taktdiagramm zur Veranschaulichung der
Betriebsweise des Systems gemäß F i g. 3 während einer Datenübertragung von dem Plattenspeicher-Adapter
zu dem Hauptspeicher.
F i g. 1 zeigt ein Blockdiagramm eines Computersystems mit einer Plattenspeicher-Steuerung MPDC-10
mittlerer Leistung, die elektrisch mit einer Zentraleinheit 11 und einer Speichereinheit 12 durch einen gemeinsamen
Dialogbus 13 verbunden ist. Die Steuerung MPDC-10 ist ein rr.ikroprogrammiertes peripheres
Steuer-Subsystem für die Speicherung und Wiederauffindung von Daten aus dem Massenspeicher. Die Steuerung
umfaßt einen Festwertspeicher ROS, der später noch beschrieben wird und der mit einem Massenspeicher-Adapter,
wie beispielsweise dem Plattenspeicher-Adapier Ϊ4, in Nachrichtenverbindung sieht. Der Adapter
14 besitzt die Möglichkeit, vier Platteneinheiten 15 zu unterstützen.
Der Dialogbus 13 bildet einen Informationsweg zwischen
irgendwelchen zwei Einheiten des Systems. Der Bus weist einen asynchronen Aufbau auf und gestattet
somit den Einheiten einen wirksamen Betrieb mit verschiedenen Geschwindigkeiten. Sie gestattet Informationsübertragungen
einschließlich Nachrichtenanforderungen, Steueranweisungen, Statussignalen und Datenübertragungen
zwischen dem Hauptspeicher 12 und den Platteneinheiten 15.
Irgendeine Einheit des Systems, die einen Nachrichtenaustausch wünscht, fordert einen Buszyklus an.
Wenn dieser Buszyklus gewährt wird, so wird die anfordernde Einheit vorrangig und das adressierte System
nebenrangig. Einige Busverbindungen erfordern sowohl einen Antwortzyklus als auch einen Anforderungszyklus.
Beispielsweise kann sich eine vorrangige Einheit selbst einer nebenrangigen Einheit zu erkennen geben
und anzeigen, daß eine Antwort gefordert wird. Wenn die angeforderte Information verfügbar wird, so nimmt
die nebenrangige Einheit die Rolle der vorrangigen Einheit ein und löst eine Übertragung zu der anfordernden
Einheit aus. Bei der Behandlung von Buszyklusanforderungen besitzt die Zentraleinheit die niedrigste Priorität,
die Steuerung MPDC-10 die nächstniedrigste Priorität und der Hauptspeicher 12 die höchste Priorität. Eine
detailliertere Beschreibung des Systems gemäß F i g. 1 kann der US-PS 39 93 981 entnommen werden.
F i g. 2 veranschaulicht in einem detaillierteren Blockdiagramm die Steuerung MPDC-10, den Plattenspeicher-Adapter
14 und eine Buszugriffs-Steuereinheit 200, die die Erfindung aufweist.
Die Buszugriffs-Steuereinheit 200 empfängt Fehlersignale über eine Steuerleitung 202 von einer Fehlerlogikeinheit
201 in einem Plattenspeicher-Adapter 14. Die Einheit 200 empfängt ferner Steuersignale von einem
Mikroprogramm-Befehlsregister 203 über eine Steuerleitung 204 und über ein Kabel 205 Datenübertragungsbereichs- und Steuersignale von der Steuerung MPDC-10.
Die Einheit 200 liefert Datenanforderungen an die Steuerung MPDC-10 über eine Steuerleitung 206 und
Daten-Abtastimpulse (Datenbereitsignale) an die Steuerung MPDC-10 über eine Steuerleitung 207. Serielle
Daten werden von dem Plattenspeicher-Adapter 14 über ein Datenkabel 208 empfangen und dem Plattenspeicher-Adapter
über ein Datenkabel 209 zugeführt. Ferner tritt eine parallele Datenübertragung zwischen
der Einheit 200 und der Steuerung MPDC-10 auf den Datenkabeln 210 und 211 auf.
Wenn eine Zeitperiode auftritt, während welcher einem Firmware-Steuersystem der Zugriff auf den gemeinsamen
Bus 13 gestattet wird, so gibt die Einheit 200 ein Statussignal auf einer Leitung 212 aus, die zu einer
Zustands-Vergleichslogikeinheit 213 führt. Das Ausgangssignal der Logikeinheit 213 wird einer Mikroprogramm-Speicher-Steuereinheit
214 und einer Mikroprogramm-Adressen-Schalteinheit 215 zugeführt. Ein zweiter Eingang der Schalteinheit 215 ist an den Ausgang
eines Mikroprogrammzählers 216 angeschlossen. Der Ausgang der Schalteinheit wird einem Mikroprogramm-Adreßregister
217 zugeführt, das einen Festwertspeicher ROS-218 über ein Adreßkabel 219 adressiert.
Der Ausgang des Festwertspeichers ROS-218 wird dem Mikroprogramm-Befehlsregister 203 zugeführt.
Die Steuereinheit 214 liefert Steuersignale an den Zähler 216 über eine Steuerleitung 220, zu der Schalteinheit
215 über eine Steuerleitung 221, zu dem Register
217 über eine Steuerleitung 222 und zu dem Register 203 über eine Steuerleitung 223. Das Register 203 liefert
ferner Steuersignale an die Logikeinheit 213 über eine Steuerleitung 224 und an die Schalteinheit 215 über eine
Steuerleitung 225.
Während einer Datenübertragung können schwerwiegende Fehler, wie beispielsweise Datenübertragungs-Geschwindigkeitsfehler,
Zeittaktfehler und eine Sperrung des Plattenantriebs auftreten. Die Fehler-Logikeinheit
201 überwacht den Datenfluß durch die Einheit 200 über ein Steuerkabel 226, und sie empfängt eine
Fehlerinformation von der Steuerung MPDC-10 auf einem
Steuerkabel 227. Die Fehler-Logikeinheit 201 zeigt den Auftritt von Fehlern durch die Ausgabe von Fehler-Steuersignalen
auf der Leitung 202 und auf einem zu der Steuerung MPDC-10 führenden Steuerkabel 228 an.
Im Betrieb können Daten von dem Hauptspeicher 12 gemäß Fig. 1 zu der Steuerung MPDC-10 und somit
über das Datenkabel 211 zu der Einheit 200 übertragen
werden. Von der Einheit 200 werden die Daten seriell über das Datenkabel 209 dem Plattenspeicher-Adapter
14 zugeführt. Wenn Daten von einer Plattenspeichereinheit zu dem Hauptspeicher 12 zu liefern sind, so werden
die Daten seriell von dem Plattenspeicher-Adapter 14 dem Datenkabel 208 zugeführt, das an die Logikeinheit
200 angeschlossen ist Die Einheit 200 liefert ihrerseits die Daten parallel über das Datenkabel 210 zu der
Steuerung MPDC-10. Während der Datenübertragung fordert die Logikeinheit 200 Byteübertragungen von
der Steuerung M PDC-10 über eine Steuerleitung 206 an oder zeigt das Vorliegen von für die Übertragung bereiten
Daten über die Steuerleitung 207 an. Wenn eine bereitgestellte Speichereinheit in der Logikeinheit 200
mit Daten gefüllt ist, so gibt die Logikeinheit ein Signal auf der Leitung 212 an die Zustandvergleichs-Logikeinheit
213 aus.
Folgen von Mikrobefehlen, die ein Mikroprogramm darstellen, sind in dem Festwertspeicher ROS 218 gespeichert
Unter der Steuerung der Mikroprogramm-Speicher-Steuereinheit 214 wird der Zählstand des Mikroprogrammzählers
216 in das Mikroprogramm-Adreßregister 217 geladen, um einen bestimmten Mikrobefehl
im Speicher 218 zu adressieren. Der adressierte Mikrobefehl wird in das Mikroprogramm-Befehlsregister
203 geladen, um Eingabe- und Ausgabeschalter zu betätigen, die den Datenfluß leiten, und um
Steuersignale auf dem elementaren Maschinenbefehlspegel zu erzeugen, die den Betrieb der Funktionseinheiten
des Datenverarbeitungssystems gemäß F i g. I leiien.
Am Ende der durch die Mikroprogramm-Sieuersi- so
gnale hervorgerufenen Aktivität wird der Zähler 216 durch die Steuereinheit 214 weitergeschaltet und der
Zählstand in das Adreßregister 217 geladen, um einen nächsten Mikrobefehl im Speicher 218 zu adressieren.
Eine Folge von Mikrobefehlen kann auf diese Weise ausgeführt werden.
Wenn die Fortschaltung der Mikrobefehle von Bedingungen
abhängt die während der Datenverarbeitung auftreten, so tritt ein Bedingungsfeld in der Folge von
Mikrobefehlen auf. Dieses Feld aktiviert die Logikeinheit 213 über die Steuerleitung 224, wodurch eine Abtastung
und ein Vergleich der Information auf der Steuerleitung
212 gestattet wird. In Abhängigkeit von einem Bedingungsfeldsignal auf der Leitung 224 ändert der
Adreßschalter 215 das Ausgangssignal des Mikroprogrammzählers
216, um eine nächste Mikrobefehlsadresse zu bilden. Eine neue Mikrobefehlsfolge wird hierdurch
im Speicher 218 adressiert
F i g. 3 zeigt ein detailliertes Logik-Schaltschema der Buszugriffs-Steuereinheit 200 gemäß Fig.2. Gemäß
F i g. 3 empfängt ein erster FIFO-Puffer 300 seriell Daten von dem Plattenspeicher-Adapter 14 über das Datenkabel
208 oder Daten in paralleler Form von der Steuerung MPDC-10 auf dem Datenkabel 211. In dem
hier beschriebenen bevorzugten Ausführungsbeispiel besitzt der Puffer 300 eine Kapazität von 16 Byte, wobei
es sich um einen Typ handeln kann, wie er von der Firma Fairchild Semiconductor unter der Modellnummer 9403
hergestellt und vertrieben wird. Die Datenbytes werden von dem Eingangsregister des Puffers 300 aufgenommen
und durch den Puffer zu dem Ausgangsregister mit einer Geschwindigkeit verschoben, die durch die Durchfallzeit
zwischen den Registern festgelegt ist Das Ausgangsregister liefert die Daten in paralleler Form über
das Datenkabel 210 zu der Steuerung MPDC-10 oder in serieller Form über das Datenkabel 209 zu dem Plattenspeicher-Adapter
14.
Wenn das Eingangsregister des Puffers 300 leer ist, so
wird ein »1 «-Signal auf einer Steuerleitung 226a des Kabels 226 und auf einer Steuerleitung 301a ausgegeben,
die zu einem Eingang eines UND-Gatters 302a führt Wenn ferner das Ausgangsregister gefüllt ist so
wird ein »!«-Signal auf einer Steuerleitung 226b des Kabels 226 und auf einer Steuerleitung 303a ausgegeben,
wobei die letztere Steuerleitung zu einem Eingang eines UND-Gatters 3026 führt. Dem UND-Gatter 302a
wird ebenfalls ein Plattenspeicher-Schreib-Steuersignal von der Steuerung MPDC-10 auf einer Steuerleitung
301 b zugeführt wenn Daten von dem Hauptspeicher 12 zu dem Plattenspeicher-Adapter 14 zu übertragen sind.
Zusätzlich erhält das Gatter 302a »0«-Signale, die das Ende eines Datenfeldes anzeigen, auf einer Steuerleitung
301c zugeführt die an den Plattenspeicher-Adapter angeschlossen ist Das UND-Gatter 302Zj erhält ferner
ein Freigabe-Steuersignal von der Steuerung MPDC-10 auf einer Steuerleitung 3036 zugeführt, und
es empfängt ferner ein »1«-Lesesignal von der Steuerung MPDC-10 auf einer Steuerleitung 303c, wenn Daten
von dem Plattenspeicher zu lesen sind.
Die Ausgänge der UND-Gatter 302a und 302f>
sind an entsprechende Eingänge eines ODER-Gatters 302c angeschlossen. Die Gatter 302a—302c bilden ein Logikfeld
302. Der Ausgang des Feldes 302 wird einem Eingang eines NOR-Gatters 304 zugeführt und über eine
Reihe von vier hintereinandergeschalteten Invertem 305 auf einen Eingang eines UND-Gatters 306 gegeben.
Ein zweiter Eingang des Gatters 306 ist an den Ausgang eines UND-Gatters 307 angeschlossen, dessen cir.cr
Eingang mit einem Eingang eines UND-Gatters 308 verbunden und an eine Steuerleitung 205a des Kabels
205 angeschlossen ist, das mit dem Ausgang der Steuerung MPDC-10 verbunden ist Ein zweiter Eingang des
Gatters 307 ist an eine Steuerleitung 205Z>
des Kabels 205 angeschlossen, und ein zweiter Eingang des UND-Gatters 308 ist mit der Steuerleitung 202 verbunden, die
zu der Fehler-Logikeinheit 201 gemäß F i g. 2 führt Der Ausgang des Gatters 308 ist mit dem Setzeingang eines
Flip-Flops 309 verbunden.
Der Eingang D des Flip-Flops 309 ist an den Ausgang des NOR-Gatters 304 angeschlossen, wobei ein zweiter
Eingang dieses Gatters mit dem Ausgang eines UND-Gatters 310 verbunden ist Der Triggereingang T des
Flip-Flops 309 ist mit dem Ausgang Q eines monostabilen Multivibrators 311 verbunden, dessen Setzeingänge
51 und 52 mit Ausgängen der Steuerung MPDC-10 über Steuerleitungen 205c und 205c/des Kabels 205 ent-
sprechend verbunden sind. Der Rückstelleingang R des Flip-Flops 309 ist über eine Steuerleitung 204a des Kabels
204 mit dem Befehlsregister 203 verbunden. Der Ausgang Q des Flip-Flops 309 ist an einen Eingang des
UND-Gatters 310 angeschlossen, dessen zweiter Eingang mit dem Ausgang des UND-Gatters 306 verbunden
ist. Der Ausgang Q des Flip-Flops 309 ist an die Steuerleitung 212 angeschlossen, die mit der Zustandvergleichs-Logikeinheit
213 gemäß Fig.2 verbunden ist.
Der Ausgang des UND-Gatters 310 wird ferner einem Eingang eines UND-Gatters 312 und einem Eingang
eines UND-Gatters 313 zugeführt. Ein zweiter Eingang des UND-Gatters 312 wird über eine Steuerleitung
204b von dem Befehlsregister 203 beaufschlagt, und ein zweiter Eingang des UND-Gatters 313 wird
über eine Steuerleitung 204c durch das Befehlsregister beaufschlagt Der Ausgang des UND-Gatters 312 ist an
die Steuerleitung 206 angeschlossen, die zu der Steuerung MPDC-10 führt, und der Ausgang des UND-Gatters
313 ist an die Steuerleitung 207 angeschlossen, die ebenfalls zu der Steuerung MPDC-10 führt
Wenn im Betrieb Daten aus dem Hauptspeicher 12 gemäß F i g. 1 in den Plattenspeicher-Adapter 14 zu lesen
sind, so errichtet die Steuerung MPDC-10 den erforderlichen Datenweg. Die Daten werden danach von der
Steuerung MPDC-10 in den Plattenspeicher-Adapter 14 über das Logiksystem gemäß F i g. 3 geladen.
Bei der Auslösung des Systems legt das Firmware-Steuersystem gemäß Fig.2 einen »1«-Pegel an die
Steuerleitung 204a an, um das Flip-Flop 309 für die Triggerung durch den monostabilen Multivibrator 311 bereit
zu machen. Das Firmware-Steuersystem legt ferner ein »1 «-Signal an die Leitung 204b an, um das Gatter
312 vorzubereiten, und es legt ein »0«-Signal an die Leitung 204c an, um das Gatter 3i3 zu sperren. Die
Steuerung MPDC-10 legt ein »1 «-Bereichssignal an die Leitung 205a an, um die Gatter 307 und 308 vorzubereiten,
und sie legt ein »1 «-Signal an die Leitung 2056 an, um einen Datenübertragungszustand zu bestätigen. Die
Steuerung MPDC-10 legt ferner einen positiv verlaufenden »1«-Impuls an den Eingang 51 des Multivibrators
311 über die Steuerleitung 205c an, wenn ein Datenbyte
in das Eingangsregister des Puffers 300 eingetastet wird. Die Steuerung MPDC-10 legt ferner einen »0«-Pegei
an den Eingang 52 des Multivibrators 311 über die Steuerleitung 205c/ an, und sie gibt »1 «-Pegel auf den
Leitungen 301b und 301c sowie »0«-Pegel auf den Leitungen 303b und 303c aus.
Wenn ein »!«-Impuls dem Eingang 51 des Multivibrators
311 zugeführt wird, so schaltet der Ausgang Q
des Multivibrators von einem »1 «-Pegel auf einen »0«-Pegel um. Der Ausgang Q verbleibt auf einem
»0«-Pegel solange der Eingang 51 nacheinanderfolgend in 0,5 us Intervallen getastet wird. Vor der Systemauslösung
wird der Rückstelleingang des Flip-Flops 309 freigegeben. Der Ausgang Q des Flip-Flops schaltet
daraufhin auf einen »1 «-Pegel um, um das Gatter 310 vorzubereiten. Nach der Systemauslösung wird der
Rückstelleingang des Flip-Flops 309 gesperrt Solange der Ausgang Q des Multivibrators 311 auf einem
»0«-Pegel verbleibt wird jedoch das Flip-Flop nicht getriggert, und der Ausgang Q des Flip-Flops verbleibt auf
einem »1 «-Pegel.
Das Eingangsregister des FIFO-Puffers 300 liefert ein
»1 «-Statussignal an die Leitung 301a während der Zeitperioden, in der das Register leer ist Bei einem »!«-Pegel
auf den Leitungen 301b und 301c wird das Eingangsregister-Statussignal
über das ODER-Gatter 302c und die Inverter 305 an einen Eingang des UND-Gatters 306
angelegt.
Das Bereichs-Zählsignal der Steuerung MPDC-10, das der Leitung 205a zugeführt wird, verbleibt auf einem
»1«-Pegel, bis die Datenübertragung zwischen dem Hauptspeicher 12 und dem Plattenspeicher-Adapter 14
vervollständigt ist. Der Ausgang des Gatters 307 befindet sich somit auf einem »1 «-Pegel, um das Gatter 306
vorzubereiten. Das »1«-Signal am Ausgang der Inverter 305 wird daher über die Gatter 306, 310 und 312 der
Steuerung MPDC-10 zugeführt, um ein Datenbyte anzufordern. Wenn Daten vom Hauptspeicher 12 verfügbar
sind, so gibt die Steuerung MPDC-10 einen »!«-Impuls
an den Setzeingang 51 des Multivibrators 311 aus,
um den Ausgang Q desselben auf dem »O«-Zustand zu halten.
Wenn das angeforderte Datenbyte dem Eingang des Registers 300 über das Datenkabel 211 zugeführt wird,
so schaltet die Leitung 301a auf einen »0«-Pegel um, um
das Gatter 310 zu sperren. Somit werden keine weiteren Datenanforderungen ausgegeben, bis das Daten byte
von dem Eingangsregister in den FIFO-Stapel übertragen
worden ist. Zu diesem Zeitpunkt ist das Eingangsregister erneut geleert, und die Leitung 301a schaltet auf
einen »1«-Pegel um, um erneut den Ausgang des UND-Gatters 310 auf einen »1 «-Pegel anzuheben. Hierdurch
wird ein zusätzliches Datenbyte von der Steuerung MPDC-10 angefordert, und die Hardware tastet erneut
den Setzeingang 51 des Multivibrators. Ein zusätzliches Datenbyte wird sodann über das Kabel 211 zu dem
Eingangsregister des Puffers 300 übertragen. Das Verfahren wird wiederholt bis 16 Datenbytes in dem FIFO-Puffer
abgelegt worden sind.
Wenn der Puffer 300 gefüllt ist so schalten die Leitungen 226a und 301a auf einen »0«-Pegel und die Leitungen
226b und 303a auf einen »1 «-Pegel um. Ferner werden sowohl das UND-Gatter 302a als auch das Gatter
310 gesperrt, so daß keine weiteren Datenanforderungen durchgeführt werden können. Die Steuerung
MPDC-10 erfaßt, daß keine Datenanforderung innerhalb einer Zeitperiode von 0,5 μ5 aufgetreten ist, und
hört auf, den Setzeingang S1 des Multivibrators 311 mit
Tastimpulsen zu beaufschlagen. Der Multivibrator hört
daraufhin auf zu schwingen, und der Ausgang Q desselben schaltet von einem »0«- auf einen »!«-Pegel um, um
das Flip-Flop 309 zu triggem. Da sich der Ausgang des NOR-Gatters 304 auf einem »1«-Pegel befindet, schaltet
der Ausgang Q des Flip-Flops von einem »1«- auf
so einen »0«-Pegel um, und der Ausgang Q desselben schaltet auf einen »1«-Pegel um.
Die Firmware gemäß F i g. 2 tastet kontinuierlich die Leitung 212 alle 500 ns in einer Folge von zwei Mikrobefehlen
ab. Wenn die Leitung 212 von einem »0«-Pegel auf einen »1«-Pegel umschaltet, so wird der Firmware
angezeigt, daß auf den gemeinsamen Bus 13 Zugriff genommen werden kann, um Busanforderungen ohne die
Hervorrufung von Datenfehlern zu bearbeiten. Beim Erfassen des »O«-Pegels auf der Leitung 212 stellt die
Firmware das Flip-Flop 309 zurück, indem sie ein »0«-Signal an die Leitung 204a anlegt um die weitere
Triggerung durch den Multivibrator 311 zu verhindern. Der Ausgang Q des Flip-Flops schaltet daraufhin von
einem »0«-Zustand auf einen »1 «-Zustand um, um das Gatter 310 vorzubereiten.
Während der Periode, in der das Logiksystem gemäß Fig.3 in einem Ruhezustand gehalten wird, bestätigt
die Firmware Busanforderungen hinsichtlich des ge-
meinsamen Busses 13 in F i g. 1. Während die Firmware
auf die Busanforderungen antwortet, werden Daten in dem FIFO-Puffer 300 weiterhin seriell von dem Ausgangsregister übertragen. Wenn das Eingangsregister
des FIFO-Puffers leer ist, so schaltet der Ausgang des
Gatters 302a auf einen »1 «-Pegel um, wobei dieser Pegel durch die UND-Gatter 310 und 312 weitergereicht
wird, um ein zusätzliches Datenbyte von der Steuerung MPDC-10 anzufordern. Das Firmware-Steuersystem
der Steuerung MPDC-10 legt daraufhin einen »1 «-Pegel ίο
an die Leitung 204a an, um dem Flip-Flop 309 zu gestatten, auf die Triggerimpulse des Multivibrators 311 zu
antworten. Die Hardware der Steuerung MPDC-10 beaufschlagt erneut den Setzeingang 51 des Multivibrators 3ii mit Tastimpulsen, und der zuvor beschriebene
Prozeß wird wiederholt bis der volle Bereich von Datenbytes von der Steuerung MPDC-10 zu dem Plattenspeicher-Adapter 14 übertragen worden ist. Wenn die
Übertragung vervollständigt ist, so schaltet die Leitung 205a auf einen »0«-Pegel um, um die Gatter 307,306 und
310 zu sperren. Das Logiksystem tritt sodann in einen Ruhezustand ein, in welchem keine weiteren Datenübertragungen angefordert werden.
Wenn Daten von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-10 zu übertragen sind, so legt die
Steuerung MPDC-10 »0«-Signale an die Leitungen 3016 und 301c und »1 «-Signale an die Leitungen 303b und
303c an. Das Gatter 302a wird hierdurch gesperrt, und das Gatter 3026 wird vorbereitet Die Steuerung
MPDC-10 legt ferner einen »0«-Pegel an die Leitung 205c an, um den Setzeingang 51 des Multivibrators 311
zu sperren. Ferner legt die Steuerung MPDC-10 einen »0«-PegeI an die Leitung 204i>
an, um das Gatter 312 zu sperren, und sie legt einen »1«-Pegel an die Leitung 204c
an, um das Gatter 313 vorzubereiten. Byte-Datenübertragungs-Tastimpulse am Ausgang des Gatters 310 werden hierdurch über das Gatter 313 an die Steuerung
MPDC-10 angelegt Die verbleibende Systemauslösung ist die gleiche, wie sie zuvor beschrieben wurde.
Zu dem Zeitpunkt wo die Leitungen 3030 und 303c auf einen »1«-Pegel umschalten, fordert die Steuerung
MPDC-10 ein erstes Datenbyte von dem Plattenspeicher-Adapter 14 an. Ferner bereitet das Firmware-Steu
ersystem den Rückstelleingang des Flip-Flops 309 vor, wodurch der Triggereingang des Flip-Flops gesperrt
wird und das Gatter 310 vorbereitet wird. Während der Datenübertragung werden über das Datenkabel 208 serielle Daten von dem Plattenspeicher-Adapter 14 empfangen und über das Eingangsregister des Puffers 300
dem Ausgangsregister zugeführt Bei der Auffüllung des se
Puffers 3Cö nimmt das Firmware-Steuersystem Zugriff auf den gemeinsamen Bus 13, um Busanforderungen zu
behandeln.
Die Zeitperiode, während der dem Firmware-Steuersystem die Behandlung der Busanforderungen gestattet
wird, ist durch den Unterschied in der Geschwindigkeit festgelegt, mit der der FIFO-Puffer 300 gefüllt und von
der Steuerung MPDC-10 geleert wird. Wenn der serielle Datenfluß von dem Plattenspeicher-Adapter 14 auf
dem Kabel 208 mit einer 2^-MHz-Bit-Übertragungsge- eo
schwindigkeit erfolgt und der parallele Datenfluß auf dem Kabel 210 mit einer 2,0-MHz-Byte-Übertragungsgeschwindigkeit erfolgt so kann die Steuerung MPDC--10 den Puffer 300 schneller leeren als der Plattenspeicher-Adapter Daten liefert Die Firmware benutzt somit
die Zeitperiode zwischen einer Leerung und der Auffüllung des Puffers, um Anforderungen zu behandeln.
tet die Leitung 303a auf einen »1 «-Pegel um, der an dem
Ausgang des UND-Gatters 310 wiedergegeben wird. Ein Daten-Abtastimpuls wird hierdurch an die Steuerung MPDC-10 über das Gatter 313 geliefert um den
Puffer zu leeren. Das Firmware-Steuersystem der Steuerung MPDC-10 bringt hierdurch die Leitung 204a
auf einen »1 «-Pegel, um den Triggereingang des Flip-Flops 309 vorzubereiten. Ferner tastet die Steuerung
MPDC-10 den Setzeingang 52 des Multivibrators 311 mit negativ verlaufenden »O«-Impulsen, um den Ausgang Q des Multivibrators von einem »1«-Pegel auf
einen »0«-Pegel umzuschalten. Der Ausgang Q verbleibt solange auf einem »0«-Pegel wie der Eingang S 2
des Multivibrators alle 0,5 us getastet wird. Der Ausgang Q des Flip-Flops 309 verbleibt somit auf einem
»1«-Pegel, um das Gatter 310 vorzubereiten. Die Steuerung des gemeinsamen Busses 13 schaltet somit von
einer Firmware- auf eine Hardware-Steuerung um, und die Steuerung MPDC-10 nimmt Zugriff auf das Ausgangsregister des Puffers 300, um den Puffer zu leeren.
Wenn das Ausgangsregister des Puffers 300 geleert ist so schalten die Leitungen 226b und 303a auf einen
»0«-Pegel um, der am Ausgang des Gatters 310 wiedergegeben wird. Die Steuerung MPDC-10 hört daraufhin
auf, den Setzeingang 52 des Multivibrators 311 mit Tastimpulsen zu beaufschlagen, und der Multivibrator
wird ausgeschaltet Das Flip-Flop 309 wird hierdurch getriggert und der Ausgang Q des Flip-Flops schaltet
auf einen »1«-Pegel um. was durch das Firmware-Steuersystem erfaßt wird. Die Firmware bereitet daraufhin
den Rückstelleingang des Flip-Flops vor und nimmt Zugriff auf den gemeinsamen Bus 13, um Busanforderungen zu behandeln. Der serielle Datenfluß zu dem FIFO-Puffer 300 setzt sich in einem ununterbrochenen Fluß
fort und der zuvor beschriebene Prozeß wird wiederholt bis die Datenübertragung vervollständigt ist
Wenn schwerwiegende Fehler auftreten, wie beispielsweise ein Übertragungsgeschwindigkeitsfehler,
ein Lese/Schreib-Zeitgeberfehler, oder wenn eine Schreibsperre an dem Plattenantrieb während einer Datenübertragung auftritt so legt die Fehler-Logikeinheit
201 ein »0«-Signal an die Leitung 202 an, um das Gatter 308 zu sperren und dadurch das Flip-Flop 309 zu setzen.
Das Gatter 310 wird hierdurch gesperrt und es können keine weiteren Datenübertragungen stattfinden.
Die Fehler-Logikeinheit 201 tastet zusätzlich die Leitungen 226a und 2266 während einer Datenübertragung
ab, um einen Daten-Unterlauf und einen Daten-Überlauf zu erfassen. Wenn das Eingangsregister des Puffers
300 während einer Datenübertragung von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-10 länger
als 0,4 μδ gefüllt bleibt, so wird ein Daten-Überlauf angezeigt und die Fehler-Logikeinheit 201 setzt das Flip-Flop 309 in der zuvor beschriebenen Weise. Die Logikeinheit setzt ebenfalls das Flip-Flop 309, wenn das Ausgangsregister des Puffers 300 während einer Datenübertragung von der Steuerung MPDC-10 zu dem Plattenspeicher-Adapter 14 länger als 0,4 μβ leer bleibt
F i g. 4 zeigt das Taktdiagramm für den Betrieb des
Logiksystems gemäß Fig.3 während einer Datenübertragung zwischen der Steuerung MPDC-10 und dem
Plattenspeicher-Adapter 14. Ein Impulszug 400 veranschaulicht das Ausgangssignal des UND-Gatters 302a,
und ein Impulszug 401 veranschaulicht das Ausgangssignal des UND-Gatters 310. Der Impulszug 402 veranschaulicht die »1 «-Abtastimpulse, die von der Steuerung
MPDC-10 an die Steuerleitung 205c geliefert werden, welche Leitung zu dem Eingang S1 des Multivibrators
311 führt Der_Impulszug 403 gibt das Ausgangssignal am Ausgang Q des Multivibrators 311 wieder, und der
Impulszug 404 veranschaulicht das Ausgangssignal am Ausgang Q des Flip-Flops 309. Ferner veranschaulicht
der Impulszug 405 das Ausgangssignal am Ausgang Q des Flip-Flops 309, und der Impulszug 406 stellt das
Logiksignal dar, das von der Firmware an die Steuerleitung 204a abgegeben wird, die zu dem Rückstelleingang
des Flip-Flops 309 führt.
Wenn Daten von dem Hauptspeicher 12 gemäß F i g. 1 zu lesen und zu dem Plattenspeicher-Adapter 14
zu übertragen sind, so löst die Steuerung MPDC-10 das System gemäß F i g. 3 in der zuvor beschriebenen Weise
aus. Bevor ein erstes Datenbyte von der Steuerung MPDC-14 im Eingangsregister des FIFO-Puffers 300
aufgenommen wird, befindet sich die Leitung 301a und der Ausgang des UND-Gatters 302a auf einem »!«-Pegel,
wie dies durch den Impuls 400a in dem Impulszug 400 angezeigt ist Der Ausgang des UND-Gatters 310
schaltet somit synchron mit dem Impuls 400a auf einen »1«-Pegel um, wie dies durch den Impuls 401a in dem
Impulszug 401 angezeigt ist Der Impuls 401a signalisiert der Steuerung MPDC-10, daß sie ein Datenbyte zu
dem FIFO-Puffer 300 zu übertragen hat Synchron mit der abfallenden Ranke des Impulses 401a gibt die
Steuerung MPDC-10 einen Impuls 402a im Impulszug 402 aus, um ein Datenbyte in den Puffer 300 zu laden
und den Setzeingang S1 des monostabilen Multivibrators
311 mit einem Tastimpuls zu beaufschlagen. Der Ausgang Q des Multivibrators schaltet gleichzeitig auf
einen »0«-Pegel um, wie dies durch den Impuls 403a des Impulszuges 403 angezeigt ist Bei einem »0«-Pegel am
Ausgang Q des Multivibrators verbleibt das Flip-Flop 309 im Ruhezustand, und der Ausgang Q des Flip-Flops
verbleibt auf einem »1 «-Pegel, wie dies durch den Impulszug 404 angezeigt ist Der Ausgang Q des Rip-Flops
verbleibt gemäß dem Impulszug 405 auf einem »0«-Pegel.
Wenn Datenbytes durch das Eingangsregister des FIFO-Puffers 300 von der Steuerung MPDC-10 aufgenommen
werden, so schaltet der Ausgang des Gatters 302a auf einen »0«-PegeI um, wie dies durch den Impuls
400b veranschaulicht ist In Abhängigkeit hiervon schaltet der Ausgang des Gatters 310 ebenfalls auf einen
»0«-Pegel um, was durch den Impuls 401 6 dargestellt ist Wenn das Datenbyte in den FIFO-Stapel übertragen
worden ist und das Eingangsregister erneut leer ist so schalten jedoch die Ausgänge der Gatter 302a und 310
erneut auf einen »1«-Pege! um, was durch die Impulse
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MPDC-10 empfängt somit eine zusätzliche Datenbyte-Anforderung, und beim Auftritt der abfallenden
Flanke der Impulse 400c und 401c gibt die Steuerung MPDC-10 einen »1«-Impuls 4026 aus, um den Setzeingang
des Multivibrators 311 erneut mit einem Tastimpuls zu beaufschlagen. Der Datenfluß setzt sich in der
zuvor beschriebenen Weise fort bis der FIFO-Puffer 300 gefüllt ist Wenn dies der Fall ist so schalten die
Ausgänge der Gatter 302a und 310 erneut auf einen »0«-Pegel um, was durch die Teile 400d und 401c/ der
Impulszüge 400 und 401 veranschaulicht ist Wenn keine weiteren Datenanforderungen ausgegeben werden, so
hört die Steuerung MPDC-10 auf, den Setzeingang 51 des Multivibrators 311 mit Tastimpulsen zu beaufschlagen.
Die Leitung 205c verbleibt somit auf einem »Ott-Pegel, wie dies durch den Teil 402d des Impulszuges 402
veranschaulicht ist
Wenn die Beaufschlagung des Multivibrators 311 mit Tastimpulsen durch die Steuerung MPDC-10 mehr als 0,5 μ5 aussetzt, sowird der Multivibrator stillgesetzt, und der Ausgang Q desselben schaltet auf einen »1 «-Pegel um, wie dies durch den Impulsteil 4036 veranschaulicht ist Das Flip-Flop 30& wird hierdurch getriggert, und der Ausgang Q desselben schaltet auf einen »O«-Pegel um, was durch den Impulsteil 404a gezeigt ist Der Ausgang Q des Flip-Flops schaltet gemäß dem Impulsteil 405a auf einen »1 «-Pegel um.
Wenn die Beaufschlagung des Multivibrators 311 mit Tastimpulsen durch die Steuerung MPDC-10 mehr als 0,5 μ5 aussetzt, sowird der Multivibrator stillgesetzt, und der Ausgang Q desselben schaltet auf einen »1 «-Pegel um, wie dies durch den Impulsteil 4036 veranschaulicht ist Das Flip-Flop 30& wird hierdurch getriggert, und der Ausgang Q desselben schaltet auf einen »O«-Pegel um, was durch den Impulsteil 404a gezeigt ist Der Ausgang Q des Flip-Flops schaltet gemäß dem Impulsteil 405a auf einen »1 «-Pegel um.
ίο Das Firmware-Steuersystem der Steuerung MPDC-10
erfaßt den Logikpegel des Impulsteiles 405a und gibt ein »0«-Signal auf der Steuerleitung 204a ab, um das
Flip-Flop 309 zurückzustellen, was durch den Impulsteil 406a veranschaulicht ist. Synchron hiermit schaltet der
Ausgang Q des Flip-Flops 309 gemäß dem Impulsteil 4050 auf einen »0«-Pegel um, und der Ausgang Q des
Flip-Flops nimmt gemäß dem Impulsteil 4046 den »1 «-Pegel ein. Das Firmware-Steuersystem der Steuerung
MPDC-10 nimmt zu diesem Zeitpunkt Zugriff auf den gemeinsamen Bus 13, um die Busanforderungen zu
behandeln.
Wenn das Eingangsregister des FIFO-Puffers 300 geleert
ist, so schalten die Ausgänge der Gatter 302a und 310 erneut auf einen »1«-Pegel um, was durch die Impulsteile
40Oe und 401 e veranschaulicht ist. Das Firmware-Steuersystem der Steuerung MPDC-10 legt daraufhin
ein »1«-Signal gemäß dem Impulsteil 4066 an die Leitung 204a an, um den Triggereingang des Flip-Flops
309 vorzubereiten. Synchron hiermit beaufschlagt die Steuerung MPDC-10 den Setzeingar.g 51 des Multivibrators
311 mit Tastimpulsen, und der Ausgang Q des Multivibrators schaltet gemäß demjmpulsleii 403c auf
einen »0«-Pegel um. Der Ausgang Q des Flip-Flops 309 verbleibt somit auf einem »1 «-Pegel, wie dies der Impulszug
404 zeigt, und der Ausgang Q des Flip-Flops verbleibt gemäß dem Irnpulszug 405 auf einem »0«-Pegel.
Die Datenverarbeitung wird sodann in der zuvor beschriebenen Weise fortgesetzt
F i g. 5 zeigt das Taktdiagramm für den Betrieb des Logiksystems gemäß F i g. 3 während einer Datenübertragung von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-10. Ein Impulszug 500 zeigt das Ausgangssignal des UND-Gatters 3026, und ein Impulszug 501 zeigt das Ausgangssignal des UND-Gatters 310.
F i g. 5 zeigt das Taktdiagramm für den Betrieb des Logiksystems gemäß F i g. 3 während einer Datenübertragung von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-10. Ein Impulszug 500 zeigt das Ausgangssignal des UND-Gatters 3026, und ein Impulszug 501 zeigt das Ausgangssignal des UND-Gatters 310.
Der Impulszug 502 veranschaulicht die in negativer Richtung verlaufenden »O«-Tastimpulse, die von der
Steuerung MPDC-10 an die Steuerleitung 205dgeliefert werden, wobei diese Leitung zu dem Eingang 52 des
Multivibrators 311 führt Ein Irnpulszug 503 veranschaulicht das Signa! am Ausgang Q des Muliivibraiors 311,
und ein Impulszug 504 zeigt das Ausgangssignal des Ausganges Q des Flip-Flops 309. Ein Impulszug 505
zeigt das Ausgangssignal am Ausgang Q des Flip-Flops 309, und ein Impulszug 506 zeigt die Logiksignale, die
von der Firmware an die Steuerleitung 204a geliefert werden, welche Steuerleitung zu dem Rückstelleingang
des Flip-Flops 309 führt
Wenn Daten von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-10 zu übertragen sind, so legt die
Steuerung MPDC-10 »0«-Signale an die Leitungen 3016 und 301c an, um das Gatter 302a zu sperren. Die Steuerung
MPDC-10 legt ferner »1«-Signale an die Leitungen 3036 und 303c an, um das Gatter 3026 vorzubereiten.
Ferner legt die Steuerung MPDC-10 ein »0«-Signal an die Leitung 205c an, um den Setzeingang S1 des Multivibrators
311 zu sperren. Die restliche Systemauslösung erfolgt in der Weise, wie sie zuvor in Zusammenhang
mit F i g. 3 beschrieben wurde.
13
Zu dem Zeitpunkt, wo die Leitungen 3036 und 303c fortgesetzt, um das Eingangsregister des Puffers zu fülauf eben »1«-Pegel umschalten, fordert die Steuerung lea
eher-Adapter 14 an. Das Firmware-Steuersystem der die Steuerung MPDC-10 ausgegeben, bis der FIFO-Puf-Steuerung MPDC-10 gibt zusätzlich ein »O«-Signal her- 5 fer 300 erneut gefüllt ist Wenn dies der Fall ist, so schalaus, um das Flip-Flop 309 zurückzustellen, was durch ten die Leitungen 2266 und 303a erneut auf einen
den Impulsteil 506 veranschaulicht ist Der Ausgang Q »1«-Pegel um, wobei dieser Pegel durch die UND-Gatdes Flip-Flops 309 wird somit auf den »1 «-Pegel ange- ter 3026 und 310 weitergereicht wird. Der Steuerung
hoben, um das Gatter 310 vorzubereiten und den Auf- MPDC-10 wird daraufhin signalisiert, daß sie erneut den
tritt von Daten in dem Ausgangsregister des Puffers WO to FIFO-Puffer 300 zu leeren hat, und der Prozeß schreitet
zu signalisiereii. in der zuvor beschriebenen Weise fort
cher-Adapter 14 dem Eingangsregister des FIFO-Puf-
fers 300 mit einer Bit-Übertragungsgeschwindigkeit von 2,5 MHz zugeführt Während der Zeitperiode, in der der
Puffer 300 gefüllt wird, nimmt das Firmware-Steuersystem Zugriff auf den gemeinsamen Bus 13, um Busanforderungen zu behandeln. Wenn der FIFO-Puffer 300 gefüllt ist, schaltet die Leitung 303a am Ausgangsregister
des Puffers auf einen »1«-Pegel um. Das Ausgangssignal der Gatter 3026 und 310 schaltet daraufhin auf einen
»1«-Pegel um, wie dies durch die Impulsteile 500a und 501a entsprechend veranschaulicht ist. Die Steuerung
MPDC-10 fühlt das »1 «-Ausgangssignal am Gatter 310 ab, un das Firmware-Steuersystem der Steuerung
MPDC-10 gibt daraufhin ein »1 «-Signal auf der Leitung 204a aus, was durch den Impulsteil 5066 dargestellt ist
Dieses »1 «-Signal auf der Leitung 204a gestattet dem Flip-Flop 309, auf Triggerimpulse von dem Multivibrator 311 zu antworten. Die Steuerung MPDC-10 gibt
ferner einer Reihe von negativ verlaufenden »0«-ImpuI-sen, wie sie durch den Impulsteil 502a dargestellt sind, an
den Setzeingang S 2 des Multivibrators 311 aus. Der Ausgang Q des Multivibrators 311 wird dadurch auf
einem »O«-Pegel gemäß dem Impulsteil 503a gehalten, und der Ausgang Q des Flip-Flops 309 verbleibt gemäß
dem Impulsteil 504a auf einem »1 «-Pegel. Die Steuerung MPDC-10 nimmt ferner Zugriff auf das Ausgangsregister des FIFO-Puffers 300, um den Puffer zu leeren.
Wenn das Ausgangsregister des FIFO-Puffers 300 geleert ist, so schalten die Leitungen 2266 und 303a auf
einen »0«-Pegel um, wobei dieser Pegel zu den Ausgängen der Gatter 3026 und 310 durchgeschaltet wird, was
durch die Impulsteile 5006 und 5016 entsprechend veranschaulicht ist Die Steuerung MPDC-10 hört daraufhin auf, negativ verlaufende »0«-Impulse an den Multivibrator 311 zu liefern, was durch den Impulsteil 502h
gezeigt ist. Der Multivibrator schaltet somit ab, und der Ausgang Q desselben schaltet auf einen »1«-Pegei um,
wie dies der Impulsteil 5036 zeigt. Das Flip-Flop 309 wird dadurch getriggert, und der »1 «-Pegel am Ausgang
des NOR-Gatters 304 wird zu dem Ausgang Q des Flip-Flops übertragen, wie dies der Impulsteil 505a zeigt Der
Ausgang Q des Flip-Flops schaltet ftuf einen »O«-Pegel
gemäß dem Impulsteil 5046 um. Das Firmware-Steuersystem der Steuerung MPDC-10 erfaßt den »!«-Pegel
am Ausgang Q des Flip-Flops und legt ein »0«-Signal gemäß dem Impulsteil 506c an die Leitung 204a an, um
das Flip-Flop zurückzustellen. Der Ausgang Qdes Flip-Flops schaltet daraufhin auf einen »O«-Pegel um, was
durch den jmpulsteil 5056 veranschaulicht ist, und der Ausgang Q des Flip-Flops schaltet erneut auf einen
»1«-Pegel um, was der Impulsteil 504c zeigt. Das Firmware-Steuersystem nimmt daraufhin Zugriff auf den ge-
meinsamen Bus 13, um Busanforderungen zu behandeln. Der serielle Datenfluß von dem Plattenspeicher-Adapter 14 wird jedoch nicht unterbrochen, sondern wird
Claims (1)
1. Buszugriffs-Steuereinheit in einem Datenübertragungs-Steuersystem
zum Signalisieren des Auftritts einer Zeitperiode, während der auf einen gemeinsamen
Dialogbus durch ein Firmware-Steuersystem bei einer Datenübertragung zwischen einem
Hauptspeicher und einem Massenspeicher Zugriff genommen werden kann, ohne die Datenübertragungsgeschwindigkeit
zu beeinträchtigen bzw. Datenfehler hervorzurufen, wobei der Dialogbus eine Zentraleinheit, das Firmware-Steuersystem, den
Hauptspeicher und eine Massenspeicher-Steuereinheit elektrisch miteinander verbindet und wobei die
Massenspeicher-Steuereinh»it über einen Massenspeicheradapter
an den Massenspeicher angeschlossen ist, dadurch gekennzeichnet, daß die
Buszugriffs-Steuereinheit (200) aufweist:
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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