DE2831280A1 - Datenuebertragungs-steuersystem - Google Patents

Datenuebertragungs-steuersystem

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Jun Edward F Getson
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Description

Die vorliegende Erfindung betrifft ein Datenübertragungs-Steuersystem nach dem Gattungsbegriff des Anspruches 1 und insbesondere ein synchronisierendes Logik-Steuersystem für eine Multiplex-Sammelschienensteuerung beim Vorliegen eines Hardware-Steuersystems und eines Firmware-Steuersystems, ohne daß hierbei Datenfehler auftreten oder die Datenübertragungsgeschwindigkeit beeinfluß wird.
In Datenverarbeitungssystemen, in denen mehrere Funktionseinheiten elektrisch an eine gemeinsame Nachrichten-Sammelschiene angeschlossen sind, sind äußerst komplexe Hardware- und Firmware-Synchronisations Steuer sy sterne erforderlich, um die gemeinsame Benutzung der Sammelschiene durch die Hardware und Firmware während einer Datenübertragung mit hoher Geschwindigkeit zu gewährleisten. Wenn ungebetene Sammelschienenanforderungen während der Datenübertragung auftreten, die eine Firmwareaktion erfordern, so müssen die Synchronisationssteuersysteme die Daten auf einem Bytepegel bearbeiten, um sicherzustellen, daß keine Unterlauf- oder Überlauffehler beim Zugriff der Firmware auf die gemeinsame Sammelschiene auftreten. Wenn die Datenübertragungsgeschwindigkeit anwächst,· so wird der Zeittakt des Synchronisatxonssteuersystemes kritischer und es wird ein zusätzlicher Aufwand hinsichtlich des Netzwerkes des Steuersystemes erforderlich. Bei der Suche nach einer Alternative hinsichtlich des zusätzlich erforderlichen Aufwandes ergeben sich Schwierigkeiten hinsichtlich der Datenübertragungsgeschwindigkeit.
Es ist die Aufgabe der vorliegenden Erfindung, ein Datenübertragungs-Steuersystem einfacher Art anzugeben, bei dem die Datenübertragung auf einer gemeinsamen Nachrichten-Sammelschiene bei ungebetenen Sammelschienenanforderungen der Firmware unterbrochen werden kann, ohne daß Datenfehler auftreten oder die Datenübertragungsgeschwindigkeit beeinflußtwird. Hierbei sollen umfangreiche Logikschaltkreise oder eine erhöhte Firmware-Speicherkapazität vermieden werden.
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Die liösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
Die Erfindung sieht ein logisches Synchronisationssteuersystem für einen.Datenprozessor vor, dessen Funktionseinheiten an eine gemeinsame Nachrichten-Sammelschiene angeschlossen sind. Der Zugriff zu der Sammelschiene durch ein Firmware-Steuersystem kann während einer durch die Hardware gesteuerten Datenübertragung gestattet werden, ohne daß die übertragungsgeschwindigkeit beeinträchtigt wird oder Datenfehler auftreten. Insbesondere gibt das logische Steuersystem Daten-Abtastsignale unter Steuerung durch die Hardware aus, um die Datenübertragung zwischen dem Hauptspeicher und einem Massenspeicher zu gestatten. Die Daten werden durch ein FIFO-Puffer (FIFO = first-in-first-out) in dem logischen Steuersystem in Abhängigkeit von den Daten-Abtastsignalen geleitet. Wenn keine Datenübertragung zwischen dem Hauptspeicher und dem FIFO-Puffer erforderlich ist, um die Datenübertragungsgeschwindigkeit anzupassen, so wird das Firmware-Steuersystem in Bereitschaft gebracht, um ungebetene Sammelschienenanforderungen hinsichtlich der gemeinsamen Sammelschiene zu bestätigen und zu behandeln. Wenn eine Datenübertragung zwischen dem FIFO-Puffer und dem Hauptspeicher erforderlich ist, so werden jedoch Daten-Abtastimpulse erneut erzeugt und es wird die Sammelschienensteuerung von der Firmware zu der Hardware übertragen. Dieses Verfahren wird wiederholt bis die Datenübertragung zwischen dem Hauptspeicher und dem Massenspeicher vervollständigt ist.
Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen: .
Fig. 1 ein Blockdiagramm eines die vorliegende Erfindung aufweisenden Datenverarbeitungssystems;
Fig. 2 ein detaillierteres Blockdiagrämm der Plattenspei- - · cher-Steuereinrichtung und des Platterispeicher-Adapters gemäß Fig. 1?
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Fig. 3 ein Logik-Schaltungsschema der vorliegenden Erfindung;
Fig. 4 ein Taktdiagramm zur Veranschaulichung des Betriebs des Systems gemäß Fig. 3 während einer Datenübertragung vom Hauptspeicher zu dem Plattenspeicher-Adapter; und
Fig. 5 ein Taktdiagramm zur Veranschäulichung der Betriebsweise des Systems gemäß Fig. 3 während einer Datenübertragung von dem Plattenspeicher-Adapter zu dem Hauptspeicher.
Fig. 1 zeigt ein Blockdiagramm eines Computersystems mit einer Plattenspeicher-Steuerung MPDC-10 mittlerer Leistung, die elektrisch mit einer Zentraleinheit 11 und einer Speichereinheit 12 durch eine gemeinsame Nachrichten-Sammelschiene 13 verbunden ist. Die Steuerung MPDC-10 ist ein mikroprogrammiertes peripheres Steuer-Subsystem für die Speicherung und Wiederauffindung von Daten aus dem Massenspeicher. Die Steuerung umfaßt einen Festwertspeicher ROS, der später noch beschrieben wird und der mit einem Massenspeicher-Adapter, wie beispielsweise dem Plattenspeicher-Adapter 14, in Nachrichtenverbindung steht. Der Adapter 14 besitzt die Möglichkeit, vier Platteneinheiten 15 zu unterstützen.
Die Nachrichten-Sammelschiene 13 bildet einen Informationsweg zwischen irgendwelchen zwei Einheiten des Systems. Die Sammelschiene weist einen asynchronen Aufbau auf und gestattet somit den Einheiten einen wirksamen Betrieb mit verschiedenen Geschwindigkeiten. Sie gestattet Informationsübertragungen einschließlich Nachrichtenanforderungen, Steueranweisungen, StatusSignalen und Datenübertragungen zwischen dem Hauptspeicher 12 und den Platteneinheiten 15.
Irgendeine Einheit des Systems, die einen Nachrichtenaustausch wünscht, fordert einen Sammelschienenzyklus an. Wenn dieser Sammeis chienenzyklus gewährt wird, so wird die anfordernde Einheit
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vorrangig und das adressierte System nebenrangig. Einige Sammelschienenverbindungen erfordern sowohl einen Antwortzyklus als auch einen Anforderungszyklus. Beispielsweise kann sich eine vorrangige Einheit selbst einer nebenrangigen Einheit zu erkennen geben und anzeigen, daß eine Antwort gefordert wird. Wenn die angeforderte' Information verfügbar wird/ so nimmt die nebenrangige Einheit die Rolle der vorrangigen Einheit ein und löst eine Übertragung zu der anfordernden Einheit aus. Bei der Behandlung von SammeIschienenzyklusanforderungen besitzt die Zentraleinheit die niedrigste Priorität, die Steuerung MPDC-IO die nächstniedrigste Priorität und der Hauptspeicher 12 die höchste Priorität. Eine detailliertere Beschreibung des Systems gemäß Fig. 1 kann der US-PS 3,993,981 entnommen werden.
Fig. 2 veranschaulicht in einem detaillierteren Blockdiagramm die Steuerung MPDC-10, den Plattenspeicher-Adapter 14 und eine Behandlungsanforderungs-Logikeinheit 200, die die Erfindung aufweist.
Die Behandlungsanforderungs-Logikeinheit 200 empfängt Fehlersignalge über eine Steuerleitung 202 von einer Fehlerlogikeinheit in einem Plattenspeicher-Adapter 14. Die Einheit 200 empfängt ferner Steuersignale von einem Mikroprogramm-Befehlsregister 203 über eine Steuerleitung 204 und über ein Kabel 205 Datenübertragungsbereichs- und Steuersignale von der Steuerung MPDC-10. Die Logikeinheit 200 liefert Datenanforderungen an die Steuerung MPDC-10 über eine Steuerleitung 206 und Daten-Abtastimpulse an die Steuerung MPDC-10 über eine Steuerleitung 207. Serielle Daten werden von dem Plattenspeicher-Adapter 14 über ein Datenkabel empfangen und dem Plattenspeicher-Adapter über ein Datenkabel zugeführt. Ferner tritt eine parallele Datenübertragung zwischen der Logikeinheit 200 und der Steuerung MPDC-10 auf den Datenkabeln 210 und 211 auf.
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Wenn eine Zeitperiode auftritt, während welcher einem Firmware-Steuersystem der Zugriff auf die gemeinsame Sammelschiene 13 gestattet wird, so gibt die Logikeinheit 200 ein Statussignal auf einer Leitung 212 aus, die zu einer Zustands-Vergleichslogikeinheit 213 führt. Das Ausgangssignai der Logikeinheit 213 wird einer Mikroprogramm-Speicher-Steuereinheit 214 und einer Mikroprograram-Adressen-Schalteinheit 215 zugeführt. Ein zweiter Eingang der Schalteinheit 215 ist an den Ausgang eines Mikroprogrammzählers 216 angeschlossen. Der Ausgang der Schalteinheit wird einem Mikroprogramm-Adreßregister 217 zugeführt, das einen Festwertspeicher ROS-218 über ein Adreßkabel 219 adressiert. Der Ausgang des Festwertspeichers ROS-218 wird dem Mikroprogramm-Befehlsregister 203 zugeführt.
Die Steuereinheit 214 liefert Steuersignale an den Zähler 216 über eine Steuerleitung 22Or zu der Schalteinheit 215 über eine Steuerleitung 221, zu dem Register 217 über eine Steuerleitung und zu dem Register 203 über eine Steuerleitung 223. Das Register 203 liefert ferner Steuersignale an die Logikeinheit 213 über eine Steuerleitung 224 und an die Schalteinheit 215 über eine Steuerleitung 225.
Während einer Datenübertragung können schwerwiegende Fehler, wie beispielsweise Datenübertragungs-Geschwindigkeitsfehler, Zeittaktfehler und eine Sperrung des Plattenaitriebs auftreten. Die Fehler-Logikeinheit 201 überwacht den Datenfluß durch die Logikeinheit 200 über ein Steuerkabel 226 und sie empfängt eine Fehlerinformation von der Steuerung MPDC-10 auf einem Steuerkabel 227. Die Logikeinheit 201 zeigt den Auftritt von Fehlern durch die Ausgabe von Fehler-Steuersignalen auf der Leitung 202 und auf einem zu der Steuerung MPDC-10 führenden Steuerkabei 228 an.
Im Betrieb können Daten von dem Hauptspeicher 12 gemäß Fig. 1 zu
zu
der Steuerung MPDC-10 und somit über das Datenkabel 211 der Logikeinheit 200 übertragen werden. Von der Logikeinheit 200 werden
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die Daten seriell über das Datenkabel 209 dem Plattenspeicher-Ädapter 14 zugeführt. Wenn Daten von einer Plattenspeichereinheit zu dem Hauptspeicher 32 zu liefern sind, so werden die Daten ■ seriell· von dem Plattenspeicher-Adapter 14 dem Datenkabel 208 zugeführt, das an die Logikeinheit 200 angeschlossen ist. Die Einheit 200 liefert ihrerseits die Daten parallel über das Datenkabel 210 zu der Steuerung MPDC-10. Während der Datenübertragung fordert die Logikeinheit 200 Byteübertragungen von der Steuerung MPDC-10 über eine Steuerleitung 206 an oder zeigt das Vorliegen von für die übertragung bereiten Daten über die Steuerleitung an. Wenn eine bereitgestellte Speichereinheit in der Logikeinheit 200 mit Daten gefüllt ist, so gibt die Logikeinheit ein Signal auf der Leitung 212 an die Zustandvergleichs-Logikeinheit aus.
Folgen von Mikrobefehlen, die ein Mikroprogramm darstellen, sind in dem Festwertspeicher ROS 218 gespeichert. Unter der Steuerung der Mikroprogramm-Speicher-Steuereinheit 214 wird der Zählstand des Mikroprogrammzählers 216 -in das Mikroprogramm-Adreßregister
217 geladen, um einen bestimmten Mikrobefehl im Speicher 218 zu adressieren. Der adressierte Mikrobefehl wird in das Mikroprogramm-Befehlsregister 203 geladen, um Eingabe- und Ausgabeschalter zu betätigen, die den Datenfluß leiten, und um Steuersignale auf dem elementaren Maschinenbefehlspegel zu erzeugen, die den Betrieb der Funktionseinheiten des Datenverarbextungssystems gemäß Fig. 1 leiten. Am Ende der durch die Mikroprogramm-Steuersignale hervorgerufenen Aktivität wird der Zähler 216 durch die Steuereinheit 214 weitergeschaltet und der Zählstand in das Adreßregister 217 geladen, um einen nächsten Mikrobefehl im Speicher
218 zu adressieren. Eine Folge von Mikrobefehlen kann auf diese Weise ausgeführt werden.
Wenn die Fortschaltung der Mikrobefehle von Bedingungen abhängt, die während der Datenverarbeitung auftreten, so tritt ein Bedingungsfeld in der Folge von Mikrobefehlen auf. Dieses Feld aktiviert die Logikeinheit 213 über die Steuerleitung 224, wodurch eine Abtastung und ein Vergleich der Information auf der Steuer-
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leitung 212 gestattet wird. In Abhängigkeit von einem Bedingungsfeldsignal auf der Leitung 224 ändert der Adreßschalter 215 das Ausgangssignal des· Mikroprogrammzählers 216, um eine nächste Mikrobefehlsadresse zu bilden. Eine neue Mikrobefehlsfolge wird hierdurch im Speicher 218 adressiert.
Fig. 3 zeigt ein detailliertes Logik-Schaltungsschema' der Behandlungsanforderungs-Logikeinheit 2OC gemäß Fig. 2. Gemäß Fig. 3 empfängt ein erster FIFO-Puffer 300 seriell Daten von dem Plattenspeicher-Adapter 14 über das Datenkabel 208 oder Daten in paralleler Form von der Steuerung MPDC-10 auf dem Datenkabel 211. In dem hier beschriebenen bevorzugten Ausführungsbeispiel besitzt der Puffer 300 eine Kapazität von 16 Byte, wobei es sich um einen Typ handeln kann, wie er von der Firma Fairchild Semiconductor unter der Modellnumraer 9403 hergestellt und vertrieben wird. Die Datenbytes werden von dem Eingangsregister des Puffers 300 aufgenommen und durch den Puffer zu dem Ausgangsregister mit einer Geschwindigkeit verschoben, die durch die Durchfallzeit zwischen den Registern festgelegt ist.-Das Ausgangsregister liefert die Daten in paralleler Form über das Datenkabel 210 zu der Steuerung MPDC-10 oder in serieller Form über das Datenkabel 209 zu dem Plattenspeicher-Adapter 14.
Wenn das Eingangsregister des Puffers 300 leer ist, so wird ein 111 "-Signal auf einer Steuerleitung 226a des Kabels 226 und auf einer Steuerleitung 301a ausgegeben, die zu einem Eingang eines UND-Gatters 302a führt. Wenn ferner das Ausgangsregister gefüllt ist, so wird ein "1"-Signal auf einer Steuerleitung 226b des Kabels 226 und auf einer Steuerleitung 303a ausgegeben, wobei die letztere Steuerleitung zu einem Eingang eines UND-Gatters 302b führt. Dem UND-Gatter 302a wird ebenfalls ein Plattenspeicher-Schreib-Steuersignal von der Steuerung MPDC-10 auf einer Steuerleitung 301b zugeführt, wenn Daten von dem Hauptspeicher 12 zu dem Plattenspeicher-Adapter 14 zu übertragen sind. Zusätzlich erhält das Gatter 302a "O"-Signale, die das Ende eines Datenfeldes
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anzeigen, auf einer Steuerleitung 301c zugeführt, die an den· 'Plattenspeicher-Adapter angeschlossen ist. Das UND-Gatter. 302b erhält ferner ein Freigabe-Steuersignal von der Steuerung MPDC-10 · auf einer Steuerleitung 303b zugeführt, und es empfängt ferner ein "1"-Lesesignal von der Steuerung MPDC-10 auf einer Steuerleitung 303c, wenn Daten von dem Plattenspeicher zu lesen sind.
Die Ausgänge der UND-Gatter 302a und 302b sind an entsprechende Eingänge eines GDER-Gatters 302c angeschlossen. Die Gatter 302a-302c bilden ein Logikfeld 302. Der Ausgang des Feldes 302 wird einem Eingang eines NOR-Gatters 304 zugeführt und über eine Reihe von vier hintereinander geschalteten Invertern 305 auf einen Eingang eines UND-Gatters 306 gegeben. Ein zweiter Eingang des Gatters 306 ist an den Ausgang eines UND-Gatters 307 angeschlossen, dessen einer Eingang mit einem Eingang eines UND-Gatters verbunden und an eine Steuerleitung 205a des Kabels 205 angeschlossen ist, das mit dem Ausgang der Steuerung MPDC-10 verbunden ist. Ein zweiter Eingang des Gatters 307 ist an eine Steuerleitung 205b des Kabels 205 angeschlossen und ein zweiter Eingang des UND-Gatters 308 ist mit der Steuerleitung 202 verbunden, die zu der Fehler-Logikeinheit 201 gemäß Fig. 2 führt. Der Ausgang des Gatters 308 ist mit dem Setzeingäng eines Flip-Flops 309 verbunden .
Der Eingang D des Flip-Flops 309 ist an den Ausgang des NOR-Gatters 304 angeschlossen, wobei ein zweiter Eingang dieses Gatters mit dem Ausgang eines UND-Gatters 310 verbunden ist. Der Triggereingang T des Flip-Flops 309 ist mit dem Ausgang Q' eines monostabilen Multivibrators 311 verbunden, dessen Setzeingänge S1 und S2 mit Ausgängen der Steuerung MPDC-10 über Steuerleitungen 205c und 2O5d des Kabels 205 entsprechend verbunden sind. Der Rückstelleingang R des Flip-Flops 309 ist über eine Steuerleitung 204a des Kabels 204 mit dem Befehlsregister 203 verbunden. Der Ausgang Q des Flip-Flops 309 ist an einen Eingang des UND-Gatters 3iO angeschlossen, dessen zweiter Eingang mit dem
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Ausgang des UND-Gatters 306 verbunden 1st. Der Ausgang Q des Flip—Flops'309 ist an die Steuerleitung 212 angeschlossen, die mit der Zustandvergleichs-Logikeinheit 213 gemäß Fig. 2 verbunden ist.
Der Ausgang des UND-Gatters 310 wird ferner einem Eingang eines UND-Gatters 312 und einem Eingang eines UND-Gatters 313 zugeführt. Ein zweiter Eingang des UND-Gatters 312 wird über eine Steuerleitung 204b von dem Befehlsregister 203 beaufschlagt und ein zweiter Eingang des UND-Gatters 313 wird über eine Steuerleitung 204c durch das Befehlsregister beaufschlagt. Der Ausgang des UND-Gatters 312 ist an die Steuerleitung 206 angeschlossen, dis zu der Steuerung MPDC-IO führt und der Ausgang des UND-Gatters 313 ist an die Steuerleitung 207 angeschlossen, die ebenfalls zu der Steuerung MPDC-IO führt.
Wenn im Betrieb Daten aus dem Hauptspeicher 12 gemäß Fig. 1 in den Plattenspeicher-Adapter 14 zu lesen sind, so errichtet die Steuerung MPDC-10 den erforderlichen Datenweg. Die Daten werden danach von der Steuerung MPDC-10 in den Plattenspeicher-Adapter 14 über das Logiksystem gemäß Fig. 3 geladen.
Bei der Auslösung des Systems legt das Firmware-Steuersystem gemäß Fig. 2 einen "1"-Pegel an die Steuerleitung 204a an, um das Flip-Flop 309 für die Triggerung durch den monostabilen Multivibrator 311 bereit zu machen. Das Firmware-Steuersystem legt ferner ein "1"-Signal an die Leitung 204b an, um das Gatter 312 vorzubereiten, und es legt ein "O"-Signal an die Leitung 204c an, um das Gatter 313 zu sperren. Die Steuerung MPDC-10 legt ein "1"-Bereichssignal an die Leitung 205a an, um die Gatter 307 und 308 vorzubereiten, und sie legt ein "!"-Signal an die Leitung 205b an, um einen Datenübertragungszustand zu bestätigen. Die Steuerung MPDC-10 legt ferner einen positiv verlaufenden "1"-Impuls an den Eingang S1 des Multivibrators 311 über die Steuerleitung 205c an, wenn ein Datenbyte in das Eingangsregister des Puffers 300 eingetastet wird. Die Steuerung MPDC-10 legt ferner
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einen "O"-Pegel an den Eingang S2 des Multivibrators 311 über die Steuerleitung 2O5d an, und sie gibt "1"-Pegel auf den Leitungen 301b und 301c sowie "O"-Pegel auf den Leitungen 303b und 303c aus.
Wenn ein "1"-Impuls dem Eingang S1 des Multivibrators 311 zugeführt wird, so schaltet der Ausgang Q des Multivibrators von einem "!"-Pegel auf einen "O"-Pegel um. Der Ausgang Q verbleibt auf einem "O"-Pegel solange der Eingang Si nacheinanderfolgend in 0/5/ns Intervallen getastet wird. Vor der Systemauslösung wird der Rückstelleingang des Fiip-Flcps 309 freigegeben. Der Ausgang Q des Flip-Flops schaltet daraufhin auf einen "1"-Pegel um, um das Gatter 310 vorzubereiten. Nach der Systemauslösung wird der Rückstelleingang des Flip-Flops 309 gesperrt. Solange der Ausgang Q des Multivibrators 311 auf einem "O"-Pegel verbleibt wird jedoch das Flip-Flop nicht getriggert und der Ausgang Q des Flip-Flops verbleibt auf einem "!"-Pegel.
Das Eingangsregister des FIFO-Puffers 300 liefert ein "Γ-Statussignal an die Leitung 301a während der Zeitperioden, in der das Register leer ist. Bei einem "1"-Pegel auf den Leitungen 301b und 301c wird das Eingangsregister-Statussignal über das ODER-Gatter 302c und die Inverter 305 an einen Eingang des UND-Gatters 306 angelegt.
Das Bereichs-Zählsignal der Steuerung MPDC-IO, das der Leitung 205a zugeführt wird, verbleibt auf einem "1"-Pegel, bis die Datenübertragung zwischen dem Hauptspeicher 12 und dem Plattenspeicher-Adapter 14 vervollständigt ist, Der Ausgang des Gatters 307 befindet sich somit auf einem "1"-Pegel, um das Gatter 306 vorzubereiten. Das "1"-Signal am Ausgang der Inverter 305 wird daher über die Gatter 306, 310 und 312 der Steuerung MPDC-IO zugeführt, um ein Datenbyte anzufordern. Wenn Daten vom Hauptspeicher 12 verfügbar sind, so gibt die Steuerung MPDC-1O einen "1 "-Impuls an den Se'tzeingäng Si des Multivibrators 311 aus, urn den Ausgang „Q desselben auf dem "0"-Zustand zu halten.
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Wenn das angeforderte Datenbyte dem Eingang des Registers 300 über das Datenkabel 211 zugeführt wird, so schaltet die Leitung 301a auf einen "O"-Pegel um, um das Gatter 310 zu sperren. Somit werden keine weiteren Datenanforderungen ausgegeben, bis das Datenbyte von dem Eingangsregister in den FIFO-Stapel übertragen worden ist. Zu diesem Zeitpunkt ist das Eingangsregister erneut geleert und die Leitung 301a schaltet auf einen "1"-Pegel umf um erneut den Ausgang des UND-Gatters 310 auf einen "1"-Pegel anzuheben. Hierdurch wird ein zusätzliches Datenbyte von der Steuerung MPDC-10 angefordert und die Hardware tastet erneut den Setzeingang S1 des Multivibrators. Ein zusätzliches Datenbyte wird sodann über das Kabel 211 zu dem Eingangsregister des Puffers 300 übertragen. Das Verfahren wird wiederholt bis 16 Datenbytes in dem FIFO-Puffer abgelegt worden sind.
Wenn der Puffer 300 gefüllt ist, so schalten die Leitungen 226a und 301a auf einen "O"-Pegel und die Leitungen 226b und 303a auf einen "1"-Pegel um. Ferner werden sowohl das UND-Gatter 302a als auch das Gatter 310 gesperrt, · so daß keine weiteren Datenanforderungen durchgeführt werden können. Die Steuerung MPDC-10 erfaßt, daß keine Datenanforderung innerhalb einer Zeitperiode von 0,5 äis aufgetreten ist, und hört auf, den Setzeingang S1 des Multivibrators 311 mit Tastimpulsen.zu beaufschlagen. Der Multivibrator hört daraufhin auf zu schwingen und der Ausgang Q desselben schaltet von einem "0"- auf einen "1"-Pegel um, um das Flip-Flop 309 zu triggern. Da sich der Ausgang des NOR-Gatters 304 auf einem "1"-Pegel befindet, .schaltet der Ausgang Q des Flip-Flops.von einem "1"- auf einen "O"-Pegel um und der Ausgang Q desselben schaltet auf einen "1"-Pegel um.
Die Firmware gemäß Fig. 2 tastet kontinuierlich die Leitung 212 alle 500 ns in einer Folge von zwei Mikrobefehlen ab. Wenn die Leitung 212 von einem "O"-Pegel auf einen "1"-Pegel umschaltet, so wird der Firmware angezeigt, daß auf die gemeinsame Sammel-
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schiene 13 Zugriff genommen werden kann, um ungebetene Sammelschienenanforderungen ohne die Hervorr"ufung von Datenfehlern zu bearbeiten. Beim Erfassen des "0"—Pegels auf der Leitung 212 stellt die Firmware das Flip-Flop 309 zurück, indem sie ein 11O"-Signal an die Leitung 204a anlegt,- um die weitere Triggerung durch den Multivibrator 311 zu verhindern. Der Ausgang Q des Flip-Flops schaltet daraufhin von einem "O"-Zustand auf einen "!"-Zustand um, um das Gatter 310 vorzubereiten.
Während der Periode, in der das Logiksystem gemäß Fig. 3 in einem Ruhezustand gehalten wird, bestätigt die Firmware ungebetene Sammelschienenanforderungen hinsichtlich der gemeinsamen Sammelschiene 13 in Fig. 1. Während die Firmware auf die SammeIschienenanf orderungen antwortet, werden Daten in dem FIFO-Puffer 300 weiterhin seriell von dem Ausgangsregister übertragen. Wenn das Eingangsregisters des FIFO-Puffers leer ist, so schaltet der Ausgang des Gatters 302a auf einen "1"-Pegel um, wobei, dieser Pegel durch die UND-Gatter 310 und 312 weitergereicht wird, um ein zusätzliches Datenbyte von der Steuerung MPDC-IO anzufordern. Das Firmware-Steuersystem der Steuerung MPDC-IO legt daraufhin einen "1"-Pegel an die Leitung 204a an, um dem Flip-Flop 309 zu gestatten, auf die Triggerimpulse des Multivibrators 311 zu antworten. Die Hardware der Steuerung MPDC-IO beaufschlagt erneut-den Setzeingang S1 des Multivibrators 311 mit Tastimpulsen und der zuvor beschriebene Prozeß wird wiederholt bis der volle Bereich von Datenbytes von der Steuerung MPDC-IO zu dem Plattenspeicher-Adapter 14 übertragen worden ist. Wenn die Übertragung vervollständigt ist, so schaltet die Leitung 205a auf einen "0"-Pegel um, um die Gatter 307, 306 und 310 zu sperren. Das Logiksystem tritt sodann in einen Ruhezustand ein, in welchem keine weiteren Datenübertragungen angefordert werden.
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Wenn Daten von dem Plattenspeicher-Adapter 14.zu der Steuerung MPDC-10 zu übertragen sind, so legt die Steuerung MPDC-10 "0"--Signale an die Leitungen 301b und 301c und "1"-Signale an die . Leitungen 303b und 303c an. Das Gatter 302a wird hierdurch gesperrt und das Gatter 302b wird vorbereitet. Die Steuerung MPDC-10 legt ferner einen "O"-Pegel an die Leitung 205c an, um den Setzeingang S1 des Multivibrators 311 zu sperren. Ferner legt die Steuerung MPDC-10 einen "O"-Pegel an die Leitung 204b an, um das Gatter 312 zu sperren, und sie legt einen "!"-Pegel an die Leitung 204c an, um das Gatter 313 vorzubereiten. Byte-Datenübertragungs-Tastimpulse am Ausgang des Gatters 310 werden hierdurch über das Gatter 313 an die Steuerung MPDC-10 angelegt. Die verbleibende Systemauslösung ist die gleiche, wie sie zuvor beschrieben wurde.
Zu dem Zeitpunkt, wo die Leitungen 303b und 303c auf einen "1"-Pegel umschalten, fordert die Steuerung MPDC-10 ein erstes Datenbyte von dem Plattenspeicher-Adapter 14 an. Ferner bereitet das Firmware-Steuersystem den Rückstelleingang des Flip-Flops 309 vor, wodurch der Triggereingang des Flip-Flops gesperrt wird und das Gatter 310 vorbereitet wird. Während der Datenübertragung werden über das Datenkabel 208 serielle Daten von dem Plattenspeicher-Adapter 14 empfangen und über das Eingangsregister des Puffers 300 dem Ausgangsregister zugeführt. Bei der Auffüllung des Puffers 300 nimmt das Firmware-Steuersystem Zugriff auf die gemeinsame Sammelschiene 13, um ungebetene Sammelschienenanforderungen zu behandeln. r
Die Zeitperiode, während der dem Firmware-Steuersystem die Behandlung der Sammelschienenanforderungen gestattet wird, ist durch den Unterschied in der Geschwindigkeit festgelegt, mit der der FIFO-Puffer 300gefüllt und von der Steuerung MPDC-10 geleert wird. Wenn der serielle Datenfluß von dem Plattenspeicher-Adapter 14 auf dem Kabel 208 mit einer 2,5 MHz -Bit-Übertragungsgeschwindigkeit erfolgt und der parallele Datenfluß auf dem Kabel 210
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mit einer 2,0 MHz-Byte-Übertragungsgeschwindigkeit erfolgt, so kann die Steuerung MPDC-10 den Puffer 300 schneller leeren als der Plattenspeicher-Adapter Daten liefert. Die Firmware benutzt somit die Zeitperiode zwischen einer Leerung und der Auffüllung des Puffers, um ungebetene Anforderungen zu behandeln.
Wenn der Puffer 300 erneut aufgefüllt wird, so schaltet die Leitung 303a auf einen "1"-Pegel um, der an dem Ausgang des UND-Gatters 310 wiedergegeben wird. Ein Daten-Abtastimpuls wird hierdurch an die Steuerung MPDC-10 über das Gatter 313 geliefert, um den Puffer zu leeren. Das Firmware-Steuersystem der Steuerung MPDC-IO bringt hierdurch die Leitung 204a auf einen "1"-Pegel, um den Triggereingang des Flip-Flops 309 vorzubereiten. Ferner tastet die Steuerung MPDC-10 den Setzeingang S2 des Multivibrators 311 mit negativ verlaufenden "0"-Impulsen, um den Ausgang Q des Multivibrators von einem "1"-Pegel auf einen "O"-Pegel umzuschalten. Der Ausgang Q verbleibt solange auf einem "O"-Pegel wie der Eingang S2 des Multivibrators alle 0,5/ns getastet wird. Der Ausgang Q des Flip-Flops 309 verbleibt somit auf einem "1"-Pegel, um das Gatter 310 vorzubereiten. Die Steuerung der gemeinsamen Sammelschiene 13 schaltet somit von einer Firmware- auf eine Hardware-Steuerung um und die Steuerung MPDC-10 nimmt Zugriff auf das Ausgangsregister des Puffers 300, um den Puffer zu leeren. Wenn das Ausgangsregister des Puffers 300 geleert ist, so schalten die Leitungen 226b und 303a auf einen "O"-Pegel um, der am Ausgang des Gatters 310 wiedergegeben wird ψ Die Steuerung MPDC-10 hört daraufhin auf, den Setzeingang S2 des Multivibrators 311 mit Tastimpulsen zu beaufschlagen und der Multivibrator wird ausgeschaltet. Das Flip-Flop 309 wird hierdurch getriggert und der Ausgang Q des Flip-Flops schaltet auf einen "1"-Pegel um, was durch das Firmware-Steuersystem erfaßt wird. Die Firmware bereitet daraufhin den Rückstelleingang des Flip-Flops vor und nimmt Zugriff auf die gemeinsame Sammelschiene 13, um Sammelschienenanforderungen zu behandeln. Der serielle Daten-
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fluß zu dem FIFO-Puffer 300 setzt sich in einem ununterbrochenen Fluß fort und der zuvor beschriebene Porzeß wird wiederholt bis die Datenübertragung vervollständigt ist.
Wenn schwerwiegende Fehler auftreten, wie beispielsweise ein Übertragungsgeschwindigkeitsfehler, ein Lese/Schreib-Zeitgeberfehler, oder wenn eine Schreibsperre an dem Plattenantrieb während einer Datenübertragung auftritt, so legt die Fehler-Logikeinheit 201 ein "O"-Signal an die Leitung 202 an, um das Gatter 308 zu sperren und dadurch das Flip-Flop 309 zu setzen. Das Gatter 310 wird hierdurch gesperrt, und es können keine weiteren Datenübertragungen stattfinden.
Die Logikeinhe.it 201 tastet zusätzlich die Leitungen 226a und 226b während einer Datenübertragung ab, um einen Daten-unterlauf und einen Daten-Überlauf zu erfassen. Wenn das Eingangsregister des Puffers 300 während einer Datenübertragung von dem Plattenspeicher-Adapter 1 4 zu der Steuerung MPDC-IO länger als O1.4 /ns gefüllt bleibt, so wird ein Daten-Überlauf angezeigt und die Fehler-Logikeinheit 201 setzt das Flip-Flop 309 in der zuvor beschriebenen Weise. Die Logikeinheit setzt ebenfalls das Flip-Flop 309, wenn das Ausgangsregister des Puffers 300 während einer Datenübertragung von der Steuerung MPDC-IO zu dem Plattenspeicher-Adapter 14 langer als 0,4yns leer bleibt.
Fig. 4 zeigt das Taktdiagramm für den Betrieb des Logiksystems gemäß Fig. 3 während" einer Datenübertragung zwischen der Steuerung MPDC-IO und dem Plattenspeicher-Adapter 14. Ein Impulszug 400 veranschaulicht das Ausgangssignal des UND-Gatters 302a und ein Impulszug 401 veranschaulicht das Ausgangssignal des UND-Gatters 310. Der Impulszug 402 veranschaulicht die "1"-Abtastimpulse, die von der Steuerung MPDC-IO an die Steuerleitung 205c geliefert werden, welche Leitung zu dem Eingang S1 des Multivibrators 311 führt. Der Impulszug 403 gibt das Ausgangssignal am
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Ausgang Q des Multivibrators 311 wieder und der Impulszug 404 veranschaulicht das Ausgangssignal am Ausgang Q des Flip-Flops 309. Ferner veranschaulicht der Impuls zug 405 das Ausgangssignal am Ausgang Q des Flip-Flops 309, und der Impulszug 406 stellt das Logiksignal dar, das von der Firmware an die Steuerleitung 204a abgegeben wird, die zu dem Rückstelleingang des Flip-Flops 309 führt.
Wenn Daten von dem Hauptspeicher 12 gemäß Fig. 1 zu lesen und zu dem Plattenspeicher-Adapter 14 zu übertragen sind, so löst die Steuerung MPDC-IO das System gemäß Fig. 3 in der zuvor beschriebenen Weise aus. Bevor ein erstes Datenbyte von der Steuerung MPDC-14 im Eingangsregister des FIFO-Puffers 300 aufgenommen wird, befindet sich die Leitung 301a und der Ausgang des UND-Gatters 302a auf einem "1"-Pegel, wie dies durch den Impuls 400a in dem Impulszug 400 angezeigt ist. Der Ausgang des UND-Gatters 310 schaltet somit synchron mit dem Impuls 400a auf einen "1"-Pegel um, wie dies durch den Impuls 401a in dem Impulszug 401 angezeigt ist. Der Impuls 401a signalisiert der Steuerung MPDC-IO, daß sie ein Datenbyte zu dem FIFO-Puffer 300 zu übertragen hat. Synchron mit der abfallenden Flanke des Impulses 401a gibt die Steuerung MPDC-IO einen Impuls 402a im Impulszug 402 aus, um ein Datenbyte in den Puffer 300 zu laden und den Setzeingang S1 des monostabilen Multivibrators 311 mit einem Tastimpuls zu beaufschlagen. Der Ausgang Q des Multivibrators schaltet gleichzeitig auf einen "0"-Pegel um, wie dies durch den Impuls 403a des Impulszuges 403 angezeigt ist. Bei einem "O'r-Pegel am Ausgang Q des Multivibrators verbleibt das Flip-Flop 309 im Ruhezustand und der Ausgang Q des Flip-Flops verbleibt auf einem "1"-Pegel, wie dies durch den Impulszug 404 angezeigt ist. Der Ausgang Q des Flip-Flops verbleibt gemäß dem Impuls zug 405 auf einem 11O "-Pegel.
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VJenn Datenbytes durch das Eingangsregister des FIFO-Puffers 300 von der Steuerung MPDC-IO aufgenommen werden, so schaltet der Ausgang des Gatters 302a auf einen "O"-Pegel um, wie dies durch den Impuls 400b veranschaulicht ist. In Abhängigkeit hiervon schaltet der Ausgang des Gatters 310 ebenfalls auf einen 11O"-Pegel um, was durch den Impuls 401b dargestellt ist. Wenn das Datenbyte in den FIFO-Stapel übertragen worden ist und das Eingangsregister erneut leer ist, so schalten jedoch die Ausgänge der Gatter 302a und 310 erneut auf einen "1"-Pegel um, was durch die Impulse 400c und 401c entsprechend dargestellt ist. Die Steuerung MPDC-IO empfängt somit eine zusätzliche Datenbyte-Anforde-· rung und beim Auftritt der abfallenden Flanke der Impulse 400c und 401c gibt die Steuerung MPDC-IO einen "1"-Impuls 402b aus, um den Setzeingang des Multivibrators 311 erneut mit einem Tastimpuls zu beaufschlagen. Der Datenfluß setzt sich in der zuvor beschriebenen Weise fort bis der FIFO-Puffer 300 gefüllt ist. Wenn dies der Fall ist, so schalten die Ausgänge der Gatter 302a und 310 erneut auf einen "O"-Pegel um, was durch die Teile 40Od und 401d der Impulszüge 400 und 401 veranschaulicht ist. Wenn keine 'weiteren Datenanforderungen ausgegeben werden, so hört die Steuerung MPDC-IO auf, den Setzeingang S1 des Multivibrators 311 mit Tastimpulsen zu beaufschlagen. Die Leitung 205c verbleibt somit auf einem "O"-Pegel, wie dies durch den Teil 4O2d des Impulszuges 402 veranschaulicht ist.
Wenn die Beaufschlagung des Multivibrators 311 mit Tastimpulsen durch die Steuerung MPDC-IO mehr als 0,5 ais aussetzt, so wird der Multivibrator stillgesetzt und der Ausgang Q desselben schaltet auf einen "1"-Pegel um, wie dies durch den Impulsteil 4O3d veranschaulicht ist. Das Flip-Flop 309 wird hierdurch getriggert und der Ausgang Q desselben schaltet auf einen "0"-Pegel um, was durch den Impulsteil 404a gezeigt ist. Der Ausgang Q des Flip-Flops schaltet gemäß dem Impulsteil 405a auf einen "1"-Pegel um.
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Das Firmware-Steuersystem der Steuerung MPDC-IO erfaßt den Logikpegel des Impulsteiles 405a und gibt ein "O"-Signal auf der Steuerleitung 2O4a ab, um das Flip-Flop 309 zurückzustellen, was durch den Impulsteil 406a veranschaulicht ist. Synchron hiermit schaltet der Ausgang Q des Flip-Flops 309 gemäß dem Impulsteil 4O5d auf einen "O'^Pegel um und der Ausgang Q des Flip-Flops nimmt gemäß dem Impulsteil 404b den "!"-Pegel ein. Das Firmware-Steuersystem der Steuerung MPDC-IO nimmt zu diesem Zeitpunkt Zugriff auf die gemeinsame Sammelschiene 13, um die Samlaelschieiienanforderungen zu behandeln. ·
Wenn das Eingangsregister des FIFO-Puffers 300 geleert ist, so schalten die Ausgänge der Gatter 302a und 310 erneut auf einen "1"-Pegel um, was durch die Impulsteile 400e und 401e veranschaulicht ist. Das Firmware-Steuersystem der Steuerung MPDC-IO legt daraufhin ein "1"-Signal gemäß dem Impulsteil 406b an die Leitung 204a an, um den Triggereingang des Flip-Flops 309 vorzubereiten. Synchron hiermit beaufschlagt die Steuerung MPDC-IO den Setzeingang S1 des Multivibrators 311 mit Tastimpulsen und der Ausgang Q des Multivibrators schaltet gemäß dem Impulsteil 403c auf einen "O"-Pegel um. Der Ausgang Q des Flip-Flops 309 verbleibt somit auf einem "1"-Pegel, wie dies der Impulszug zeigt, und der Ausgang Q des Flip-Flops verbleibt gemäß dem Impulszug 405 auf einem "O"-Pegel. Die Datenverarbeitung wird sodann in der zuvor beschriebenen Weise fortgesetzt.
Fig. 5 zeigt das Taktdiagramm für den Betrieb des Logiksystems gemäß Fig. 3 während' einer Datenübertragung von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-IO. Ein Impulszug 500 zeigt das Ausgangssignal des UND-Gatters 302b und ein Impulszug 501 zeigt das Ausgangssignal des UND-Gatters 310. Der Impulszug 502 veranschaulicht die in negativer Richtung verlaufenden "O"-Tastimpulse, die von der Steuerung MPDC-IO an die Steuerleitung 2O5d geliefert werden, wobei diese Leitung zu dem Eingang S2 des Multivibrators 311 führt. Ein Impülszug 503 veranschaulicht das Signal am Ausgang Q des Multivibrators 311 und ein
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Impulszug 504 zeigt das Ausgangssignal des Ausganges Q des Flip- Flops 309. Ein Impulszug 505 zeigt das Ausgangssignal am Ausgang Q des Flip-Flops 309 und ein Impulszug 506 zeigt die Logiksignale, die von der Firmware an die Steuerleitung 204a geliefert werden, welche Steuerleitung zu dem Rückstelleingang des Flip-Flops 309 führt.
Wenn Daten von dem Plattenspeicher-Adapter 14 zu der Steuerung MPDC-IO zu übertragen sind, so legt die Steuerung MPDC-IO w0"-Signale an die Leitungen 301b und 301c an, um das Gatter 302a zu sperren. Die Steuerung MPDC-IO legt ferner "1''-Signale an die Leitungen 303b und 303c an, um das Gatter 302b vorzubereiten. Ferner legt die Steuerung MPDC-10 ein !rO"-Signal an die Leitung 205c an, um den Setzeingang S1 des Multivibrators 311 zu sperren. Die restliche Systemausiösung erfolgt in der Weise, wie sie zuvor in Zusammenhang mit Fig. 3 beschrieben wurde.
Zu dem Zeitpunkt, wo die Leitungen 303b und 303c auf einen "1"-Pegel umschalten, fordert die. Steuerung MPDC-10 ein erstes Datenbyte von dem Plattenspeicher-Adapter 14 an. Das Firmware-Steuersystem der Steuerung MPDC-10 gibt zusätzlich ein "O"-Signal heraus, um das Flip-Flop 309 zurückzustellen, was durch den Impulsteil 506 veranschaulicht ist. Der Ausgang Q des Flip-Flops 309 wird somit auf den "1"-Pegel angehoben, um das Gatter 310 vorzubereiten und.den Auftritt von Daten in dem Ausgangsregister des Puffers 300 zu signalisieren.
Aufgrund der Datenanforderung durch die Steuerung MPDC-10 werden Daten seriell von dem Plattenspeicher-Adapter 14 dem Eingangsregister des FIFO-Puffers 300 mit einer Bit-Übertragungsgeschwindigkeit von 2,5 MHz zugeführt. Während der Zeitperiode, in der der Puffer 300 gefüllt wird, nimmt das Firmware-Steuersystem Zugriff auf die gemeinsame Sammelschiene 13, um ungebetene Sammelschienenanforderungen zu behandeln. Wenn der FIFO-Puffer 3OO gefüllt ist, schaltet die Leitung 303a am Ausgangsregister des
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Puffers auf einen "1"-Pegel um. Das Ausgangssignal der Gatter 302b tmd 310 schaltet daraufhin auf einen "1"-Pegel um, wie dies durch die Impulsteile 50Oa und 501a entsprechend veranschaulicht ist. Die Steuerung MPDC-10 fühlt das "Ί"-Ausgangssignal am Gatter 310 ab, und das Firmware-Steuersystem der Steuerung MPDC-10 gibt daraufhin ein "1"-Signal auf der Leitung 204a aus, was durch den Impulsteil 506b dargestellt ist. Dieses "1"— Signal auf der Leitung 204a gestattet dem Flip-Flop 309, auf Triggerimpulse von dem Multivibrator 311 zxi antworten. Die Steuerung MPDC-10 gibt ferner einer Reihe von negativ verlaufenden "0"-Impulsen, wie sie durch den Impulsteil 502a dargestellt sind, an den Setzeingang S2 des Multivibrators 311 aus. Der Ausgang Q des Multivibrators 311 wird dadurch auf einem "O"-Pegel gemäß dem Impulsteil 503a gehalten und der Ausgang Q des Flip-Flops 309 verbleibt gemäß dem Impulsteil 504a auf einem "1"-Pegel. Die Steuerung MPDC-10 nimmt ferner Zugriff auf das Ausgangsregister des FIFO-Puffers 300, um den Puffer zu leeren.
Wenn das Ausgangsregister des FIFO-Puffers 300 geleert ist, so schalten die Leitungen 226b und 303a auf einen "O"-Pegel um, wobei dieser Pegel zu den Ausgängen der Gatter 302b und 310 durchgeschaltet wird, was durch die Impulsteile 500b und 501b entsprechend veranschaulicht ist. Die Steuerung MPDC-10 hört daraufhin auf, negativ verlaufende "0"-Impulse .an den Multivibrator 311 zu liefern, was durch den Impulsteil 502b gezeigt ist. Der Multivibrator schaltet somit ab und der Ausgang Q desselben schaltet auf einen "1"-Pegel um, wie dies der Impulsteil 503b zeigt. Das Flip-Flop 309 wird dadurch getriggert und der "1"-Pegel am Ausgang des NOR-Gatters 304 wird zu dem Ausgang Q des Flip-Flops übertragen, wie dies der Impulsteil 505a zeigt. Der Ausgang Q des Flip-Flops schaltet auf einen "O"-Pegel gemäß dem Impulsteil 504b um. Das Firmware-Steuersystem der Steuerung MPDC-10 erfaßt den "1"-Pegel am Ausgang Q des Flip-Flops und legt ein "O"-Signal gemäß dem Impulsteil 506c an die Leitung 204a an, um das Flip-Flop zurückzustellen. Der Ausgang Q des Flip-Flops
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schaltet daraufhin auf einen "O"-Pegel um, was äurch den Impulsteil 505b veranschaulicht ist, und der Ausgang Q des Flip-Flops schaltet erneut auf einen "1"-Pegel um, was der Impulsteil 504c zeigt. Das Firmware-Steuersystem nimmt daraufhin Zugriff auf die gemeinsame Sammelschiene 13, um ungebetene Sammelschienenanforderungen zu behandeln. Der serielle Datenfluß von dem Plattenspeicher-Ädapter 14 wird jedoch nicht unterbrochen, sondern wird fortgesetzt, um das Eingangsreaister des Puffers zu füllen.
Es werden keine weiteren Daten-Abtastimpulse an die Steuerung MPDC-10 ausgegeben, bis der FIFO-Puffer 300 erneut gefüllt ist. Wenn dies der Fall ist, so schalten die Leitungen 226b und 303a erneut auf einen "1"-Pegel um, wobei dieser Pegel durch die UND-Gatter 302b und 310 weitergereicht wird. Der Steuerung MPDC-10 wird daraufhin signalisiert, daß sie erneut den FIFO-Puffer 300 zu leeren hat, und der Prozeß schreitet in der zuvor beschriebenen Weise fort.
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Le
-is-

Claims (5)

  1. HONEYWELL INFORMATION SYSTEMS INC. ·
    Smith Street . **U'' ^
    Waltham, Mass., USA 5101630 Ge
    Datenübertragungs-Steuersystem.
    Patentansprüche:
    ( 1 .j Datenübertragungs-Steuersystem zura Signalisieren des Auftritts einer Zeitperiode, während der auf eine gemeinsame Nachrichten-Sammelschiene durch ein Firmware-Steuersystem bei einer Datenübertragung zwischen einem Hauptspeicher und einem Massenspeicher Zugriff genommen werden kann, ohne daß die Datenübertragungsgeschwindigkeit beeinträchtigt wird oder Datenfehler hervorgerufen werden, wobei die Sammelschiene eine Zentraleinheit, das Firmware-Steuersystem, eine Massenspeicher-Steuereinheit
    und den Hauptspeicher elektrisch laiteinander verbindet, gekennzeichnet durch:
    a) eine Speichereinrichtung in elektrischer Verbindung mit
    dem Massenspeicher und der Steuereinheit, um Daten zwischen diesen zu übertragen und sowohl das Vorliegen von Eingabedaten als auch den Zustand eines gefüllten Speichers anzuzeigen;
    b) mit der Speichereinrichtung und der Steuereinheit verbundene Logikgatter zur Erzeugung von Daten-Abtastsignalen, um den Datenfluß zwischen der Speichereinrichtung und der Steuereinheit zu synchronisieren; und
    ' eine Logik-Zeitgebereinrichtung in elektrischer Verbindung mit der Steuereinheit und den Logikgattern zur Ausgabe eines Steuersignales an das Firmware-Steuersystem, das den Auftritt euer Zeitperiode anzeigt.
    8 0 9 8 86/0752 .
    Hz/Ra ... . .
    ORIGINAL INSPECTED
    — ο „
  2. 2. Datenübertragungs-Steuersystem nach Anspruch 1, dadurch gekennzeichnet , daß die Speichereinrichtung ein FI1FO-Pu ff er ist, der ein Eingangsregister/ das die Abwesenheit von Daten signalisiert/ und ein Ausgangsregister, das das Vorliegen von Daten signalisiert, besitzt.
  3. 3* Datenübertragungs-Steuersystem nach Anspruch 2, dadurch gekennzeichnet, daß die Logikgatter umfassen:
    a) ein erstes UND-Gatter in elektrischer Verbindung mit dem Eingangsregister und der Steuereinheit;
    b) ein zweites UND-Gatter in elektrischer Verbindung mit dem Ausgangsregister und der Steuereinheit;
    c) ein ODER-Gatter, dessen Eingänge mit den Ausgängen des ersten UND-Gatters und des zweiten UND-Gatters verbunden sind;
    d) mehrere hintereinandergeschaltete Inverter, die an den Ausgang des ODER-Gatters angeschlossen sind;
    e) ein drittes UND-Gatter, dessen erster Eingang mit dem Ausgang der Reihe von Invertern verbunden ist;
    f) ein viertes UND-Gatter in elektrischer Verbindung mit der. Steuereinheit, dessen Ausgang an den zweiten Eingang des dritten UND-Gatters angeschlossen ist; und
    g) ein fünftes UND-Gatter, das mit einem ersten Eingang an den Ausgang des dritten UND-Gatters angeschlossen ist.
  4. 4. Datenübertragungs-Steuersystem nach Anspruch 3, dadurch gekennzeichnet, daß die Logik-Zeitgebereinrichtung umfaßt:
    a) ein sechstes UND-Gatter in elektrischer Verbindung mit der Steuereinheit;
    b) einen monostabilen Multivibrator in elektrischer Verbindung mit der Steuereinheit;
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    c) ein NOR-Gatter, das mit einem Eingang an den Ausgang des ODER-Gatters und mit einem zweiten Eingang an den Ausgang des fünften UND-Gatters angeschlossen ist; und
    d) ein Flip-Flop in elektrischer Verwendung mit dem NOR-Gatter, das auf den Multivibrator, das sechste UND-Gatter und das Firmware-Steuersystem anspricht und einen ersten Ausgang aufweist, der mit dem zweiten Eingang des fünften UND-Gatters verbunden ist, sowie einen zweiten Ausgang aufweist, der elektrisch mit dem Firmware-Steuersystem verbunden ist.
  5. 5. Datenverarbeitungssystem, das sowohl von einer Hardware- als auch einer Firmware-Steuereinrichtung gesteuert wird und eine gemeinsame Nachrichten-Sammelschiene aufweist, die eine Zentraleinheit, einen Hauptspeicher, eine Plattenspeicher-Steuerung, einen Plattenspeicher-Adapter und ein Massenspeicher-Plattensystem miteinander verbindet, gekennzeichne t d u r c h:
    a) einen FIFO-Puffer in elektrischer Verbindung mit dem Plattenspeicher-Adapter und der Plattenspeicher-Steuerung zur Übertragung von Daten zwischen dem Massenspeicher-Plattensystem und dem Hauptspeicher;
    b) eine erste auf die Plattenspeicher-Steuerung und den Puffer ansprechende Logikeinrichtung zum Anfordern einer Datenübertragung zwischen dem Puffer und der Plattenspeicher-Steuerung; und
    c) eine zweite Logikeinrichtung in elektrischer Verbindung mit der Firmware-Steuereinrichtung, der Plattenspeicher-Steuerung und der ersten Logikeinrichtung zum Signalisieren des Vorhandenseins eines Datenübertragungszustandes, während welchem die Firmware-Steuereinrichtung Sammelschienenanforderungen hinsichtlich der gemeinsamen Sammelschiene behandeln kann, ohne daß Datenfshler auftreten oder die Datenübertragungsgeschwindig-keit zwischen dem Plattensystem und dem Hauptspeicher beeinträchtigt-wird. ·"
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DE2831280A 1977-07-19 1978-07-17 Buszugriffs-Steuereinheit in einem Datenübertragungs-Steuersystem Expired DE2831280C2 (de)

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