DE2739607C3 - Einrichtung zum Verbinden einer Vielzahl von Multiplexsystemen - Google Patents

Description

Vorwärtsanschluß mit einem ersten Serien-Parallcl-Wort-Umsetzer verbunden und dieser mit dem Eingang eines ersten Parallel-Wort-Speichers sowie mit einem ersten Zeitabschnittszähler verbunden ist, dessen Ausgang an den Schreib-Adresseneingang des ersten -, Parallel-Wort-Speichers angeschlossen ist, daß jeder erste Rückwärtsanschluß mit einem ersten Parallel-Serien-Wort-Umsetzer und dieser mit dem Ausgang eines zweiten Parallel-Wort-Speichers verbunden ist, daß jeder zweite Vorwärtsanschluß mit dem Ausgang eines κι zweiten Parallel-Serien-Wort-Umsetzers und jeder zweite Rückwärtsanschluß mit einem ersten Serien-Wort-Speicher und dessen Ausgang mit einem zweiten Serien-Parallel-Umsetzer verbunden ist, daß die Ausgänge der ersten Parallel-Wort-Speicher selektiv zu r> ersten vorbestimmten Zeiten über einen Vorwärts-Code-b'msetzer mit den zweiten Parallel-Serien-Wort-Umsetzern und die Eingänge der zweiten Parallel-Wort-Speicher selektiv zu denselben ersten vorbestimmten Zeiten über einen Rückwärts-Code-Umsetzer mit den zweiten Serien-Parallel-Wort-Umsetzern verbunden sind, daß einerseits zu jeder ersten vorbestimmten Zeit der erste und zweite angeschlossene Parallel-Wort-Speicher demselben System a zugeordnet ist und andererseits der angeschlossene zweiten Parallel-Se- 2> rien-Wort-Umsetzer und der angeschlossene zweite Serien-Parallel-Wort-Umsetzer demselben System b zugeordnet sind, daß die ersten vorbestimmten Zeiten den bit-Zeiten des Systems b zugeordnet sind, daß jede genannte erste vorbestimmte Zeit einer Leseadresse jn eines ersten Parallel-Wort-Speichers, einer Schreibadresse eines zweiten Parallel-Wort-Speichers sowie einer Auswahl eines zweiten Parallel-Serien-Wort-Umsetzers und eines zweiten Serien-Parallel-Wort-Umsetzers zugeordnet ist und daß die Parallel-Wörter von $■-, dem ersten Serien-Parallel-Wort-Umsetzer und von einem zweiten Parallel-Wort-Speicher zu zweiten vorbestimmten Zeiten den bit-Zeiten in einer Übertragungsperiode des Systems b zugeordnet sind.

Bei einer Ausführungsform der Erfindung ist jeder 4(1 Scricn-Parallel-Wort-Umsctzer außerdem mit dem Eingang eines dritten Parallel-Wort-Speichers, jeder Zeitabschnittszähler mit einem Zähler für die Übertragungsperioden und dessen Ausgang mit dem Schreib-Adressen-Eingang des dritten Parallel-Wort-Speichers 4> verbunden. Dabei wird der Dateneingang des dritten Parallel-Wort-Speichers nur dann freigegeben, wenn der im Zeitabschnittszähler gespeicherte Zählstand einen vorbestimmten Wert erreicht. Der dritte Parallel-Wort-Speicher wird bit für bit zu dritten vorbestimmten Zeiten ausgelesen, die aus den ersten vorbestimmten Zeiten ausgewählt sind. Das während jedes Lesevorganges aus dem dritten Parallel-Wort-Speicher ausgelesene bit tritt dabei an die Stelle eines bit des Wortes, das zur selben ersten vorbestimmten Zeit aus dem ersten Parallel-Wort-Speicher ausgelesen wird.

Bei einer anderen Ausführungsform der Erfindung ist jeder erste Parallel-Serien-Wort-Umsetzer außerdem mit dem Ausgang eines vierten Parallel-Wort-Speichers in der gleichen Weise verbunden wie der dritte wi Parallel-Wort-Speicher. Dabei werden die Daten zu vierten vorbestimmten Zeiten, die aus den ersten vorbestimmten Zeiten ausgewählt sind, bit für bit in den vierten Parallel-Wort-Speicher eingeschrieben. Die Parallel-Wörter werden zu fünften vorbestimmten Zeiten, die aus den zweiten vorbestimmten Zeiten ausgewählt sind, aus dem vierten Parallel-Wort-Speicher ausgelesen, und die dem vierten Parallel-Wort-Speicher zugeführten Daten bilden Teile der dem zweiten Parallel-Wort-Speicher zugeführten Parallel-Wörter.

Bei einer weiteren Ausführungsform der Erfindung sind zwischen dem Eingang und dem Ausgang des Vorwärts-Code-Umsetzers parallel geschaltet erstens eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, zweitens ein erster Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu sechsten vorbestimmten Zeiten, die denjenigen bit-Zeiten einer Übertragungsperiode des Systems b entsprechen, die gegenüber denjenigen, die den ersten und zweiten vorbestimmten Zeiten entsprechen, unterschiedlich sind, und drittens ein Decoder, der zu den sechsten vorbestimmten Zeiten eine binäre Information an ein Flip-Flop liefert. Die binäre Information ist dabei von dem dem Vorwärts-Code-Umsetzer zugeführten Wort abhängig. Der Ausgang des Flip-Flop liefert einige der bits Sdie über das System b zu übertragen sind. Dabei isi der zweite Vorwärtsanschluß dieses Systems zu der betrachteten Zeit mit dem ersten Vorwärts-Code-Umsetzer verbunden.

Bei einer weiteren Ausführungsform der Erfindung liegen zwischen dem Eingang und dem Ausgang des Rückwärts-Code-Umsetzers parallel eine direkte, das am wenigsten kennzeichnende bit des zugeführter Parallel-Wortes führende Leitung, außerdem ein zweiter Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu siebten vorbestimmten Zeiten, die mit den sechsten vorbestimmier Zeiten gleich oder identisch sind, und ferner eir Encoder, der einige der über das System b übertragen den bits S empfängt. Dabei ist der zweite Rückwärtsan Schluß des Systems b zu der betrachteten Zeit mit den· Rückwärts-Code-Umsetzer verbunden und liefert die anderen bits des umgesetzten Parallel-Wortes.

Bei einer weiteren Ausführungsform der Erfindung werden die Leseadressen der ersten Parallel-Wort Speicher und die Schreibadressen der zweiten Parallel Wort-Speicher von einem Steuerspeicher geliefert dessen Leseadressen aus den ersten vorbestimmter Zeiten abgeleitet sind.

Die Erfindung wird im folgenden an Hand dei Zeichnung an mehreren Ausführungsbeispielen erläu tert. Darin zeigt

Fig. 1 eine erste erfindungsgemäße Anschlußeinrich tung.

Fig. 2 den Aufbau einer Übertragungsperiode ir einem Multiplexsystem a,

F i g. 3 den Aufbau einer Übertragungsperiode ir einem Multiplexsystem b,

Fig.4 ein Zeitdiagramm für die Wirkungsweise dei Einrichtung gemäß Fig. 1, und zwar insbesondere di< verschiedenen Gruppen der Übertragungszeiten it dieser Einrichtung,

Fig.5 ein Blockschaltbild für eine Anordnung voi Vorwärts- und Rückwärtsanschlüssen für ein Multiplex system a,

Fig.6 eine schematische Darstellung einer Anord nung von Speichern für die Anordnung von Anschlüsse! gemäß F i g. 5,

Fig.7 ein Blockschaltbild für eine Anordnung voi Vorwärts- und Rückwärtsanschlüssen für ein Multiplex system b,

F i g. 8 eine schematische Darstellung einer logischei

Schaltung für ein Multiplexsystem b,

F i g. 9 ein Blockschaltbild eines Code-Umsetzers, wie er in der Anschlußeinrichtung nach F i g. I verwendet wird,

Fig. 10 ein Blockschaltbild für eine besondere Anwendung der Anschlußeinrichlung gemäß der Erfindung,

F i g. 11 ein Blockschaltbild einer zweiten Ausführung der Anschlußeinrichtung gemäß der Erfindung und

Fig. 12 ein Blockschaltbild einer dritten Anordnung einer erfindungsgemäßen Anschlußeinrichtung.

Die Anschlußeinrichtung gemäß Fig. 1 ist vorgesehen für die Verbindung von vier Multiplexsystemen MaX-Ma 4 mit fünf Multiplexsystemen MbX-MbS. Die Multiplexsysteme Ma X - Ma 4 sind mit ihren Enden jeweils mit Anschiußeinrichtungeii Ta X — Ta 4 verbunden. Die Anschlußeinrichtungen Ta X -■ 7a 4 sind jeweils mit Speicher-Umsetzer-Einrichtungen MCa X-MCa 4 verbunden. Andererseils sind die Multiplexsysteme MbX-MbS mit ihren Enden jeweils mit Anschlußeinrichtungen TbX -Tb 5 verbunden. Die Anschiußeinrichtungen TbX-TbS sind jeweils mit einer Anordnung von logischen Schaltungen MCbX- MCbS verbunden. Jede Verbindung zwischen einer Anschlußeinrichtung Ta X — Ta 4 und der dazugehörigen Speicher-Umsetzer-Einrichtungen MCa 1 — MCa 4 enthält eine Vorwärts-Datenverbindung Jad, eine Rückwärts-Datenverbindung /arund eine Vorwärts-Signalverbindung Jas. Jede Verbindung zwischen einer Anschlußeinrichtung TbX- TbS und der zugehörigen Anordnung von logischen Schaltungen MCbX- MCbS enthält eine Vorwärts-Datenverbindung jbd, eine Rückwärts-Datenverbindung Jbr und eine Vorwärts-Rückwärts-Signalverbindung Jbs.

Die Anordnung von Speicher-Umsetzern MCa 1 — MCa 4 sind parallel mit einem Code-Umsetzer CC— CS über eine Vorwärts-Sammelleitung Lad und eine Rückwärts-Sammelleitung Lar verbunden. Andererseits ist die Anordnung von logischen Schaltungen MCbX-MCbS parallel mit dem Code-Umsetzer CC- CS über eine Vorwärts-Sammelleitung Lbd und eine Rückwärts-Sammelleitung Lbr verbunden. Der Code-Umsetzer CC setzt die über die Leitung Lad von den Multiplexsystemen Ma X-Ma4 empfangenen Daten in Daten um, die über die Leitung Lbr in Vorwärtsrichtung zu den Multiplexsystemen MbX- MbS übertragen werden. Der Umsetzer setzt andererseits die über die Leitung Lbr von den Multiplexsystemen Mb 1 —Mb5 empfangenen Daten in Daten um, die über die Leitung Lar zu den Multiplexsystemen Ma X — Ma 4 übertragen werden.

Jeder Anordnung von Speicher-Umsetzern MCa 1 - MCa 4 ist jeweils eine Anordnung von Signalspeichern Msa X — Msa 4 zugeordnet, mit der sie Daten in beiden Richtungen austauschen kann. Mit jeder Anordnung von logischen Schaltungen MCb 1 - MCb 5 ist eine Signalschaltung Msb 1 - Msh S zugeordnet, mit der sie Daten in beiden Richtungen austauschen kann. Die Signalspeicher Msa 1 — Msa 4 sind parallel mit dem Ausgang einer Sammelleitung Jsba verbunden, während die Signalschaltungen Msb X — Msb 5 parallel mit dem Eingang der Sammelleitung Jsba verbunden sind.

Jedem Code-Umsetzer CC ist ein spezieller Encoder-Decoder CS zugeordnet, der sich, wie später beschrieben wird, mit besonderen Signalisieraufgaben befaßt

Die Anschlußeinrichtung enthält außerdem eine Uhr A, die in der Einrichtung die bit-Zeiten der Multiplexsy-

sleme a bestimmt, während eine Uhr ßder Einrichtung die bit-Zciten der Multiplexsysteme b bestimmt. Außerdem enthält die Einrichtung einen periodischen Zeitverteiler D 1, einen ersten aperiodischen Zeitverteiler D 2, einen zweiten aperiodischen Zeitverteiler D 3 und einen Verteiler D4 für die Übertragungszeiten. Die Uhren A, B haben dieselbe Grundfrequenz und können von außen durch ein gemeinsames Signal synchronisiert sein.

Im folgenden werden, soweit es die Beschreibung erfordert, die periodischen Zeiten, die aperiodischen Zeiten und die Übertragungszeiten definiert. Die Verteiler DX- D 3 werden von der Uhr B mit Signalen versorgt, während der Verteiler D4 mit Signalen von der Uhr A versorgt wird. Die Ausgangssignale des Verteilers D ί werden unter anderem als Auslesesignale in dem Steuerspeicher MC verwendet, der binäre Wörter mit je 9 bit in der beschriebenen Einrichtung liefert. Die 9 bits jedes von MC gelieferten Wortes sind

mit MCl, MC2 MC9 bezeichnet, worin MCl das

am wenigsten kennzeichnende bit ist. Ihre Bedeutung ist in der folgenden Tabelle dargestellt.

Tabelle 0

MCX-MCS: Codierte Kanalzahl in einem Multiplexsystem a.

MCd-MCT: Codierte Kanalzahl in dem Multiplexsystem a (von 1 —4).

MC8 = 1: Ein außerhalb des eigentlichen Übertragungsbandes liegender Signalkanal wird dem 64-kbit/s-Kanal zugeordnet.

MC9 = 1: Der Kanal wird in dem Code-Umsetzer verarbeitet.

Die Ausgangsleitungen des Speichers MC, die die bits 1 -5 und das bit 8 übertragen, sind über Vielfachleitungen mit den entsprechenden Eingängen der Anordnungen MCa X — MCa 4 und Msa 1 - Msa 4 verbunden. Die die bits 6 und 7 führenden Ausgangsleitungen sind mit einem Decoder DX verbunden, dessen Ausgangsleitungen jeweils mit entsprechenden Steuereingängen der Anordnungen MCa 1 — MCa 4 und Msa 1 — Msa 4 verbunden sind. Eine Ausgangsleitung, die das bit 9 führt, ist mit dem Eingang des Converters CC— CSverbunden. In F i g. 1 sind außerdem Steuereingänge dargestellt. Diese sind jeweils durch auf die Einheit gerichtete Pfeile gekennzeichnet und übertragen logische Signale, die aus den Signalen von der Uhr B und den Verteilern DX-D3 abgeleitet sind. Dieses wird im folgenden im Zusammenhang mit der Beschreibung der genauen Schaltung näher erläutert.

Bei der Beschreibung der Wirkungsweise der Einrichtung nach Fig. 1 wird davon ausgegangen, daß die Multiplexsysteme a europäische Multiplexsysteme sind, während die Multiplexsysteme b angelsächsische Systeme sind, deren Kenndaten oben zusammengefaßt sind. In Fig.2 ist eine Übertragungsperiode für ein europäisches Multiplexsystem dargestellt, die eine Dauer von 125 μ5 hat und 32 Zeitabschnitte ta 0— ta 31 aufweist. Jeder Zeitabschnitt enthält 8 bit-Zeiten uai — ua 8. In jeder bit-Zeit ist die Information durch ein bit »0« oder ein bit »1« dargestellt Die 8 bits innerhalb eines Zeitabschnittes bilden ein binäres Wort das zu einem entweder in Vorwärtsrichtung oder in Rückwärtsrichtung übertragenen Telefonkanal gehört. In jeder Übertragungsperiode enthält der Zeitabschnitt ta 0 entweder ein Synchronisiersignal für die Übertragungsperiode oder sonstige Steuersignale. Außerdem

enthält eine Mehrfach-Übertragungsperiode 16 aufeinanderfolgende Übertragungsperioden. Im folgenden wird angenommen, daß die Signalübertragung kanal-

10

weise unter Ausnutzung des Zeitabschnittes 16 in jeder Übertragungsperiode erfolgt, wie es in der folgenden Tabelle I dargestellt ist.

Tabelle 1

Nr. der Übertragungs- 0

Periode

Anordnung der bits 0000 xyxx

in dem binären Wort

Nr. der Übertragungsperiode

Anordnung der bits
in dem binären Wort

Die Werte der bits χ sind nach bestimmten Vereinbarungen gewählt, die für die vorliegende Erfindung nicht wesentlich sind. Das bit y dient zur Anzeige einer fehlerhaften Synchronisierung einer Mehrfachübertragungsperiode. Ebenso wie das bit χ sind die bits c und d entsprechend bestimmten Vereinbarungen gewählt. Nur die bits a und b enthalten die Information für die Signalübertragung. Es sei bemerkt, daß jeder Zeitabschnitt 16 der Übertragungsperioden 1 - 15 die Signalinformation für zwei Telefonkanäle enthält.

In F i g. 3 ist eine Übertragungsperiode eines angelsächsischen Multiplexsystems dargestellt, die eine Dauer von 125 μβ hat und 24 Zeitabschnitte tb 1 - f£>24 enthält, von denen jeder Zeitabschnitt 8 bit-Zeiten

abcd	abcd	16	abcd	2	abcd	17
Kanal 1	Kanal		Kanal		Kanal
14			15
abcd	abcd	29	abcd	15	abcd	30
Kanal 14	Kanal	Kanal	Kanal

üb 1 - üb 8 umfaßt. In jeder bit-Zeit ist die übertragene Information durch ein bit »0« oder ein bit »1« dargestellt. Die 8 bits innerhalb eines Zeitabschnittes bilden ein binäres Wort eines Telefonkanals, der entweder in der Vorwärtsrichtung oder in der Rückwärtsrichtung übertragen wird. Zur Ausfüllung der insgesamt 125 \is wird in jeder Übertragungsperiode nach dem Zeitabschnitt f£>24 ein bit 5 hinzugeführt. Ein derartiges bit 5 dient entweder als Synchronisiersignal für eine Übertragungsperiode, als Synchronisiersignal für eine Mehrfachübertragungsperiode oder auch für die Signalübertragung. Eine Mehrfachübertragungsperiode enthält 12 Übertragungsperioden. Die Signalübertragung in einem Kanal erfolgt gemäß der Tabelle 2, die außerdem die Verteilung für das bit S zeigt.

Tabelle 2

Nr. der Über tragungs- periode	Synchronisier signal fur eine Übertragungs periode	Synchronisier signal für eine Mehrfachüber tragungsperiode	bil-Verteilung in den Worten eines Zeit abschnittes	Signal übertragung
			Kanalsignal
1	1		üb 1 - üb 8
2		0	üb 1 - üb 8
3	0		ub\ - üb S
4		0	üb 1 - üb 8
5	1		üb 1 - üb 8	üb 8
6		1	ub\ - ubl
7	0		üb I - üb S
η C		1	üb 1 - ubo
9	1		ub\ -ubo
10		1	üb 1 - üb 8
11	0		ub\ - ubo	üb %
12		0	ub\ - ubl

F i g. 4 zeigt die relative Lage der Zeitabschnitte und der bit-Zeiten in beiden Multiplexsystemen a und b, deren Übertragungsperioden als synchron vorausgesetzt werden. Aus F i g. 4 geht hervor, daß 3 bit-Zeiten üb und 4 bit-Zeiten ua ungefähr die gleiche Zeitdauer einnehmen und sich nur um 80 ns unterscheiden.

Es wird jetzt als Beispiel der Fall betrachtet, daß mit einer Einrichtung gemäß F i g. 1 vier europäische Multiplexsysteme a mit 30 Telefonkanälen an fünf angelsächsische Multiplexsysteme b mit 24 Telefonkanälen angeschlossen werden sollen. Dann muß jeweils innerhalb von 125 μ5 die Einrichtung 120 Kanäle übertragen. Zwischen der Einrichtung mit den Speicher-Umsetzern MCa 1 — MCa 4 und der Einrichtung mit den logischen Schaltungen MCb i-MCb 5 wird jedes binäre Wort eines Kanals parallel über die Leitungen Lad und Lbd in Vorwärtsrichtung und über die Leitungen Lbr und Lar in Rückwärtsrichtung übertra-

Il

gen. Die Datenübertragung über diese Sammelleitung erfolgt mit der Übertragungsgeschwindigkeit der bit-Zeiten des Multiplexsystems b. Mit anderen Worten, die bit-Zeiten des Multiplexsystems b dienen als Taktzeiten für diese Sammelleitung-Verbindungen. Auf diese Weise sind jeweils in einer Übertragungsperiode 193 Taktzeiten verfügbar, von denen 120 Taktzeiten für die Übertragung von Wörtern eines Kanals in paralleler Form bestimmt sind. In F i g. 4 sind diese Übertragungszeiten durch Quadrate angedeutet, die durch schräge Linien von links unten nach rechts oben schraffiert sind. Ir jedem Zeitabschnitt tbisma fünf Übertragungszeiten vorgesehen, die den Wörtern eines Kanals entsprechen, welche nacheinander entweder zu den 5 Einrichtungen CIb 1 — CIb 5 oder von diesen Einrichtungen weg übertragen werden sollen.

Wie in der folgenden Tabelle 3 angedeutet, bestimmt jede Übertragungszeit die Adresse des betreffenden Wortes in dem Multiplexsystem b.

Tabelle 3	Wortadresse im Multiplexsystem b
Übertragungszeit	MbI, Kanal 2
IbI ubl	Mb 2, Kanal 2
IbI ubl	Mb 3, Kanal 2
IbI üb 4	MbA, Kanal 2
Ib 1 üb 5	Mb 5, Kanal 2
Ib I üb 6	MbI, Kanal 3
Ib2 ubl	Mb 2, Kanal 3
Ib 2 üb 2	Mb 3, Kanal 3
tb 2 üb 4	Mb 4, Kanal 3
Ib 2 üb S	Mb 5, Kanal 3
tb 2 üb 6	Mb 1, Kanal /+ 1
Ib i üb 1	Mb2, Kanal /+1
Ib i üb 2	Mb 3, Kanal /+1
tb i üb 4	Mb4, Kanal ;+l
tb i üb 5	MbS, Kanal ;+l
tb ib üb 6	Mb 1, Kanal 1
tb 24 üb 1	Mb 2, Kanal 1
tb 24 üb 2	Mb 3, Kanal 1
tb 24 ub4	Λ/ο 4, Kanal 1
tb 24 üb 5	Mb 5, Kanal 1
tb 24 üb 6

Bei einer bestimmten Übertragungszeit wird die Adresse des betreffenden Wortes in einem Multiplexsystem a von dem Steuerspeicher MC geliefert In der Praxis ist der Steuerspeicher MC ein Festspeicher oder ein Semi-Festspeicher, der in einem Multiplexsystem a ein Wort auswählt, wenn dieses von dem Verteiler D1 innerhalb einer in Tabelle 3 definierten Übertragungszeit abgerufen wird. Eine solche Auswahl erfolgt in den Speichern, die in den Einheiten AiCa 1 — MCa 4 und Msa 1 — Msa 4 enthalten sind.

Anhand der Fig.5 wird nun eine Anschlußeinrichtung eines Multiplexsystems a beschrieben, die z. B. die Einrichtung Ta 1 von F i g. 1 darstellt In der Einrichtung Ta 1 ist der ankommende Anschluß des Multiplexsystems Mal einerseits an eine Synchronisierschaltung 51 angeschlossen, deren Ausgang direkt mit dem Anschluß /ad verbunden ist, und andererseits an einen Fehlerdetektor D1 angeschlossen, dessen Ausgang mit der Leitung Jas 1 des Anschlusses Jas verbunden ist Schließlich ist die ankommende Leitung der Einheit Ta 1 noch mit einem Zeitabschnitt-Zähler CP1 verbunden.

dessen Ausgang mit der Leitung Jas 2 des Anschlusses Jas verbunden ist. Das Signal S1 dient zur Einstellung der richtigen Arbeitsfrequenz und Arbeitsphase. S1 überträgt mit der durch die interne Uhr vorgegebenen Übertragungsgeschwindigkeit über den Anschluß Jad die von dem eingehenden Anschluß mit der Übertragungsgeschwindigkeit des Multiplexsystems Ma 1 empfangenen bits. Es reicht aus, wenn die Phasensynchronisierung in einem Achterrhythmus von 8 bits erfolgt. Die 8 bits, die einem digitalen Kanal j entsprechen, werden jeweils in nur einem Zeitabschnitt taizum Anschluß Jad übertragen, wobei die Indices / und j nicht unbedingt einander gleich sein müssen. Die Schaltungen 51, DI und CP1 sind durch den Stand der Technik bekannt. Die Anpassung des Eingangsanschlusses wird ebenso in bekannter Weise in einer nicht dargestellten, in der gesamten Einrichtung enthaltenen Schallung durchgeführt. Eine Einrichtung dieser Art ist z. B. in der deutschen Anmeldung P 24 61 060 desselben Anmelders vom 23.12.1974 beschrieben. Der abgehende Anschluß von Ma 1 ist mit dem Anschluß Jar verbunden. Eine Schaltung Cl fügt während des Zeitabschnittes TaO Signale für die Synchronisierung der Übertragungsperioden und Fehleranzeigesignale entsprechend der jeweilig gesendeten Norm in das Signal ein. Die Anpassung des abgehenden Abschlusses erfolgt in üblicher Weise durch eine nicht dargestellte, in der Einheit enthaltene Schaltung.

In der Einrichtung MCaI nach Fig. 6 ist der Anschluß Jad mit dem Serieneingang eines 8-bit-Registers R 1 verbunden, dessen Parallelausgang mit dem Paralleleingang eines Registers R 2 verbunden ist, dessen Parallelausgang andererseits mit dem Dateneingang eines 8-bit-32-Wort-Speichers M1 verbunden ist.

Die sieben Daten-Ausgangsleitungen des Speichers M1, die den im stärksten Maße kennzeichnenden bits in einem Wort eines Kanals entsprechen, sind direkt mit sieben Leitungen des Anschlusses Lad verbunden. Die Ausgangsleitung, die dem am wenigsten kennzeichnenden bit enspricht, ist mit dem ersten Eingang eines UND-Gatters Pl verbunden, dessen Ausgang mit den acht Leitungen des Anschlusses Lad verbunden ist. Die Leitung Jas 1 in dem Anschluß Jas ist mit dem ersten Eingang eines UND-Gatters P2 verbunden, dessen Ausgang wiederum mit den neun Leitungen des Anschlusses Lad verbunden ist. Die Leitung Jas 2 ist mit dem Serieneingang eines 5-bit-Registers A3 verbunden, dessen Parallelausgang mit dem Paralleleingang eines 5-bit-Registers R 4 verbunden ist Dessen Parallelausgang ist mit dem Schreibadressen-Eingang des Speichers M1 verbunden.

Am Eingang der Einrichtung MCa 1 ist die neunte Leitung des Rückwärtsanschlusses Lar, der insgesamt neun Leitungen aufweist von den anderen acht Leitungen abgezweigt Diese neunte Leitung trägt mögliche Alarmsignale, Dann ist die achte Leitung, die in einem Kanalwort das am wenigsten kennzeichnende bit führt ebenfalls abgezweigt und mit dem ersten Eingang eines ODER-Gatters P3 verbunden, dann wieder mit den sieben Leitungen vereinigt und zusammen mit diesen mit den ersten Eingängen der ODER-Gatter P 3 und PA verbunden. Die neunte Leitung ist parallel mit den zweiten Eingängen der ODER-Gatter P3 und PA verbunden. Die Ausgänge

der acht ODER-Gatter PA sind mit Daten-Paralleleingängen der 8-bit-32-Wort-Speicher M 2 verbunden. Der Datenausgang des Speichers M 2 ist mit den Paralleleingängen eines 8-bit-Registers RS verbunden, dessen

Parallelausgang mit dem Paralleleingang eines 8-bit-Registers R 6 verbunden ist. Dessen Serienausgang seinerseits ist mit dem Anschluß yar verbunden.

Die Lese-Adressen für den Speicher M1 und die Schreib-Adressen für den Speicher M2 werden über eine Steuerleitung Fl vom Decoder DX und über sechs Steuerleitungen F2 in der oben beschriebenen Weise von der Stufe MC empfangen. Die Lese-Adressen für den Speicher M 2 werden von dem Übertragungsverteiler D 4 geliefert, der die Zahlen für die Zeitabschnitte des abgehenden Multiplexsystems a überträgt.

Die Wirkungsweise der Einrichtung MCa 1 wird im folgenden zunächst für die Vorwärts-Übertragung beschrieben. Die vom Anschluß Ta 1 über die Leitung ]ad übertragenen bits werden in dem Register R1 gespeichert. Von diesem werden sie zur Zeit ual eines jeden Zeitabschnittes des Multiplexystems a herausgelöst und dem Register R 2 zugeführt. Darin bilden sie das Kanalwort, das jedem Zeitabschnitt ual vorausgeht. Zu diesem Zweck ist der Steuereingang des Register« R2 mit dem Verteiler £>4 verbunden, der das Steuersignal ual von der Uhr A liefert. Jedes auf diese Weise im Register R 2 geschriebene Wort wird von dem Speicher M 1 innerhalb der Zeit einer Übertragungsperiode des Multiplexsystems b gespeichert. Die verwendeten Einschreibzeiten sind in der folgenden Tabelle 4 angegeben. Die Zahl des in dem Speicher M1 gespeicherten Kanals ist in dem Register R 4 enthalten.

Tabelle 4

tb 6uo 8

tb3 j+\ ub 3

tb3 j+2 ub3

tb 3 j+ 2 ub 8

tb 3 j+ 3 ub 8

tb22ub3

tb23ub3

tb 23 ub»

tb24ubS

Es sei bemerkt, daß diese Zeiten periodisch jeweils füi die Dauer von drei Zeitabschnitten des Multiplexsy stems a auftre'en und daß vier derartige Zeiter innerhalb des Zeitraumes von drei Zeitabschnitter auftreten. Im folgenden werden die genannten Zeiter als periodische Zeiten bezeichnet.

Im folgenden wird die Zahl der Zeitabschnitte de; Multiplexsystems a. das über das Jas 2 übertrager wurde, in dem Register R 4 gespeichert, und zwai innerhalb der selben Zeil ua 1, innerhalb der das diesel Zahl entsprechende Kanalwort in dem Register /?: gespeichert wird. Der Ausgang des Registers RA bestimmt die Adresse, gemäß der das Wort zu dei entsprechenden periodischen Zeit gemäß der Tabelle Ί in den Speicher M 1 eingelesen werden muß.

In der Praxis wird noch ein Schreib-Freigabesignal si erzeugt, das die Richtigkeit des übertragenen Signali anzeigt. Dieses Signal wurde lediglich aus Gründen der Erleichterung und der Zweckmäßigkeit eingeführt, da wie im folgenden noch näher erläutert wird, bestimmte Schreib- oder Lese-Freigabesignale nicht nur die ir

	Signale von D 2 und D 3	.12	Tabelle 3 gezeigten Ubertragungszeiten oder die ir	.K4 = 16	. Üb.-pdTÖ
		.6	Tabelle 4 gezeigten periodischen Zeiten enthalten
	Üb.-pde. 6 Üb.-pde	. 12	sondern aus einer logischen Kombination aus einei
	aperiod. Zeiten. Üb.-pde	.6	r> dieser Zeiten mit Signalen für andere logisch«
	aperiod. Zeiten . Üb.-pde	. 12	Bedingungen entstehen, deren Bedeutung im folgender
	aperiod. Zeiten. Üb.-pde		noch näher beschrieben wird. Diese FreigabesignaU
	aperiod. Zeiten. Üb.-pde		sO-5 12 sind in der Tabelle 5 dargestellt.
tb 1 üb 3	aperiod. Zeiten
tb2ub3	aperiod. Zeiten		Signale von D4 Signale vom Signale vom Interne
tb2ub&	aperiod. Zeiten		Λ/C-Spcichcr Jsba Signale
tbiubS	aperiod. Zeiten		+ Mc 8
tb4ub3	aperiod. Zeiten		.n. mc». Kies
tb5ub3	period. Zeiten. (x)		.F\. MCS. MCS
tb5ub8	aperiod. Zeiten		.n. mc», mc s
Tabelle 5	period. Zeiten		.Fl. MC». MCS
Freigabc-	period. Zeiten		./Ί. MC». MCS Ub.-pde.6
signalc	period. Zeiten tb 12		.Fl. MC». MCS Üb.-pde. 12
jO	Zahl d. Zeitabschn. α	.Fl. MC». MCS Üb.-pde. 6
.51	Zahl d. Üb.-pden α	.Fl. MC». MCS Üb.-pde. 12
j2		Fl
i3
54		.Fl
s'\
s'l
i'3
j'4
sS
s6
si
s»
?9
Λ 10
sll
.ν 12

Üb.-pde = Übertragungsperiode.

In der Tabelle 5 bedeutet Fl, daß die Leitung Fl aktiviert, also angesteuert wird, d. h, daß die Vorgänge in der betreffenden Einrichtung MCaX-MCaA für gültig erklärt werden. R = 16 bedeuiet, daß der Speicherinhalt des Registers R 4 gleich 16 ist Das Signal χ ist das Zeitsignal tb 12, wen.i das Multiplexsystem Mai eine zugeordnete Signalübertragung bewirkt, während im entgegengesetzten Fall χ ständig gleich 1 ist. Der Wert χ kann durch den Benutzer festgelegt werden, — individuell für das Multiplexsystem a — mittels Drahtbrücken oder durch ein anderes Gerät derselben ArL

Es sei jetzt wieder das Einschreiben des Inhaltes des Registers R 2 in den Speicher Mi betrachtet Diese Schreiboperation erfolgt bei s8, d.h. für jede periodische Zeit der Tabelle 4, unabhängig davon, welche Einrichtung MCa 1 - MCa 4 dabei angenommen wird. Sobald das Wort in den Speicher M1 eingeschrieben ist, kann es maximal für die Dauer einer Übertragungsperiode gespeichert bleiben. Es wird bei einer Übertragungszeit oder einer aperiodischen Zeit si ausgelesen, wenn die Einrichtung LCa 1 durch Fl ausgewählt wird. Dabei bilden die von dem Kontrollspeicher MC gelieferten und über F2 übertragenen bits MCl die Adresse des jeweils betrachteten Wortes in dem Speicher Mi. Das Wort wird dann direkt über Lad übertragen, ausgenommen, daß das Signal sO nach Tabelle 5 nicht vorhanden ist. In diesem Fall werden die Ausgänge des UND-Gatters Pi gesperrt. Im folgenden wird der Fall beschrieben, daß das Signal sO nicht vorhanden ist. Zunächst einmal wird jedoch angenom men, daß dieses Signal anwesend ist.

Eine Anschh'ßeinrichtung eines Multiplexsystems b wird nun an Hand von F i g. 7 beschrieben, und zwar z. B. die Einrichtung Tb 1.

In dieser Einrichtung ist der Anschluß Jbd mit dem Ausgangsanschluß des Multiplexsystems Mb 1 verbunden. Dieser Ausgangsanschluß ist außerdem mit dem Ausgang der Schaltung Cl verbunden, die das bit 5 für die Synchronisierung der Übertragungsperioden erzeugt, wie es in Tabelle 2 dargestellt ist. Andererseits ist der genannte Ausgang mit der Leitung Jbs verbunden, die bestimmte bits 5 mit einer Signalinformation überträgt, wie es im folgenden näher beschrieben wird. Um die Beschreibung zu vereinfachen, wird zunächst angenommen, daß das bit 5 nur die Synchronisierinformation trägt. Die Anpassung des Ausgangsanschlusses von Mb 1 erfolgt in bekannter Weise mit einer Schaltung, die in Fig. 7 nicht dargestellt ist. Der Eingangfanschluß des Multiplexsystems Mb 1 ist einerseits mit einer Synchronisierschaltung 52 verbunden, die mit der Schaltung 51 im Anschluß Ta 1 identisch ist. Dessen Ausgang ist mit dem Eingang eines Serienspeichers M3 verbunden, dessen Ausgang wiederum mit dem Anschluß Jbr verbunden ist. Andererseits ist der Eingangsanschluß des Multiplexsystems Mb 1 mit einer Schaltung Cp 2 verbunden, die über die Leitung Jbsi das in jeder zweiten Übertragungsperiode empfangene bit 5 und über die Leitung Jbs 2 die Parität der empfangenen Übertragungsperiode liefert. Schließlich ist der Eingangsanschluß noch mit einem Detektor D 2 verbunden, der einen Fehler feststellen und gegebenenfalls ein Fehlersignal über die Leitung /05 3 abgeben kann. Die Leitungen Jbs 1 -Jbs3 sind in Jbs vereinigt. Die Anpassung des Eingangsanschlusses von Mb 1 erfolgt in einer bekannten, in Fig. 7 nicht dargestellten Schaltung. Ähnlich wie bei der Anschlußeinrichtung Tal in F i g. 5 sind die Schaltungen in F i g. 7 für eine Anschlußeipirichtung bekannte Schaltungen, wobei lediglich noch ein Serienspeicher M 3 hinzugefügt ist. Der Serienspeicher M 3 hat den Zweck, die Übertragungsperioden des Multiplexsystems Mb 1 zu synchronisieren. Auf diese Weise wird der Kanal mit der Zahl / in diesem Multiplexsystem automatisch während der Zeit tb (i— 1) über den Anschluß Jbr übertragen.

In der Einrichtung MCbI nach Fig.8 ist der Anschluß Lbd, der neun Leitungen aufweist, mit dem

ίο Paralleleingang eines 8-bit-Registers R 7 über ODER-Tore PS verbunden. Dessen einer Eingang ist mit der ein Alarmsignal übertragenden neunten Leitung verbunden, während der andere Eingang mit einer die bits der Wörter übertragenden Leitung verbunden ist. Es wird zunächst angenommen, daß normalerweise die ODER-Tore P5 die bits für die Wörter übertragen, ohne diese zu verändern. Außerdem werden von dem Anschluß Lbd zwei Leitungen abgeleitet, die die über den Kanal 5 in dem Multiplexsystem b zu übertragenden Signal-bits weiterleiten können. Die ersie Leitung F3 führt zu dem ersten Eingang eines UND-Gatters P6 und die andere F4 zu dem UND-Gatter P7, in diesem Fall jedoch über einen Inverter /1. Die zweiten Eingänge der Gatter PS und Pl sind parallel mit dem Steuereingang 514 verbunden, dessen Bedeutung und Wirkungsweise in der Tabelle 7 erläutert ist. Die Ausgänge der Gatter P% und Pl sind mit den beiden Eingängen eines Flip-Flop BS verbunden. Dessen Ausgang ist mit dem ersten Eingang eines ODER-Gatters PS verbunden, dessen Ausgang wiederum mit der Leitung Jbs verbunden ist. Der Parallelausgang des Registers Rl ist mit dem Paralleleingang eines 8-bit-Registers Λ 8 verbunden, dessen Ausgang wiederum mit der Leitung Jbd verbunden ist. Die bit-Übertra-

Vi gung von Rl nach RS wird in jeder bit-Zeit üb 1 eines jeden Zeitabschnittes gesteuert. Das Register RS wird mit der normalen bit-Übertragungsgeschwindigkeit des Multiplexsystems b ausgelesen.

Der Anschluß Jbr ist mit dem Serieneingang eines 8-bit-Registers R9 verbunden, dessen Parallelausgang mit dem Paralleleingang eines 8-bit-Registers R10 verbunden ist. Der Parallelausgang des Registers R 10 ist mit sieben seiner Ausgangsleitungen direkt mit den entsprechenden Leitungen des Anschlusses L/vverbunden, während eine achte Leitung mit dem ersten Eingang eines UND-Gatters P9 verbunden ist. Dessen zweiter Eingang ist mit einem Steuereingang 515 verbunden, der ein Signal liefert, wie es in der folgenden Tabelle 8 dargestellt ist.

Tabelle 8	ubi
MCb i	üb 2
MCb 2	üb 4
MCbS	üb 5
MCb 4	üb 6
MCb 5

Der Ausgang des UND-Gatters P9 ist parallel mit dem Ausgang des UND-Gatters PiO mit der entsprechenden achten Leitung von Lbr verbunden. Die Eingänge des Gatters PlO sind jeweils mit den Leitungen Jbs 2 und einem Steuereingang sl4 verbunden, der dasselbe Signal wie zum Gatter Pl liefert. Die Leitung Jbs 3 ist mit der neunten Leitung des Anschlusses /br verbunden. Die Leitung Jbs 1 ist mit dem Eingang des Zählers CP3 für die Übertragungsperioden verbunden, dessen Ausgang mit dem zweiten Eingang des Gatters PS verbunden ist. Die bit-Übertra-

gung von R 9 nach R 10 wird in jeder bit-Zeit üb X ebenso wie die bit-Obertragung von Rl nach RS gesteuert.

Es sei angenommen, daß das Flip-Flop BS ständig in der Stellung 0 steht Dann gestattet es einen permanenten Signalfluß vom Zähler CP3 Ober das Gatter P8. Außerdem wird jedes über Lbd nach R 7 gelangende Signal zum Register R 8 übertragen. Es wird dann serienweise über Jbd zu der Anschlußeinrichtung Tb 1 übertragen, in der das bit S wie bereits beschrieben mit bekannten Mitteln den 24-Kanal-Wörtern hinzugefügt wird. In der Rückwärtsrichtung werden die nacheinander über Jbr übertragenen Wörter in dem Register R 9 gespeichert, bevor sie zum Register R10 übertragen werden.

Es sei bemerkt, daß jeweils das Wort, das zu einer bestimmten Zeit in ein Register einfließt, dasjenige, gegebenenfalls durch die Stufe CC konvertierte Wort ist, welches zur selben Zeit aus dem Speicher Af1 einer der Einrichtungen MCaX-MCaA, z.B. aus MCaX, ausgelesen wird. Auf diese Weise erfolgt bei dem Lesesignal s7 eine Übertragung von MX nach R7 entsprechend der von MX gelieferten und durch AiC bestimmten Adresse, wie bereits oben erläutert Dabei bleiben die Übertragungsverzögerungen über die einzelnen Schaltungen außer Betracht

Aus F i g. 6 ist ersichtlich, daß das Steuersignal ί 5 das Einschreiben in den Speicher M 2 steuert, und zwar zur selben Zeit, in der das Auslesen aus dem Speicher M1 durch das Steuersignal s7 erfolgt, da s5 = s7 ist Außerdem bestimmen die Leitungen Fl und FT. parallel identische Adressen in den Speichern M X und MiDa der Lesevorgang in dem Speicher M X zu derselben aperiodischen Zeit wie das Einsohreiben in den Speicher M 2 erfolgt ergibt sich, daß das in der aperiodischen Zeit von dem Register RXO übertragene, gegebenenfalls in der Stufe CC konvertierte Wort in dem Speicher M2 bei einer Adresse gespeichert wird, die dem aus dem Speicher MX ausgelesenen Kanpl-Wort entspricht Auf diese Weise wird die Übertragung über zwei Wege ermöglicht Bei dem Auslesevorgang wird die Adresse eines Wortes in dem Speicher M 2 durch das Signal 511 bestimmt das von dem Zeitverteiler D 4 geliefert wird und die Anzahl der Zeitabschnitte für das Multiplexsystem a bestimmt Die Auslesezeit ist bestimmt durch das Steuersignal s6, welches einer Aktivierung für jede periodische in Tabelle 4 dargestellte Zeit enspricht, außer der Zeit tbX2ub%, wie im folgenden näher beschrieben wird. Das Signal sll ist derart, daß die Übereinstimmung zwischen den Kanälen und den periodischen Zeiten um eine Einheit verschoben wird. Eine derartige Übereinstimmung ist in der folgenden Tabelle 6 dargestellt

Tabeiie 6

Periodische Zeiten

Zahlen der Rückwärtskanäle für das Multiplexsystem α

tb\ üb 3 tblubl tb 12 ubS tbtt ubS tbTAub*

_2 16 31

Durch das Steuersignal 58 wird das Register it 5 in einen Zustand versetzt, in dem es das aus dem Speicher M 2 ausgelesene Wort empfangen kann. Die Übertragung des Wortes von dem Register R 5 zu dem Register R 6 erfolgt durch Steuerung eines Signals, das jeder bit-Zeit ua 1 des Multiplexsystems a entspricht Dann wird das Wort nacheinander aus dem Register R 6 ausgelesen und dem Anschluß /arzugeführt

Daraus läßt sich ableiten, daß es mit der in F i g. 1 dargestellten Einrichtung möglich ist Wörter zwischen vier Multiplexsystemen a und fünf Multiplexsystemen b in beiden Richtungen durchzuschalten. Es ist außerdem ersichtlich, daß die vom Multiplexsystem a bestimmten Zeiten lediglich in den Anschlüssen Tsa X und den Registern R 4 und R 6 der Einrichtung MCa X-MCa 4 ausgenutzt werden. Der gesamte übrige Teil der Einrichtung wird im zeitlichen Ablauf lediglich in Abhängigkeit der Multiplexsysteme b gesteuert

Im folgenden wird der Signalspeicher Msa 1, der der Speicher-Umsetzer-Einrichtung MCa X zugeordnet ist näher beschrieben. In Fig.6 ist der Ausgang des Registers Λ 4 außerdem einerseits mit dem ersten Eingang einer Vergleichsstufe PtX verbunden und andererseits mit dem Eingang eines Zählers CP 4 für die Übertragungsperioden. Der andere Eingang der Vergleichsstufe Pll ist mit dem Ausgang eines Generators 16 verbunden, der ein binäres Wort mit dem Wert 16 liefert Der Ausgang der Vergleichsstufe Pll liefert das Signal s 9 gemäß Tabelle 5. Dieses ist wirksam, wenn der Inhalt des Zählers R 4 für die Zahl der Zeitabschnitte den Wert 16 anzeigt. Aus der Tabelle 1 geht hervor, daß in einem Multiplexsystem a die dem Kanal zugeordnete Signalübertragung in den Zeitabschnitten 16 erfolgt Der Ausgang des Wort-Registers Λ 2 ist außerdem einerseits mit dem Starteingang des Zählers CP4 für die Übertragungsperioden und andererseits mit den Dateneingängen einer Anordnung Ai 4 aus Speichern Μ4Λ-Μ4Λ verbunden. Jeder Speicher M4.1-M4.4 kann 16 1-bit-Wörter speichern. Jeder Ausgang eines Speichers M 4.1 — M 4.4 ist parallel mit dem Ausgang des Gatters Pl in der Einrichtung AfCaI verbunden. Praktisch wirkt der Anschlußpunkt der den Ausgang von Pl mit den Ausgängen von M 4.1— M 4.4 verbindet als ein ODER-Gatter. Der Ausgang des Zählers CP4 für die Übertragungsperioden ist so geschaltet daß er die Eingangsadressen der Speicher M 4.1 - M4.4 schreiben kann. Zusätzlich hat der Zähler CP4 für die Übertragungsperioden einen Ausgang für ein Alarmsignal, der mit einer logischen Schaltung L 3 verbunden ist Diese ermöglicht es, die Speicher M 4.1 — M4.4 zu steuern, wie im folgenden noch beschrieben wird. Der Zähler CP4 hat außerdem einen zweiten Ausgang mit acht parallelen Leitungen, der mit dem Paralleleingang des Registers R 5 verbunden ist. Die Eingänge für die Leseadressen der Speicher Af 4.1 — Af 4.4 ist mit Leitungen Fl und F2 verbunden, ebenso wie der Ausgang von Mi.

Der Ausgang des Gatters P3 ist parallel mit den Dateneingängen von vier Speichern Af 5.1— M 5.4 verbunden, die eine Einrichtung Af5 bilden. Die Datenausgänge der Speicher Af5.1-M5.4, die den Parallelausgang der Einrichtung Af 5 bilden, sind mit dem Paralleleingang des Registers R 5 verbunden. Der Eingang für die Schreibadressen der Speicher Af 5.1 - Af 5.4 ist mit der Leitung F2 verbunden, ebenso wie die Eingänge für die Leseadressen der Speicher AfC4.1-AfC4.4. Die Eingänge für die Leseadressen der Speicher M5.1— M5.4 wird durch Steuersignale s 12 gemäß Tabelle 5 gesteuert Die Leitung Fl, die die bits AfCl-AfCS und AfC8 führenden Leitungen und

die Leitungen Jsba 2 des Anschlusses Jsba sind mit den Eingängen einer logischen Schaltung L 1 verbunden, die Steuersignale s'i-s'4 liefert, welche in Tabelle 5 dargestellt sind. Die Leitung Jsba 3 ist mit einer logischen Schaltung L 2 verbunden. Diese ermöglicht eine Steuerung der Ausgänge der Speicher M 5.1 — M5.4, wie später noch beschrieben wird Die logischen Schaltungen Li, L2 und LZ haben einen Aufbau, wie er zur Erzielung der gewünschten logischen Ergebnisse durch den Stand der Technik bekam .t ist Solche Ergebnisse sind z. B. die in Tabelle 5 dargestellten Boolean-Funktionen zur Gewinnung von s' 1 - s'4.

Es wird jetzt die Wirkungsweise der dem Kanal zugeordneten Signalübertragung beschrieben, und zwar zuerst in Vorwärtsrichtung und dann in Rückwärtsrichtung. Die Signalübertragung in Vorwärtsrichtung erfolgt in den Zeitabschnitten 16 der Übertragungsperioden 1—15 einer Mehrfachübertragungsperiode in einem Multiplexsystem a. Wenn in der Stufe AiCa 1 die Übertragungsperiode 0 einer Vielfachübertragungsperiode a empfangen wird, wird der Zähler CP'4 an seinem Rückstelleingang zurückgestellt, der mit dem Register R 2 verbunden ist und somit ein Synchronisiersignal für die Mehrfachübertragungsperiode erkennt. Der Zähler CP4 wird jedesmal um eine Zähleinheit weitergeschaltet, wenn der Inhalt des Registers 4 gleich 16 ist Dieser Zustand stellt also einen Dateneingang für den Zähler dar. Bei jedem Zeitabschnitt 16 wird das Signal 59 geliefert, welches die Eingänge der Speicher Μ4Λ-Μ4.4 für gültig erklärt, also freigibt Diese Freigabe erfolgt durch Adressen, die in der Zahl der von CP4 übertragenen Übertragungsperiode angezeigt ist Auf diese Weise werden zu dieser Zeit, wie in Tabelle 1 dargestellt ist, die bits ab eines ungeradzahligen Kanals und die bits ab des zugehörigen ungeradzahligen Kanals in die Speicher M4.1 und M4.2 und für den geradzahligen Kanal in die Speicher Ai 4.3 und M4.4 eingelesen.

Wie in Tabelle 2 gezeigt, müssen diese bits a und b für das am wenigsten kennzeichnende bit in jedem Zeitabschnitt der Übertragungsperioden 6 und 12 im Multiplexsystem b ersetzt werden. Beispielsweise muß beim Erscheinen der Übertragungsperiode 6 bei einer aperiodischen Zeit oder Übertragungszeit tbiubi die 8-bits, die durch das Steuerwort MC\ - MCS bestimmt und von dem Steuerspeicher MC geliefert sind, aus dem Speicher AfI ausgelesen werden, während die Signalbits aus einem der Speicher M 4.1 und M 43 ausgelesen werden müssen. Das bit MC5 bestimmt, entsprechend seinem Wert »0« oder »1«, ob der Speicher M 4.1 oder der Speicher Ai 4J ausgelesen wird, während die Adresse des bits a vom den bits AfC 1 - AiC 4 abgeleitet wird. In Fig.6 wird die Eingangsadresse für das Auslesen in den vier Speichern Λ/4.1-Λ/4.4 vervielfacht. Diese Speicher werden jedoch bei ihrem Auslesevorgang einzeln durch die Signale si-s4 gemäß Tabelle 5 freigegeben. Aus der Tabelle geht weiter hervor, daß die Erzeugung der Steuersignale si—s 4 außerdem abhängig ist von dem Auftreten eines bit MC%, das von dem Steuerspeicher AiC geliefert wird. Es ist dabei angenommen, daß das bit AiC8 eine »1« ist. Der entgegengesetzte Fall wird später behandelt. Außerdem ist gemäß Tabelle 5 das Signal sO nicht vorhanden oder hat den Wert »0«. Daher wird der Ausgang des Gatters Pi gesperrt, mit dem Ergebnis, daß das am wenigsten kennzeichnende aus dem Speicher M1 ausgelesene bit nicht durch das Gatter Pi gelangt. Das aus der Einheil M 4 ausgelesene bit gelangt jedoch über den Anschluß Lad

Es wird jetzt die Übertragung in Rückwärtsrichtung betrachtet. Für die Überlragungsperioden 6 und 12 des Multiplexsystem« b liefert die logische Schaltung L 1 Signale s'4 — s'4, die jeweils die Eingänge der Speicher Af>.l — A/5.4 freigeben, d.h. für gültig erklären, und zwar bis zur Übertragung des am wenigsten kennzeichnenden bits, das über den Anschluß Lar und das Gatter P3 empfangen ist Die Schreibadressen der Speicher

ίο M5.1 — M5.4 werden, ebenso wie die für die Speicher M 4.1 — M4.4 durch das von MC gelieferte Steuei-wort Md-MCS bestimmt. Auf diese Weise wird ir. dem Speicher M 5 jedes bit des in Rückwärtsrichtung fließenden Signals in einer Speicherzelle gespeichert, die der Speicherzelle des Speichers M4 ähnlich ist, der das entsprechende bit für die Signalübertragung in Vorwärtsrichtung speichert. Die vier Speicher Ai5.1 — M 5.4 werden parallel in jeder periodischen Zeit tb\2ub% ausgelesen, die dem Kanal 16 und dem Freigabesignal entsprechend dem Signal slO gemäß Tabelle 5 entspricht Die Eingangsadresse für das Auslesen ist durch das Signal s 12 bestimmt, das der Zahl der Übertragungsperioden in dem Multiplexsystem a entspricht. Die vier bits cd werden in bekannter Weise zusammengesetzt und bilden ein Wort mit 8-bits. Dieses wird in das Register R 5 eingeschrieben und von diesem wieder ausgelesen und dem Register R 6 zugeführt, als ein normales Wort vom Speicher Ai 2. Es sei bemerkt, daß das Freigabesignal s 10 für das Auslesen hinsichtlich der Einrichtung AiS anwesend ist Zusätzlich sei bemerkt, daß das Freigabesignal für das Auslesen für die Einheit Ai 5 während der Übertragungsperiode 0 des Multiplexsystems a abwesend ist Während einer solchen Übertragungsperiode 0 wird der Parallelausgang des Zählers CP4 für die Übertragungsperioden bei tb i2 freigegeben und dementsprechend in dem Register R5 gespeichert. Der Parallelausgang von CP 4 liefert das codierte Synchronisiersignal für die Mehrfachübertragungsperiode und gegebenenfalls ein Alarmsignal entsprechend der jeweiligen Norm. Auf diese Weise entsteht keine Störung zwischen den Auslesevorgängen.

An Hand von Fig.9 wird der Code-Umsetzer CC beschrieben. Am Eingang des Umsetzers CC werden die Leitungen des Anschlusses Lad in zwei Gruppen aufgeteilt. Eine Gruppe enthält die Leitung, die einen Alarmzustand überträgt, sowie die Leitung, die das am wenigsten kennzeichnende bit führt. Die zweite Gruppe enthält die sieben anderen Leitungen. Die Leitungen der

so zweiten Gruppe sind mit den Einlese-Adreß-Eingängen eines Speichers Λί6 verbunden. Dieser ist ein programmierbarer Festspeicher, dessen sieben Daten-Ausgangsleitungen den Anschluß Lid bilden. Die erste Gruppe von Leitungen und auch fünf Leitungen des Anschlusses Lid sind mit sieben Leitungen des Anschlusses Lbd verbunden. Die beiden übrigen Leitungen des Anschlusses Lid sind jeweils mit dem ersten Eingang eines UND-Gatters P13 verbunden. Dessen Ausgang ist mit dem ersten Eingang des ODER-Gatters P14 verbunden, dessen Ausgang mit den entsprechenden freien Leitungen in dem Anschluß Lbd verbunden ist Am Eingang der Stufe CC sind die Leitungen des Anschlusses Lbr ebenfalls in zwei Gruppen aufgeteilt. Eine Gruppe enthält die Leitung,

die einen Alarmzustand überträgt, sowie die Leitung, die das am wenigsten kennzeichnende bit überträgt. Die zweite Gruppe enthält die sieben anderen Leitungen. Die Leitungen der zweiten GruDDe sind mit den

Einlese-Adreß-Eingängen eines Speichers Ml verbunden. Dieser ist ein programmierbarer Festspeicher, dessen sieben Daten-Ausgangsleitungen mit den Datenleitungen in der ersten Gruppen zu einem Anschluß Lir vereinigt sind. Die Leitung für das Alarmsignal ist direkt mit einer entsprechenden Leitung in dem Anschluß Lar verbunden. Die Leitungen des Anschlusses Lir sind mit den ersten Eingängen eines UND-Gatters P16 verbunden, dessen Ausgänge mit den ersten Eingängen eines ODER-Gatters P17 verbunden sind. Dessen Ausgänge sind mit den anderen acht Leitungen in dem Anschluß Lar verbunden.

Die Speicher M% und Ml sind beispielsweise Feststpeicher mit 256 7-bil-Wörtern, von denen die letzten 128 Wörter einen Adressenwert unterhalb 128 haben. Die Adresse eines Speichers Λ/6 oder Ml enthält die in der oben beschriebenen Weise über die entsprechenden Leitungen der zweiten Gruppe übertragenen 7 bits und zusätzlich ein bit MC9, das von dem Steuerspeicher MC geliefert wird. Das Steuerbit MC9 ist »0«, wenn eine Code-Umsetzung erfolgen muß, die die Adresse auf einen Wert unterhalb 128 begrenzt oder = »1«, wenn keine Code-Umsetzung notwendig ist, die die genannte Adresse auf einen Wert unterhalb 128 begrenzt. Der Speicher M6 bewirkt die Code-Um-Setzung von der Α-Norm im Multiplexsystem a in die μ-Norm im Multiplexsystem b. Diese Umsetzung jedoch betrifft nur die sieben am meisten kennzeichnenden bits eines Kanals. Der Speicher M 7 bewirkt die entgegengesetzte Umwandlung, und zwar ebenfalls für die sieben jo am meisten kennzeichnenden bits. Aus diesem Grunde fließt das am wenigsten kennzeichnende, von der achten Leitung in jeder ersten Gruppe übertragene bit in die Code-Umsetzung nicht ein. Dieses bit überträgt entweder Kanaldaten oder Signalinformationen, wie j^ri oben beschrieben. Die Tatsache, daß das am wenigsten kennzeichnende bit in der Code-Umsetzung ausgelassen wird, ist von untergeordneter Bedeutung, was die Qualität der Telefonübertragung betrifft.

Der Zweck für das Kontrolibit MC9 beruht auf der Tatsache, daß in bestimmten Fällen einige der Multiplexsysteme a oder b unterschiedliche Codiernormen haben können. Diese besonderen Fälle werden im folgenden näher betrachtet.

In den bisherigen Beschreibungen wurden die Übertragung und der Austausch der Signale betrachtet, wie sie nacheinander in den Tabellen 1 und 2 dargestellt sind. Es ist bekannt, daß entweder in dem Multiplexsystem a oder b ein gemeinsamer Kanal für die Signalübertragung ebenfalls vorgesehen sein kann. In einem Multiplexsystem b wird die Signalinformation dann mit einer binären Ubertniinjn^s^eschwind^kei! von 4 kbit/s oder einem Bruchteil dieses Wertes über eine geeignete Einrichtung mit einer Bitfolge 5 übertragen, die von der in Tabelle 2 dargestellten Folge abweicht In dem Multiplexsystem a muß dann ein Kanal für die Übertragung einer derartigen Signalinformation vorgesehen sein. In diesem Fall entspricht ein bit in dem gemeinsamen Kanal des Multiplexsystems b zwei aufeinanderfolgenden 8-bit-Wörtern in dem entsprechenden Kanal des Multiplexsystems a. Die in F i g. 9 dargestellte Schaltung CS ermöglicht die notwendige Umsetzung bit-Wort und Wort-bit, wie im folgenden beschrieben wird.

Wenn man zunächst die Vorwärtsrichtung betrachtet, wird das Signal-Wort als normales durchfließendes Wort in dem Speicher M1 gespeichert Es ist ersichtlich, daß dieses Wort nicht mit einer in Tabelle 3 gezeigten Übertragungszeit ausgelesen werden kann, weil dazi ein normaler durchlaufender Übertragungskanal in den Multiplexsystem b gehören würde. Deshalb wird es mi einer Signal-Übertragungszeit ausgewählt, und zwai einer von den in der folgenden Tabelle dargestellten.

Tabelle 7

Signalübertragungszeit Zahl des Multiplexsystems b

tblubl Ib6ub7 Ib9ubl Ib 12 ubl Sb 15 üb 7

In der Praxis sind auch andere Übertragungszeiter verfügbar, z. B. diejenigen entsprechend tb(3j)ub 1 ir Fig.4, wo diese Zeiten durch schräge Linien von link; oben nach rechts unten dargestellt sind. Die dargestell ten Signal-Übertragungszeiten können hinsichtlich dei Zahlen des Multiplexsystems b auch vertauscht werden Die Gruppe der in Tabelle 7 dargestellten Übertragungszeiten bilden das Signal sl3, ähnlich den ir Tabelle 5 dargestellten Signalen, welches in derr Code-Umsetzer CC-CS ausgenutzt wird. Jede der ir Tabelle 7 dargestellten Übertragungszeiten bildet das Signal 5 14 das in dem zugeordneten Parallel-Serien· Umsetzer MCb ausgenutzt wird. Schließlich bilden die Gruppen von Übertragungszeiten, wie sie in Tabelle 3 dargestellt sind, und die, die in Tabelle 7 dargestellt sind die sogenannten »aperiodischen Zeiten«.

So wird während der aperiodischen Zeit s7 das 8-bit-Signal-Kanalwort aus dem Speicher M1 entsprechend einer von dem Steuerspeicher MC gelieferten Adresse MCI-MC5 ausgelesen. Dieses Wort wird über den Anschluß Ladzu den Umsetzern CCund CSin Fig.9 übertragen. Der Umsetzer CS enthält einen Decoder D 1, dessen Dateneingang parallel mit dem Adresseneingang des Speichers M6 mit dem Anschluß Lad verbunden ist, und dessen Datenausgang zwei Leitungen F5 und F 6 enthält. Diese sind jeweils mit den ersten Eingängen eines UND-Gatters P12 verbunden, dessen Ausgänge mit den zweiten Eingängen von ODER-Gattern P14 verbunden sind. Die Leitungen F5 und F6 dienen für die Übertragung der Signal-bits. Der Decoder D 1 setzt ein 8-bit-Wort in ein 2-bit-Wort um, das über die Leitungen F5 und F6 übertragen wird. Der Converter CS enthält einen Encoder D 2. Dessen Dateneingang ist eine Leitung si von einem Rück-

/ h

r *=>in^r

htt-I

nn Coin Ποίοηο

gang ist mit den ersten Eingängen eines UND-Gatters P15 verbunden, dessen Ausgänge mit den zweiten Eingängen eines ODER-Gatters Pil verbunden sind. Die Freigabe (Gültigkeitserklärung) der Gatter P12 und P15 wird durch das oben beschriebene Steuersignal s 13 gesteuert, während das Signal 513 die Gatter P13 und P16 und auch die Operation der Speicher M6 und M 7 freigibt.

Das von Di gelieferte Signal-bit wird mittels Leitungen F5 und F6 über den Anschluß Lbdunä über die Leitungen F3 und F4 zu den Gattern P 6 und Pl der Einrichtung MCb 1 übertragen. Die Gatter P% und Pl werden durch das Steuersignal sl4 wirksam gesteuert. In der Annahme, daß die Alarmleitung mit Anschluß Lad sich auf dem Wert »0« befindet und das bit MC9 eine »1« ist, wenn das durch den Decoder D1

decodierte Signal-bit eine »1« ist, werden die Leitungen F5 und F6 wirksam gesteuert. Das Gatter P6 wird wirksam gesteuert und das Flip-Flop BS wird auf den Wert »1« gesetzt. Wenn das vom Decoder DX decodierte Signal-bit eine »0« ist, werden die Leitungen F5 und F6 nicht wirksam gesteuert, das Gatter P7 wirksam gesteuert und das Flip-Flop BS auf den Wert »0« gesetzt. Wenn der Decoder D1 den Wert des Signal-bit nicht erkennen kann, steuert er F% wirksam, sperrt jedoch F5. Dann wird weder das Gatter P6 noch ι ο das Gatter Pl wirksam gesteuert, und das Flip-Flop BS bleibt in der Lage, die es in der vorangehenden Zeit hatte.

Wenn im Gegensatz dazu die Alarmleitungen im Anschluß Lad den Wert »1« und das bit MC9 noch den Wert »1« hat, steuert der Decoder D! beide Leitungen F5 und F6 wirksam und veranlaßt das Flip-Flop BS, einen Fehlerzustand zu speichern, der für die Umsetzung in das Multiplexsystem b ausgenutzt wird. Dieser Fehlerzustand wird normalerweise durch das bit S übertragen. Der Ausgang des Decoder D\ wird freigegeben durch das bit MC9. Wenn MC9 eine »0« ist, werden beide Leitungen F5 und F6 ständig gesperrt, unabhängig davon, welchen Wert das Signal-bit hat, das in dem Decoder D1 gewonnen wird, und unabhängig von dem Zustand der Alarmleitung im Anschluß Lad. Dann ist das Gatter Pl durchlässig, und das Flip-Flop BSsteht ständig in der Lage »0«. Auf diese Weise kann der Zähler CP3 über den Anschluß Jbs 4 das Synchronisiersignal für die Mehrfachübertragungsperiode liefern. Wenn MC9 eine »1« ist, braucht die Einheit Msb 1 gar nicht ausgerüstet zu sein, wie im folgenden noch beschrieben wird, da das entsprechende Multiplexsystem b kein Signal enthält. Der zweite Eingang des ODER-Gatters FS ist ständig auf »0«, und die Stellung des Flip-Flop BS wird auf diese Weise über Jbs 4 übertragen.

In der Rückwärtsrichtung wird das in der Einheit Tb 1 ermittelte Signal-bit über Jbs 2 und über das vom Signal s 14 durchlässig gesteuerte Gatter PlO übertragen, während das im Register RiO in der Einheit MCb 1 gespeicherte bit, das normalerweise über die Leitung Fl übertragen würde, nicht über das Gatter P9 gelangen kann, weil das Signal s 15 nicht an den zweiten Eingang des Gatters P9 angelegt ist. Das im Decoder D 2 empfangene Signal wird in ein 8-bit-Wort umgewandelt, welches in den Speicher M 2 eingelesen und dann in Richtung auf das betroffene Multiplexsystem a als ein normales fließendes Kanalwort ausgelesen wird.

Wenn die Anschlußeinrichtung Ta 1 einen Fehler im Multiplexsystem a mittels der Schaltung D1 ermittelt hat, liefert sie über Jasb 1 ein Signal. Dieses wird über das Gatter P 2 übertragen, welches durch das Steuersignal von den Leitungen Fi und F2 durchlässig gesteuert ist. Das Fehlersignal gelangt über den Speicher M 6 auf die Stufe CCund dann über die Gatter P5, die jede Wort-Leitung der Einheit Lbd und die Aiarmleitung vereinigen. Anschließend veranlaßt das Fehlersignal das Register R 7, ein für das Miltiplexsystern b genormtes Fehlerwort zu speichern, das dann als normales Wort übertragen wird. Wenn in der Rückwärtsrichtung die Anschlußeinheit TbI mit dem Decoder D 2 einen Fehler im Multiplexsystem b ermittelt hat, liefert sie ein entsprechendes Signal über die Leitung Jbs 3. Das Fehlersignal fließt über die Umsetzer R9-R 10 und sperrt die Gatter P3 und P 4. Diese veranlassen die Speicher M 2 und M 5, ein im Multiplexsystem a genormtes Fehlerwort zu speichern, das dann als ein normales Wort übertragen wird. Wenn durch die Schaltung Msb 1 ein Ausfall der Synchronisierung der Vielfachübertragungsperiode für das betroffene Multiplexsystem b ermittelt wird, überträgt die Leitung Jsba3 ein Signal auf die Schaltung L 2. Dann kann die Schaltung L 2 drei verschiedene Entscheidungentreffen:

— Sperrung des Einschreibvorganges in den Speicher M 5 (die letzte im Speicher M 5 vor dem Fehler gespeicherte Bedingung bleibt also unverändert),

— schreibe »1« in den Speicher M 5,

— schreibe »0« in den Speicher M5.

Die Auswahl zwischen diesen drei möglichen Operationen ist durch ein Programm entsprechend den jeweiligen Anforderungen bestimmt. Wenn ein Ausfall der Synchronisierung der Vielfachübertragungsperiode in dem Zähler CPA in Msa 1 festgestellt wird, so wird eine entsprechende Information erzeugt, die zur Schaltung L 3 übertragen wird. Die Schaltung L 3 kann den Speicher 4 in der gleichen Weise steuern wie die Schaltung L 2 die Steuerspeicher M5.

Wenn einige Kanäle des Muitiplexsystems a nicht in Betrieb sind, werden die Speicher in den Schaltungen MCa 1 in ihre Nullstellung zurückgestellt, um zu vermeiden, daß Störwörter übertragen werden. Es ist ersichtlich, daß die zugehörigen Signalspeicher ebenfalls in ihre Nullstellung zurückgestellt werden müssen.

Die Anschlußeinrichtung gemäß F i g. 1 ermöglicht es, die kompliziertesten Bedingungen für die Verbindungen zwischen den Systemen durchzuführen. Sie ermöglicht die Durchführung verschiedener Typen der Signalübertragung:

— Kanal mit Signalübertragung, wobei das am wenigsten kennzeichnende bit nicht über die Speicher CCläuft,

— Signalübertragung über einen gemeinsamen Kanal, wie oben im Zusammenhang mit der Beschreibung der Schaltung CSbeschrieben,

— Signalübertragung über einen gemeinsamen Kanal mit 64 kbit/s in jedem einzelnen Kanal des Muitiplexsystems a oder b, wobei die Umsetzung in CCdurch das Steuerbit MC9 = 1 gesperrt ist.

Die Einrichtung ermöglicht sowohl die Übertragung von Telefongesprächen, die eine Code-Umsetzung mit MC9 = 0 enthalten, als auch die Übertragung irgendwelcher anderer Daten ohne Code-Umsetzung mit MC9 = 1.

In den meisten praktischen Anwendungsfällen sind die durch die Einrichtung durchzuführenden Funktionen nicht so zahlreich, insbesondere in der in Fig. 10 dargestellten Anwendung. In Fig. 10 ist die Anschlußeinrichtung E ein Teil einer Einrichtung A zum zeitweiligen Schalten und Austauschen für die Umschaltungen in den Multiplexsystemen a, wobei die Einrichtung A inmitten eines Netzwerkes der Multiplexsysteme b liegt oder zahlreiche Steuerkabel in Richtung eines Netzwerkes wie z. B. der Multiplexsysteme b aufweist.

In so einem Fall können die Anschlußeinrichtungen Tsa 1 weggelassen werden. Der Converter CC kann weggelassen werden, wenn die Codiernorm in den beiden Typen der Multiplexsysteme identisch ist Das ist insbesondere der Fall, wenn die Einheit A für die Zeiteinteilung und den Austausch alleine inmitten eines Netzwerkes B liegt. Der Converter CS kann weggelas-

sen werden, wenn keines der Multiplexsysteme einen Kanal für ein 4-kbit/s-SignaI enthält.

F i g. 11 zeigt ein Blockschaltbild einer anderen Ausführungsform der Anschlußeinrichtung innerhalb der beschriebenen Einheit ,4, die innerhalb des Netzwerkes B angeordnet ist. Es wird angenommen, daß ein für die Signalübertragung verwendeter Kanal benutzt wird. Dann enthält die Anschlußeinrichtung die Einrichtungen MCa 1 — AfCa 4, von denen jede einer Einrichtung Msa i — Msa4 zugeordnet is:. Die Umsetzer CCund CSsind weggelassen, während der Anschluß Lad direkt mit dem Anschluß Lbd verbunden und der Anschluß Lbr direkt mit dem Anschluß Lar verbunden ist. Der Steuerspeicher MC ist durch einen einfachen Zeitbasis-Generator BT ersetzt, da diese Multiplexsysteme b, die an die Einrichtung angeschlossen sind, einen einzigen Weg bilden. Die anderen Bauteile der Einrichtung nach Fig. 1 sind beibehalten. Die Wirkungsweise dieser Ausführungsform läßt sich leicht aus derjenigen der in Fig. 1 beschriebenen Einrichtung ableiten, wenn man dabei in Betracht zieht, daß der Zeitbasis-Generator ßrSteuerbits MCi-MC9 liefert, bei denen MCS ständig = »1« ist. Außerdem muß das Signal der Leitung Fl, das jeder Einrichtung MCa-Msa zugeführt wird, während jeder in Tabelle 7 dargestellten Zeit den Wert »0« haben. Auf diese Weise haben während dieser Übertragungszeiten die Anschlüsse Lad, Lar, Lbd und Lbr alle den Wert »0«, und die Flip-Flop ßSin der Einrichtung AfCösind ständig in dem Zustand »0«.

Bei einer zweiten Abwandlung, die der soeben beschriebenden identisch ist, jedoch eine Code-Umwandlung für die 64-kbit/s-Kanäle benötigt, muß einerseits der Converter CC zwischen den Anschlüssen Ladund Larund andererseits zwischen den Anschlüssen Lbd und Lbr eingeschaltet sein. Jedoch muß der Anschluß Lid direkt mit dem Anschluß Lbd verbunden sein. Auf ähnliche Weise muß der Anschluß Lir direkt mit dem Anschluß Lar verbunden sein. Diese zweite Abwandlung ist in der Zeichnung nicht dargestellt.

Fig. 12 zeigt ein Blockschaltbild einer anderen Abwandlung der Einrichtung gemäß F i g. 11, bei der die Signalübertragung über einen gemeinsamen Kanal mit 4 kbit/s erfolgt Die Einrichtungen Msa 1 sind weggelassen, weil sie lediglich für die einem bestimmten Kanal zugeordnete Signalübertragung erforderlich sind. Es ist jedoch der Umsetzer CS wieder eingefügt. Die Einrichtungen Msb 1 — Msb 5 sind ebenfalls weggelassen. Sieben Leitungen der Einrichtung Lad sind direkt mit den entsprechenden Leitungen in der Einrichtung Lbd verbunden, wobei die beiden letzten Leitungen mit dem Ansch'uß Lid verbunden sind, der in die Stufe CS hineinführt. Die Alarmleitung Lbr ist direkt mit der entsprechenden Leitung in der Einrichtung Lar verbunden. Die acht anderen Leitungen sind mit dem Anschluß Lir verbunden, der in die Stufe CS hineingeführt ist. Was den Zeitbasis-Generator BT betrifft, so ist ständig MC8 = »0«undA/C9 = »1«.

Es ist für den Fachmann geläufig, daß die Anschlußeinrichtung auch innerhalb einer Einrichtung für die Zeitaufteilung und die Umschaltung für die Multiplexsysteme b eingesetzt und inmitten eines Netzwerkes der Multiplexsysteme a angeordnet sein kann.

Es sei bemerkt, daß an Stelle von in Reihe verbundenen Vorwärts-Sammelanschlüssen Jadund Jbd und Rückwärts-Sammel-Anschlüssen Jbr und Jar ein Zweiweg-Anschluß mit entsprechenden Schaltern verwendet werden kann, vorausgesetzt jedoch, daß die Arbeitsfrequenz gleich dem Zweifachen der zuvor in Betracht gezogenen Arbeitsfrequenz ist. Dann wird jeweils die Hälfte der aperiodischen bit-Zeit für die Vorwärtsrichtung und die andere Hälfte für die Rückwärtsrichtung ausgenutzt.

Es kann auch eine weitere Abwandlung vorgesehen sein, bei der der Anschluß Jsba weggelassen ist und Zähler für die Übertragungsperioden in den Stufen Msb 1 — Msb 5 während einer Mehrfach-Übertragungsperiode das vollständige Signal eines zugeordneten Kanals speichern. Da jedoch ein solches Signal die Einrichtung M 5 durchlaufen muß, muß eine Verzögerungszeit von etwa 3,5 ms eingeführt werden.

Schließlich sei noch bemerkt, daß die Paare der Register R 1 - R 2, R 3- R4, R 9- R10 die Reihen-Parallel-Wort-Umsetzer darstellen, wie sie in der Beschreibungseinleitung erwähnt wurden, während die Paare der Register R5—R6 und R7 —RS die.genannten Parallel-Serien-Wort-Umsetzer darstellen. Die Speicher Ml und Ai 2 sind die genannten Speicher für die Parallel-Wörter, ebenso die Speicher Ai 4 und M5, während der Speicher M 3 der genannte Serien-Wort-Speicher ist.

Es sei noch bemerkt, daß die Ausgänge eines jeden Speichers, so insbesondere diejenigen in F i g. 6 mit den Gattern Pl und P2 die Realisierung der logischen ODER-Funktion durch eine einfache Vervielfachung unter Verwendung bekannter Bauteile ermöglichen.

Außerdem sind in der Beschreibung die Signalverzögerungen durch die Übertragung über die Anschlüsse Lad, Lar, Lbdund Lbr sowie die Einrichtungen CC— CSnicht berücksichtigt sind. Es ist jedoch ersichtlich, daß derartige Verzögerungen auf einfache Weise durch den Fachmann bekannte Mittel kompensiert werden können.

Hierzu 7 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Einrichtung zum Verbinden einer Vielzahl von Muliiplexsystemen a mit einer Vielzahl von Multiplexsystemen b, wobei die Systeme a und b die gleiche Abtastfrequenz haben, ein Kanal im System a einem bestimmten Kanal in einem System b der Vielzahl der Systeme b zugeordnet sein soll, beide Systeme a und b eine Vorwärtsrichtung für die Übertragung von System a zum System b und eine Rückwärtsrichtung für die entgegengesetzte Übertragung haben und die Einrichtung am Ende jedes Systems a einen ersten VorwärtsanschluB und einen ersten RückwärtsanschluB und am Ende jedes Systems b einen zweiten Rückwärtsanschluß und einen zweiten VorwärtsanschluB enthält, dadurch gekennzeichnet, daß jeder erste Vorwärtsanschluß mit einem ersten Serien-Parallel-Wort-Uvnsetzer verbunden und dieser mit dem Eingang eines ersten Parallel-Wort-Speichers sowie mit einem ersten Zeitabschnittszähler verbunden ist, dessen Ausgang an den Schreib-Adresseneingang des ersten Parallel-Wort-Speichers angeschlossen ist, daß jeder erste RückwärtsanschluB mit einem ersten I^s, Parallel-Serien-Wort-Umsetzer und dieser mit dem Ausgang eines zweiten Parallel-Wort-Speichers verbunden ist, daß jeder zweite Vorwärtsanschluß mit dem Ausgang eines zweiten Parallel-Serien-Wort-Umsetzers und jeder zweite Rückwärtsan-Schluß mit einem ersten Serien-Wort-Speicher und dessen Ausgang mit einem zweiten Serien-Paralld-Umsetzer verbunden ist, daß die Ausgänge der ersten Parallel-Wort-Speicher selektiv zu ersten vorbestimmten Zeiten über einen Vorwärts-Code- ü Umsetzer mit den zweiten Parallel-Serien-Wort-Umsetzern und die Eingänge der zweiten Parallel-Wort-Speicher selektiv zu denselben ersten vorbestimmten Zeiten über einen Rückwärts-Code-Umsetzer mit den zweiten Serien-Parallel-Wort-Umsetzern verbunden sind, daß einerseits zu jeder ersten vorbestimmten Zeit der erste und zweite angeschlossene Parallel-Wort-Speicher demselben System a zugeordnet ist und andererseits der angeschlossene zweite Parallel-Serien-Wort-Umset- « zer und der angeschlossene zweite Serien-Parallel-Wort-Umsetzer demselben System b zugeordnet sind, daß die ersten vorbestimmten Zeiten den bit-Zeiten des Systems b zugeordnet sind, daß jede genannte erste vorbestimmte Zeit einer Lereadresse >n eines ersten Parallel-Wort-Speichers, einer Schreibadresse eines zweiten Parallel-Wort-Speichers sowie einer Auswahl eines zweiten Parallel-Serien-Wort-Umsetzers und eines zweiten Serien-Paralicl-Wort-Umsetzers zugeordnet ist und daß die r-> Parallel-Wörter von dem ersten Serien-Parallcl-Wort-Umsetzer und von einem zweiten Parallcl-Wort-Umsetzer zu zweiten vorbestimmten Zeiten den bit-Zeiten in einer Übertragungsperiode des Systems b zugeordnet sind. mi

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Serien-Parallel-Wort-Umsetzer außerdem mit dem Eingang eines dritten Parallel-Wort-Speichers, jeder Zeitabschnittszähler mit einem Zähler für die Übertragungsperioden und hi dessen Ausgang mit dem Schreib-Adresseneingang des dritten Parallel-Wort-Speichers verbunden ist, daß der Dateneingang des dritten Parallel-Wort-Speichers nur dann freigegeben wird, wenn der im Zeitabschnittszähler gespeicherte Zählstand einen vorbestimmten Wert erreicht, daß der dritte Parallel-Wort-Speicher bit für bit zu dritten vorbestimmten Zeiten ausgelesen wird, die aus den ersten vorbestimmten Zeiien ausgewählt sind, und daß das während jedes Lesevorganges aus dem dritten Parallel-Wort-Speicher ausgelesene bit an die Stelle eines bit des zur selben ersten vorbestimmten Zeit aus dem ersten Parallel-Wort-Speicher ausgelesenen Wortes gesetzt wird

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder erste Parallel-Serien-Wort-Umsetzer außerdem mit dem Ausgang eines vierten Parallel-Wort-Speichers in der gleichen Weise verbunden ist wie der dritte Parallel-Wort-Speicher, daß die Daten zu aus den ersten vorbestimmten Zeiten ausgewählten vierten vorbestimmten Zeiten bit für bit in den vierten Parallel-Wort-Speicher eingeschrieben werden, daß die Parallel-Wörter zu aus den zweiten vorbestimmten Zeiten ausgewählten fünften vorbestimmten Zeiten aus dem vierten Parallel-Wort-Speicher ausgelesen werden und daß die dem vierten Parallel-Wort-Speicher zugeführten Daten Teile der dem zweiten Parallel-Wort-Speicher zugeführten Parallel-Wörter sind.

4. Einrichtung nach einem der Ansprüche 1—3, dadurch gekennzeichnet, daß zwischen dem Eingang und dem Ausgang des Vorwärts-Code-Umsetzers parallel eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, außerdem ein erster Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu sechsten vorbestimmten Zeiten, die denjenigen bit-Zeiten einer Übertragungsperiode des Systems b entsprechen, die gegenüber denjenigen die den ersten und zweiten vorbestimmten Zeiten entsprechen, unterschiedlich sind, und ferner ein Decoder geschaltet sind, der zu den sechsten vorbestimmten Zeiten eine binäre Information an ein Flip-Flop liefert, wobei die binäre Information von dem dem Vorwärts-Code-Umsetzer zugeführten Wort abhängt und der Ausgang des Flip-Flop einige der bits S liefert, die über das System b zu übertragen sind, dessen zweiter Vorwärts-Anschluß zu der betrachteten Zeit mit dem ersten Vorwärts-Code-Umsetzer verbunden ist.

5. Einrichtung nach einem der Ansprüche 1 — 4, dadurch gekennzeichnet, daß zwischen dem Eingang und dem Ausgang des Rückwärts-Code-Umsetzers parallel eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, außerdem ein zweiter Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu siebten vorbestimmten Zeiten die mit den sechsten vorbestimmten Zeiten gleich oder identisch sind, und ferner ein Encoder vorgesehen sind, der einige der über das System b übertragenden bits S empfängt, dessen zweiter Rückwärtsanschluß zu der betrachtenden Zeit mit dem Rückwärts-Code-Umsetzer verbunden ist und die anderen bits des umgesetzten Parallel-Wortes liefert.

6. Einrichtung nach einem der Ansprüche 1—5, dadurch gekennzeichnet, daß die Leseadressen der

ersten Parallel-Wort-Speicher und die Schreibadressen der zweiten Parallel-Wort-Speicher von einem Steuerspeicher geliefert sind, dessen Leseadressen aus den ersten vorbestimmten Zeiten abgeleitet sind.

Die Erfindung betrifft eine Einrichtung zum Verbinden digitaler Multiplex-Übertragungssysteme mit Puls-Code-Modulation (PCM), die unterschiedliche bit-Üb^rtragungsgeSäAwindigkeiten aufweisen. Im folgenden wird zum Zwecke der Vereinfachung der Beschreibung ein PCM-Digital-Multiplex-Übertragungssystem vereinfacht mit PCM-Mulliplexsystern bezeichnet.

Zur Zeit sind entsprechend den Empfehlungen G 732 und G 733 des CCITT zwei Typen von PCM Multiplexsystemen genormt. Das erste ist das sogenannte europäische PCM-Multiplexsystem mit 30 oder 31 Kanälen innerhalb einer Überiragungsperiode, die eine Dauer von 125 μ5 hat, die wiederum in 32 Zeitabschnitte von je 3,9 μ$ aufgeteilt ist. Jeder Zeitabschnitt ist wiederum in 8 Unter-Zeitabschnitte oder Elementarzeiten eingeteilt, von denen jede nur 1 bit mit einer Dauer von 490 ns hat. Innerhalb einer Übertragungsperiode werden die Zeitabschnitte von 0 — 31 numeriert. Die Zeitabschnitte 1 — 15 und 17-31 sind jeweils 30 Telefonkanälen zugeordnet. Der Zeitabschnitt 0 enthält entweder das Synchronisiersignal für die Übertragungsperiode, bestehend aus den bits 0011011, dem ein erstes bit 1 vorangeht, oder ein Alarmsignal, bei dem das zweite bit dann 1 ist, um es von dem Synchronisiersignal für die Übertragungsperiode zu unterscheiden. Der Zeitabschnitt 16 dient im allgemeinen für die Kennzeichnung der einzelnen Kanäle:. Jeder Zeitabschnitt 1 -15oder 17-31 enthält 8 bits eines Telefonkabels, die der Puls-Code-Modulation dieses Kanals entsprechen, mit einer Abtastgeschwindigkeit von 8000 Abtastungen pro Sekunde und einer sogenannten A-Codiernorm. Die Übertragungsperioden sind zu Mehrfachübertragungsperioden zusammengefaßt, wobei jede Mehrfachübertragungsperiode 16 aufeinanderfolgende Übertragungsperioden 0-15 enthält. Der Zeitabschnitt 16 der Übertragungsperiode 0 in einer Mehrfachübertragungsperiode enthält das Synchronisiersignal für die Mehrfachübertragungsperiode. Schließlich enthält jeder Zeitabschnitt 16 in den Übertragungsperioden 1 - 15 die Signaldaten für zwei Telefonkanäle.

Das zweite genormte PCM-Multiplexsystem ist das angelsächsische PCM-Multiplexsystem mit 24 Kanälen innerhalb einer Übertragungsperiode von 125 μβ, die in 24 Zeitabschnitte von 5,2 μ5 und in eine Elementarzeit aufgeteilt ist, die ein bit entweder für die Synchronisierung der Übertragungsperiode oder für die Schaltung zur Synchronisierung der Mehrfachübertragungsperiode enthält. Das bit kann auch ein Teil der Sigraldaten sein. Jeder Zeitabschnitt ist in achi Unterzeitabschnitte oder Elementarzeiten unterteilt, von denen jede nur ein bit mit einer Dauer von 650 ns überträgt. Innerhalb einer Übertragungsperiode sind die Zeitabschnitte von 1-24 numeriert, wobei jeder Zeitabschnitt entsprechend einem Telefonkanal zugeordnet ist und 8 bits enthält, die der PCM-Modulation des Kanals entsprechen, und zwar mit einer Abtastgeschwindigkeit von 8000 Abtastungen pro Sekunde und einer sogenannten μ-Codiernorm. Die Übertragungsperioden sind zu Mehrfachübertragungsperioden zusammengefaßt, von denen jede 12 aufeinanderfolgende Übertragungsperioden mit den Ordnungszahlen 1 — 12 enthält. Bei einem reinen Steuerkanal ist das achte bit eines jeden Zeitabschnittes in den Übertragungsperioden 6 und 12 kein bit, das einen diesem Zeitabschnitt zugeordneten Telefonkabel überträgt, sondern ein bit für die Übertragung von Signaldaten für diesen Kanal.

Der Erfindung liegt die Aufgabe zugrunde, eine Anschlußeinrichtung zu schaffen, mit der eine Vielzahl von PCM-Multiplexsystemen der ersten beschriebenen

HJ Art mit einer Vielzahl vom PCM-Multiplexsystemen der zweiten Art verbunden werden kann.

Es ist bereits bekannt, eine Vielzahl von PCM-Multiplexsystemen einer bestimmten Art mit einer Vielzahl von PCM-Multiplexsystemen derselben Art zu verbinden, insbesondere über Telefon-Schaltsysteme mit Zeitteilung. In derartigen Systemen haben jedoch die zu schalenden Kanäle alle dieselbe Dauer.

Bei den beiden Arten von PCM-Multiplexsystemen die durch die erfindungsgemäße Einrichtung verbunden werden sollen, muß bemerkt werden, daß lediglich die Abtastfrequenz von 8000 Hz gleich ist, was eine gemeinsame Dauer der Übertragungsperiorien von 125 μ5 für beide Arten bedeutet. Sie unterscheiden sich jedoch durch die Zahl der Kanäle in jeder Übertragungsperiode oder, anders ausgedrückt, durch unterschiedliche Dauer der einzelnen Zeitabschnitte. Außerdem unterscheiden sie sich in der Art der Signalübertragung.

Im folgenden wird, um die Beschreibung zu

jo vereinfachen, das europäische PCM-Multiplexsystem mit 30 Kanälen als Multiplexsystem a und jeder Wert für ein solches Miltiplexsystem a durch eine alphanumerische Zahl mit dem darauffolgenden Buchstaben a bezeichnet.

S5 Auf diese Weise werden also die Zeitabschnitte 0-31 in einer Übertragungsperiode mit taO, tat, ..., ;a31 bezeichnet. Innerhalb eines Zeitabschnittes werden die

8-bit-Zeiten mit ua\ ua% bezeichnet. Innerhalb

einer Übertragungsperiode wird eine bit-Zeit mit taiuaj bezeichnet, wobei / sich von 0-31 und j von 1-8 ändert. In ähnlicher Weise werden die Daten eines angelsächsischen PCM-Multiplexsystems mit 24 Kanälen oder das Multiplexsystem b durch alphanumerische Zahlen mit dem folgenden Buchstaben b bezeichnet. Auf

A'i diese Weise werden die Zeitabschnitte 1—21 in einer Übertragungsperiode mit tb,..., tb 24 bezeichnet. In

einem Zeitabschnitt werden die 8-bit-Zeiten mit üb 1

ubS bezeichnet. Innerhalb einer Übertragungsperiode wird eine bit-Zeit mit tbiubj'bezeichnet, wobei sich /von

>(> 1 -24 und j von 1 -8 ändert. Jedoch wird die letzte bit-Zeit in einer Übertragungsperiode mit S bezeichnet, wenn sie nicht das Synchronisiersignal für die Übertragungsperiode enthält.

Die Erfindung geht aus von einer Anschlußeinrich-

>> tung zum Verbinden einer Vielzahl von Mu'tiplexsystemen a mit einer Vielzahl von Multiplexsystemen b, wobei die Systeme a und b die gleiche Abtastfrequenz haben, ein Kanal im System a einem bestimmten Kanal in einem System b der Vielzahl der Systeme b

w) zugeordnet sein soll, beide Systeme a und b eine Vorwärtsrichtung für die Übertragung von System a zum System b und eine Rückwärtsrichtung für die entgegengesetzte Übertragung haben und die Einrichtung am Ends jedes Systems a einen ersten Vorwärtsan-

tii schluß und einen ersten Rückwärtsanschluß und am Ende jedes Systems feinen zweiten Rückwärtsanschluß und einen zweiten Vorwärtsanschluß enthält.

Die Erfindung besteht darin, daß jeder erste