DE2739607A1 - Anschlusseinrichtung zum verbinden einer vielzahl von multiplexsystemen - Google Patents

Description

Die Erfindung betrifft eine Einrichtung zum Verbinden digitaler Multiplex-Übertragungssysteme mit Puls-Code-Modulation (PCM), die unterschiedliche bit-Übertragungsgeschwindigkeiten aufweisen. Im folgenden wird zum Zwecke der Vereinfachung der Beschreibung ein PCM-Digital-Multiplex-Übertragungssystem vereinfacht mit PCM Multiplexsystem bezeichnet.

Zur Zeit sind entsprechend den Empfehlungen G 732 und G 733 des CCITT zwei Typen von PCM Multiplexsystemen genormt. Das erste ist das sogenannte europäische PCM Multiplexsystem mit 3o oder 31 Kanälen innerhalb einer Übertragungsperiode, die eine Dauer von 125 /us hat, die wiederum in 32 Zeitabschnitte von je 3,9 /Us aufgeteilt ist. Jeder Zeitabschnitt ist wiederum in b Unter-Zeitabschnitte oder Elementarzeiten eingeteilt, von denen jede nur 1 bit mit einer Dauer von 490 ns hat. Innerhalb einer Übertragungsperiode werden die Zeitabschnitte von 0-31 numeriert. Die Zeitabschnitte 1-15 und 17-31 sind jeweils 30 Telefonkanälen zugeordnet. Der Zeitabschnitt 0 enthält entweder das Synchronisiersignal für die Übertragungsperiode, bestehend aus den bits 0011011, dem ein erstes bit 1 vorangeht, oder ein Alarmsignal, bei dem das zweite bit dann 1 ist, um es von dem Synchronisiersignal für die Übertragungsperiode zu unterscheiden. Der Zeitabschnitt 16 dient im allgemeinen für die Kennzeichnung der einzelnen Kanäle. Jeder Zeitabschnitt 1-15 oder 17-31 enthält b bits eines Telefonkanals, die der Puls-Code-Modulation dieses Kanals entsprechen, mit einer Abtast-

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geschwindigkeit von bOOO Abtastungen pro Sekunde und einer sogenannten A-Codiernorm. Die Übertragungsperioden sind zu Mehrfachübertragungsperioden zusammengefaßt, wobei jede Mehrfachübertragungsperiode 16 aufeinanderfolgende Übertragungsperioden 0-15 enthält. Der Zeitabschnitt 16 der Übertragungsperiode 0 in einer Mehrfachübertragungsperiode enthält das Synchronisiersignal für die Mehrfachübertragungsperiode. Schließlich enthält jeder Zeitabschnitt 16 in den Übertragungsperioden 1-15 die Signaldaten für zwei Telefonkanäle.

Das zweite genormte PCM-MuItiplexsystern ist das angelsächsische PCM-Multiplexsystem mit 24 Kanälen innerhalb einer Übertragungsperiode von 125 /Us, die in 24 Zeitabschnitte von 5,2 /US und in eine Elementarzeit aufgeteilt ist, die ein bit entweder für die Synchronisierung der Übertragungsperiode oder für die Schaltung zur Synchronisierung der Mehrfachübertragungsperiode enthält. Das bit kann auch ein Teil der Signaldaten sein. Jeder Zeitabschnitt ist in acht Unterzeitabschnitte oder Elementarzeiten unterteilt, von denen jede nur ein bit mit einer Dauer von 650 ns überträgt. Innerhalb einer Übertragungsperiode sind die Zeitabschnitte von 1-24 numeriert, wobei jeder Zeitabschnitt entsprechend einem Telefonkanal zugeordnet ist und l. bits enthält, die der PCM-Modulation des Kanals entsprechen, und zwar mit einer Abtastgeschwindigkeit von bOOO Abtastungen pro Sekunde und einer sogenannten /U-Codiernorm. Die Übertragungsperioden snd zu Mehrfachübertragungsperioden zusammengefaßt, von denen jede 12 aufeinanderfolgende Übertragungsperioden mit den Ordnungszahlen 1-12 enthält. Bei einem reinen Steuerkanal ist das achte bit eines jeden Zeitabschnittes in den Übertragungsperioden 6 und 12 kein bit, das einen diesem Zeitabschnitt zugeordneten Telefonkanal überträgt, sondern ein bit für die Übertragung von Signaldaten für diesen Kanal.

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Der Erfindung liegt die Aufgabe zugrunde, eine Anschlußeinrichtung zu schaffen, mit der eine Vielzahl von PCM-Multiplexsysteraen der ersten beschriebenen Art mit einer Vielzahl vom PCM-Multiplexsystemen der zweiten Art verbunden werden kann.

Es ist bereits bekannt, eine Vielzahl von PCM-Multiplexsystemen einer bestimmten Art mit einer Vielzahl von PCM-Multiplexsystemen derselben Art zu verbinden, insbesondere über Telefon-Schaltsysteme mit Zeitteilung. In derartigen Systemen haben jedoch die zu schaltenden Kanäle alle dieselbe Dauer.

Bei den beiden Arten von PCM-Multiplexsystemen, die durch die erfindungsgemäße Einrichtung verbunden werden sollen, muß bemerkt v/erden, daß lediglich die Abtastfrequenz von oOOO Hz gleich ist, was eine gemeinsame Dauer der Übertragungsperioden von 125 /US für beide /rten bedeutet. Sie unterscheiden sich jedoch durch die Zahl der Kanäle in jeder Übertragungsperiode oder, anders ausgedrückt, durch unterschiedliche Dauer der einzelnen Zeitabschnitte. Außerdem unterscheiden sie sich in der Art der Signalübertragung.

Im folgenden wird, um die Beschreibung zu vereinfachen, das europäische PCH-MuItiplexsystem nit 30 Kanälen als Multiplexsystem a und jeder V/ert für ein solches Multiplexsystem a durch eine alphanumerische Zahl mit dem darauffolgenden Buchstaben a_ bezeichnet.

Auf diese Weise werden also die Zeitabschnitte 0-31 in einer Übertragungsperiode mit taO,tal,...,ta31 bezeichnet. Innerhalb eines Zeitabschnittes werden die B-bit-Zeiten mit ual,..., ua8 bezeichnet. Innerhalb einer Übertragungsperiode wird eine bit-Zeit mit taiuaj bezeichnet, wobei i sich von 0-31 und j von 1-b ändert. In ähnlicher Weise werden die

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Daten eines angelsächsischen PCM-MuItiplexsysterns mit 24 Kanälen oder das Multiplexsystem b durch alphanumerische Zahlen mit dem folgenden Buchstaben b bezeichnet. Auf diese Weise werden die Zeitabschnitte 1-21 in einer Übertragungsper'ode mit tbl,...,tb24 bezeichnet. In einem Zeitabschnitt werden die b-bit-Zeiten mit ubl,...,ubb bezeichnet. Innerhalb einer Übertragungsperiode wird eine bit-Zeit mit tbiubj bezeichnet, wobei sich i von 1-24 und j von 1-b ändert. Jedoch wrd die letzte bit-Zeit in einer Übertragungsperiode mit S bezeichnet, wenn sie nicht das Synchronisiersignal für die Übertragungsperiode enthält.

Die Erfindung geht aus von einer Anschlußeinrichtung zum Verbinden einer Vielzahl von Multiplexsystemen a mit einer Vielzahl von Multiplexsystemen b , wobei die Systeme a und b die gleiche Abtastfrequenz haben, ein Kanal im System a einem bestimmten Kanal in einem System b der Vielzahl der Systeme b zugeordnet sein soll, beide Systeme a und b eine Vorwärtsrichtung für die Übertragung von System a zum System b und eine Rückwärtsrichtung für die entgegengesetzte Übertragung haben und die Einrichtung am Ende jedes Systems a einen ersten Vorwärtsanschluß und einen ersten Rückwärtsanschluß und am Ende jedes Systems b einen zweiten Rückwärtsanschluß und einen zweiten Vorwärtsanschluß enthält.

Die Erfindung besteht darin, daß jeder erste Vorwärtsanschluß mit einem ersten Serien-Parallel-Wort-Umsetzer verbunden und dieser mit dem Eingang eines ersten Parallel-Wort-Speichers sowie mit einem ersten Zeitabschnittszähler verbunden ist, dessen Ausgang an den Schreib-Adresseneingang des ersten Parallel-Wort-Speichers angeschlossen ist, daß jeder erste Rückwärtsanschluß mit einem ersten Parallel-Serien-V/ort-Umsetzer und dieser mit dem Ausgang eines zweiten Parallel-Wort-Speichers verbunden ist, daß jeder zweite Vor-

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wärtsanschluß mit dem Ausgang eines zweiten Parallel-Serien-Wort-Umsetzers und jeder zweite Rückwärtsanschluß mit einem ersten Serien-Wort-Speicher und dessen Ausgang mit einem zweiten Serien-Parallel-Umsetzer verbunden ist, daß die Ausgänge der ersten Parallel-Wort-Speicher selektiv zu ersten vorbestimmten Zeiten über einen Vorwärts-Code-Umsetzer mit defi zweiten Parallel-Serien-Wort-Umsetzern und die Eingänge der zweiten Parallel-Wort-Speicher selektiv zu denselben ersten vorbestimmten Zeiten über einen Rückwärts-Code-Umsetzer mit den zweiten Serien-Parallel-Wort-Umsetzern verbunden sind, daß einerseits zu jeder ersten vorbestimmten Zeit der erste und zweite angeschlossene Parallel-Wort-Speicher demselben Systen a zugeordnet ist und andererseits der angeschlossene zweiten Parallel-Serien-Wort-Umsetzer und der angeschlossene zwei· te Serien-Parallel-Wort-Umsetzer demselben System b zugeordnet sind, daß die ersten vorbestimmten Zeiten den bit-Zeiten des Systems b zugeordnet sind, daß jede genannte erste vorbestimmte Zeit einer Leseadresse eines ersten Parallel-Wort-Speichers, einer Schreibadresse eines zweiten Parallel-Wort-Speichers sowie einer Auswahl eines zweiten Parallel-Serien-Wort-Umsetzers und eines zweiten Serien-Parallel-Wort-Umsetzers zugeordnet ist und daß die Parallel-Wörter von dem ersten Serien-Parallel-Wort-Umsetzer und von einem zweiten Parallel-Wort-Speicher zu zweiten vorbestimmten Zeiten den bit-Zeiten in einer Übertragungsperiode des Systems b zugeordnet sind.

Bei einer Ausfuhrungsform der Erfindung ist jeder Serien-Parallel-Wort-Umsetzer außerdem mit dem Einging eines dritten Parallel-Wort-Speichers, jeder Zeitabschnittszähler mit einem Zähler für die Übertragungsperioden und dessen Ausgang mit dem Schreib-Adressen-Eingang des dritten Parallel-Wort-Speicher verbunden. Dabei wird der Dateneingang des

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dritten Parallel-Wort-Speichers nur dann freigegeben, wenn der im Zeitabschnittszähler gespeicherte Zählstand einen vorbestimmten Wert erreicht. Der dritte Parallel-Wort-Speicher Wjrd bit für bit zu dritten vorbestimmten Zeiten ausgelesen, die aus den ersten vorbestimmten Zeiten ausgewählt sind. Das während jedes Lesevorganges aus dem dritten Parallel-Wort-Speicher ausgelesene bit tritt dabei an die Stelle eines bit des «fortes, das zur selben ersten vorbestimmten Zeit aus dem ersten Parallel-Wort-Speicher ausgelesen wird.

Bei einer anderen Ausführungsform der Erfindung ist jeder erste Parallel-Serien-Wort-Umsetzer außerdem mit dem Ausgang eines vierten Parallel-Wort-Speichers in der gleichen Weise verbunden wie der dritte Parallel-Wort-Speicher. Dabei werden die Daten zu vierten vorbestimmten Zeiten, die aus den ersten vorbestimmten Zeiten ausgewählt sind, bit für bit in den vierten Parallel-Wort-Speicher eingeschrieben. Die Parallel-Wörter werden zu fünften vorbestimmten Zeiten, die aus den zweiten vorbestimmten Zeiten ausgewählt sind, aus dem vierten Parallel-Wort-Speicher ausgelesen, und die dem vierten Parallel-Wort-Speicher zugeführten D'iten bilden Teile der dem zweiten Parallel-Wort-Speicher zugeführten Parallel-Wörter.

Bei einer weiteren Ausführungsform der Erfindung sind zwischen dem Eingang und dem Ausgang des Vorwärts-Code-Umsetzers parallel geschaltet erstens eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, zweitens ein erster Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu sechsten vorbestimmten Zeiten, die denjenigen bit-Zeiten einer'Übertragungsperiode des Systems b_ entsprechen, die gegenüber

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denjenigen, die den ersten und zweiten vorbestimmten Zeiten entsprechen, unterschiedlich sind, und drittens ein Decoder, der zu den sechsten vorbestimmten Zeiten eine binäre Information an ein Flip Flop liefert. Die binäre Information ist dabei von dem dem Vorwärts-Gode-Umsetzer zugeführten Wort abhängig. Der Ausgang des Flip Flop liefert einige der bits S die über das System b zu übertragen sind. Dabei ist der zweite Vorwärtsanschluß dieses Systems zu der betrachteten Zeit mit dem ersten Vorwärts-Gode-Umsetzer verbunden.

Bei einer weiteren Ausführungsform der Erfindung liegen zwischen dem Eingang und dem Ausgang des Rückwärts-Code-Umsetzers parallel eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, außerdem ein zweiter Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu siebten vorbestimmten Zeiten, die mit den sechsten vorbestimmten Zeiten gleich oder identisch sind, und ferner ein Encoder, der einige der über das System b übertragenden bits S empfängt. Dabei ist der zweite Rückwärtsanschluß des Systems b zu der betrachteten Zeit mit dem Rückwärtc-Code-Umsetzer verbunden und liefert die anderen bits des umgesetzten Parallel-Wortes.

Bei einer weiteren Ausführungsform der Erfindung werden die Leseadressen der ersten Parallel-Wort-Speicher und die Schreibadressen der zweiten Parallel-Wort-Speicher von einem Steuerspeicher geliefert, dessen Leseadressen aus den ersten vorbestimmten Zeiten abgeleitet sind.

Die Erfindung w^rd im folgenden an Hand der Zeichnung an mehreren Ausführungsbeispielen erläutert. Darin zeigen:

Fig. 1 eine erste erfindungsgemäße Anschlußeinrichtung,

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Fig. 2 den Aufbau einer Übertragungsperiode in einem Multiplexsystem a,

Fig. 3 den Aufbau einer Übertragungsperiode in einem Multiplexsystem b_ ,

Fig. 4 ein Zeitdiagramm für die Wirkungsweise der Einrichtung gemäß Fig. 1, und zwar insbesondere die verschiedenen Gruppen der Übertragungszeiten in dieser Einrichtung,

Fig. 5 ein Blockschaltbild für eine Anordnung von Vorwärts- und Rückwärtsanschlüssen für ein Multiplexsystem a ,

Fig. 6 eine schematische Darstellung einer Anordnung von Speichern für die Anordnung von Anschlüssen gemäß Fig. 5»

Fig. 7 ein Blockschaltbild für eine Anordnung von Vorwärts- und Rückwärtsanschlüssen für ein Multiplexsystem b ,

Fig. δ eine schematische Darstellung einer logischen Schaltung für ein Multiplexsystem b ,

Fig. 9 ein Blockschaltbild eines Code-Umsetzers, wie er in der Anschlußeinrichtung nach Fig. 1 verwendet wird,

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Fig. 10 ein Blockschaltbild für eine besondere Anwendung der Anschlußeinrichtung gemäß der Erfindung,

Fig. 11 ein Blockschaltbild einer zweiten Ausführung der Anschlußeinrichtung gemäß der Erfindung und

Fig. 12 ein Blockschaltbild einer dritten Anordnung einer erfindungsgemäßen Anschlußeinrichtung.

Die Anschlußeinrichtung gemäß Figur 1 ist vorgesehen für die Verbindung von vier Multiplexsystemen Mal - Ma4 mit fünf /5. MuItiplexsysteinen MbI - Hb5 .Die Multiplexsysteme Mal - Ma4 sind mit ihren Enden jeweils mit Ansc'nlußeinrichtungen Tal Ta4 verbunden. Die Anschlußeinrichtungen Tal - Ta4 sind jeweils mit Speicher-Umsetzer-Einrichtungen MCaI - MCa4 verbunden. Andererseits die die Hultiplexsysteme iibl - Mb5 mit ihren Enden jeweils mit Anschlußeinrichtungen TbI - Tb5 verbunden. Die Anschlußeinrichtungen TbI - Tb5 sind jeweils mit einer Anordnung von logischen Schaltungen HCbI - MCb5 verbunden. Jede Verbindung zwischen einer /.nschlußeinrichtung Tal - Ta4 und der dazugehörigen Speicher-Umsetzer-Einrichtungen MCaI - MCa4 enthält eine Vorwärts-Datenverbindung Jad, eine Rückwärts-Datenverbindung Jar und eine Vorwärts-Signalverbindung Jas. Jede Verbindung zwischen einer Anschlußeinrichtung TbI - Tb5 und der zugehörigen Anordnung von logischen Schaltungen MCb 1 - MCb 5 enthält eine Vorwärts-Datenverbindung Jbd, eine Rückwärts-Datenverbindung Jbr und eine Vorv.'ärts-Rückwärts-Signalverb:^:ndung Jbs.

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Die Anordnung von Speicher-Umsetzern MCaI - MCa4 sind parallel mit einem Code-Umsetzer CC - CS über eine Vorwärts-Sammelleitung Lad und eine Rückwärts-Sammelleitung Lar verbunden. Andererseits ist die Anordnung von logischen Schaltungen MCbI - MCb5 parallel mit dem Code-Umsetzer CC - CS über eine Vorwärts-Sammelleitung Lbd und eine Rückwärts-Sammelleitung Lbr verbunden. Der Code-Umsetzer CC setzt die über die Leitung Lad von den Multiplexsystemen Mal - Ma4 empfangenen Daten in Daten um, die über die Leitung Lbr in Vorwärtsrichtung zu den Multiplexsystemen MbI - Mb5 übertragen werden. Der Umsetzer setzt andererseits die über die Leitung Lbr von den Multiplexsystemen MbI - Mb5 empfangenen Daten in Daten um, die über die Leitung Lar zu den Multiplexsystemen Mal - Ma4 übertragen werden.

Jeder Anordnung von Speicher-Umsetzern MCaI - MCa 4 ist jeweils eine Anordnung von Signalspeichern Msal - Msa4 zugeordnet, mit der sie Daten in beiden Richtungen austauschen kann. Mit jeder Anordnung von logischen Schaltungen MCbI - MCb 5 ist eine Signalschaltung Msbl - Msb5 zugeordnet, mit der sie Dnten in beiden Richtungen austauschen kann. Die Signalspeicher Msal - Msa4 sind parallel mit dem Ausgang einer Sammelleitung Jsba verbunden, während die Signalschaltungen Msbl Msb5 parallel mit dem Eingang der Sammelleitung Jsba verbunden sind.

Jedem Code-Umsetzer CC ist ein spezieller Encoder-Decoder CS zugeordnet, der sich, wie später beschrieben wird, mit besonderen Signalisieraufgaben befaßt.

Die Anschlußeinrichtung enthält außerdem eine Uhr A, die in der Einrichtung die bit-Zeiten der Multiplexsysteme a bestimmt, während eine Uhr B der Einrichtung die bit-Zeiten dei üultiplexsystene b_ bestimmt. Außerdem enthält die Ein-

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richtung einen periodischen Zeitverteiler Dl, einen ersten aperiodischen Zeitverteiler D2, einen zweiten aperiodischen Zeitverteiler D3 und einen Verteiler D4 für die Übertragungszeiten. Die Uhren A, B haben dieselbe Grundfrequenz und können von außen durch ein gemeinsames Signal synchronisiert sein.

Im folgenden werden, soweit es die Beschreibung erfordert, die periodischen Zeiten, die aperiodischen Zeiten und die Übertragungszeiten definiert. Die Verteiler Dl - D3 werden von der Uhr B mit Signalen versorgt, während der Verteiler D4 mit Signalen von der Uhr A versorgt wird. Die Ausgangssignale des Verteilers Dl werden unter anderem als Auslesesignale in dem Steuerspeicher HC verwendet, der binäre Wörter mit je 9 bit in der beschriebenen Einrichtung liefert. Die 9 bits jedes von HC gelieferten Wortes sind mit MCl, MC2,..., MC9 bezeichnet, v;orin HCl das am wenigsten kennzeichnende bit ist. Ihre Bedeutung ist in der folgenden Tabelle dargestellt.

Tabelle O

HCl - MC5 : Codierte Kanalzahl in einen Multiplexsystem a

MC6 - MC7 : Codierte Kanalzahl in dein Multiplexsystem a, ( von 1 - 4 )

HCo = 1 : Ein außerhalb des eigentlichen Übertragungsbandes liegender Signalkanal wird dem 64 kbit /s-Kanal zugeordnet.

LIC9 = 1 : Der Kanal wird in dem Code-Umsetzer verarbeitet.

Die Ausgangsleitungen des Speichers LIC, die die bits 1-5 und das bit b übertragen, sind über Vielfachleitungen mit den entsprechenden Eingängen der Anordnungen LICaI - MCa4 und Msal- LIsa4 verbunden. Die die bits 6 und 7 führenden Ausgangs-

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leitungen sind mit einem Decoder DX verbunden, dessen Ausgangslei tungon jeweils mit entsprechenden Steuere.ingängen der Anordnungen HCaI - HCa4 und Hsal - Msa4 verbunden sind. Eine Ausgangsleitung, die das bit 9 führt, ist mit dem Eingang des Gonvertes CC - CS verbunden. In Figur 1 sind außerdem Gteuereingänge dargestellt. Diese sind jeweils durch auf die Einheit gerichtete Pfeile gekennzeichnet und übertragen logische Signale, die aus den Signalen von der Uhr B und den Verteilern Dl - D3 abgeleitet sind. Dieses wird im folgenden im Zusammenhang mit der Beschreibung der genauen Schaltung näher erläutert.

Bei der Beschreibung de.' Wirkungsweise der Einrichtung nach Figur 1 wird davon ausgegangen, daß die Multiplexsysteme a europäische Multiplexsysteme sind, während die Hultiplexsysteme b angelsächsische Systeme sind, deren Kenndaten oben zusammengefaßt sind. In Pigur 2 ist eine Übertragungsperiode für ein europäisches Multiplexsystem dargestellt, die eine Dauer von 125/Us hat und 32 Zeitabschnitte taO - ta31 aufweist. Jeder Zeitabschnitt enthält b bit-Zeiten ual - uab. In jeder bit-Zeit ist die Information durch ein bit ¹¹O" oder ein bit "1" dargestellt. Die U bits innerhalb eines Zeitabschnittes bilden ein binäres Wort, das zu einem entweder in Vorwärtsrichtung oder in Rückwärtsrichtung übertragenen Telefonkanal gehört. In jeder Übertragungsperiode enthält der Zeitabschnitt taO entweder ein Synchronisiersignal für die Übertragungsperiode oder sonstige Steuersignale. Außerdem enthält eine Iiehrfach-Übertragungsperiode 16 aufeinanderfolgende Übertragungsperioden. Im folgenden wird angenommen, daß die Signalübertragung kanalweise unter Ausnutzung des Zeitabschnittes 16 in jeder Übertragungsperiode erfolgt, wie es in der folgenden Tabelle 1 dargestellt ist.

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- 17 Tabelle 1

Nr. der Übertragungsperiode

Anordnung der bits in dem binären Wort

Nr. der Übertragungsperiode

Anordnung der bits in dem binären Wort

OOOO xyxx abcd

Kanal 1

14

abcd abcd abcd Kanal 16 Kanal 2 Kanal 17

15

abcd abcd abcd abcd Kanal 14 Kanal 29 Kanal 15 Kanal 30

Die Werte der bts χ sind nach bestimmten Vereinbarungen gewählt, die für die vorliegende Erfindung nicht wesentlich s'nd,-Das bit y_ dient zur Anzeige einer fehlerhaften Synchronisierung einer Mehrfachübertragungsperiode. Ebenso wie das bit χ sind die bits c_ und d_ entsprechend bestimmten Vereinbarungen gewählt. Nur die bits a und b enthalten die Information für die Signalübertragung. Es sei bemerkt, daß jeder Zeitabschnitt 16 der Übertragungsperioden 1 - 15 die Signalinformation für _; zwei Telefonkanäle enthält.

In Figur 3 ist eine Übertragungsperiode eines angelsächsischen Multiplexsystems dargestellt, die eine Dauer von 125 /us hat und 24 Zeitabschnitte tbl - tb24 enthält, von denen jeder Zeitabschnitt b bit-Zeiten ubl - ubCi umfaßt. In jeder bit-Zeit ist die übertragene Information durch ein bit "0" oder ein bit "1" dargestellt. Die B bits innerhalb eines Zeitabschnittes bilden ein binäres Wort eines Telefonkanals, der entweder in dev Vorwärtsrichtung oder in der Rückwärtsrichtung übertragen wird. Zur Ausfüllung der insgesamt 125 /us wird in jeder Übertragungsperiode nach dem Zeitabschnitt tb24 ein bit S hinzugeführt. Ein derartiges bit S dient entv/eder als Synchronisiersignal für eine Übertragungsperiode, als Synchronisiersignal für eine Mehrfachübertragungsperiode oder auch für die Signalübertragung. Eine Hehrfachübertragungsperiode enthält 12 Übertragungsperioden. Die Signalübertragung in einem Kanal erfolgt gemäß der Tabelle 2, die außerdem die Verteilung für das bit S zeigt. _ ig -

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Tabelle 2

Nr. der ttbertra- Synchronisier- Synchronisier- bit-Verteilung in

gungsperiode signal für eine signal für eine den Worten eines

Übertragungsperiode Hehrfachübertra- Zeitabschnittes

gungsperiode

Kanalsignal Signalübertragung

1 1 übl-ubü

® 2 O ubl-ubb

5 «

_ 3 O ubl-ubS μ

^- ^c

Q ⁴ ° ubl-ubb '

^ 5 1 ubl-ubb

⁶ 1 ubl-ub7 ubo

⁷ O ubl-ubb

⁸ 1 ubl-ub8 3J ⁹ 1 ubl-ub8 Z ¹⁰ 1 ubl-ubb ⁿ O ubl-ubb

cn ubl-ub7 ubö ο

Figur 4 zeigt die relative Lage der Zeitabschnitte und der bit-Zeiten in beiden Multiplexsystemen a und b, deren Übertragungsperioden als synchron vorausgesetzt werden. Aus Figur 4 geht hervor, daß 3 bit-Ze^ten üb und 4 bit-Zeiten ua ungefähr die gleiche Zeitdauer einnehmen und sich nur um ÜO ns unterscheiden.

Es wird jetzt als Beispiel der F.vll betrachtet, daß mit einer Einrichtung gemäß Figur 1 vier europäische Multiplexsysteme a mit 30 Telefonkanälen an fünf angelsächsische Multiplexsysteme b mit 24 Telefonkanälen angeschlossen werden sollen. Dann muß jeweils innerhalb von 125 /US die Einrichtung 120 Kanäle übertragen. Zwischen der Einrichtung mit den Speicher-Umsetzern MGaI - MCa4 und der Einrichtung mit den logischen Schaltungen MCbI - IlCb5 wird jedes binäre Wort eines Kanals parallel über die Leitungen Lad und Lbd in Vorwärtsrichtung und über die Leitungen Lbr und Lar in Rückwärtsrichtung übertragen. Die Datenübertragung über diese Sammelleitung erfolgt mit der Übertragungsgeschwindigkeit der bit-Zeiten des Multiplexsystems b . Mit anderen Worten, die bit-Zeiten des Multiplexsystems b dienen als Taktzeiten für diese Sammelleitung-Verbindungen. Auf diese V/eise sind jeweils in einer Übertragungsperiode 193 Taktzeiten verfügbar, von denen 120 Taktzeiten für die Übertragung von Wörtern eines Kanals in paralleler Form bestimmt sind. In Figur 4 sind diese Übertragungszeiten durch Quadrate angedeutet, die durch schräge Linien von links unten nach rechts oben schraffiert sind. In jedem Zeitabschnitt tbi sind fünf Übertragungszeiten vorgesehen, die den Wörtern eines Kanals entsprechen, welche nacheinander entweder zu den 5 Einrichtungen CIb 1 - CIb 5 oder von diesen Einrichtungen weg übertragen werden sollen.

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Vie in der folgenden Tabelle 3 angedeutet, bestimmt jede Übertragungzeit die Adresse des betreffenden Wortes in dem Multiplexsystem b .

	Tabelle 3	Kanal	2	Multiplexsystem b
Übertragungszeit		Kanal	2
tblubl		Kanal	2
tblub2	Wortadresse im	Kanal	2
tblub4	MbI,	Kanal	2
tblub5	Mb2,	Kanal	3
tblubö	Mb3,	K-nal	3
tb2ubl	Mb4,	Kanal	3
tb2ub2	Mb5,	Kanal	3
tb2ub4	MbI,	Kanal	3
tb2ub5	Mb2,	Kanal	i +
tb2ub6	Mb3,	Kanal	i +	1
tbiubl	Mb4,	Kanal	i +	1
tbiub2	Mb5,	Kanal	i +	1
tbiub4	MbI,	Kanal	i +	1
tbiub5	Mb2,	Kanal	1	1
tbiub6	Mb3,	Kanal	1
tb24ubl	Mb4,	Kanal	1
tb24ub2	Mb5,	Kanal	1
tb24ub4	IVaI1	Kanal	1
tb24ub5	Mb 2,
tb24ub6	Mb3,
Mb4,
Mb5,

Bei einer bestimmten Übertragungszeit wird die Adresse des betreffenden Wortes in einem Multiplexsystem a von dem Steuerspeicher MC geliefert. In der Praxis ist der Steuerspeicher MC

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ein Festspeicher oder ein Semi-Festspeicher, der in einem Multiplexsystem a ein Wort auswählt, wenn dieses von dem Verteiler Dl innerhalb einer in Tabelle 3 definierten Übertragungszeit abgerufen wird. Eine solche Auswahl erfolgt in den Speichern, die in den Einheiten MCaI - HCa4 und Msal - Msa4 enthalten sind.

Anhand der Figur 5 wird nun eine Anschlußeinrichtung eines Multiplexsystems a beschrieben, die z.B. die Einrichtung Tal von Figur 1 darstellt. In der Einrichtung Tal ist der ankommen^ de Anschluß des MuItiplexsystems Mal einerseits an eine Synchronisierschaltung Sl angeschlossen, deren Ausgang direkt mit. dem Anschluß Jad verbunden ist, und andererseits an einen Fehlerdetektor Dl angeschlossen, dessen Ausgang mit der Leitung Jasl des Anschlusses Jas verbunden ist. Schließlich ist die ankommende Leitung der Einheit Tal noch mit einem Zeitabschnitt-Zähler CPl verbunden, dessen Ausgang mit der Leitung Jas2 des Anschlusses Jas verbunden ist. Das Signal Sl dient zur Einstellung der richtigen Arbeitsfrequenz und Arbeitsphase. Sl überträgt mit der durch die interne Uhr vorgegebenen Übertragungsgeschwindigkeit über den Anschluß Jad die von dem eingehenden Anschluß mit der Übertragungsgeschwindigkeit des Multiplexsystems Mal empfangenen bits. Es reicht aus, wenn die Phasensynchronisierung in einem Achterrhythmus von 8 bits erfolgt. Die 6 bits, die einem digitalen Kanal j entsprechen, werden jeweils in nur einem Zeitabschnitt tai zum Anschluß Jad übertragen, wobei die Indices ^i und 2. nicht unbedingt einander gleich sein müssen. Die Schaltungen Sl, Dl und CPl sind durch den Stand der Technik bekannt. Die Anpassung des Eingangsanschlusses wird ebenso in bekannter Weise in einer nicht dargestellten, in der gesamten Einrichtung enthaltenen Schaltung durchgeführt. Eine Einrichtung dieser Art ist z.B. in der deutschen Anmeldung P 24 61 060 desselben Anmelders vom 23. 12. 1974 beschrieben. Der abgehende Anschluß von Mal ist mit den Anschluß Jar verbunden. Eine Schaltung Cl

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fügt während des Zeitabschnittes TaO Signale für die Synchronisierung der Übertragungsperioden und Fehleranzeigesignale entsprechend der jeweilig gesendeten Norm in das Signal ein. Die Anpassung des abgehenden Abschlusses erfolgt in üblicher Weise durch eine nicht dargestellte, in der Einheit enthaltene Schaltung.

In der Einrichtung MCaI nach Figur 6 ist der /nschluß Jad mit dem Serieneingang eines b-bit-Registers Rl verbunden, dessen Parallelausgang mit dem Paralleleingang eines Registers R2 verbunden ist, dessen Parallelausgang andererseits mit dem Dateneingang eines &-bit-32-Wort-Speichers 1"Il verbunden ist. Die sieben Diten-Ausgangsleitungen des Speichers Ml, die den im stärksten Maße kennzeichnenden bits in einem Wort eines Kanals entsprechen, sind direkt mit sieben Leitungen des Anschlusses Lad verbunden. Die Ausgangsleitung, die dem am wenigsten kennzeichnenden bit entspricht, ist mit dem ersten Eingang eines UND-Gatters Pl verbunden, dessen Ausgang mit den acht Leitungen des Anschlusses Lad verbunden ist. Die Leitung Jasl in dem Anschluß Jas ist mit dem ersten Eingang eines UND-Gatters P2 verbunden, dessen Ausgang wiederum mit den neun Leitungen des Anschlusses Lad verbunden ist. Die Leitung Jas2 ist mit dem Serieneingang eines 5-bit-Registers R3 verbunden, dessen Parallelausgang mit dem Paralleleingang eines 5-bit-Registers R4 verbunden ist. Dessen Parallelausgang ist mit dem Schreibadressen-Eingang des Speichers Ml verbunden.

Am Eingang der Einrichtung MGaI ist die neunte Leitung des Rückwärtsanschlusses Lar, der insgesamt neun Leitungen aufweist, von den anderen acht Leitungen abgezweigt. Diese neunte Leitung trägt mögliche Alarmsignale. Dann ist die achte Leitung, die in einem Kanalwort das am wenigsten kennzeichnende bit führt, ebenfalls abgezweigt und mit dem ersten Ein-

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gang eines ODER-Gatters P3 verbunden, dann wieder mit den sieben Leitungen vereinigt und zusammen mit diesen mit den ersten Eingängen der ODER-Gatter P3 und P4 verbunden. Die neunte Leitung ist parallel mit den zweiten Eingängen der ODER-Gatter P3 und P4 verbunden. Die Ausgänge der acht ODER-Gatter P4 sind mit Daten-Parallele j ngängen der o-bit-32-Wort-Speicher M2 verbunden. Der Datenausgang des Speichers M2 ist mit den Paralleleingängen eines b-bit-Registers R5 verbunden, dessen Parallelausgang mit dem Parallelejngnng eines 8-bit-Registers R6 verbunden ist. Dessen Serienausgang seinerseits ist mit dem Anschluß Jar verbunden.

Die Lese-Adressen für den Speicher Ml und die Schreib-Adressen für den Speicher M2 werden über eine Steuerleitung Fl vom Decoder DX und über sechs Steuerleitungen F2 in der oben beschriebenen V/eise von der Stufe MC empfangen. Die Lese-Adressen für den Speicher M2 werden von dem Übertragungsverteiler D4 geliefert, der die Zahlen für die Zeitabschnitte des abgehenden Multiplexsystems a überträgt.

Die Wirkungsweise der Einrichtung MCaI wird im folgenden zunächst für die Vorwärts-Übertragung beschrieben. Die vom Anschluß Tal über die Leitung Jad übertragenen bits werden in dem Register Rl gespeichert. Von diesem werden sie zur Zeit ual eines jeden Zeitabschnittes des Multiplexsystems a herausgelöst und dem Register R2 zugeführt. Darin bilden sie das Kanalwort, das jedem Zeitabschnitt ual vorausgeht. Zu diesem Zweck ist der Steuereingang des Registers R2 mit dem Verteiler D4 verbunden, der das Steuersignal ual von der Uhr A liefert. Jedes auf diese Weise im Register R2 geschriebene Wort \iiru von dem Speicher Ml innerhalb der Zeit einer Übertragungsperiode des Multiplexsystems b gespeichert. Die verwendeten Einschreibzeiten sind in der folgenden Tabelle 4

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angegeben. Die Zahl des in dem Speicher Ml gespeicherten Kanals ist in dem Register R4 enthalten.

Tabelle 4

tblub3 tb2ub3

tb2ub8

tb4ub3

tb5ub3

tb5ubt3

tb6ub8

tb3 j+1 ub3

tb3 j+2 ub3

tb3 j+2 ubü

tb3 j+3 ubb

tb22ub3

tb23ub3

tb23ubß

tb24ub8

Es sei bemerkt, daß diese Zeiten periodisch jeweils für die Dauer von drei Zeitabschnitten des Hultiplexsystems a auftreten und daß vier derartige Zeiten innerhalb des Zeitraumes von drei Zeitabschnitten auftreten. Im folgenden werden die genannten Zeiten als periodische Zeiten bezeichnet.

Im folgenden wird die Zahl der Zeitabschnitte des Multiplexsystems a, das über das Jas2 übertragen wurde, in dem Register R4 gespeichert, und zwar innerhalb der selben Zeit ual, innerhalb der das dieser Zahl entsprechende Kanalwort in den Register R2 gespeichert wird. Der Ausgang des Registers R4 bestimmt die Adresse, gemäß der das Wort zu der entsprechenden periodischen Zeit gemäß der Tabelle 4

- 25 809812/0673

- 25 in den Speicher Ml eingelesen werden muß.

In der Praxis wird noch ein Schreib-Freigabesignal so erzeugt, das die Richtigkeit des übertragenen Signals anzeigt. Dieses Signal wurde lediglich aus Gründen der
Erleichterung und der Zweckmäßigkeit eingeführt, da, v/ie im folgenden noch näher erläutert wird, bestimmte Schreib- oder Lese-Freigabesignale nicht nur die in Tabelle 3 gezeigten Übertragungszeiten oder die in Tabelle 4 geneigten periodischen Zeiten enthalten, sondern aus einer logischen Kombination aus einer dieser Zeiten mit Signalen für andere logische Bedingungen entstehen, deren Bedeutung im folgenden noch näher beschrieben wird. Diese Freigabesignale sO - sl2 sind in der Tabelle 5 dargestellt

- 26 -

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	Freigabe-	Signale	von	Üb	.12	a_	Tabelle 5	.6	.Ub.-pde O
	signale	D2 und :	D3	Üb	.-pde		Signale von	.12
	sO	Üb.-pde		Üb	.-pde	D4	.6
	si	apericd		Üb	.-pde		.12
	s2	aperiod			.-pde
	s3	aperiod	.6 Üb.-pde
	s4	aperiod	. Zeiten.
	s M	aperiod	. Zeiten.
OO	s'2	aperiod	. Zeiten.
ο co	s'3	aperiod	. Zeiten.	(x)
CD	s'4	aperiod	. Zeiten
KJ	35	aperiod	. Zeiten
CD	s6	period.	. Zeiten
cn	s7	aperiod	. Zeiten	tb1
CJ	s8	period.	. Zeiten	Zeitabschn.	2
	s9	period.	Zeiten.	Üb.-pden a
	s10	period.	. Zeiten
	s11	Zahl d.	Zeiten
	s12	Zahl d.	Zeiten
			Zeiten

Signale vom MC-Speieher

+MC 8

.F1. MC8.HOT •F1. MC8.HÜF •F1. MC8.MC5 .F1. MC8.MC5 • F1 .

.F1 .

.F1 .

.F1 .

MC8. KC 8. MC 5 MC8.MC5

Signale von Jsba

Interne Signale

Üb.-pde.6 Üb.-pde.12 Üb.-pde.6 Üb.-pde.12

.R4=16

Üb.-pde = Übertragungsperiode

In der Tabelle 5 bedeutet Fl, daß die Leitung Fl aktiviert, also angesteuert wird, d.h., daß Vorgänge in der betreffenden Einrichtung MCaI - HCa4 für gültig erklärt v/erden. R = 16 bedeutet, daß der Speicherinhalt des Registers R4 gleich 16 ist. Das Signal χ ist das Zeitsignal tb 12, wenn das Multiplexsystem Mai eine zugeordnete Signalüuertragung bewirkt, während im entgegengesetzten Fall χ ständig gleich 1 ist. Der Wert χ kann durch den Benutzer festgelegt werden, -individuell für das Multiplexsystem a - mittels Drahtbrücken oder durch e?n anderes Gerät derselben Art.

Es sei jetzt wieder das Einschreiben des Inhaltes des Registers R2 in den Speicher Ml betrachtet. Diese Schreiboperation erfolgt bei s8, d.h. für jede periodische Zeit der Tabelle 4, unabhängig davon, welche Einrichtung MCaI MCa4 dabei angenommen "wird. Sobald das Wort in den Speicher Ml eingeschrieben ist, kann es maximal für die Dauer einer Übertragungsperiode gespeichert bleiben. Es wird bei einer Übertragungszeit oder einer aperiodischen Zeit s7 ausgelesen, wenn dJe Einrichtung LCaI durch Fl ausgewählt wird. Dabei bilden die von dem Kontrollspeicher MC gelieferten und über F2 übertragenen bits MCl die Adresse des jeweils betrachteten Wortes in dem Speicher Ml.Das Wort wird dann direkt über Lad übertragen, ausgenommen, daß das Signal sO nach Tabelle 5 nicht vorhanden ist. In diesem Fall wei'den die Ausgänge des UND-Gatters Pl gesperrt. Im folgenden wird der Fall beschrieben, daß das Signal sO nicht vorhanden ist. Zunächst einmal wird jedoch angenommen, daß dieses Signal anwesend ist.

Eine Anschlußeinrichtung eines MuItiplexsystems b wird nun an Hand von Figur 7 beschrieben, und zwar z.B. die Einrichtung TbI.

- 2 U -

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- 2b -

In dieser Einrichtung ist der Anschluß Jbd mit dem Ausgangsanschluß des Multiplexsystems MbI verbunden. Dieser Ausgangsanschluß ist außerdem mit dem /usgang der Schaltung C2 verbannen, die das bit S für die Synchronisierung der ^Übertragungsperioden erzeugt, wie es in Tabelle 2 dargestellt ist. Andererseits ist der genannte Ausgang mit der Leitung Jbs verbunden, die bestimmte bits S mit einer SignalinformatJon überträgt, wie es im folgenden näher beschrieben wird. Um die Beschreibung 7,\x vereinfachen, wird zunächst angenommen, daß das bit S nur die Synchronisierinformation trägt. Die Anpassung des Ausgangsanschlusses von MbI erfolgt in bekannter Weise mit einer Schaltung, die in Figur 7 nicht dargestellt ist. Der Eingangsanschluß des Multiplexsystems MbI ist einerseits mit einer Synchronisierschaltung S2 verbunden, die mit der Schaltung Sl im Anschluß Tal identisch ist. Dessen Ausgang ist mit dem Eingang eines Serienspeichers M3 verbunden, dessen Ausgang wiederum nit dem Anschluß Jbr verbunden ist. Andererseits ist der Eingangsanschluß des Multiplexsystems MbI mit einer Schaltung Cp2 verbunden, die über die Leitung Jbsl das in jeder zweiten Übertragungsperiode empfangene bit S und über die Leitung Jbs2 die Parität der empfangenen Übertragungsperiode liefert. Schließlich ist der Eingangsanschluß noch mit einem Detektor D2 verbunden, der einen Fehler feststellen und gegebenenfalls ein Fehlersignal über die Leitung Jbs3 abgeben kann. Die Leitungen Jbsl - Jbs3 sind in Jbs vereinigt. Die Anpassung des Einganganschlusses von Hb 1 erfolgt in einer bekannten, in Figur 7 nicht dargestellten Schaltung. Ähnlich wie bei der Anschlußeinrichtung Tal in Figur 5 sind die Schaltungen in Figur 7 für eine Anschlußeinrichtung bekannte Schaltungen, wobei lediglich noch ein Serienspeicher M3 hinzugefügt ist. Der Serienspeiche: 113 hat den Zweck, die Übertragungsperioden des Multi-

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plexaystems MbI zu synchronisieren. Auf diese Weise wird der Kanal mit der Zahl i in diesem Multiplexsystem automatisch während der Zeit tb (i-1) über den Anschluß Jbr übertragen.

In der Einrichtung Hcbl nach Figur ο ist der Anschluß Lbd, der neun Leitungen aufweist, mit dem Paralleleingang eines b-bit-Registers R7 über ODER-Tore P5 verbunden. Dessen einer Eingang ist mit der ein Alarmsignal übertragenden neunten Leitung verbunden \ährend der andere Eingang mit einer die bits der Wörter übertragenden Leitung verbunden. Es wird zunächst angenommen, daß normalerweise die ODEh-Tore P5 die bits für die Wörter übertragen, ohne diese su verändern. Außerdem werden von dem Anschluß Lbd zwei Leitungen abgeleitet, die die über den Kanal S in dem Multiplexsystem b zu übertragenden Signal-bits weiterleiten können. Die erste Leitung F3 führt zu dem ersten Eingang eines UND-Gatters P6 und die andere P4 zu dem UND-Gatter P7, in diesem Fall jedoch über einen Inverter II. Die zweiten Eingänge der Gatter P6 und P7 sind parallel mit dem Steuereingang S14 verbunden, dessen Bedeutung und Wirkungsweise in der Tabelle 7 erläutert ist. Die Ausgänge der Gatter P6 und P7 sind mit den beiden Eingängen eines Flip Flop BS verbunden. Dessen Ausgang ist mit dem ersten Eingang eines ODER-Gatters Pb verbunden, dessen Ausgang wiederum mit der Leitung Jbs verbunden ist. Der Parallelausgang des Registers R7 ist mit dem Paralleleingang eines 8-bit-Registers RB verbunden, dessen Ausgang wiederum mit der Leitung Jbd verbunden ist.Die bit-Übertragung von R7 nach R8 wird in jeder bit-Zeit ubl eines jeden Zeitabschnittes gesteuert. Das Register Rb wird mit der normalen bit-Übertragungsgeschwindigkeit des Multiplexsystems b ausgelesen.

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Der Anschluß Jbr ist mit dem Serieneingang eines ß-bit-Registers R9 verbunden, dessen Parallelausgang mit dem Paralleleingang eines 8-bit Registers RIO verbunden ist. Der Parallelausgang des Registers RIO ist mit sieben seiner Ausgangsleitungen direkt mit den entsprechenden Leitungen des Anschlusses Lbr verbunden, während eine achte Leitung mit dem ersten Eingang eines UND-Gatters P9 verbunden ist. Dessen zweiter Eingang ist mit einem Steuereingang S15 verbunden, der ein Signal liefert, wie es in der folgenden Tabelle B dargestellt ist.

	Tabelle b
HGbI	ubl
MCb 2	üb 2
MCb3	ub4
HCb4	üb 5
HCb 5	ub6

Der Ausgang des UND-Gatters P9 ist parallel mit dem Ausgang des UliD-Gatters PlO η it der entsprechenden achten Leitung von Lbr verbunden. Die Eingänge des Gatters PlO sind jeweils mit den Leitungen Jbs2 und einem Steuereingang sl4 verbunden, der dasselbe Signal wie zum Gatter P7 liefert. Die Leitung Jbs3 ist mit der neunten Leitung des Anschlusses Jbr verbunden. Die Leitung Jbsl ist mit dein Eingang des Zählers CP3 für die Übertragungsperioden verbunden, dessen Ausgang mit dem zweiten Eingang des Gatters Pö verbunden ist. Die bit-Übertragung von R9 nach RIO wird in jeder bit-Zeit ubl ebenso wie die bit-Übertragung von Ϊ-.7 nach RB gesteuert.

- 31

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Es sei angenommen, daß das Flip Flop BS ständig in der Stellung 0 steht. Dann gestattet es einen permanenten Signalfluß vom Zähler CP3 über das Gatter PB. Außerdem wird jedes über Lbd nach R7 gelangende Signal zum Register Rb übertragen. Es wird dann serienweise über Jbd zu der /.nschlußeinrichtung TbI übertragen, in der das bit S wie bereits beschrieben mit bekannten Mitteln den 24 Kanal-Wörtern hinzugefügt wird. In der Rückwärtsrichtung werden die nacheinander über Jbr übertragenen Wörter in dem Register R9 gespeichert, bevor sie zum Register RIO übertragen werden.

Es sei bemerkt, daß jeweils das Wort, das zu einer bestimmten Zeit in ein Register einfließt, dasjenige, gegebenenfalls durch die Stufe CC konvertierte Wort ist, welches zur selben Zeit aus dem Speicher Ml einer der Einrichtungen HCal-MCa4, z.B. aus MCaI, ausgelesen wird. Auf diese V/eise erfolgt bei dem Lesesignal s7 eine Übertragung von Ml nach R7 entsprechend der von 141 gelieferten und durch MC bestimmten Adresse, wie bereits oben erläutert Dabei bleiben die Übertragungsverzögerungen über die einzelnen Schaltungen außer Betracht.

Aus Figur 6 ist ersichtlich, daß das Steuersignal s5 das Einschreiben in den Speicher M2 steuert, und zwar zur selben Zeit, in der das Auslesen aus dem Speicher Ml durch das Steuersignal s7 erfolgt, da s5 = s7 ist. Außerdem bestimmen die Leitungen Fl und F2 parallel identische Adressen in den Speichern ICL und M2. Da der Lesevorgang in dem Speicher Ml zu derselben aperiodischen Zeit wie das Einschreiben in den Speicher M2 erfolgt, ergibt sich, daß das in der aperiodischen Zeit von dem Register RIO übertragene, gegebenenfalls in der Stufe CC konvertierte Wort in dem

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- 32 - 2 V 3 9 ti O

Speicher 112 bei einer Adresse gespeichert w'rd, die dem aus dem Speicher Ml ausgelesenen Kanal-Wort entspricht. Auf diese Weise wird die Übertragung über zwei Wege ermöglicht. Bei dem Auslesevorgang wird die Adresse eines V/ortes in dem Speicher M2 durch das Signal all bestimmt, das von dem Zeitverteiler D4 geliefert wird und die Anzahl der Zeitabschnitte für das Multiplexsystem a bestimmt. Die Auslesezeit ist bestimmt durch das Steuejsignal s6, welches einer Aktivierung für jede periodische in Tabelle 4 dargestellte Zeit entspricht , außer der Zeit tbl2ubb, wie im folgenden näher beschrieben wird. Das Signal sll ist derart, daß die Übereinstimmung zwischen den Kanälen und den periodischen Zeiten um eine Einheit verschoben wird. Eine derartige Übereinstimmung ist in der folgenden Tabelle 6 dargestellt.

Tabelle 6

periodische Zeiten Zahlen der Rückwärtskanäle

für das Multiplexsystem a

tblub3 1

tb2ub3 2

tbi2ub8 i~6~

tb23ub& 31

tb24ub8 0

Durch das Steuersignal s8 wird das Register R5 in einen Zustand versetzt, in dem es das aus dem Speicher M2 ausgelesene Wort empfangen kann. Die Übertragung des Wortes von dem Register R5 zu dem Register R6 erfolgt durch Steuerung eines Signals, das jeder bit-Zeit ual des Multiplexsystems a entspricht. Dann wird das Wort nacheinander aus dem Register R6 ausgelesen und dem Anschluß Jar zugeführt.

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Daraus läßt sich ableiten, daß es mit der in Figur 1 dargestellten Einrichtung möglich ist, Wörter zwischen vier HuItiplexsystemen &_ und fünf Multiplexsystemen b in beiden Richtungen durchzuschalten. Es ist außerdem ersichtlich, daß die vom Multiplexsystem a bestimmten Zeiten lediglich in den Anschlüssen Tsal und den Registern R4 und R6 der Einrichtung MCaI - MCa4 ausgenutzt werden. Der gesamte übrige Teil der Einrichtung wird im zeitlichen Ablauf lediglich in Abhängigkeit der HuItiplexsysterne b gesteuert.

Im folgenden wird der Signalspeicher Msal, der der Speicher-Umsetzer-Einrichtung MCaI zugeordnet ist, näher beschrieben. In Figur 6 ist der Ausgang des Registers R4 außerdem einerseits mit dem ersten Eingang einer Vergleichsstufe Pll verbunden und andererseits mit dem Eingang eines Zählers CP4 für die Übertragungsperioden. Der andere Eingang der Vergleichsstufe Pll ist mit den Ausgang eines Generators 16 verbunden, der ein binäres Wort nit dem Wert 16 liefert. Der Ausgang der Vergleichestufe Pll liefert das Signal s9 gemäß Tabelle 5. Dieses ist wirksam, wenn der Inhalt des Zählers R4 für die Zahl der Zeitabschnitte den Wert 16 anzeigt. Aus der Tabelle 1 geht hervor, daß in einem Multiplexsystem a die dem Kanal zugeordnete Signalübertragung in den Seitabschnitten 16 erfolgt. Der Ausgang des Wort-Reg:sters R2 ist außerdem einerseits mit dem Starteingang des Zählers CP4 für die Übertragungsperioden und andererseits mit deu Dateneingängen einer Anordnung H4 aus Speichern H4.1 - M4.4 verbunden. Jeder Speicher M4.1 - M4.4 kann 16 1-bit-Wörter speichern. Jeder Ausgang eines Speichers M4.1 - M4.4 ist parallel mit dem Ausgang des Gatters Pl in der Einrichtung MCaI verbunden. Praktisch wirkt der Anschlußpunkt, der den Ausgang von Pl nit den Ausgängen von M4.1 - 1-14.4 verbindet, als ein ODER-Gatter. Der Ausgang des Zählers CP4 für die Übertragungs-

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- 34 - ' 2^r/ 3 ^CJ ο ü

Perioden ist so geschaltet, daß er die Eingangsadressen der Speicher M4.1 - M4.4 schreiben kann. Zusätzlich hat der Zähler CP4 für die Übertragungsperioden einen Ausgang für ein Alarmsignal, der mit einer logischen Schaltung L3 verbunden ist. Diese ermöglicht es, die Speicher M4.1 - M4.4 zu steuern, wie im folgenden noch beschrieben wird. Der Zähler CP4 hat außerdem einen zweiten Ausgang mit acht parallelen Leitungen, der mit dem Paralleleingang des Registers R5 verbunden ist. Die Eingänge für die Leseadressen der Speicher M4.1 - M4.4 ist mit Leitungen Fl und F2 verbunden, ebenso wie der Ausgang von IH.

Der Ausgang des Gatters P3 ist parallel mit den Da teneingängen von vier Speichern H5.1 - M5.4 verbunden, die eine Einrichtung M5 bilden. Die Dateuausgänge dei Speicher M5.1 - M5.4, die den Parallelausgang der Einrichtung M5 bilden, sind mit dem Paralleleingang des Registers R5 verbunden. Der Eingang für die Schreibadressen der Speicher M5.1 - 115.4 ist mit der Leitung F2 verbunden, ebenso wie die Eingänge für d:^;e Leseadressen der Speicher HC4.1 - MC4.4. Die Eingänge für die Leseadressen der Speicher 115.1- H5.4 wird durch Steuersignale sl2 gemäß Tabelle 5 gesteuert. Die Leitung Fl, die die bits HCl - MG5 und MCb führenden Leitungen und die Leitungen Jsba2 des Anschlusses Jsba sind mit den Eingängen einer logischen Schaltung Ll verbünde·., die Steuersignale s'l - s'4 liefert, welche in Tabelle 5 dargestellt sind. Die Leitung Jsba3 ist mit einer logischen Schaltung L2 verbunden. Diese ermöglicht eine Steuerung der Ausgänge der Speicher M5.1 - M5.4, wie später noch beschrieben wird. Die logischen Schaltungen Ll, L2 und L3 haben einen Aufbau, wie er zur Erzielung der gewünschten logischen Ergebnisse durch den Stand der Technik bekannt ist. Solche Ergebnisse sind z.B. die in Tabelle 5 dargestellten Boolean-Funktionen zur Gewinnung von s'l - s'4.

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~ 55 - 2 7 3 y G ü

Es wird jetzt die Wirkungweise der dem Kanal zugeordneten Signalübertragung beschrieben, und zwar zuerst in Vorwärtsrichtung und dann in Rückwärtsrichtung. Die Signalübertragung in Vorwärtsrichtung erfolgt in den Zeitabschnitten 16 der Übertragungsperioden 1-15 einer Mehrfachübertragungsperiode in einem Multiplexsystem a. Wenn in der Stufe MCaI die Übertragungsperiode 0 einer Vielfachübertragungsperiode a empfangen wird, wird der Zähler CP4 an seinem Rückstelleingang zurückgestellt, der mit dem Register R2 verbunden ist und somit ein Synchronisiersignal für die Mehrfachübertragungsperiode erkennt. Der Zähler CP4 wird jedesmal um eine Zähleinheit weitergeschaltet, wenn der Inhalt des Registers 4 gleich 16 ist. Dieser Zustand stellt also einen Dateneingang für den Zähler dar. Bei jedem Zeitabschnitt 16 wird das Signal s9 geliefert, welches die Eingänge der Speicher M4.1 - M4.4 für gültig erklärt, also freigibt. Diese Freigabe erfolgt durch Adressen, die in der Zahl der von CP4 übertragenen Übertragungsperiode angezeigt ist. Auf diese Weise werden zu dieser Zeit, wie in Tabelle 1 dargestellt ist, die bits ab eines ungeradzahligen Kanals und die bits ab des zugehörigen ungeradzahligen Kanals in die Speicher M4.1 und M4.2 und für den geradzahligen Kanal in die Speicher M4.3 und 114.4 eingelesen.

Wie in Tabelle 2 gezeigt, müssen diese bits a und b für das am wenigsten kennzeichnende bit in jedem Zeitabschnitt der Übertragungsperioden 6 und 12 im Multiplexsystem b_ ersetzt werden. Beispielsweise muß beim Erscheinen der Übertragungsperiode 6 bei einer aperiodischen Zeit oder Übertragungszeit tblubl die b-bits, die durch das Steuerwort McI - HC5 bestimmt und von dem Steuerspeicher MC geliefert sind, aus dem Speicher Ml ausgelesen werden, während die Signalbits aus einem der Speicher M4.1 und M4.3 ausgelesen werden müssen. Das bit HC5 bestimmt, entsprechend

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- 36 - 27 3 9 LS O

seinem Wert "O" oder "1", ob der Speicher M4.1 oder der Speicher 114.3 ausgelesen wird, während die Adresse des bit a von den bits MCl - HC4 abgeleitet wird. In Figur 6 wird die Eingangsadresse für das Auslesen in den vier Speichern H4.1 - H4.4 vervielfacht. Diese Speicher werden jedoch bei ihrem Auslesevorgang einzeln durch die Signale si - s4 gemäß Tabelle 5 freigegeben. Aus der Tabelle geht v/eiter hervor,daß die Erzeugung der Steuersignale si - s4 außerdem abhängig ist von dem Auftreten eines bit MCü, das von dem Steuerspeicher MC geliefert wird. Es ist d.^bei angenommen, daß das bit MCb eine "1" ist. Der entgegengesetzte Fall wird später behandelt. Außerdem ist gemäß Tabelle 5 das Signal sO nicht vorhanden oder hat den V/ert "0". Daher wird der Ausgang des Gatters Pl gesperrt, mit dem Ergebnis, daß das am wenigsten kennzeichnende aus dem Speicher 141 ausgelesene bit nicht durch das Gatter Pl gelangt. Das aus der Einheit H4 ausgelesene bit gelangt jedoch über den Anschluß Lad.

Es wird jetzt die Übertragung in Rückwärtsrichtung betrachtet. Für die Übertragungsperioden 6 und 12 des Multiplexsystems b_ liefert die logische Schaltung Ll Signale s'4 s¹4, die jeweils die Eingänge der Speicher M5.1 - M5.4- freigeben, d.h. für gültig erklären, und zwar bis zur Übertragung des am wenigsten kennzeichenden bits, das über den Anschluß Lar und das Gatter P3 empfangen ist. Die Schreibadressen der Speicher M5.1 - 115.4 werden, ebenso wie die für die Speicher 114.1 - M4.4 durch das von MC gelieferte Steuerwert McI - MC5 bestimmt. Auf diese Weise wird in dem Speicher M5 jedes bit des in Rückwärtsrichtung fließenden Signals in einer Speicherzelle gespeichert, die der Speicherzelle des Speichers M4 ähnlich ist, der das entsprechende b:'t für de Signalübertragung in Vorwärtsrichtung speichert.

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- 37 - 2730G07

Die vier Speicher M5.1 - M5.4 weiden parallel in jeder periodischen Zeit tbl2ubü ausgelesen, die dem Kanal 16 und dem Freigabesignal entsprechend dem Signal slO gemäß Tabelle 5 entspricht. Die Eingangsadresse für das Auslesen ist durch das Signal sl2 bestimnt, das der Zahl der Übertragungsperioden in dem Multiplexsystem a entspricht. Die vier bits cd werden in bekannter Weise zusammengesetzt und bilden ein Wort mit b-bits. Dieses wird in das Register R5 eingeschrieben und von diesen wieder ausgelesen und dein Register R6 zugeführt, als ein normales Wort vom Speicher M2. Es sei bemerkt, daß das Freigabesignal slO für das Auslesen hinsichtlich der Einrichtung M5 anwesend ist. Zusätzlich sei bemerkt, daß das Freigabesignal für das Auslesen für die Einheit M5 während der Übertragungsperiode 0 des MuItiplexsystems a abwesend ist. V/ährend einer solchen ÜbertragungsperJode 0 wird der Parallelausgang des Zählers CP4 für die Übertragungsperioden bei tbl2 freigegeben und dementsprechend in den Register R5 gespeichert. Der Parallelausgang von CP4 liefert das codierte Synchronisiersignal für die Mehrfachübertragungsperiode und gegebenenfalls ein Alarmsignal entsprechend der jeweiligen Norm. Auf diese Weise entsteht keine Störung zwischen den Auslesevorgängen.

An Hand von Figur 9 wird der Code-Umsetzer CC beschrieben. Am Eingang des Umsetzers CC werden die Leitungen des Anschlusses Lad in zwei Gruppen aufgeteilt. Eine Gruppe enthält die Leitung, die einen Alarmzustand überträgt, sowie die Leitung, die das am wenigsten kennzeichnende bit führt. Die zweite Gruppe enthält die sieben anderen Leitungen. Die Leitungen der zweiten Gruppe sind mit den Einlese-Adress-Eingängen eines Speichers M6 verbunden. Dieser ist ein programmierbarer Festspeicher, dessen sieben Daten-Ausgangsleitungen den Anschluß Lid bilden. Die erste Gruppe von

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- 3b - 273yti07

Leitungen und auch fünf Leitungen des Anschlusses Lid sind mit sieben Leitungen des Anschlusses Lbd verbunden. Die beiden übrigen Leitungen deu Anschlusses Lid sind jeweils mit dem ersten Eingang eines UND-Gatters P13 verbunden. Dessen Ausgang ist mit dei:; ersten Eingang des ODER-Gatters P14 verbunden, dessen Ausgang mit den entsprechenden freien Leitungen in dem Anschluß Lbd verbunden ist. Am Eingang der Stufe CC sind die Leitungen des Anschlusses Lbr ebenfalls in zwei Gruppen aufgeteilt. Eine Gruppe enthält die Leitung, die einen Alarmzustand überträgt, sowie die Leitung, die das am wenigsten kennzeichnende bit überträgt. Die zweite Gruppe enthält die sieben anderen Leitungen. Die Leitungen der zweiten Gruppe sind mit den Einlese-Adress-Eingängen eines Speichers M7 verbunden. Dieser ist ein programmierbarer Festspeicher, dessen sieben Daten-Ausgangsleitungen mit den Datenleitungen in der ersten Gruppen zu einem Anschluß Lir vereinigt sind. Die Leitung für das Alarmsignal ist direkt mit einer entsprechenden Leitung in dem Anschluß Lar verbunden. Die Leitungen des Anschlusses Lir sind mit den ersten Eingängen eines UND-Gatters P16 verbunden, dessen Ausgänge mit den ersten Eingängen eines ODER-Gatters P17 verbunden sind. Dessen Ausgänge sind mit den anderen acht Leitungen in dem Anschluß Lar verbunden.

Die Speicher 116 und 117 sind beispielsweise Festspeicher mit 256 7-bit-Wörtern, von denen die letzten 128 Wörter einen Adressenwert unterhalb 12b haben. Die Adresse eines Speichers H6 oder M7 enthält die in der oben beschriebenen Weise über die entsprechenden Leitungen der zweiten Gruppe übertragenen 7 bits und zusätzlich ein bit MC9, das von dem Steuerspeicher HC geliefert wird. Das Steuerbit HC9 ist "0", wenn eine Code-Umsetzung erfolgen muß, die die Adresse auf einen Wert unterhalb 12B begrenzt oder = "1", wenn keine Code-Umsetzung notwendig ist, die die genannte Adresse auf einen Wert unterhalb 12b

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begrenzt. Der Speicher M6 bewirkt die Code-Umsetzung von der Α-Norm im Multiplexsystem a in die /U-Norm im Multiplexsystem b. Diese Umsetzung jedoch betrifft nur die sieben am meisten kennzeichnenden bits eines Kanals. Der Speicher M7 bewirkt die entgegengesetzte Umwandlung, und zwar ebenfalls für die sieben am meisten kennzeichnenden bits. Aus diesem Grunde fließt das am wenigsten kennzeichnende, von der achten Leitung in jeder ersten Gruppe übertragene bit in die Code-Umsetzung nicht ein. Dieses bit überträgt entweder Kanaldaten oder Signalinformationen, wie oben beschrieben. Die Tatsache, daß das am wenigsten kennzeichnende bit in der Code-Umsetzung ausgelassen wird, ist von untergeordneter Bedeutung, was die Qualität der Telefonübertragung betrifft.

Der Zweck für das Kontrollbit HC9 beruht auf der Tatsache, daß in bestimmten Fällen einige der Multiplexsysteme a oder b unterschiedliche Codiernormen haben können. Diese besonderen Fälle werden im folgenden näher betrachtet.

In den bisherigen Beschreibung wurden die Übertragung und der Austausch der Signale betrachtet, wie sie nacheinander in den Tabellen 1 und 2 dargestellt sind. Es ist bekannt, daß entweder in dem Multiplexsystem a oder b ein gemeinsamer Kanal für die Signalübertragung ebenfalls vorgesehen sein kann. In einem Multiplexsystem b wird die Signalinformat:on dann mit einer binären Übertragungsgeschwindigkeit von 4 kbit/s oder einem Bruchteil dieses Wertes über eine geeignete Einrichtung mit einer Bitfolge S übertragen, die von der in Tabelle 2 dargestellten Folge abweicht. Im dem Multiplexsystem a muß dann ein Kanal für die Übertragung einer derartigen Signalinformation vorgesehen sein. In diesem Fall entspricht ein bit in dem gemeinsamen Kanal des Multiplexsystems b zwei aufeinanderfolgenden b-bit Vörtern in dem entsprechenden Kanal des Multiplexsystems a . Die in Figur 9 dargestellte Schaltung CS

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ermöglicht die notwendige Umsetzung bit-Wort und Wort-bit, wie im folgenden beschrieben wird.

Wenn man zunächst die Vorwärtsrichtung betrachtet, wird das Signal-Wort als normales durchfließendes Wort in dem Speicher Ml gespeichert. Es ist ersichtlich, daß dieses Wort nicht mit einer in Tabelle 3 gezeigten Übertragungszeit ausgelesen werden kann, weil dazu ein normaler durchlaufender Übertragungskanal in dem Multiplexsystem b gehören würde. Deshalb wird es mit einer Signal-Übertragungszeit ausgewählt, und zwar einer von.den in der folgenden Tabelle dargestellten.

Tabelle 7

Signalübertragungszeit Zahl des Multiplexsystems b

tb3ub7 1

tb6ub7 2

tb9ub7 3

tbl2ub7 4

tbl5ub7 5

In der Praxis sind auch andere Übertragungszeiten verfügbar, z.B. diejenigen entsprechend tb(3j)ub7 in Figur 4, wo diese Zeiten durch schräge Linien von links oben nach oben rechts unten dargestellt sind. Die dargestellten Signal-Übertragungszeiten können hinsichtlich der Zahlen des Multiplexsystems b auch vertauscht werden. Die Gruppe der in Tabelle 7 dargestellten Übertragungszeiten bilden das Signal sl3» ähnlich den in Tabelle 5 dargestellten Signalen, welches in dem Code-Umsetzer CC-CS ausgenutzt wird. Jede der in Tabelle 7 dargestellten Übertragungszeiten bildet das Signal sl4 das in dem zugeordneten Parallel-Serien-Umsetzer MCb ausgenutzt wird. Schließlich bilden die Gruppen von Ubertragungszeiten, wie sie in

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Tabelle 3 dargestellt sind, und die, die in Tabelle 7 dargestellt sind, die sogenannten "aperiodischen Zeiten".

So wird während der aperiodischen Zeit s7 das 8-bit-Signal-Kanalwort aus dem Speicher Ml entsprechend einer von dem Steuerspeicher MG gelieferten Adresse MCl - MC5 ausgelesen. Dieses Wort wird über den Anschluß Lad zu den Umsetzern CC und CS in Figur 9 übertragen. Der Umsetzer CS enthält einen Decoder Dl, dessen Dateneingang parallel mit dem Adresseneingang des Speichers M6 mit dem Anschluß Lad verbunden ist, und dessen Datenausgang zwei Leitungen F5 und P6 enthält. Diese sind jeweils mit den ersten Eingängen eines UND-Gatters P12 verbunden, dessen Ausgänge mit den zweiten Eingängen von ODER-Gattern P14 verbunden sind. Die Leitungen F5 und F6 dienen für die Übertragung der Signal-bits. Der Decoder Dl setzt ein 8-bit Wort in ein 2-bit Wort um, das über die Leitungen F5 und F6 übertragen wird. Der Converter CS enthält einen Encoder D2. Dessen Dateneingang ist eine Leitung s7 von einem Rückwärtsanschluß Lbr einer bit-Leitang. Sein Datenausgang ist mit den ersten Eingängen eines UND-Gatters P15 verbunden, dessen Ausgänge mit den zweiten Eingängen eines ODER-Gatters P17 verbunden sind. Die Freigabe (Gültigkeitserklärung) der Gatter P12 und P15 v/lrd durch das oben beschriebene Steuersignal sl3 gesteuert,'während das Signal sl3 die Gatter P13 und P16 und auch die Operation der Speicher M6 und M7 freigibt.

Das von Dl gelieferte Signal-bit wird mittels Leitungen F5 und F6 über den Anschluß Lbd und über die Leitungen F3 und F4 zu den Gattern P6 und P7 der Einrichtung HCbI übertragen. Die Gatter P6 und P7 werden durch das Steuersignal sl4 wirksam gesteuert. In der Annahme, daß die Alarmleitung im Anschluß Lad sich auf dem V/ert "O" befindet und das bit MC9 eine "1" ist, wenn das durch den Decoder Dl

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decodierte Signal-bit eine "1" ist, werden die Leitungen F5 und F6 wirksamen gesteuert. Das Gatter P6 wird wirksam gesteuert und das Flip Flop BS wird auf den Wert "1" gesetzt. Wenn das vom Decoder Dl decodierte Signal-bit eine "O"ist, werden die Leitungen F5 und F6 nicht wirksam gesteuert, das Gatter P7 wirksam gesteuert und das Flip Flop BS auf den Wert "O" gesetzt. Wenn der Decoder Dl den Wert des Signal-bit nicht erkennen kann, steuert er F6 wirksam, sperrt jedoch F5. Dann wird weder das Gatter P6 noch das Gatter P7 wirksam gesteuert, und das Flip Flop BS bleibt in der Lage, die es in der vorangehenden Zeit hatte.

Wenn im Gegensatz dazu die Alarmleitungen im Anschluß Lad den Wert "1" und das bit MC9 noch den Wert "1" hat, steuert der Decoder Dl beide Leitungen F5 und F6 wirksam und veranlaßt das Flip Flop BS, einen Fehlerzustand zu speichern, der für die Umsetzung in das Multiplexsystem b ausgenutzt wird. Dieser Fehlerzustand wird normalerweise durch das bit S übertragen. Der .Ausgang des Decoder Dl wird freigegeben durch das bit MC9. Wenn MC9 eine "0" ist, werden beide Leitungen F5 und F6 ständig gesperrt, unabhängig davon, welchen Wert das Signal-bit hat, das in dem Decoder Dl gewonnen wird, und unabhängig von dem Zustand der Alarmleitung im Anschluß Lad. Dann ist das Gatter P7 durchlässig, und das Flip Flop BS steht ständig in der Lage "0". Auf diese Weise kann der Zähler CP3 über den Anschluß Jbs4 das Synchronisiersignal für die Mehrfachübertragungsperiode liefern. Wenn MC9 eine "1" ist, braucht die Einheit Msbl gar nicht ausgerüstet zu sein, wie im folgenden noch beschrieben wird, da das entsprechende Multiplexsystem b kein Signal enthält. Der zweite Eingang des ODER-Gatters P8 ist ständig auf ¹¹O", und die Stellung des Flip Flop BS wird auf diese Weise über Jbs4 übertragen.

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In der Rtickwärtsrichtung wird das in der Einheit TbI ermittelte Signal-bit über Jbs2 und über das vom Signal el4 durchlässig gesteuerte Gatter PlO übertragen, während das im Register RIO in der Einheit MCbI gespeicherte bit, das normalerweise über die Leitung F7 übertragen würde, nicht über das Gatter P9 gelangen kann, weil das Signal sl5 nicht an den zweiten Eingang des Gatters P9 angelegt ist. Das im Decoder D2 empfangene Signal w rd in ein 8-bit-Wort umgewandelt, welches in den Speicher M2 eingelesen und dann in Richtung auf das betroffene Multiplexsystem a als ein normales fließendes Kanalwort ausgelesen wird.

Wenn die Anschlußeinrichtung Tal einen Fehler im Multiplexsystem a mittels der Schaltung Dl ermittelt hat, liefert sie über Jasbl ein Signal. Dieses wird über das Gatter P2 übertragen, welches durch das Steuersignal von den Leitungen Fl und F2 durchlässig gesteuert ist. Das Fehlersignal gelangt über den Speicher M6 auf die Stufe CC und dann über die Gatter P5, die jede Wort-Leitung der Einheit Lbd und die Alarmleitung vereinigen.Anschließend veranlaßt das Fehlersignal das Register R7, ein für das Multiplexsystem b genormtes Fehlerwort zu speichern, das dann als normales Wort übertragen wird. Wenn in der Rückwärtsrichtung die Anschlußeinheit TbI mit dem Decoder D2 einen Fehler im Multiplexsystem b ermittelt hat, liefert sie ein entsprechendes Signal über die Leitung Jbs3. Das Fehlersignal fließt über die Umsetzer R9 - RIO und sperrt die Gatter P3 und P4. Diese veranlassen die Speicher M2 und M5, ein im Multiplexsystem a genormtes Fehlerwort zu speichern, das dann als ein normales Wort übertragen wird. Wenn durch die Schaltung Msbl ein Ausfall der Synchronisierung der Vielfachübertragungsperiode für das betroffene Multiplexsystem b ermittelt wird, überträgt die Leitung Jsba3 ein Signal auf die Schaltung L2. Dann kann die Schaltung L2 drei verschie-

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dene Entscheidungen treffen:

- Sperrung des Einschreibvorganges in den Speicher M5 (die letzte im Speicher M5 vor dem Fehler gespeicherte Bedingung bleibt also unverändert),

- schreibe "1" in den Speicher M5,

- schreibe "O" in den Speicher 145.

Die Auswahl zwischen diesen drei möglichen Operationen ist durch ein Programm entsprechend den jeweiligen Anforderungen bestimmt. Wenn ein Ausfall der Synchronisierung der Vielfachübertragungsperiode in dem Zähler CP4 in Msal festgestellt wird, so wird eine entsprechende Information erzeugt, die zur Schaltung L3 übertragen wird. Die Schaltung L3 kann den Speicher 4 in der gleichen Weise steuern wie die Schaltung L2 die Steuerspeicher M5.

Wenn einige Kanäle des Multiplexsystems a nicht in Betrieb sind, werden die Speicher in den Schaltungen MCaI in ihre Nullstellung zurückgestellt,um zu vermeiden, daß Störwörter übertragen werden. Es ist ersichtlich, daß die zugehörigen Signalspeicher ebenfalls in ihre Nullstellung zurückgestellt werden müssen.

Die Anschlußeinrichtung genäß Figur 1 ermöglicht es, die kompliziertesten Bedingungen für die Verbindungen zwischen den Systemen durchzuführen. Sie ermöglicht die Durchführung verschiedener Typen der Signalübertragung:

- Kanal mit Signalübertragung, wobei das am wenigsten kennzeichnende bit nicht über die Speicher CC läuft,

- Signalübertragung über einen gemeinsamen Kanal, wie oben im Zusammenhang mit der Beschreibung der Schaltung CS beschrieben,

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- Signalübertragung über einen gemeinsamen Kanal mit 64 kbit/s in jedem einzelnen Kanal des Multiplexsystems a oder b , wobei die Umsetzung in CC durch das Steuerbit MC9 = 1 gesperrt ist.

Die Einrichtung ermöglicht sowohl die Übertragung von Telefongesprächen, die eine Code-Umsetzung mit MC9 = O enthalten, als auch die Übertragung irgendwelcher anderer Daten ohne Code-Umsetzung mit MC9 =1.

In den meisten praktischen Anwendungsfällen sind die durch die Einrichtung durchzuführenden Funktionen nicht so zahlreich, insbesondere in der in Figur 10 dargestellten Anwendung. In Figur 10 ist die Anschlußeinrichtung E ein Teil einer Einrichtung A zum zeitweiligen Schalten und Austauschen für die Umschaltungen in den MuItiplexsysterneη a, wobei die Einrichtung A inmitten eines Netzwerkes der MuItiplexsysteme b liegt oder zahlreiche Steuerkabel in Richtung eines Netzwerkes wie z.B. B der MuItiplexsysterne b aufweist.

In so einem Fall können die Anschlußeinrichtungen Tsal weggelassen werden. Der Converter CC kann weggelassen werden, wenn die Codiernorm in den beiden Typen der MuItiplexsysterne identisch ist. Das ist insbesondere der Fall, wenn die Einheit A für die Zeiteinteilung und den Austausch alleine inmitten eines Netzwerkes B liegt. Der Converter CS kann weggelassen werden, wenn keines der MuItiplexsysterne einen Kanal für ein 4-kbit/s-Signal enthält.

Figur 11 zeigt ein Blockschaltbild einer anderen Ausführungsform der Anschlußeinrichtung innerhalb der beschriebenen Einheit A, die innerhalb des Netzwerkes B angeordnet ist. Es wird angenommen, daß ein für die Signalübertragung verwendeter Kanal benutzt wird. Dann enthält die Anschluß-

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einrichtung die Einrichtungen MCaI - MCa4, von denen jede einer Einrichtung Maal -Msa4 zugeordnet ist. Die Umsetzer CC und CS sind weggelassen, während der Anschluß Lad direkt mit dem Anschluß Lbd verbunden und der Anschluß Lbr direkt mit dem Anschluß Lar verbunden ist. Der Steuerspeicher MC ist durch einen einfachen Zeitbasis-Generator BT ersetzt, da diese Multiplexsysteme b_, die an die Einrichtung angeschlossen sind, einen einzigen Weg bilden. Die anderen
Bauteile der Einrichtung nach Figur 1 sind beibehalten. Die Wirkungsweise dieser Ausführungsform läßt sich leicht aus derjenigen der in Figur 1 beschriebenen Einrichtung
ableiten, wenn man dabei in Betracht zieht, daß der Zeitbasis-Generator BT Steuerbits MCl - MC9 liefert, bei denen MC8 ständig = "1" ist. Außerdem muß das Signal der Leitung Fl, das jeder Einrichtung MCa - Msa zugeführt wird,
während jeder in Tabelle 7 dargestellten Zeit den Wert "O" haben. Auf diese Weise haben während dieser Übertragungszeiten die Anschlüsse Lad, Lar, Lbd und Lbr alle den Wert "0", und die Flip Flop BS in der Einrichtung MCb sind
ständig in dem Zustand "0".

Bei einer zweiten Abwandlung, die der soeben beschriebenen identisch ist, jedoch eine Code-Umwandlung für die 64 kbit/s-Kanäle benötigt, muß einerseits der Converter CC zwischen den Anschlüssen Lad und Lar und andererseits zwischen den Anschlüssen Lbd und Lbr eingeschaltet sein. Jedoch muß der Anschluß Lid direkt mit dem Anschluß Lbd verbunden sein. Auf ähnliche Weise muß der Anschluß Lir direkt mit dem Anschluß Lar verbunden sein. Diese zweite Abwandlung ist in der Zeichnung nicht dargestellt.

Figur 12 zeigt ein Blockschaltbild einer anderen
Abwandlung der Einrichtung gemäß Figur 11, bei der die Signalübertragung über einen gemeinsamen Kanal mit 4 kbit/s erfolgt. Die Einrichtungen Msal sind weggelassen, weil sie

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lediglich für die einem bestimmten Kanal zugeordnete Signalübertragung erforderlich sind. Es ist jedoch der Umsetzer CS wieder eingefügt. Die Einrichtungen Msbl - Msb5 sind ebenfalls weggelassen. Sieben Leitungen der Einrichtung Lad sind direkt mit den entsprechenden Leitungen in der Einrichtung Lbd verbunden, wobei die beiden letzten Leitungen mit dem Anschluß Lid verbunden sind, der in die Stufe CS hineinführt. Die Alarmleitung Lbr ist direkt mit der entsprechenden Leitung in der Einrichtung Lar verbunden. Die acht anderen Leitungen sind mit dem Anschluß Lir verbunden, der in die Stufe CS hineingeführt ist. Was den Zeitbasis-Generator BT betrifft, so ist ständig MC8 = "0" und MC9 = "1".

Es ist für den Fachmann geläufig, daß die Anschlußeinrichtung auch innerhalb einer Einrichtung für die Zeitaufteilung und die Umschaltung für die Multiplexsysteme b eingesetzt und inmitten eines Netzwerkes der Multiplexsysteme a angeordnet sein kann.

Es sei bemerkt, daß an Stelle von in Reihe verbundenen Vorwärts-Sammelanschlüssen Jad und Jbd und Rückwärts-Sammel-Anschlüssen Jbr und Jar ein Zweiweg-Anschluß mit entsprechenden Schaltern verwendet werden kann, vorausgesetzt jedoch, daß die Arbeitsfrequenz gleich dem Zweifachen der zuvor in Betracht gezogenen Arbeitsfrequenz ist. Dann wird jeweils die Hälfte der aperiodischen bit-Zeit für die Vorwärtsrichtung und die andere Hälfte für die Rückwärtsrichtung ausgenutzt.

Es kann auch eine weitere Abwandlung vorgesehen sein, bei der der Anschluß Jsba weggelassen ist und Zähler für die Übertragungsperioden in den Stufen Msbl - Msb5 während einer Mehrfach-Übertragungsperiode das vollständige Signal eines zugeordneten Kanals speichern. Da jedoch ein solches Signal die Einrichtung M5 durchlaufen muß, muß eine Verzögerungszeit von etwa 3,5 ms eingeführt werden.

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Schließlich sei noch bemerkt, daß die Paare der
Register Rl - R2, R3 - R4, R9 - RIO die Reihen-Parallel-Wort-Umsetzer darstellen, wie sie in der Beschreibungseinleitung erwähnt wurden, während die Paare der Register R5 - R6 und R7 - R8 die genannten Parallel-Serien-Wort-Umsetzer darstellen.Die Speicher Ml und M2 sind die genannten Speicher für die Parallel-Wörter, ebenso die
Speicher M4 und M5, während der Speicher M3 der genannte Serien-Wort-Speicher ist.

Es sei noch bemerkt, daß die Ausgänge eines jeden Speichers, so insbesondere diejenigen in Figur 6 mit den Gattern Pl und P2 die Realisierung der logischen ODER-Funktion durch eine einfache Vervielfachung unter Verwendung bekannter Bauteile ermöglichen. Außerdem sind in der Beschreibung die Signalverzögerungen durch die Übertragung über die Anschlüsse Lad, Lar, Lbd und Lbr sowie die Einrichtungen CC - CS nicht berücksichtigt sind. Es ist jedoch ersichtlich, daß derartige Verzögerungen auf einfache Weise durch dem Fachmann bekannte Mittel kompensiert werden können.

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Claims (6)

1. Alain Yves Roche 275/14

   P a t_e_n_t_a 2_s_p__r_ü_c_h_e

   (lj Arjschlußeinrichtung zum Verbinden einer Vielzahl von Multiplexsystemen a mit einer Vielzahl von Hultiplexsysteaen b, wobei die Systeme a und b die gleiche Abtastfrequenz haben, ein Kanal im System a einem bestimmten Kanal in einem System b_ der Vielzahl der Systeme b zugeordnet sein soll, beide Systeme a und b eine Vorwärtsrichtung für die Übertragung von System a_ zum System b und eine Rückv/ärtsrichtung für die entgegengesetzte Übertragung haben und die Einrichtung am Ende jedes Systems a einen ersten Vorv/ärtsanschluß und einen ersten Rückwärtsanschluß und am Ende jedes Systems b einen zweiten Rückwärtsanschluß und einen zweiten Vorwärtsanschluß enthält, dadurch gekennzeichnet, daß jeder erste Vorwärtsanschluß mit einem ersten Serien-Parallel-Y/ort-Umsetzer verbunden und dieser mit dem Eingang eines ersten Parallel-Wort-Speichers 30-wie mit einem ersten Zeitabschnittszähler verbunden ist, dessen Ausgang an den Schreib-Adresseneingang des ersten Parallel-V.'ort-Speichers angeschlossen ist, daß jeder erste Rückwärtsanschluß mit einem ersten Parallel-Serien-Wort-Umsetzer und dieser mit dem Ausgang eines zweiten Parallel-Wort-Speichers

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   verbunden ist, daß jeder zweite Vorwärtsanschluß mit dem Ausgang eines zweiten Parallel-Serien-Wort-Umsetzers und jeder zweite Rückwärtsanschluß mit einem ersten Serien-Wort-Speicher und dessen Ausgang mit einem zweiten Serien-Parallel-Umsetzer verbunden ist, daß die Ausgänge der ersten Parallel-Wort-Speicher selektiv zu ersten vorbestimmten Zeiten über einen Vorwärts-Code-Umsetzer mit den zweiten Parallel-Serien-Wort-Umsetzern und die Eingänge der zweiten Parallel-Wort-Speicher selektiv zu denselben ersten vorbestimmten Zeiten über einen Ilückwärts-Code-Umsetzer mit den zweiten Serien-Parallel-V/ort-Umsetzern verbunden sind, daß einerseits zu jeder ersten vorbestimmten Zeit der erste und zweite angeschlossene Parallel-Wort-Speicher demselben System a zugeordnet ist und andererseits der angeschlossene zweite Parallel-Serien-Wort-Umsetzer und der angeschlossene zweite Serien-Parallel-V/ort-Umsetzer demselben System b_ zugeordnet sind, daß die ersten vorbestimmten Zeiten den bit-Zeiten des Systems b zugeordnet sind, daß jede genannte erste vorbestiramte Zeit einer Leseadresse eines ersten Parallel-V/ort-Speichers, einer Schreibadresse eines zweiten Parallel-Wort-Speichers sowie einer Auswahl eines zv/eiten Parallel-S^rien-V/ort-Umsetzers und eines zweiten Serien-Parallel-Wort-Umsetzers zugeordnet ist und daß die Parallel-Y/örter von dem ersten Serien-Parallel-V/ort-Umsetzer und von einem zweiten Parallel-V/ort-Speicher zu zv/eiten vorbestimmten Zeiten den bit-Zeiten in einer Übertragungsperiode des Systems b_ zugeordnet sind.
2. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Serien-Parallel-V/ort-Umsetzer außerdem mit dem Eingang eines dritten Parallel-V/ort-Speichers, jeder Zeitabschnittszähler mit einem Zähler für die Übertragungsperioden und dessen Ausgang mit dem Schreib-Adresseneingang des dritten

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   Parallel-Wort-Speichers verbunden ist, daß der Dateneingang des dritten Parallel-Wort-Speichers nur dann freigegeben wird, wenn der im ZeJtabschnittszähler gespeicherte Zählstand einen vorbestimmten Wert erreicht, daß der dritte Parallel-V/ort-Speicher bit für bit zu dritten vorbestimmten Zeiten ausgelesen wird, die aus den ersten νοrbestimmten Zeiten ausgewählt sind, und daß das während jedes Lesevorganges aus dem dritten Parallel-Wort-Speicher ausgelesene bit an die Stelle eines bit des zur selben ersten vorbestimmten Zeit aus dem ersten Parallel-Wort-Speicher ausgelesenen Wortes gesetzt wird.
3. 3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet . daß jeder erste Parallel-Serien-Wort-Umsetzer außerdem mit dem Ausgang eines vierten Parallel-Wort-Speichers in der gleichen Weise verbunden ist wie der dritte Parallel-Wort-Speicher, daß die Daten zu aus den ersten vorbestimmten Zeiten ausgewählten vierten vorbestimmten Zeiten bit für bit in den vierten Parallel-Wort-Speicher eingeschrieben werden, daß die Parallel-Wörter zu aus den zweiten vorbestimmten Zeiten ausgewählten fünften vorbestimmten Zeiten aus dem vierten Parallel-Wort-Speicher ausgelesen werden und daß die dem vierten Parallel-Vort-Speicher zugeführten Daten Teile der dem zweiten Parallel-Wort-Speicher zugeführten Parallel-Wörter sind.
4. 4. Einrichtung nach einem der Ansprüche 1-3» dadurch gekennzeichnet, daß zwischen dem Eingang und dem Ausgang des Vorwärts-Code-Umsetzers parallel eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, außerdem ein erster Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu sechsten vorbestimmten Zeiten, die denjenigen bit-Zeiten einer Übertragungsperiode des Systems b entsprechen, die gegenüber denjenigen d:e den ersten und zweiten vorbestimmten

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   Zeiten entsprechen, unterschiedlich sind, und ferner ein Decoder geschaltet sind, der zu den sechsten vorbestimmten Zeiten eine binäre Information an ein Flip Flop liefert, wobei die binäre Information von dem dem Vorwärts-Code-Umsetzer zugeführten Wort abhängt und der Ausgang des Flip Flop einige der bits S liefert, die über das System b zu übertragen sind, dessen zweiter Vorwärts-Anschluß zu der betrachteten Zeit mit dem ersten Vorwärts-Code-Umsetzer verbunden ist.
5. 5. Einrichtung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß zwischen dem Eingang und dem Ausgang des Rückwärts-Code-Umsetzers parallel eine direkte, das am wenigsten kennzeichnende bit des zugeführten Parallel-Wortes führende Leitung, außerdem ein zweiter Umsetzspeicher, der die anderen bits des zugeführten Parallel-Wortes empfängt und die anderen bits des umgesetzten Wortes liefert, außer zu siebten vorbestimmten Zeiten die mit den sechsten vorbestimmten Zeiten gleich oder identisch sind, und ferner ein Encoder vorgesehen sind, der einige der über das System b übertragenden bits S empfängt, dessen zweiter Rückwärtsanschluß zu der betrachtenden Zeit mit dem Rückwärts-Code-Umsetzer verbunden ist und die anderen bits des umgesetzten Parallel-Wortes liefert.
6. 6. Einrichtung nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß die Leseadressen der ersten Parallel-Wort-Speicher und die Schreibadressen der zweiten Parallel-Wort-Speicher von einem Steuerspeicher geliefert sind, dessen Leseadressen aus den ersten vorbestimmten Zeiten abgeleitet sind.

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