DE2724409C2

DE2724409C2 - Schaltungsanordnung zur Erkennung und Korrektur von Fehlern bei der Übertragung von Datenwörtern

Info

Publication number: DE2724409C2
Application number: DE2724409A
Authority: DE
Inventors: Majid San Diego Calif. Arbab; Albert Sik-Keung Lui
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1976-06-14
Filing date: 1977-05-28
Publication date: 1986-07-03
Also published as: US4077028A; FR2375658B1; FR2375658A1; JPS6041770B2; GB1576627A; JPS5325330A; DE2724409A1; CA1074919A

Description

Die Erfindung betrifft tine Schaltungsanordnung zur Erkennung und Korrektur von Fehlern bei der Übertragung von Datenwörtern gemäß dem Oberbegriff des Patentanspruchs 1.

Ein Aufsatz von M. Y. Hsiao ir IBM Journal of Research and Development, Juli 1970, Seiten 395 bis 401 offenbart verschiedenartig strukturierte Η-Matrizen mit unterschiedlichem Aufbau entsprechend Codes mit Einfachfehler-Korrekturmöglichkeit und Doppeifehler-FeslsteUmöglichkeit (SEC-DED-Code) und insbesondere eine gattungsgemäße Schaltungsanordnung, wobei für die Anzahl der Eingänge in den Spalten allgemeine Regeln angegeben werden und Zeilen mit gemeinsamen Eingängen sich aus Optimierungsberechnungen ergeben. Bei dem besonders erläuterten Code können unter bestimmten Umständen Dreifachfehler falsch korrigiert werden und Vierfachfehler werden nicht immer festgestellt.

In einem Datenverarbeitungssystem können die Bits eines übertragenen Wortes in Gruppen angeordnet sein, beispielsweise dann, wenn die Wörter aus einem Speicher abgeleitet werden, der aus mehreren Modulen besteht, wobei jeder Modul einen Kanal für die Bits einer entsprechenden Gruppe bildet. Bei einem derartigen Datenverarbeitungssystem ist es wahrscheinlich, daß bei Auftreten mehrerer Fehler in einem Wort diese Fehler innerhalb einer einzigen Gruppe auftreten werden, was beispielsweise von einem fehlerhaften Speichermodul herrührt.

Ein Aufsatz von D. C. Bossen im IBM Journal of Research and Development, Juli 1970, Seiten 402 bis 408 zeigt Codes auf, deren Η-Matrizen aus einzelnen Submatrizen entsprechend der Breite von Speichermodulen zusammengesetzt sind und bei denen die den Prüfbits entsprechende Matrix in zwei Submatrizen unterteilt ist. Insbesondere ist die Η-Matrix für einen (80, 64)-Code zur Korrektur von acht benachbarten Fehlern erläutert. Der Erfindung liegt die Aufgabe zu Grunde eine Schaltungsanordnung zum Feststellen und Korrigieren von Fehlern der eingangs genannten Art anzugeben, bei der Einfachfehler korrigiert und beliebige Doppelfehler festgestellt werden können und die Ferner in der Lage ist Vielfachfehler in einer Gruppe von in einem übertragenen Wort enthaltenen Bits festzustellen und die einfach und kostengünstig im Aufbau ist.

Diese Aufgabe wird gelöst durch eine Schaltungsanordnung mit den Merkmalen des Kennzeichens des Patentanspruchs 1.

Im nachfolgenden wird die Erfindung anhand eines Beispiels im einzelnen beschrieben, wobei auf die beiliegenden Zeichnungen Bezug genommen wird. In diesen zeigt

Fig. 1 ein Blockschaltbild einer Fehlerprüf- und Korrekturschaltung;
!£] Fig. 2 ein Blockschaltbild eines Prüfbitgenertitors, der in der Anordnung gemäß Fig. 1 enthalten ist;

j:i 60 Fig. 3 ein Blockschaltbild eines Syndrombitgenerators, der in dem System gemäß Fig. 1 enthalten sein kann; ι;,: F i g. 4 ein Blockschaltbild einer Fehlerdetektorschaltung, die in dem System nach F i g. 1 enthalten sein kann

:| und

;■; Fig. 5 ein Blockschaltbild einer Fehlerlokalisierungsschaltung, die in dem System gemäß Fig. 1 enthalten

:^;i; sein kann.

S-; 65 In Fig. 1 ist eine Fehlerprüf- und Korrekturschaltung gezeigt, die in dem Datenverarbeitungssystem gemäß f-, der Erfindung angeordnet ist und die eine Einzelfehlerkorrektur, eine Doppelfehlererkennung und eine Grup-

fv penfehlererkennung in einem Codewort ermöglicht, das durch einen modularen Übertragungskanal übertragen

In einer Übertragungsanordnung wird ein Codewort erzeugt, das aus Gruppen von Bits gebildet wird. Sie entiält ein Datenregister 10 und einen Prüfbitgenerator 12. Das Datenrpgister 10 der hier beschnebenen bevorzugen Ausführungsform liefert 32 Datenbits B₀-B₃I. Der Prüfbitgenerator 12 liefert 8 Prüfbits C₀-C₁, die gemäß
ler nachfolgenden Tabelle I, in der eine Η-Matrix gezeigt ist, berechnet werden:

	C	X X X X	X X X X
	C C C	XXX X XX XX X XXX
	O OO	X XX XX X XX X XX X
	24 25 26 27	XX X XXX XX X XXX
O	20 21 22 23	X XX X XX X XX XX X
	16 17 18 19	X XX XXX XX X XX X
	12 13 14 15	X XX X XX XX X XX X
	8 9 10 Π	X XX X XX X XX XX X
		X XX XXX XX X XX X
	<■*} ΓΜ O	*c«? co" co co"' c^ co' co° co**
Gruppe	Bit

Die Datenbits und die Prüfbits werden kombiniert, um ein Codewort zu bilden, das in der bevorzugten Ausführungsform in Gruppen zu vier Bits angeordnet sind, wie aus der Tabelle I hervorgeht. Die Gruppen G₀ bis G₁ sind Datenbitg'.uppen und die Gruppen Gj bis G< > sind Prüfbitgruppen.

Ein modularer Speicherkanal 11 ist zur Übertragung des Codeworts in Gruppen von Bits vorgesehen. Der modulare Speicherkanal 11 kann speicherorganisiert sein in Form von vier Bits pro integriertem modularen Schaltkreis (integrated circuit module package). Der modulare Speicherkanal 11 überträgt jede der Gruppen aus vier «its parallel zu einem Empfangsterminal. Bei der Übertragung der Bits können Fehler in dem Codewort entstehen. Beispielsweise kann die Gruppe Go des Codewortes, die in der Η-Matrix der Tabelle I gezeigt ist, feh- |

lerbehaftet sein, so daß die zu dem Empfänger übertragenen Datenbits B₀B_xB₂By stets auf dem logischen ί

Zustand »0« verharren, da ein Modul des modularen Speichers 11 fehlerhaft arbeitet. Wenn angenommen wird, io ! daß alle anderen Module in entsprechender Weise arbeiten, zeigt die Tabelle II die Zahl der Fehler in dem empfangenen Codewort für verschiedene Eingangskombinationen der Gruppe C₀ am Sender.

Tabelle II

15

G_n Eingang (A₀ B\ Bi By) Bitfehlerzahl Diagnose

am Sender am Empfänger

kein Fehler 20

korrigierbarer Fehler

korrigierbarer Fehler ₂s

korrigierbarer Fehler

nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler

nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler 40

nichtkorrigierbarer Fehler nichtkorrigierbarer Fehler

Es wird anerkannt, daß in Abhängigkeit von der ursprünglich übertragenen Information und der Fehlerart des Moduls kein Fehler, ein Einzelbitfehler oder eine Vielzahl von Bitfehlern in der gleichen Gruppe eines Codewortes erscheinen können. Die vorliegende Fehlerprüfschaltung ist in der Lage zu differenzieren zwischen brauchbarer und unbrauchbarer Information.

Die Η-Matrix in der Tabelle I ist in zehn h-Submatrizen unterteilt, die mit den Gruppenverbindungen des modularen Speichers übereinstimmen. Die Zuordnung der Eingänge von x in der h-Submatrix ist wesentlich. Zum Zwecke der Gruppenfehlererkennung können die folgenden Regeln angewendet werden:

1. Jede Spalte in der Η-Matrix ist unterschiedlich.

2. Die h-Submatrizen korrespondieren mit den Datenbitgruppen (G₀ bis G₇) und besitzen nur drei Eingänge pro Spalte.

3. Die h-Submatrizen korrespondieren mit den Prüfbitgruppen (Gg bis G₉) und haben nur einen Eingang pro Spalte.

4. In jeder Submatrix korrespondieren die Datenbitgruppen, z. B. C₀ bis G₁, und es ist ein gemeinsamer Zeileneingang in den ersten vier Zeilen vorhanden und es ist ein anderer gemeinsamer Zeileneingang für die letzten vier Zeilen vorhanden.

Ein Code mit einer Η-Matrix, der den oben genannten Vorschriften genügt, weist eine gesamte Hamming-Distanz von vier auf und ist deshalb in der Lage, Einzelfehler zu korrigieren und zufällige Doppelfehler sowie zusätzliche Gruppenfehler zu erkennen. An dem Empfänger werden Syndrombits erzeugt, was im nachfolgenden im einzelnen beschrieben wird. Die vorangehenden Vorschriften stellen sicher, daß durch eine Diagnose der empfangenen Daten Syndromuntergruppen erzeugt werden, durch die eine Unterscheidung von brauchbaren und unbrauchbaren Daten möglich ist. An dem Empfänger wird die Diagnose anhand des nachfolgenden Algorithmus durchgeführt:

0000	0000	0
0001	0000	1
0010	0000	1
0100	0000	1
1000	0000	1
0011	0000	2
0110	0000	2
0101	0000	2
1100	0000	2
1010	0000	2
1001	0000	2
Olli	0000	3
1011	0000	3
1101	0000	3
1110	0000	3
1111	0000	4

1. Wenn alle Syndrombits »unwahr« sind, liegt kein Fehler vor.

2. Wenn ein Syndrombit »wahr« ist, liegt ein korrigierbarer Fehler in einer gegenwärtigen Prüfbitgruppe vor.

3. Wenn eine geradzahlige Anzahl von Syndrombits »wahr« sind, liegt ein unkorrigierbarer Fehler vor. Der unkorrigierbare Fehler kann entweder ein zufälliger Doppelfehler oder ein Doppelfehler in einer Gruppe

5 oder ein Vierfachfehler in einer Gruppe sein.

4. Wenn drei Syndrombits »wahr« sind und alle diese an einer der Stellen S₀StS₂Sj oder S₄S^S₆S₁ angeordnet sind, so Mögt ein unkorrigierbarer Dreifachfehler in der Prüfbitgruppe vor.

5. Wenn drei Syndrombits »wahr« sind und nicht alle in den Positionen S₀ S_{ S₂ S₃ oder S₄ S_s S(, Sy liegen, so liegt ein einfacher korrigierbarer Fehler in der Datenbitgruppe vor.

.^; 10 6. Wenn fünf Syndrombits »wahr« sind, so liegt ein unkorrigierbarer Dreifachfehler in derOatenbitgruppe ■;'! vor.

Die Prüfbits (Co bis C₇) werden durch die ungeradzahlige Parität von jenen Datenbits bestimmt, die einen Ein-

i< gang von »x« in der zugeordneten Zeile der Η-Matrix aufweisen und die durch ein EXKLUSIV-ODER-Glied

\] 15 (EXCLUSIVE OR circuitry) erzeugt werden. Beispielsweise ist das Prüfbit C₀ ein Ergebnis der ungeradzahligen

ι: Parität der Datenbits S₀. ßi. ^2. B_}, B₄, B₅, B₆, B₁, B_n, ß,₆, B₂₀ und B₂₄ (die ungeradzahlige Parität ist das binäre

ί¹ Summenbit). Es ist somit ersichtlich, daß acht IPrüfbits (C₀ bis C₇) gemäß den logischen Gleichungen der

'i- Tabelle III erzeugt werden können, wobei die Bezeichnung Θ jeweils EXKLüSiV-ODER (EXCLuSiVE OR)

Λ' bedeutet.

% Tabelle III

■;j C₀ = O₀ ® 6, θ 6₂ θ 6₃ Θ b₄ Θ 6₅ Φ O₆ θ 6₇ Φ b_n θ O₁₆ θ b₂₀ © b₂₄

I ₂₅ C, = b₀ Φ b₄ Φ O₈ Θ b₉ © ό,₀ θ b_u © b_{2 Φ 6,₃ © b_[4 © 6,₅ Φ 6₂ι © h»

2 ~* O( ty O₈ ty Dig tu O]₇ ty Oj₈ Φ D\q ty 020 ty £>2i tu 022 ty D₂} ty 025 ty "29
ji Cj = O₂ Φ O₅ © O₉ θ 0|j © O₂₄ © O₂S © *26 © *27 © *_2g © O₂₉ © O₃₀ © ^₃1

V C₄ = O₄ Φ O₅ Φ O₆ Φ O₇ Φ 0,0 Φ 014 © Op © *30 © *2Ι © °22 © O₂₃ Φ O₂₆

30
,;·; C₅ = O₃ © O₆ © On Φ 0,5 Φ Ο|₆ φ O)₇ Φ O₁₈ Φ 0ΐ9 Φ O₁₈ © O₂₉ Φ O₃₀ Φ O₃)

Cfi "~ Oo U? Oi ο? O₂ ty O₃ ο? 0₈ α? 09 ty 0]ο to Ou νρ /)|₈ ty 0₂^ ty Oj₇ y? o₃q
C₇ ~ O₇ ty O)₂ ty 0|₃ y? Oj₄ tp Ο15 to Ο19 ty O₂₃ ty Ο24 ty O₂₅ ty O₂^ to O₂₇ ty o₃j

^:' ³⁵
^ Das Cüdewort ist während der Übertragung Gegenstand von auftretenden Fehlern. Die Syndrombits (SIj bis

' · S₁) werden in dem Syndrombitgenerator 13 erzeugt, der sich im Empfänger befindet, wobei diese von dem empfangenen Codewort unter Bezugnahme auf die Bedingungen der Η-Matrix gemäß Tabelle I in ähnlicher Weise abgeleitet werden. Die Syndrombits So bis S₁ werden durch die ungeradzahlige Parität jener Datenbits und Prüf-40 bits erzeugt, die einen Eingang »x« in der zugeordneten Zeile der Η-Matrix aufweisen. Die logische GLichung für die Erzeugung der Syndrombits von dem empfangenen Codewort ist in Tabelle IV angegeben, wobei das Zeichen © jeweils eine EXKLUSIV-ODER-(EXCLUSIVe OR) Bedingung bedeutet.

' Tabelle IV

;'. Sb = O₀ © ö, Φ O₂ Φ O₃ Φ O₄ Φ 65 Φ O₆ © i>₇ © 6,2 © *ι₆ © O₂₀ Φ O₂₄ Φ ς,
^;' S₁ = O₀ Φ O₄ © 6₈ © O₉ Φ 6,₀ Φ 6,ι Φ 6,2 Φ 6,₃ © 6,₄ Φ 6,₅ © 6₂, Φ 6₂₈ Φ c,
■"■ S₂ ⁼ 6, Φ 6₈ © 6,6 © 6,₇ © 6]g Φ 6|9 Φ 6₂ο © 621 © 6₂2 Φ 6₂₃ Φ O₂₅ Φ 6₂₉ Φ C₂

;\ S₃ = 6₂ Φ 6₅ Φ 6₉ © 6,₃ Φ 6₂₄ Φ 6₂₅ Φ O₂₆ Φ 6₂₇ © ο₂ε © *29 © 6_3Ο © 6₃, © C₃

'." Ο4 ~ D^ Φ Ο$ *& D(, si? Df & D\Q vö Ö\4 su Dtf Ö3 O20 w £?2i tu O22 ^ ^23 ^ ^26 ^ ^4

iff S₅ = bi Θ b₆ θ ö_n θ bis © ^₁₆ θ b_xl Θ b_x% θ ^₁₉ θ ^₂₈ θ b₂₉ θ ^₃₀ ® fei θ C₅

M ^{55 5}O ⁼ ^o © fe © fe © fe © b_% θ bs θ b_w Φ A_n © /»is © bj2 © hi © feo © C₆

rift O₇ — O₇ ty Ο12 ty ο,₃ tti ο,₄ ty 0,5 w Oj₉ to 023 ty O24 tt» O₂₅ fcö O26 ty on ty o₃, ty c₇
%

|| Die Vorrichtung zum Empfang des Codewortes von dem modularen Speicherkanal 11 enthält einen Syndrom-

d 60 bitgenerator 13, eine Fehlererkennungsschaltung 14 und eine Fehlerlokalisierungsschaltung 15. Die Vorrich-

6* tung zum Empfang des Codewortes enthält ebenfalls ein Datenregister 17 zur Registrierung der empfangenen

I Daten.

I Das empfangene Codewort in der bevorzugter Ausführungsform weist 32 Datenbits und 8 Prüfbits auf und

rg wird an den Syndrombiigeneraior 13 und an das Datenregister 17 angelegt.

#' 65 Der Syndrombitgenerator liefert Syndrom'oits zur Verwendung in der Fehlererkennungsschaltung 14 und der

p Fehlerlokalisierungsschaltung 15, so daß dort die Funktionen für die Einfachfehlerkorrektur (SEC), die Dop-

'i pelfehlererkennung (DED) und die Gruppenfehlererkennung (GED) gebildet werden können.

U Der Fehlererkennungskreis 14 enthält entsprechende Mittel zur Erzeugung von Fehlersignalen, die Fehler-

markierungen 18 enthalten. Diese zeigen die Erkennung von einem Einfachfehler oder zufälligen Doppelfehler oder einor Vielzahl von Fehlern in irgendeiner der Bitgruppen in dem Codewort an.

Die Fehlerlokalisierungsschaltung 15 ist mit dem Ausgang des Syndrombitgenerators 13 verbunden und empfangt die Syndrombits. Die Fehlerlokalisierungsschaltung 15 is*, mit dem Ausgang der Fehlererkennungsschaltung 14 verbunden und empfangt die Fehlerkennzeichnungssignale von dem Fehlerkennzeichnungsausgang 18 der Fehlerdetektorschaltung 14. Die Fehlerlokalisierungsschaltung 15 ist mit dem Datenregister 17 verbunden und ist in der Lage, einen Einzelfehler in dem Codewort zu korrigieren. Wenn die Fehlererkennungsschaltung 14 ein Fehlerkennzeichen liefert, so wird damit angezeigt, daß ein zufälliger Doppelfehler oder eine Vielzahl von Fehlern in einer der Gruppen vorhanden ist, so daß das gesamte Codewort nicht berücksichtigt oder aus dem Datenregister 17 eliminiert wird und ein anderes Codewort kann in das Datenregister 17 eingegeben werden.

Der Prüfbitgenerator 12 ist in F i g. 2 im einzelnen dargestellt. In der bevorzugten hier beschriebenen Ausfiihrungsform sind die acht Prüfbits in Gruppen von vier Bits unterteilt, die jeweils in Tabelle I angegeben sind. Die 32 Datenbits B₀ bis S₃, werden an die EXKLUSIV-ODER-Glieder 20 bis 27 angelegt, um die Prüfbits C₀ bis C₇ gemäß dem in Tabelle III gezeigten Algorithmus zu erzeugen, der auf der Η-Matrix gemäß Tabelle I basiert. Die EXKLUSIV-ODER-Glieder erzeugen eine ungeradzahlige Parität (das Prüfbit ist die binäre Summe der EiP · gangsbits). Beispielsweise stellt das Prüfbit C, die ungeradzahlige Parität der Datenbits B₀, B₄, 5₈, B₉, B_w, A_n, B,₂, B_n, B_H, 5,5, ß₂, und B_2x dar.

DerSyndrombitgenerator !3 ist in Fig. 3 im einzelnen gezeigt. Indem bevorzugten Ausführungsbeispie! werden die 32 Datenbits und die 8 Prüfbits über den modularen Speicherkanal 11 übertragen und an die 40 Eingänge des Syndr..>mbitgenerators 13 angelegt, wie aus Fig. 3 hervorgeht. De.r Syndrombitgenerator enthält EXKLU-SlV-ODER-Glieder30 bis 37 zur Erzeugung der Syndrombits S₀ bis S₇ entsprechend dem in Tabelle IVgezeigten Algorithmus, derauf der Η-Matrix der Tabelle I basiert. Die EXKLUSIV-ODER-Glieder 30 bis37 erzeugen eine ungeradzahlige Parität von den Eingangsdatenbits und Prüfbits entsprechend dem Eingang »x« der zugeordneten Zeile und Spalte der Η-Matrix in der Tabelle I. Beispielsweise ist das Syndrombits die ungeradzahlige Parität der Datenbits B₁,, B₄, B_$, B₉, B_w, B_n, S₁₂, ß|₃, B_u, B₁₅, B_1UB_1% und C₁. Mit Hilfe der Glieder 30 bis 37 werden tatsächlich die übertragenen Prüfbits mit korrespondierenden örtlich erzeugten Prüfbits verglichen.

Die Fehlererkennungsschaltung 14 enthält erste Schaltungsteile, die mit dem Ausgang des Syndrombitgenerators 13 zur Erzeugung eine« Fehlersignals verbunden sind. Dies ist der Fall, wenn der Informationsgehalt der Syndrombits anzeigt, daß irgendein Fehler in dem übertragenen Codewort erkannt wurde. Gemäß dem hier beschriebenen bevorzugten Ausführungsbeispiel ist dies an den ODER-Gliedern 40 zu sehen, an denen die Syndrombits 51, bis S₇ angelegt werden, wie aus F i g. 4 hervorgeht. Das Auftreten von korrigierbaren oder unkorrigierbaren Fehlern in dem Codewort bewirkt die Erzeugung eines Nicht-Null-Syndrombits unter den Syndrombits Sl_n bis S₁, das in dem ODER-Glied 40 erkannt wird, so daß am Ausgang 18a ein Signal entsteht.

In der Fehlererkennungsschaltung 14 sind zweite Schaltungsteile vorgesehen, die mit dem Ausgang des Syndrombitgenerators 13 verbunden sind und die ein Fehlersignal erzeugen, wenn der Informationsgehalt der Syndrombits anzeigt, daß ein zufälliger Doppelfehler oder eine geradzahlige Anzahl von Fehlern in einer Gruppe des Codewortes vorhanden ist. In dem hier beschriebenen bevorzugten Ausführungsbeispiel ist dies an dem EXKLUSIV-ODER-Glied 41 gezeigt, das die Eingänge S₀-S₁ aufweist. Der Ausgang des EXKLUSIV-ODER-Gliedes 41 ist mit dem Eingang eines Inverters 42 verbunden, der wiederum mit dem Eingang eines UND-Gliedes 43 verbunden ist. Der zweite Eingang des UND-Gliedes 43 liegt an dem Ausgang des ODER-Gliedes 40. Die zweiten Schaltungsteile enthalten das EXKLUSIV-ODER-Glied 41, den Inverter 42 sowie das UND-Glied 43 zusammen mit dem ODER-Glied 40. Damit wird eine Prüfung für unkorrigierbare Fehler ermöglicht, di-°. entweder zufällige Doppelfehler, Doppelfehler in einer Gruppe oder Vierfachfehler in einer Gruppe sein können. Diese werden alle durch eine geradzahlige Anzahl von »wahren« Syndrombits in dem Muster aus den Syndrombits S₀-S₁ gekennzeichnet. Diese Art von Fehlern wird am Ausgang des UND-Gliedes 43 angezeigt, der mit dem Eingang des ODER-Gliedes 48 verbunden ist und somit am Ausgang 186 die Erzeugung eines Fehlersignals bewirkt, das anzeigt, daß die empfangenen Daten unbrauchbar sind.

Die dritten Schaltungsteile sind mit dem Ausgang des Syndrombitgenerators 13 verbunden, um ein Signal zu erzeugen, wenn der Informationsinhalt der Syndrombits anzeigt, daß eine Vielzahl von Fehlern in der gleichen Gruppe des Codewortes erkannt wurde. In dem hier beschriebenen bevorzugten Ausführungsbeispiel ermöglichen die dritten Schaltungsteile die Erkennung von drei Fehlern. Es liegt jedoch im Rahmen der Erfindung, daß die dritten Schaltungsteile so modifiziert werden, daß die Erkennung einer ungeradzahligen Anzahl von mehr als einem Fehler in der gleichen Bitgruppe eines Codewortes, das Gruppen mit einer gewünschten Anzahl von Bits in jeder Gruppe aufweist, ermöglicht.

In dem bevorzugten Ausführungsbeispiel enthalten die dritten Schaltungsteile die UND-Glieder 44 α, 44 6, 44 c und 44 d. Mit den Ausgängen der UND-Glieder 44 α bis 44 d ist der Eingang des ODER-Gliedes 45 verbunden. Die dritten Schaltungsteile enthalten ebenfalls die UND-Glieder 46 a, 46 b, 46 c und 46 d, deren Ausgänge mit dem Eingang des ODER-Gliedes 47 verbunden sind. Der Ausgang des ODER-Gliedes 47 ist mit dem Eingang des ODER-Gliedes 48 gekoppelt.

Die dritten Schal tungsteile mit den UND-Gliedern 44 α bis 44 rf und dem ODER-Glied 45 erkennen drei Fehler in einer Gruppe von Datenbits oder einer Gruppe von Prüfbits. Dies wird angezeigt durch drei oder fünf »wahre« Syndrombits mit drei »wahren« Syndrombits, die in den ersten vier Syndrombitpositionen (S₀, Si, S₂, S3) angeordnet sind. In ähnlicher Weise liefern die UND-Glieder 46 α bis 46 d zusammen mit dem ODER-Glied 47 die Erkennung von drei Fehlern in einer Datengrappe oder in irgendeiner Prüfbitgruppe. Dies wird angezeigt durch drei oder fünf »wahre« Syndrombits, wobei drei »wahre« Syndrombits in den letzten vierSyndrombitpositionen (S₄, S5, S₆ und S₇) angeordnet sind. Drei Fehler in einer Gruppe sind nicht korrigierbar in dem hier beschriebenen System und ein Ausgang des ODER-Gliedes 45 oder des ODER-Gliedes 47 sowie ein Ausgang des UND-Gliedes 43 überträgt über das ODER-Gl'.ed 48 zum Anschluß 186 ein Signal, das anzeigt, daß die

empfangenen Daten unbrauchbar sind. Wenn ein Fehler durch ein Ausgangssignal am Fehlerkennzcichnungs-Signalanschluß 18 a, aber nicht am Fehlerkennzeichnungssignalanschluß 186 angezeigt wird, bedeutet dies, daß ein korrigierbarer Fehler vorhanden ist. Der Inverter 49 liefert dann ein Steuersignal zur Wirksammachung der Fehlerlokalisierungsschaltung 15, die in Fig. 5 im Detail dargestellt ist.

S Die FehlerlokfcHsierungsschaltung 15 enthält eine Vielzahl von UND-Gliedern "S₀ bis 50„, von denen jedes mit einem der 32 Datenbits A₀ bis A₃₁ korrespondiert und eine zweite Anordnung von UND-Gliedern 52 α bis 52 h, von denen jedes mit einem der Prüfbits Q bis C₇ korrespondiert. Zusätzlich sind zwei UND-Glieder 51 α und 51 b vorgesehen, deren Eingänge mit den Negativ-Syndrombits gekoppelt sind. Die Ausgangsklemme 18 c liegt jeweils an einem Eingang der UND-Glieder 50 und 52. Wenn ein unkorrigierbarer Zufallsdoppelfehler oder eine Vielzahl von Fehlern in irgendeiner Gruppe der Bits im Codewort festgestellt wird, so können die UND-Glieder 50 und 52 nicht wirksam sein und die Daten in dem Codewort werden als unbrauchbar betrachtet. Wenn ein Fehlersignal am Ausgang eines Anschlusses 18 α angezeigt wird, aber nicht am Anschluß 18 6, so handelt es sich um einen Einzelfehler. Der Inverter49 erzeugt ein Ausgangssignal, um die UND-Güeder50 und 52 der Fehleriokalisierungsschaltung wirksam zu machen.

Eine Einfachfehlerkorrektur ist möglich, da sich der Fehler bei einem Bit aus der Koinzidenz des Syndrommustere mit einer speziellen Spalte der Η-Matrix ergibt Wenn bei den Datenbits ein Einzelfehler auftritt, sind drei Syndrombits »wahr«. Beispielsweise würde ein Fehler am Bit B^ durch folgendes Syndrommuster angezeigt:

S₀ S. S₂Si S₄ S₅-S> Si= 11000010.

In Fig. 5 ist die Fehlerlokalisierungsschaltu&^ dargestellt, die ein erstes UND-Glied 5O₀ aufweist, das zu der Vielzahl von UND-Gliedern 50 gehört. Dieses formt das Syndrommuster, z. B. S₀ = S₁ = S₆ = 1. Dies würde die Erzeugung eines Korrektursigm's AS₀ für das Datenregister bewirken, so daß das Bit A₀ umgekehrt wird, was durch den Fehler angezeigt wird. Die Signale RB₁ bis RB₃₁ steuern die Umkehrung der Bits B_x bis S₃₁.

In entsprechender Weise gilt dies, wenn ein Einzelfehler in einem der Prüfbits C₀ bis Cj auftritt. In diesem Fall ist nur ein Syndrombit »wahr«. Zwei der UND-Glieder 51 und eine Vielzahl der UND-Glieder 52 liefern eine logische Funktion zur Anzeige des nicht korrekten Prüfbits und zum zweiten wird ein Korrektursignal RC₀ bis RC-: an das Datenregister 17 gegeben, wodurch die Polarität des fehlerbehafteten Prüfbits umgekehrt wird. Die Ausgänge der Fehleriokalisierungsschaltung 51 korrigieren dadurch einen Einzelfehler in dem Codewort, das in dem Datenregister 17 vorhanden ist.

Entsprechend dem Syndrommuster ermöglicht der Fehleferkennungskreis dadurch die Verwendung der empfangenen Daten, wenn kein Fehler erkannt wurde oder es erfolgt eine Wirksammachung der Fehleriokalisierungsschaltung 15 zur Durchführung einer Einzelfehierkorrektur in dem Datenregister falls nur ein Fehler festgestellt wurde. Des weiteren wird ein Fehlerfeststellungssignal am Fehlerfeststellungsausgang 18 b erzeugt, wodurch die Verwendung des empfangenen Codewortes verhindert wird, wenn es einen zufälligen Doppeiiehier oder eine Vielzahl von Fehlern in der gleichen Bitgruppe aufweist.

Hierzu 4 Blatt Zeichnungen

•to I

Claims

Patentansp rüche:

1. Schaltungsanordnung zur Erkennung und Korrektur von Fehlern, die bei der Übertragung von Datenwörtern in einer Datenverarbeitungsanlage auftreten können, mit einer Vorrichtung zum Übertragen von Wörtern, von denen jedes mehrere von in Gruppen angeordneten Patenbits und mehrere Prüfbits enthält, einem mit der Übertragungsvorrichtung verbundenen Syndrombit-Generator, der beim Anlegen eines übertragenen Wortes mehrere Syndrombit-Signale erzeugt, die die Feststellung von Fehlerzuständen in dem übertragenen Wort anzeigen, und einer Fehlerlokalisierungsvorrichtung, die ein Korrektursignal zur Korrektur des übertragenen Wortes abgibt, wobei der Syndrombit-Generator gemäß einer in Zeilen und Spalten angeordneten Η-Matrix organisiert ist, die in den Gruppen entsprechende h-Submatrizen unterteilt ist, wobei jede Spalte derH-Matrix unterschiedlich ist, die den Datenbit-Gruppen entsprechenden h-Submatrizen pro Spalte nur drei Eingänge besitzen und in jeder den Datenbit-Gruppen entsprechenden h-Submatrix eine gemeinsame Zeile von Eingängen in den ersten vier Zeilen vorhanden ist.dadurchgekennzeichn e t, daß in den zweiten vier Zeilen jeweils eine weitere gemeinsame Zeile von Eingängen vorhanden ist und daß die den Prüfbits entsprechenden Matrix in zwei h-Submatrizen unterteilt ist.

2. Schaltungsanordnung nach Anspruch 1 dadurch gekennzeichnet, daß zur Prüfung auf unkorrigierbare zufällige Doppelfehler oder Doppelfehler in einer Gruppe oder Vierfachfehler in einer Gruppe die Syndrombits sowohi durch ein ODER- als auch ein EXOR-Gatter (41) verknüpft werden und die Ausgänge - der EXOR-Aßsgang invertiert - durch ein UND-Gatter verknüpft werden.

3. Schaltungsanordnung nach Anspruch 2 dadurch gekennzeichnet, daß zum Feststellen eines Dreifachfehlers in einer Gruppe mehrere UND-Gatter (44 a-d, 46 a-d) vorgesehen sind, die entsprechende Gruppen von jeweils drei Syndrombits verknüpfen, und daß die Ausgänge aller UND-Gatter (43,44 a-d, 46 a-d) an ODER-Gatter (45, 47, 48) angelegt werden, deren Ausgangssignal einen unkorrigierbaren Fehler anzeigt.

4. Schaltungsanordnung nach Anspruch 3 dadurch gekennzeichnet, daß die Übertragungsvorrichtung einen Speicher (11) aufweist, der in mehreren Speichermodulen derart angeordnet ist, daß Gruppen von übertragenen Wörtern in entsprechenden Speichermodulen gespeichert werden.