DE2724409A1 - Datenverarbeitungssystem - Google Patents

Description

Die Erfindung betrifft ein Datenverarbeitungssystem mit einer übertragungsvorrichtung zum Obertragen von Wörtern, von denen jedes eine Vielzahl von Datenbits und eine Vielzahl von Prüfbits enthält, mit einem Bitgenerator, der mit der übertragungsvorrichtung verbunden ist und der für ein übertragenes Wort eine Vielzahl von Bitsignalen erzeugt, die erkannte Fehlerzustände in einem übertragenen Wort anzeigen.

Ein bekanntes Datenverarbeitungssystem der vorangehend spezifizierten Art ist in der Lage, Einzelfehler zu korrigieren, die in einem übertragenen Wort auftreten und wobei das Auftreten eines doppelten Fehlers in dem übertragenen Wort erkannt werden kann.

In derartigen Datenverarbeitungssystemen können die übertragenen Bits in Gruppen angeordnet sein, d. h. daß die von einem Speicher abgeleiteten Wörter von einer Vielzahl von Modulen kommen, die jeweils Kanäle für die Bits aufweisen, die mit einer Gruppe korrespondieren. In solchen Datenverarbeitungssystemen ist es wahrscheinlich, daß in einem Wort mehrere Fehler auftreten können. Solche Fehler können innerhalb einer einzigen Gruppe auftreten, wenn beispielsweise das zugeordnete Speichermodul fehlerhaft ist. Die bekannten Datenverarbeitungssysteme weisen den Nachteil auf, daß beim Auftreten von mehr als zwei Fehlern innerhalb einer einzigen Gruppe generell die Feststellung derselben nicht mehr erfolgen kann.

Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein Datenverarbeitungssystem der eingangs genannten Art zu schaffen, in dem die vorangehend erwähnten Nachteile vermieden werden.

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Diese Aufgabe wird gemäß der Erfindung dadurch gelbst, daß die Bits eines übertragenen Wortes in Gruppen angeordnet sind und daß erste, zweite und dritte Kreise vorgesehen sind, die mit dem Bitgenerator verbunden sind und daß der erste Kreis ein erstes Fehlersignal erzeugt, falls die genannten Bitsignale anzeigen, daß mindestens ein Fehler in dem übertragenen Wort erkannt wurde und daß der zweite Kreis ein zweites Fehlersignal erzeugt, falls die genannten Bitsignale anzeigen, daß in dem übertragenen Wort zwei Zufallsfehler oder eine geradzahlige Anzahl von Fehlern in der gleichen Gruppe erkannt wurden und daß der dritte Kreis ein drittes Fehlersignal erzeugt, falls die Bitsignale anzeigen, daß drei Fehler in der gleichen Gruppe des Wortes festgestellt wurden und daß eine Fehlersteuervorrichtung vorgesehen ist, die mit den ersten, zv/eiten und dritten Kreisen verbunden ist und die ein viertes Fehlersignal erzeugt, falls die Erkennung von nur einem Fehler in dem übertragenen Wort erfolgt und daß sie ein fünftes Fehlersignal erzeugt, wenn das erste Fehlersignal vorhanden und das vierte Fehlersignal nicht vorhanden ist und daß das fünfte Fehlersignal die Erkennung eines unkorrigierbaren Fehlers in dem genannten Wort anzeigt und daß eine Fehlerlokalisierungsvorrichtung mit dem Bitsignalgenerator und der Fehlersteuervorrichtung verbunden ist und als Reaktion auf das vierte Fehlersignal ein Korrektursignal zur Korrektur des übertragenen Wortes erzeugt.

Es ist somit von Vorteil, daß ein Datenverarbeitungssystem gemäß der Erfindung einfache und billige Schaltungen aufweisen kann, mit denen Vielfachfehler in einer Gruppe von Bits innerhalb eines übertragenen Wortes festgestellt werden können.

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Im nachfolgenden wird die Erfindung anhand eines Beispiels im einzelnen beschrieben, wobei auf die beiliegenden Zeichnungen Bezug genommen wird. In diesen zeigen

Fig. 1 ein Blockschaltbild einer Fehlerprüf- und Korrekturschaltung;

Fig. 2 ein Blockschaltbild eines Prüfbitgenerators, der in der Anordnung gemäß Fig. 1 enthalten ist;

Fig. 3 ein Blockschaltbild eines Syndrombitgenerators, der in dem System gemäß Fig. 1 enthalten sein kann;

Fig. 4 ein Blockschaltbild einer Fehlerdetektorschaltung, die in dem System nach Fig. 1 enthalten sein kann und

Fig. 5 ein Blockschaltbild einer Fehlerlokalisierungsschaltung, die in dem System gemäß Fig. 1 enthalten sein kann.

In Fig. 1 ist eine Fehlerprüf- und Korrekturschaltung gezeigt, die in dem Datenverarbeitungssystem gemäß der Erfindung angeordnet ist und die eine Einzelfehlerkorrektur, eine Doppelfehlererkennung und eine Gruppenfehlererkennung in einem Codewort ermöglicht, das durch einen modularen Obertragungskanal übertragen wurde.

In einer Übertragungsanordnung wird ein Codewort erzeugt, das aus Gruppen von Bits gebildet wird. Sie enthält ein Datenregister 10 und einen Prüfbitgenerator 12. Das Datenregister 10 der hier beschriebenen bevorzugten Ausführungsform liefert 32 Datenbits B₀-B₃₁. Der Prüfbitgenerator 12 liefert 8 Prüfbits Cq-C,, die gemäß der nachfolgenden Tabelle I, in der eine Η-Matrix gezeigt ist, berechnet werden:

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	cT	X	X	X	X	X	H	X	X
c?	cf*"
	■ ΡΛ
					X			X
	cP		X	X	X
c?	r-l IO				X		X
	O				X		X		X
	CJV CVJ	X		X	X		X	X
	ω CVJ				X X		X
	C- CVI			X	X	X
	25 26		X	X					X
VO	■«j- CVl	X		X		X		X	X X
	IO CVJ			X		X			X
	CVJ cvj			X		X			X
	CVJ			X		X
	O CVJ	X		X
	σ»		X	X			X
	ω H		X			X	X		X
^.	Γ Η		X				X	X
cH	VO r-t	X	X				X	X X
	in H		X		X	X	X	X
	«a- H		X X						X
IO rit	IO H		X						X
	CVJ H	X		X	X				X
	H	X				X	X		X
	O i-l	X						X
	ω	X	X			X		X X
	C-	X			X	X		X
	vo	X X				X	X		X
H e*s	in	X	X	X		X		VO co
					X
	IO	O co	I-l co				X
	CVJ i-l			CVJ co
c?	O				IA co
CL'	Bit						in co
Gruf				cT

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Die Datenbits und die Prüfbits werden kombiniert, um ein Codewort zu bilden, das in der bevorzugten Ausführungsform in Gruppen zu vier Bits angeordnet sind, wie aus der Tabelle I hervorgeht. Die Gruppen Gq bis G, sind Datenbitgruppen und die Gruppen G_fi bis G„ sind Prüfbitgruppen.

Ein modularer Speicherkanal 11 ist zur Obertragung des Codeworts in Gruppen von Bits vorgesehen. Der modulare Speicherkanal 11 kann speicherorganisiert sein in Form von vier Bits pro integriertem modularen Schaltkreis (integrated circuit module package). Der modulare Speicherkanal 11 überträgt jede der Gruppen aus vier Bits parallel zu einem Empfangsterminal. Bei der übertragung der Bits können Fehler in dem Codewort entstehen. Beispielsweise kann die Gruppe Gq des Codewortes, die in der Η-Matrix der Tabelle I gezeigt ist, fehlerbehaftet sein, so daß die zu dem Empfänger übertragenen Datenbits BqBjB₂B₃ stets auf dem logischen Zustand "0" verharren, da ein Modul des modularen Speichers 11 fehlerhaft arbeitet. Wenn angenommen wird, daß alle anderen Module in entsprechender Weise arbeiten, zeigt die Tabelle II die Zahl der Fehler in dem empfangenen Codewort für verschiedene Eingangskombinationen der Gruppe Gq am Sender.

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Tabelle II

G0Eingang (B0 I	3I B2 V	Bitfehlerzahl	Hi acinose
am Sender	am Empfänger	0	kein Fehler
0000	0000	1	korrigierbarer Fehler
0001	0000	1	korrigierbarer Fehler
0010	0000	1	korrigierbarer Fehler
0100	0000	1	korrigierbarer Fehler
1000	0000	2	nichtkorrigierbarer Fehler
0011	0000	2	nichtkorrigierbarer Fehler
0110	0000	2	nichtkorrigierbarer Fehler
0101	0000	2	nichtkorrigierbarer Fehler
1100	0000	2	nichtkorrifjierbarer Fehler
1010	0000	CVJ	nichtkorrigierbarer Fehler
1001	0000	3	nichtkorrigierbarer Fehler
0111	0000	3	nichtkorrigierbarer Fehler
1011	0000	3	nichtkorrigierbarer Fehler
1101	0000	3	nichtkorrigierbarer Fehler
1110	0000	4	nichtkorrigierbarer Feiiler
1111	0000

CD (JD

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Es wird anerkannt, daß in Abhängigkeit von der ursprünglich übertragenen Information und der Fehlerart des Moduls kein Fehler, ein Einzelbitfehler oder eine Vielzahl von Bitfehlern in der gleichen Gruppe eines Codewortes erscheinen können. Die vorliegende Fehlerprüfschaltung ist in der Lage zu differenzieren zwischen brauchbarer und unbrauchbarer Information.

Die Η-Matrix in der Tabelle I ist in zehn h-Submatrizen unterteilt, die mit den Gruppenverbindungen des modularen Speichers übereinstimmen. Die Zuordnung der Eingänge von χ in der h-Submatrix ist wesentlich. Zum Zwecke der Gruppenfehlererkennung können die folgenden Regeln angewendet werden:

1. Jede Spalte in der Η-Matrix ist unterschiedlich.

2. Die h-Submatrizen korrespondieren mit den Datenbitgruppen (G_Q bis G₇) und besitzen nur drei Eingänge pro Spalte.

3. Die h-Submatrizen korrespondieren mit den Prüfbitgruppen (Gq bis Gg) und haben nur einen Eingang pro Spalte.

4. In jeder Submatrix korrespondieren die Datenbitgruppen, z. B. G_Q bis G₇, und es ist ein gemeinsamer Zeileneingang in den ersten vier Zeilen vorhanden und es ist ein anderer gemeinsamer Zelleneingang

für die letzten vier Zeilen vorhanden.

Ein Code mit einer Η-Matrix, der den oben genannten Vorschriften genügt, weist eine gesamte Hamming-Distanz von vier auf und ist deshalb in der Lage, Einzelfehler zu korrigieren und zufällige Doppelfehler sowie zusätzliche Gruppenfehler zu erkennen. An dem Empfänger werden Syndrombits erzeugt, was im nachfolgenden im einzelnen beschrieben wird. Die vorangehenden Vorschriften stellen sicher, daß durch

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eine Diagnose der empfangenen Daten Syndromuntergruppen erzeugt werden, durch die eine Unterscheidung von brauchbaren und unbrauchbaren Daten möglich wird. An dem Empfänger wird die Diagnose anhand des nachfolgenden Algorithmus durchgeführt:

1. Wenn alle Syndrombits "unwahr"sind, liegt kein Fehler vor.

2. Wenn ein Syndrombit "wahr" ist, liegt ein korriqierbarer Fehler in einer gegenwärtigen Prüfbitgruppe vor,

3. Wenn eine geradzahlige Anzahl von Syndrombits "wahr" sind, liegt ein unkorrigierbarer Fehler vor. Der unkorrigierbare Fehler kann entweder ein zufälliger Doppelfehler oder ein Doppelfehler in einer Gruppe oder ein Vierfachfehler in einer Gruppe sein.

4. Wenn drei Syndrombits "wahr" sind und alle diese

an einer der Stellen ^sq^si^S2^S3 ^{oder S}4^S5^S6^S7 angeordnet sind, so liegt ein unkorrigierbarer Dreifachfehler in der Prüfbitgruppe vor.

5. Wenn drei Syndrombits "wahr" sind und nicht alle in den Positionen S_Q S₁ S₂ S₃ oder S₄ S₅ S_ß S₇ liegen, so liegt ein einfacher korrigierbarer Fehler in der Datenbitgruppe vor.

6. Wenn fünf Syndrombits "wahr" sind, so liegt ein unkorrigierbarer Dreifachfehler in der Datenbitgruppe vor.

Die Prüfbits (C_Q bis C₇) werden durch die ungeradzahlige Parität von jenen Datenbits bestimmt, die einen Eingang von "X" in der zugeordneten Zeile der Η-Matrix aufweisen und die durch ein EXKLUSIV-ODER-Glied (EXCLUSIVE OR circuitry) erzeugt werden. Beispielsweise ist das Prüfbit C_Q ein Ergebnis der ungeradzahligen Parität der Datenbits B_Q, Bj, B₂, B₃, B₄. B₅, B₆, B₇, B₁₂, B₁₆, B₂₀ und B₂₄ (die ungeradzahlige Parität ist das binäre Summenbit). Es ist

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somit ersichtlich, daß acht Prüfbits (Cq bis C₇) gemäß den logischen Gleichungen der Tabelle III erzeugt werden können, wobei die Bezeichnung 0 jeweils EXKLUSIV-ODER (EXCLUSIVE OR) bedeutet.

Tabelle III

Das Codewort ist während der übertragung Gegenstand von auftretenden Fehlern. Die Syndrombits (Sq bis S₇) werden in dem Syndrombitgenerator 13 erzeugt, der sich im Empfänger befindet, wobei diese von dem empfangenen Codewort unter Bezugnahme auf die Bedingungen der Η-Matrix gemäß Tabelle I in ähnlicher Weise abgeleitet werden. Die Syndrombits S

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bis S₇ werden durch die ungeradzahlige Parität jener Datenbits und Prüfbits erzeugt, die einen Eingang "X" in der zugeordneten Zeile der Η-Matrix aufweisen. Die logische Gleichung für die Erzeugung der Syndrombits von dem empfangenen Codewort ist in Tabelle IV angegeben, wobei das Zeichen 0 jeweils eine EXKLUSIV-ODER-(EXCLUSIVE OR) Bedingung bedeutet.

Tabelle IV

= ^bl®to₈©b₁₆^,₁₇0b₁₈©b₁₉©b_2o©b₂₁®b₂₂0b₂₃©b₂₅0

- ^b4®^b50^b60^b7®^blO0bl4©bl70b₂o©b₂₁©b₂₂0b₂3©b2₆©oV

= ^b3©b₆©b₁₁0b₁₅©b₁₆©b₁₇©b₁₈©b₁₉©b28©b2₉©b₃o©b₃₁©c5

S₇ = ^b7©bl2©b₁₃©b_u©b₁₅©b₁₉©b2₃0b₂₄©b2₅©b26©b₂₇©b3^>₇

Die Vorrichtung zum Empfang des Codewortes von dem modularen Speicherkanal 11 enthält einen Syndrombitgenerator 13, eine Fehlererkennungsschaltung 14 und eine Fehlerlokalisierungsschaltung 15. Die Vorrichtung zum Empfang des Codewortes enthält ebenfalls ein Datenregister 17 zur Registrierung der empfangenen Daten.

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Das empfangene Codewort in der bevorzugten Ausführungsform weist 32 Datenbits und 8 Prüfbits auf und wird an den Syndrombitgenerator 13 und an das Datenregister 17 angelegt.

Der Syndrombitgenerator liefert Syndrombits zur Verwendung in der Fehlererkennungsschaltung 14 und der Fehlerlokalisierungsschaltung 15, so daß dort die Funktionen für die Einfachfehlerkorrektur (SEC), die Doppelfehlererkennung (DED) und die Gruppenfehlererkennung (GED) gebildet werden können.

Der Fehlererkennungskreis 14 enthält

entsprechende Mittel zur Erzeugung von Fehlersignalen, die Fehlermarkierungen 18 enthalten. Diese zeigen die Erkennung von einem Einfachfehler oder zufälligen Doppelfehler oder einer Vielzahl von Fehlern in irgendeiner der Bitgruppen in dem Codewort an.

Die Fehlerlokalisierungsschaltung 15 ist mit dem Ausgang des Syndrombitgenerators 13 verbunden und empfängt die Syndrombits. Die Fehlerlokalisierungsschaltung 15 ist mit dem Ausgang der Fehlererkennungsschaltung 14 verbunden und empfängt die Fehlerkennzeichnungssignale von dem Fehlerkennzeichnungsausgang der Fehlerdetektorschaltung 14. Die Fehlerlokalisierungsschaltung 15 ist mit dem Datenregister 17 verbunden und ist in der Lage, einen Einzelfehler in dem Codewort zu korrigieren. Wenn die Fehlererkennungsschaltung 14 ein Fehlerkennzeichen liefert, so wird damit angezeigt, daß ein zufälliger Doppelfehler oder eine Vielzahl von Fehlern in einer der Gruppen vorhanden ist, so daß das gesamte Codewort nicht berücksichtigt oder aus dem Datenregister 17 eliminiert wird und ein anderes Codewort kann in das Datenregister 17 eingegeben werden.

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Der Prüfbitgenerator 12 ist in Fig. 2 im einzelnen dargestellt. In der bevorzugten hier beschriebenen Ausführungsform sind die acht Prüfbits in Gruppen von vier Bits unterteilt, die jeweils in Tabelle I angegeben sind. Die 32 Datenbits B_Q bis B_. werden an die EXKLUSIV-ODER-Glieder 20 bis 27 angelegt, um die Prüfbits C_Q bis C₇ gemäß dem in Tabelle III gezeigten Algorithmus zu erzeugen, der auf der Η-Matrix gemäß Tabelle I basiert. Die EXKLUSIV-ODER-Glieder erzeugen eine ungeradzahlige Parität (das Prüfbit ist die binäre Summe der Eingangsbits). Beispielsweise stellt das Prüfbit C₁ die ungeradzahlige Parität der Datenbits B_Q, B₄, Bg, B₉, B_1Q, B₁₁, B₁₂, B₁₃, B₁₄, B₁₅, B₂₁ und B_2g dar.

Der Syndrombitgenerator 13 ist in Fig. 3 im einzelnen gezeigt. In dem bevorzugten Ausführungsbeispiel werden die 32 Datenbits und die 8 Prüfbits über den modularen Speicherkanal 11 übertragen und an die 40 Eingänge des Syndrombitgenerators 13 angelegt, wie aus Fig. 3 hervorgeht. Der Syndrombitgenerator enthält EXKLUSIV-ODER-Glieder 30 bis 37 zur Erzeugung der Syndrombits S_Q bis S₇ entsprechend dem in Tabelle IV gezeigten Algorithmus, der auf der Η-Matrix der Tabelle I basiert. Die EXKLUSIV-ODER-Glieder 30 bis 37 erzeugen eine ungeradzahlige Parität von den Eingangsdatenbits und Prüfbits entsprechend dem Eingang "X" der zugeordneten Zeile und Spalte der Η-Matrix in der Tabelle I. Beispielsweise ist das Syndrombit S₁ die ungeradzahlige Parität der Datenbits B_Q, B₄, Bg, B_g, B_1Q, B_n, B₁₂, B₁₃, B₁₄, B₁₅, B₂₁, B₂₈ und C₁. Mit Hilfe der Glieder 30 bis 37 werden tatsächlich die übertragenen Prüfbits mit korrespondierenden örtlich erzeugten Prüfbits verglichen.

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Die Fehlererkennungsschaltung 14 enthält erste Schaltungsteile, die mit dem Ausgang des Syndrombitgenerators 13 zur Erzeugung eines Fehlersignals verbunden sind. Dies ist der Fall, wenn der Informationsgehalt der Syndrombits anzeigt, daß irgendein Fehler in dem übertragenen Codewort erkannt wurde. Gemäß dem hier beschriebenen bevorzugten Ausführungsbeispiel ist dies an den ODER-Gliedern 40 zu sehen, an denen die Syndrombits S_Q bis S, angelegt werden, wie aus Fig. 4 hervorgeht. Das Auftreten von korrigierbaren oder unkorrigierbaren Fehlern in dem Codewort bewirkt die Erzeugung eines Nicht-Nul1-Syndrombits unter den Syndrombits S_Q bis S₇, das in dem ODER-Glied 40 erkannt wird, so daß am Ausgang 18a ein Signal entsteht.

In der Fehlererkennungsschaltung 14 sind zweite Schaltungsteile vorgesehen, die mit dem Ausgang des Syndrombitgenerators 13 verbunden sind und die ein Fehlersignal erzeugen, wenn der Informationsinhalt der Syndrombits anzeigt, daß ein zufälliger Doppelfehler oder eine geradzahlige Anzahl von Fehlern in einer Gruppe des Codewortes vorhanden ist. In dem hier beschriebenen bevorzugten Ausführungsbeispiel ist dies an dem EXKLUSIV-ODER-Glied 41 gezeigt, das die Eingänge S₀-S₇ aufweist. Der Ausgang des EXKLUSIV-ODER-Gliedes ist mit dem Eingang eines Inverters 42 verbunden, der wiederum mit dem Eingang eines UND-Gliedes 43 verbunden ist. Der zweite Eingang des UND-Gliedes 43 liegt an dem Ausgang des ODER-Gliedes 40. Die zweiten Schaltungsteile enthalten das EXKLUSIV-ODER-Glied 41, den Inverter 42 sowie das UND-Glied 43 zusammen mit dem ODER-Glied 40. Damit wird eine Prüfung für unkorrigierbare Fehler ermöglicht, die entweder zufällige Doppelfehler, Doppelfehler in einer Gruppe oder Vierfachfehler in einer Gruppe sein können. Diese werden alle durch eine geradzahlige Anzahl von "wahren" Syndrombits in dem Muster

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aus den Syndrombits S₀-S₇ gekennzeichnet. Diese Art von Fehlern wird am Ausgang des UND-Gliedes 43 angezeigt, der mit dem Eingang des ODER-Gliedes 48 verbunden ist und somit am Ausgang 18b die Erzeugung eines Fehlersignals bewirkt, das anzeigt, daß die empfangenen Daten unbrauchbar sind.

Die dritten Schaltungsteile sind mit dem Ausgang des Syndrombitgenerators 13 verbunden, um ein Signal zu erzeugen, wenn der Informationsinhalt der Syndrombits anzeigt, daß eine Vielzahl von Fehlern in der gleichen Gruppe des Codewortes erkannt wurde. In dem hier beschriebenen bevorzugten Ausführungsbeispiel ermöglichen die dritten Schaltungsteile die Erkennung von drei Fehlern. Es liegt jedoch im Rahmen der Erfindung, daß die dritten Schaltungsteile so modifiziert werden, daß die Erkennung einer ungeradzahligen Anzahl von mehr als einem Fehler in der gleichen Bitgruppe eines Codewortes, das Gruppen mit einer gewünschten Anzahl von Bits in jeder Gruppe aufweist, ermöglicht.

In dem bevorzugten Ausführungsbeispiel enthalten die dritten Schaltungsteile die UND-Glieder 44a, 44b, 44c und 44d. Mit den Ausgängen der UND-Glieder 44a bis 44d ist der Eingang des ODER-Gliedes verbunden. Die dritten Schaltungsteile enthalten ebenfalls die UND-Glieder 46a, 46b, 46c und 46d, deren Ausgänge mit dem Eingang des ODER-Gliedes 47 verbunden sind. Der Ausgang des ODER-Gliedes 47 ist mit dem Eingang des ODER-Gliedes 48 gekoppelt.

Die dritten Schaltungsteile mit den UND-Gliedern 44a bis 44d und dem ODER-Glied 45 erkennen drei Fehler in einer Gruppe von Datenbits oder einer Gruppe von Prüfbits. Dies wird angezeigt durch drei

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oder fünf "wahre" Syndrombits mit drei "wahren" Syndrombits, die in den ersten vier Syndrombitpositionen (S_Q, S,, S₂, S₃) angeordnet sind. In ähnlicher Weise liefern die UND-Glieder 46a bis 46d zusammen mit dem ODER-Glied 47 die Erkennung von drei Fehlern in einer Datengruppe oder in irgendeiner Prüfbitgruppe. Dies wird angezeigt durch drei oder fünf "wahre" Syndrombits, wobei drei "wahre" Syndrombits in den letzten vier Syndrombi tposi tionen (S-, S,-, S_ß und Sy) angeordnet sind. Drei Fehler in einer Gruppe sind nicht korrigierbar in dem hier beschriebenen System und ein Ausgang des ODER-Gliedes 45 oder des ODER-Gliedes 47 sowie ein Ausgang des UND-Gliedes 43 überträgt über das ODER-Glied 48 zum Anschluß 18b ein Signal, das anzeigt, daß die empfangenen Daten unbrauchbar sind. Wenn ein Fehler durch ein Ausgangssignal am Fehlerkennzeichnungssignalanschluß 18a, aber nicht am Fehlerkennzeichnungssignalanschluß 18b angezeigt wird, bedeutet dies, daß ein korrigierbarer Fehler vorhanden ist. Der Inverter 49 liefert dann ein Steuersignal zur Wirksammachung der Fehlerlokalisierungsschaltung 15, die in Fig. 5 im Detail dargestellt ist.

Die Fehlerlokalisierungsschaltung 15 enthält eine Vielzahl von UND-Gliedern 50_Q bis SO₃₁, von denen jedes mit einem der 32 Datenbits B_Q bis B₃₁ korrespondiert und eine zweite Anordnung von UND-Gliedern 52a bis 52h, von denen jedes mit einem der Prüfbits C_Q bis C₇ korrespondiert. Zusätzlich sind zwei UND-Glieder 51a und 51b vorgesehen, deren Eingänge mit den Negativ-Syndrombits gekoppelt sind. Die Ausgangsklemme 18c liegt jeweils an einem Eingang der UND-Glieder 50 und 52. Wenn ein unkorrigierbarer Zufallsdoppelfehler oder eine Vielzahl von Fehlern in irgendeiner Gruppe der Bits im Codewort festgestellt wird, so können dqe UND-Glieder 50 und 52 nicht wirksam sein und die Daten in dem Codewort

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werden als unbrauchbar betrachtet.

Wenn ein Fehlersignal am Ausgang eines Anschlusses 18a angezeigt wird, aber nicht am Anschluß 18b, so handelt es sich um einen Einzelfehler. Der Inverter 49 erzeugt ein Ausgangssignal, um die UND-Glieder 50 und 52 der Fehlerlokalisierungsschaltunq wirksam zu machen.

Eine Einfachfehlerkorrektur ist möglich, da sich der Fehler bei einem Bit aus der Koinzidenz des Syndrommusters mit einer speziellen Spalte der Η-Matrix ergibt. Wenn bei den Datenbits ein Einzelfehler auftritt, sind drei Syndrombits "wahr". Beispielsweise würde ein Fehler am Bit Bq durch folgendes Syndrommuster angezeigt: S₀ S₁ S₂ S₃ S₄ S₅ S₆ S₇ = 11000010. In Fig. 5 ist die Fehlerlokalisierungsschaltung dargestellt, die ein erstes UND-Glied 50_Q aufweist, das zu der Vielzahl von UND-Gliedern 50 gehört. Dieses formt das Syndrommuster, z. B. Sq = S, = Sc = 1. Dies würde die Erzeugung eines Korrektursignals RB_Q für das Datenregister bewirken, so daß das Bit Bq umgekehrt wird, was durch den Fehler angezeigt wurde. Die Signale RB, bis RB₃, steuern die Umkehrung der Bits B, bis B₃,.

In entsprechender Weise gilt dies, wenn ein Einzelfehler in einem der Prüfbits C_Q bis C₇ auftritt. In diesem Fall ist nur ein Syndrombit "wahr". Zwei der UND-Glieder 51 und eine Vielzahl der UND-Glieder 52 liefern eine logische Funktion zur Anzeige des nicht korrekten Prüfbits und zum zweiten wird ein Korrektursignal RC₀ bis RC₇ an das Datenregister 17 gegeben, wodurch die Polarität des fehlerbehafteten Prüfbits umgekehrt wird. Die Ausgänge der Fehlerlokalisierungsschaltung 15 korrigieren dadurch einen Einzelfehler in dem Codewort, das in dem Datenregister 17 vorhanden ist.

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lntsprechend dem Syndrommuster ermöglicht der Fehlererkennungskreis dadurch die Verwendung der empfangenen Daten, wenn kein Fehler erkannt wurde oder es erfolgt eine wirksammachung der Fehlerlokalisierungsschaltung 15 zur Durchführung einer Einzel fehlerkorrektur in dem Datenregister falls nur ein Fehler festgestellt wurde. Des weiteren wird ein Fehlerfeststellungssignal am Fehlerfeststellungsausgang 18b erzeugt, wodurch die Verwendung des empfangenen Codewortes verhindert wird, wenn es einen zufälligen Doppelfehler oder eine Vielzahl von Fehlern in der gleichen Bitgruppe aufweist.

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Leerseit

Claims (1)

1. Patentansprüche:

   [Iy Datenverarbeitungssystem mit einer übertragungsvorrichtung zum Obertragen von Wörtern, von denen jedes eine Vielzahl von Datenbits und eine Vielzahl von Prüfbits enthält, mit einem Bitgenerator, der mit der übertragungsvorrichtung verbunden ist und der für ein übertragenes Wort eine Vielzahl von Bitsignalen erzeugt, die erkannte Fehlerzustände in einem übertragenen Wort anzeigen, dadurch gekennzeichnet, daß die Bits eines übertragenen Wortes in Gruppen angeordnet sind und daß erste, zweite und dritte Kreise vorgesehen sind, die mit dem Bitgenerator (13) verbunden sind und daß der erste Kreis (40) ein erstes Fehlersignal erzeugt, falls die genannten Bitsignale anzeigen, daß mindestens ein Fehler in dem übertragenen Wort erkannt wurde und daß der zweite Kreis (41-43) ein zweites Fehlersignal erzeugt, falls die genannten Bitsignale anzeigen, daß in dem übertragenen Wort zwei Zufallsfehler oder eine geradzahlige Anzahl von Fehlern in der gleichen Gruppe erkannt wurden und daß der dritte Kreis (44-47) ein drittes Fehlersignal erzeugt, falls die Bitsignale anzeigen, daß drei Fehler in der gleichen Gruppe des Wortes festgestellt wurden und daß eine Fehlersteuervorrichtung (48, 49) vorgesehen ist, die mit den ersten, zweiten und dritten Kreisen verbunden ist und die ein viertes Fehlersignal erzeugt, falls die Erkennung von nur einem Fehler in dem übertragenen Wort erfolgt und daß sie ein fünftes Fehlersignal

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   erzeugt, wenn das erste Fehlersignal vorhanden und das vierte Fehlersignal nicht vorhanden ist und daß das fünfte Fehlersignal die Erkennung eines unkorrigierbaren Fehlers in dem genannten Wort anzeigt und daß eine Fehlerlokalisierungsvorrichtung (15) mit dem Bitsignalgenerator (13) und der Fehlersteuervorrichtung (48, 49) verbunden ist und als Reaktion auf das vierte Fehlersignal ein Korrektursignal zur Korrektur des übertragenen Wortes erzeugt.

   2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Bitsignale jeweils einen ersten oder einen zweiten Signalpegel aufweisen, wobei der erste Kreis erste Torschaltungen (40) enthält, an die die Bitsignale während des Betriebes angelegt werden und die das erste Fehlersignal erzeugen, falls eines der Bitsignale sich auf dem genannten ersten Signalpegel befindet.

   3. Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Kreis zweite Torschaltungen (41-43) aufweist, an die die Bitsignale angelegt werden und die das zweite Fehlersignal erzeugen, falls eine geradzahlige Anzahl von den genannten Bitsignalen sich auf dem ersten Signalpegel befinden.

   4. Datenverarbeitungssystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Bitgenerator dritte Torschaltungen (30-37) enthält, durch die ein Vergleich der übertragenen Prüfbits, die in dem übertragenen Wort enthalten sind, in bezug auf korrespondierende erzeugte Prüfbits vorgenommen wird.

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   5. Datenverarbeitungssystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die übertragungsvorrichtung einen Speicher (11) enthält, der 1n eine Vielzahl von Speichermodulen aufgeteilt ist, wobei während des Betriebs die Gruppen eines Wortes jeweils in einem entsprechenden Speichermodul gespeichert sind.

   6. Datenverarbeitungssystem nach einem der vorangehenden Ansprüche, gekennzeichnet durch ein Datenregister (17), in dem das übertragene Wort gespeichert ist und das mit der Fehlerlokalisierungsvorrichtung (15) verbunden 1st und aufgrund des genannten Korrektursignals die Korrektur eines fehlerhaften Bits des übertragenen Wortes, das in dem Datenregister (17) gespeichert ist, erlaubt.

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