DE2636687B1 - Series:parallel converter for broadband optical communications - has coincidence gates comparing outputs of chain of frequency dividers - Google Patents

Series:parallel converter for broadband optical communications - has coincidence gates comparing outputs of chain of frequency dividers

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Abstract

The series parallel converter has a phase detector comparing the input bits with the output of the last divider in a chain of frequency dividers coupled to the output of a VCO. The VCO frequency is a fraction of the signal frequency and is phase locked by the detector output. A first set of coincidence gates compares the input signal with the output of the second frequency divider. A second set of coincidence gates compares the outputs of the first set with the output of the first frequency divider. A third set of coincidence gates compares the second set out puts with the VCO output to produce the parallel output signals (C).

Description

Das Eingangssignal Si mit einem Datenfluß von 1 Gigabit/sec liegt an je einem Eingang der Koinzidenzstufen Ko1 und K,2. Es handelt sich dabei um UND-Glieder, wobei K12 im Gegensatz zu K11 einen negierten Eingang als zweiten Eingang aufweist. Dem jeweils zweiten Eingang von K11 und K12 wird das Taktsignal Ca der Verdopplerstufe 12 zugeführt. An den Ausgängen der Koinzidenzstufen K11, K12 treten die The input signal Si with a data flow of 1 gigabit / sec lies at one input each of the coincidence stages Ko1 and K, 2. These are AND elements, where K12, in contrast to K11, has a negated input as a second input. The clock signal Ca of the doubler stage is applied to the second input of K11 and K12 12 supplied. At the outputs of the coincidence stages K11, K12 the

Signale a und a2 auf, die zur Unterteilung in nun insgesamt vier Kanäle zusammen mit dem Taktsignal Cb der Verdopplerstufe 11 je zwei weiteren Koinzidenzstufen K2t, K22, K23, K24 zugeführt werden.Signals a and a2, which are now divided into four channels together with the clock signal Cb of the doubler stage 11, two further coincidence stages each K2t, K22, K23, K24 are supplied.

In völlig analoger Weise erfolgt dann die Aufteilung zu insgesamt 8 Ausgangskanälen C0 bis CBO. indem die an den Ausgängen der vorgenannten Koinzidenzstufen vorhandenen Signale b1, b2, bi, b4 jetzt unmittelbar mit dem nicht vervielfachten Taktsignal Cm des Oszillatcrs 10 in der dritten und letzten Stufe an die Eingänge der dort vorgesehenen insgesamt 8 Koinzidenzstufen K31 bis Ku, angelegt werden. The division into total then takes place in a completely analogous manner 8 output channels C0 to CBO. by adding the at the outputs of the aforementioned coincidence levels existing signals b1, b2, bi, b4 now immediately with the not multiplied Clock signal Cm of the oscillator 10 in the third and last stage to the inputs of the total of 8 coincidence levels K31 to Ku provided there.

Auf diesen acht Kanälen liegen dann Impulsfolgen vor, die ohne besondere Schwierigkeiten mit heute zur Verfügung stehenden elektronischen Mitteln weiterverarbeitet werden können. Die auf den Kanälen C10 bis C80 auftretenden Impulsfolgen und das Taktsignal Cm sind im Impulsplan der F i g. 1 nicht mehr dargestellt. On these eight channels there are then pulse sequences without special ones Difficulties processed with the electronic means available today can be. The pulse trains occurring on channels C10 to C80 and the Clock signal Cm are in the pulse diagram of FIG. 1 no longer shown.

Fig.2 zeigt ein weiteres Ausführungsbeispiel der Erfindung, bei dem jedoch nur eine Aufteilung in vier parallele Kanäle erfolgt. Als Koinzidenzschaltungen K111, K112, K121, Ks22, Kl23, Kl24, werden ODER-Glieder in ECL-Technik (= emittergekoppelte ungesättigte Logik) verwendet, da diese bei hohen Bitraten leichter realisierbar sind. Die Schaltung wird in negativer Logik betrieben. Das heißt, daß der niedrigere Spannungspegel einer logischen 1, der höhere Spannungspegel einer logischen 0 entspricht. Für den logischen Signalablauf haben die ODER-Glieder dann die Wirkung von UND-Verknüpfungsschaltungen. In der Schaltungsanordnung werden weiterhin passive Frequenzdoppler 111 und 112 verwendet. Diese lassen sich bei sehr hohen Frequenzen durch Schottky-Dioden-Quartette leicht realisieren. Bei Verwendung von passiven Frequenzverdopplern sind nach den Frequenzverdopplern die Verstärker 211 und 212 erforderlich, um die durch die Frequenzdoppler verursachte Dämpfung auszugleichen. Fig.2 shows a further embodiment of the invention in which however, there is only a division into four parallel channels. As coincidence circuits K111, K112, K121, Ks22, Kl23, Kl24, are OR gates in ECL technology (= emitter-coupled unsaturated logic), as this is easier to implement at high bit rates are. The circuit is operated in negative logic. That is, the lower one Voltage level of a logical 1, the higher voltage level of a corresponds to logical 0. The OR gates then have the effect of AND logic circuits for the logical signal sequence. Passive frequency doublers 111 and 112 are also used in the circuit arrangement used. These can be achieved at very high frequencies by means of Schottky diode quartets easily realize. When using passive frequency doublers, according to the Frequency doublers the amplifiers 211 and 212 required by the frequency doublers to compensate for the damping caused.

Die Verstärker 210 und 211 sind zweckmäßig als Differenzverstärker ausgeführt und liefern an die Koinzidenzschaltungen K111, K112 und K121 bis K124 die Taktsignale C, bis C4, wobei G gegen C2 und C3 gegen C4 jeweils um 1800 in der Phase verschoben sind. Dadurch ist es möglich, auf Koinzidenzschaltungen mit invertierendem Eingang zu verzichten.The amplifiers 210 and 211 are useful as differential amplifiers executed and supplied to the coincidence circuits K111, K112 and K121 to K124 the clock signals C, to C4, where G against C2 and C3 against C4 each around 1800 in the Phase are shifted. This makes it possible to use coincidence circuits with inverting To waive entrance.

Fig.4 zeigt den Impulsplan zu Fig.2 Si ist das NRZ-Eingangssignal negativer Polarität. Da der geregelte Quarzoszillator 110 ein sinusförmiges Ausgangssignal hat, und die Frequenzverdoppler 111 und 112 aus Diodenquartetten bestehen, sind die Taktsignale Cm bis C4 sinusförmig. Abgesehen von der umgekehrten Polarität und der nicht idealisierten Impulsform entspricht der Funktionsablauf im Impulsplan nach F i g. 4 dem in F i g. 3 dargestellten. Fig.4 shows the timing diagram for Fig.2 Si is the NRZ input signal negative polarity. Since the regulated crystal oscillator 110 has a sinusoidal output signal has, and the frequency doublers 111 and 112 consist of diode quartets are the clock signals Cm to C4 are sinusoidal. Apart from the reverse polarity and the function sequence in the pulse plan corresponds to the non-idealized pulse shape according to FIG. 4 to the one shown in FIG. 3 shown.

Claims (4)

Patentansprüche: 1. Elektronische Schaltungsanordnung zum Umsetzen von in serieller Form eintreffenden Signalimpulsen in Parallelform, d a durch g e k e n n -z e i c h n e t, daß ein auf einem Bruchteil der Signalfrequenz schwingender Oszillator (10, 110) vorgesehen ist, daß diesem Oszillator Vervielfacherstufen (11,12,13) bzw. (111,112) nachgeschaltet sind, deren letzte eine der am Eingang (E, E) anliegenden Signalfrequenz vergleichbare Frequenz abgibt, daß weiterhin eine Phasenvergleichsschaltung (14, 114) vorgesehen ist, der Signalfrequenz und Ausgangsfrequenz der letzten Vervielfacherstufe (13, 112) zugeführt werden, und die bei Auftreten einer Phasendifferenz ein Korrektursignal erzeugt, das über einen Tiefpaß (15, 115) zum Oszillator (10, 110) zurückgeführt wird und diesen nachstimmt, daß weiterhin in Gruppen hierarchisch angeordnete Koinzidenzschaltungen (K11, K12), (K21 bis K24), (KI1 bis K3,3) bzw. (kr1, K112) und (K,2, bis K124) vorgesehen sind, mit einer ersten Art von Eingangsanschlüssen, denen das Eingangssignal (S,) bzw. die Ausgangssignale (ai, a2), (b1, b2, b3, b4) bzw. (ski,3; S2.4) einer davorliegenden Gruppe von Koinzidenzschaltungen zugeführt werden, mit einer weiteren Art von Eingangsanschlüssen, denen entweder das Oszillatorsignal (Cc; C3; C4) oder das durch eine zugeordnete Vervielfacherstufe (11, 12) bzw. (211) vervielfachte Oszillatorsignal (ca, cb) bzw. (C1, C2) zugeführt wird.Claims: 1. Electronic circuit arrangement for implementation of signal pulses arriving in serial form in parallel form, d a through g e k e n n -z e i c h n e t that a vibrating at a fraction of the signal frequency Oscillator (10, 110) is provided that this oscillator multiplier stages (11, 12, 13) or (111,112) are connected downstream, the last of which is one of the inputs (E, E) Signal frequency emits comparable frequency that continues to be a phase comparison circuit (14, 114) is provided, the signal frequency and output frequency of the last multiplier stage (13, 112) are supplied, and a correction signal when a phase difference occurs generated, which is fed back to the oscillator (10, 110) via a low-pass filter (15, 115) is and follows these that continue to be hierarchically arranged coincidence circuits in groups (K11, K12), (K21 to K24), (KI1 to K3,3) or (kr1, K112) and (K, 2, to K124) are provided are, with a first type of input connections, to which the input signal (S,) or the output signals (ai, a2), (b1, b2, b3, b4) or (ski, 3; S2.4) of a preceding one Group of coincidence circuits are fed, with another type of input terminals, which either the oscillator signal (Cc; C3; C4) or the one assigned by one Multiplier stage (11, 12) or (211) multiplied oscillator signal (ca, cb) or (C1, C2) is supplied. 2. Sch altungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Koinzidenzstufen (kr1, Kn2) und (K121 bis K,24) ODER-Glieder in ECL-Technik vorgesehen sind, daß als Vervielfacherstufen (111, 112) passive Frequenzverdoppler in Form von Dioden-Quartetten vorgesehen sind und daß sowohl nach dem Oszillator (110) als auch nach jeder der Vervielfacherstufen (111, 112) Verstärker (210, 211,212) eingeschaltet sind. 2. circuit arrangement according to claim 1, characterized in that that as coincidence levels (kr1, Kn2) and (K121 to K, 24) OR gates in ECL technology are provided that as multiplier stages (111, 112) passive frequency doublers in the form of diode quartets are provided and that both after the oscillator (110) and after each of the multiplier stages (111, 112) amplifiers (210, 211, 212) are switched on. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß mindestens die Verstärker (210, 211) als Doppel-Differenz-Verstärker ausgebildet sind, bei denen ein jeweils ihrem Eingang zugeführtes Taktsignal an einem ersten Ausgangsanschluß verstärkt und mit dem Eingangssignal phasengleich und an einem weiteren Ausgangsanschluß verstärkt und in Bezug auf das Eingangssignal um 1800 in der Phase verschoben abgreifbar ist. 3. Circuit arrangement according to claim 2, characterized in that at least the amplifiers (210, 211) are designed as double differential amplifiers are, in which a clock signal fed to its input at a first Output port amplified and in phase with the input signal and at one further output port amplified and in relation to the input signal around 1800 can be tapped in the phase shifted. 4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die in den Vervielfacherstufen (111, 112) enthaltenen Dioden-Quartette aus Schottky-Dioden aufgebaut sind. 4. Circuit arrangement according to claim 2, characterized in that the diode quartets of Schottky diodes contained in the multiplier stages (111, 112) are constructed. Die Erfindung betrifft eine elektronische Schaltungsanordnung zum Umsetzen von in serieller Form eintreffenden Signalimpulsen in Parallelform. Sie ist besonders geeignet zur empfängerseitigen Anwendung in breitbandigen optischen Nachrichtenübertragungssystemen, in denen eintreffende optische Signale durch fotoelektrische Wandler zunächst in entsprechende elektrische Signale umgewandelt und dann mit elektronischen Mitteln weiterverarbeitet werden. The invention relates to an electronic circuit arrangement for Conversion of incoming signal pulses in serial form into parallel form. she is particularly suitable for use on the receiver side in broadband optical Communication systems in which incoming optical signals are transmitted by photoelectric Converter first converted into corresponding electrical signals and then with electronic Funds are further processed. In breitbandigen optischen Nachrichtenübertragungssystemen sollen Signale mit einem Datenfluß in der Größenordnung Gigabit pro Sekunde übertragen werden. Der Erfindung liegt die Aufgabe zugrunde, eine elektronische Schaltungsanordnung anzugeben, die in der Lage ist, diese in serieller Form eintreffenden Signalimpulse derart in Parallelform umzusetzen, daß sie auf eine größere Anzahl von parallelen Kanälen verteilt in einer mit elektronischen Mitteln verarbeitbaren Form vorliegen. In broadband optical communication systems should Signals with a data flow in of the order of gigabits per second. The invention is based on the object of an electronic circuit arrangement indicate who is able to process these signal pulses arriving in serial form to be implemented in parallel in such a way that they can be applied to a larger number of parallel Channels distributed in a form that can be processed by electronic means. Diese Aufgabe wird durch die im Patentanspruch 1 angegebene Erfindung gelöst. This object is achieved by the invention specified in claim 1 solved. Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor. Further developments of the invention emerge from the subclaims. Die Erfindung wird nachfolgend unter Bezug auf die Zeichnung näher erläutert. Dabei zeigt F i g. 1 ein erstes Ausführungsbeispiel der Erfindung, bei dem eine eingangsseitige Impulsfolge von 1 Gigabit/sec in acht Parallelkanäle zu je 125 Mbit/sec umgesetzt wird; F i g. 2 ein zweites Ausführungsbeispiel, bei dem eine Umsetzung in vier Parallelkanäle erfolgt; Fig. 3 einen Impulsplan zu Fig. 1; Fig. 4 einen Impulsplan zu Fig. 2. The invention is explained in more detail below with reference to the drawing explained. F i g. 1 shows a first embodiment of the invention in to which an input-side pulse train of 1 gigabit / sec in eight parallel channels 125 Mbit / sec is implemented each time; F i g. 2 shows a second embodiment in which implementation in four parallel channels takes place; FIG. 3 shows a pulse diagram for FIG. 1; FIG. FIG. 4 shows a pulse diagram for FIG. 2. In der erfindungsgemäßen Schaltungsanordnung nach F i g. 1 ist zunächst ein spannungsgesteuerter Quarzoszillator 10 vorgesehen, der ein Ausgangsignal von 125 MHz erzeugt. In the circuit arrangement according to the invention according to FIG. 1 is initially a voltage controlled crystal oscillator 10 is provided which has an output signal of 125 MHz generated. In drei aufeinanderfolgenden Verdopplerstufen 11, 12, 13 wird das Ausgangssignal des Quarzoszillators 10 jeweils verdoppelt. Das Ausgangssignal der letzten Verdopplerstufe 13, das eine Frequenz von 1000 MHz = 1 GHz hat, wird einem ersten Eingang einer Phasenvergleichsstufe 14 zugeführt. An einem weiteren Eingang dieser Phasenvergleichsstufe liegt die der Schaltungsanordnung zugeführte Signalimpulsfolge an. In three successive doubling stages 11, 12, 13 the The output signal of the crystal oscillator 10 is doubled in each case. The output signal of the last doubler stage 13, which has a frequency of 1000 MHz = 1 GHz, is a first input of a phase comparison stage 14 is supplied. At another entrance the signal pulse train fed to the circuit arrangement lies in this phase comparison stage at. Aus einem Phasenunterschied zwischen den Signalen der Signalimpulsfolge und dem vervielfachten Oszillatorsignal wird ein Korrektursignal abgeleitet, das über einen Tiefpaß 15 zum Quarzoszillator 10 zurückgeführt wird. Dieser Teil der Schaltungsanordnung entspricht damit einer Phasenregelstufe, die eine Synchronisation der Quarzoszillatorschwingungen mit dem Eingangssignal ermöglicht.From a phase difference between the signals of the signal pulse train and a correction signal is derived from the multiplied oscillator signal, which is fed back to the crystal oscillator 10 via a low-pass filter 15. This part of the The circuit arrangement thus corresponds to a phase control stage that provides synchronization which enables crystal oscillator oscillations with the input signal. Die Parallelumsetzung des am Eingang E der Schaltungsanordnung ankommenden seriellen Signals wird stufenweise in der Art durchgeführt, daß zunächst eine Aufteilung der Signalimpulsfolge in zwei Kanäle a1, a2 erfolgt. In einer weiteren Stufe wird jeder dieser Kanäle in je zwei weitere Kanäle b1, b3 bzw. b2, b4 aufgeteilt. In einer dritten Stufe schließlich liegt das Signal in acht Parallelkanälen C10 bis C80 zur Weiterverarbeitung vor. The parallel conversion of the incoming at input E of the circuit arrangement serial signal is carried out in stages in such a way that initially a division the signal pulse train takes place in two channels a1, a2. In a further stage will each of these channels is divided into two further channels b1, b3 or b2, b4. In Finally, in a third stage, the signal is in eight parallel channels C10 bis C80 for further processing. In jeder der drei Teilerstufen wird die Eingangssignalimpulsfolge bzw. die bereits schon durch eine vorhergehende Teilerstufe auf eine größere Anzahl von Kanälen aufgeteilte Signalimpulsfolge zusammen mit vom Quarzoszillator 10 oder von dem diesen nachgeschaltetenVerdopplerstufen abgeleiteten Taktsignalen Koinzidenzstufen mit je zwei Eingängen und je einem Ausgang zugeführt. Die vorkommenden Signalformen sind im Impulsplan der F i g. 3 aufgeführt. The input signal pulse sequence is in each of the three divider stages or that already by a previous divider to a larger number signal pulse train divided by channels together with the crystal oscillator 10 or coincidence stages derived from the clock signals derived from these downstream doubler stages with two inputs and one output each. The occurring signal forms are in the pulse plan of FIG. 3 listed.
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* Cited by examiner, † Cited by third party
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DE3027942A1 (en) * 1979-07-23 1981-02-19 Honeywell Inf Systems ARRANGEMENT FOR RECORDING OPTICALLY CODED DATA
EP0265080A1 (en) * 1986-09-25 1988-04-27 Nec Corporation Device for detecting bit phase difference

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