DE2560522C2 - Speicherzellenadressierungsverfahren - Google Patents

Speicherzellenadressierungsverfahren

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DE2560522C2
DE2560522C2 DE2560522A DE2560522A DE2560522C2 DE 2560522 C2 DE2560522 C2 DE 2560522C2 DE 2560522 A DE2560522 A DE 2560522A DE 2560522 A DE2560522 A DE 2560522A DE 2560522 C2 DE2560522 C2 DE 2560522C2
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DE2560522A
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Robert Sherman Richardson Tex. Green
Robert James Proebsting
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CTU of Delaware Inc
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Description

maß F i g. 1;
F i g. 5 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der Spaltentakt- und Steuerschaltung aus
Die Erfindung betrifft ein Verfahren gemäß Oberbe- 25 Fig.4;
griff des Patentanspruchs 1. F i g. 6 ein Impulsdiagramm zur Erläuterung eines ty-Es ist bekannt, Randomspeicher aus einer großen An- pischen Lese-Ver inderung-Schreibzyklus de. Schalzahl von integrierten Halbleiterschaltungsbausteinen tung gemäß F i g. 1;
aufzubauen, die jeweils eine große Anzahl von Spei- F i g. 7 ein schematisches Impulsdiagramm zur Erläu-
cherelementen für binäre Daten besitzen. Die höchste 30 terung des Verfahrens.
IntegrationsdVhie läßt sich mit Eintransistor-Speicher- Die Beschreibung ist in zwei Teile gegliedert Der
elementen erreichen. Solche Speicherzellenanordnun- erste Teil beschreibt Schaltungselemente, ohne auf die
gen unterliegen jedoch andauernd Ladungsverlusten Arbeitsweise einzugehen. Der zweite Teil erläutert die
der gespeicherten Ladung, so daß sie regelmäßig wieder Arbeitsweise der Speicherschaltung unter der Annah-
aufgefrischt werden müssen. Mau bezeichnet daher sol- 35 me, daß der Aufbau der Schaltung aus dem ersten Be-
che Speicherzellenanordnungen als dynamische Spei- schreibungsteil vertraut ist
cherzellen im Gegensatz zu statischen Speicherzellen, Die dynamische Speicherschaltung ist in F i g 1 allgebei denen die gespeicherte Ladung nicht aus der Spei- mein mit dem Bezugszeichen 10 versehen. Sie ist als cherzelle abfließt, da sie durch mehrere Transistoren einzelne integrierte Schaltung urvir Verwendung von daran verhindert wird. Da statische Speicherzellenan- 40 MISFET-Technologie hergestellt Die Speicherschalordnungen jedoch mehr als einen Transistor je Zelle tung 10 gemäß Fig. 1 ist ein N-Kanaltyp, es ist jedoch erfordern, ist ihre Integrationsdichte auf einem Chip auch ein P-Kanaltyp verwendbar. In der Beschreibung nicht so hoch wie bei dynamischen Speicherzellenan- bezeichnet »hoch« die Spannung Vco, und zwar als poordnungen. sitive Spannung für N-Kanaltypen oder als negative Der Zugriff zu den einzelnen Speicherzellen einer 45 Spannung für P-Kanaltypen, während »tief« Erdpoten- §! Speicherzellenmatrix erfolgt üblicherweise dadurch, tial bezeichnet. Ferner bezeichnet ein positiver Spanes daß zuerst Zeilenadressendaten an die Adresseneingän- nungssprung den Übergang von logisch »0« auf logisch Sg! ge des Chips gelegt werden, welche nach Zwischenspei- »1«, während ein negativer Spannungssprung den Über- |i cherung und Dekodierung auf dem Chip eine gewünsch- gang von »1« auf »0« bedeutet
β te Speicherzellenzeile ansteuern. Hierauf werden ent- 50 Die Speicherschaltung 10 weist in einer Ausführung
Sf weder an die gleichen Adresseneingänge oder an ande- 4096 binäre Speicherelemente in einer 64 χ 64 Matrix-
§| re Adresseneingänge Spaltenadressendaten angelegt, anordnung mit den Zeilen R\ bis /?« und den Spalten G
j$ die ebenfalls nach der Dekodierung auf dem Chip eine bis Qa auf. Jedes Speicherelement, beispielsweise das
If bestimmte Speicherzellenspalte ansteuern. Im Schnitt- Speicherelement R\Q besteht aus einem Feldeffekt-
|J punkt der angesteuerten Zeile und Spalte liegt die 55 transistor 11 und einem Kondensator 12. Die Steuer-
•I adressierte Speicherzelle, deren Inhalt über geeignete elektrode des Transistors 11 und die Steuerelektroden
i Schaltungen ausgelesen oder durch Einschreiben neuer aller anderen Speicherelemente RiCm der ersten Zeile
f? Daten verändert werden kann. sind mit einer Zeilenadressenleitung RA] verbunden.
'ξ; In den Fällen, in denen andere Bits einer Zeile nach- Die Zeilenadressenleitungen RAi bis RAm sind auf ähn-
■£ einander angesteuert werden sollen, wäre es zu aufwen- 60 liehe Weise mit den Steuerelektroden der jeweiligen
IJi dig, pro Bit jedes Mal die Zeilenadressen vorzugeben. Transistoren in den Speicherelementen der Zeilen 2 bis
Γϊ Es ist Aufgabe der Erfindung, ein Verfahren zu schaf- 64 verbunden. Der Transistor 11 und der Kondensator
4 fen, mit welchem die Schreib- und Lesevorgänge in ei- 12 liegen wie die Transistoren und Kondensatoren aller
4 ner hochintegrierten Halbleiterschaltung der eingangs anderen Speicherelemente der ersten Spalte zwischen V genannten Art schneller als beim Stand der Technik 65 einer Spaltenleitung CB\ und einem festen Potential, ■:i, durchführbar sind. beispielsweise Vco oder im vorliegenden Fall Erdpoten-Sj Zur Lösung dieser Aufgabe dient das Verfahren der tial. Die Transistoren und Kondensatoren der Speicher-
5 eingangs genannten Art mit den kennzeichnenden elemente aus den Spalten 2 bis 64 sind auf ähnliche
Weise jeweils mit den Spaltenleitungen Cft bis CBu verbunden.
Vorteilhafterweise werden nur 12 binäre Bits zum individuellen Adressieren der 4096 Speicherelemente benötigt Es werden jedoch lediglich 6 gemeinsame Adresseneingänge ununterbrochen an einen 6-Bit-Zeilenadressenspeicher 14 und an einen 6-Bit-Spaltenadressenspeicher 16 gelegt In den Zeilen- und Spaltenadressenspeichern, kurz Zeilen- und Spaltenspeicher 14 bzw. 16 genannt, werden 6-Bit-Zeilen- und 6-Bit-Spalteninformation in Mehrfachschaltung betrieben. Ein Zeilenadressendekodierer 18 wählt eine der Zeilenadressenieitungen RAi bis RAu in Abhängigkeit von den im Zeilenspeicher gespeicherten 6 Datenbits aus. Die 64 Spaltenhauptleitungen CB\ bis CBu sind jeweils mit 64 Leseverstärker- und Schreibschaltungen SAi bis SAiA verbunden, die ein 64-Bit-Register bilden. In Abhängigkeit von einer bestimmten, im Spaltenspeicher 16 gespeicherten 6-Bit-Adresse wird einer der 64 Leseverstärker vom Spaltendekodierer 20 ausgewählt
Der Zeilenspeicher 14. der Zeilenadressendekodierer 18 und die Zeilenlese- und -emeuerungszyklen der Leseverstärker SAi bis SA(A werden auf vorbestimmte Weise durch eine Zeilentakt- und Steuerschaltung 22 in Abhängigkeit von Zeilenadressensignalen RAS automatisch betrieben. Der Spaltenspeicher 16, der Spaltendekodierer 20, die Spaltenlese- und Schreibzyklen der Leseverstärker- und Schreibschaltungen SAi bis SAu sowie der Datenausgabe- und Zwischenspeicher 28 werden in Abhängigkeit von Spaltenadressensignalen CAS duch eine Spaltentakt- und Steuerschaltung 24 automatisch betrieben. :
Am Dateneingang liegt ein Eingabespeicher 26, der von der Spaltentakt- und Steuerschaltung 24 und einem WÄ/TE-Eingang gesteuert wird. Ein Schreibbefehl wird zusammen mit dem Spaltenabtastimpuls an ein NOR-Glied 30 und ein Chip-Auswahlsignal Ü5 an einen Chipauswahleingangsspeicher 32 gelegt. Zum Betrieb der Schaltung sind vier Spannungseingänge Ve«, Vcc Vcc und GND notwendig, die zusammen mit 34 bezeichnet sind. Es wird darauf hingewiesen, daß lediglich 16 äußere Anschlüsse für den Betrieb der Speicherschaltung 10 notwendig sind, der sich somit in einem üblichen mit 16 Anschlüssen versehenen Gehäuse unterbringen läßt.
Die Zeilentakt- und Steuerschaltung 22 ist in F i g. 2 in Einzelheiten dargestellt. Ein Zeilensdressensignal RAS wird an einen äußeren Anschluß 21 und anschließend an einen Inverter 100 gelegt Der Ausgang des Inverters
100 wird an eine Kaskade von 8 Verzögerungsstufen
101 bis 108 geführt. Der Ausgang des Inverters 100 liegt außerdem am Eingang eines Inverters 110, dessen Ausgang mit Liner Verzögerungsstufe 112 verbunden ist. Der Ausgang des Inverters 110 ist an die Vorladeeingänge der Verzögerungsstufen 101 bis 108 sowie an den Eingang einer Verzögerungsstufe 112 gelegt. Der Ausgang des Inverters 100 liegt außerdem am Vorladeeingang der Verzögerungsstufe 112. Der Aufbau jeder der Verzögerungsstufen ist beispielsweise in der US-Patentanmeldung 3 37 132 beschrieben.
Die Zeilensteuersignale Ar bis Jr in F i g. 3 stellen die vom Inverter 100 und den Verzögerungsstufen 101 bis 108 aus dem Zeilenadressensignal RAS erzeugten Impulse dar. Die Ausgänge der entsprechenden Bauelemente sind mit denselben Bezugszeichen wie die Zeilensteuersignale bszeichnet. Außerdem ist das Ausgangssignal des Inverters 110 als »erste Zeilenvorladung (FRP)« in F i g. 3 Uvzeichnet, was im wesentlichen dem Zeiienadressensignal RAS, jedoch auf dem höheren Potential Vcc entspricht, nämlich typischerweise 12 Volt, im Gegensatz zu TTL Spannungen, die üblicherweise kleiner als 3 Volt sind Das Ausgangssignal drr Verzögerungsstufe 112 wird als verzögerte Zeilenvorladung DPR bezeichnet Das DPÄ-Signal geht mit dem Zeilenadressensignal RAS von Vcc auf Erdpotential über, da die Verzögerungsstufe 112 vom Signal Ar zurückgestellt wird. Die verzögerte Zeilenvorladung DRP geht nach einem Verzögerungsintervall nach dem Ansteigen des Signals ersten Zeilenvorladung FRP gemäß F i g. 3 auf ein höheres Potential über.
Die Zeilensteuersginale Ar und Br vom Inverter 100 bzw. von der Verzögerungsstufe 101 in F i g. 2 sind an den Zeilenspeicher 14 gelegt Dieser enthält 6 Einheiten.
In Verbindung mit Fig.2 wird darauf hingewiesen, daß das Signal Ar den Abfrageimpuls für die Zeilenspeicher 14 liefert, während das Signal Br das Freigabesignal erzeugt Das Zeilensteuersignal Dr iiefert ein Zeilendekodiererfreigabesignal an die Zeilendekodierer 18.
Ein Sigtulfreigabesignal SE für die Leseverstärker SAn wird durch die ZeilensteuersigvJe Br, Fr und die verzögerte Zeilenvorladung DRPerzeugt
Die Spannung an einem weiteren Knoten beträgt (Vco— Vr) gemäß dem Abschnitt 240a in F i g. 3, bis das Signal Br einen positiven Spannungssprung durchführt und die durch den Abschnitt 2406 dargestellte höhere Spannung erzeugt Bei einem positiven Spannungssprung des Zeilensteuersignals Dr wird der weitere Knoten entladen und die abfallende Flanke 240c erzeugt
Der Laufbeginnbefehl für die Leseverstärker SAn wird von dem Zeilensteuersignal HR und der verzögerten Zeilenvorladung DRP erzeugt Während der verzögerten Zeilenvorladung DRP liegt der erste Knoten auf Vcc— Vt gemäß dem Abschnitt 250a in Fig.3. Nach dem Absinken der Zeilen Vorladungsspannung bleibt der Knoten aufgrund seiner Streukapazität auf diesem Potential. Bei einem nachfolgenden positiven Zeilensteuersignal Hr wird der Knoten gemäß der Flanke 2506 in F i g. 3 entladen.
Has an die Leseverstärker SAn gelegte Rückstellsignal ist lediglich ein Zeilensteuersignal Jr aus der Verzögerungsstufe 108. Wie bereits erwähnt, ist die verzögerte Zeilenvorladung DRP in F i g. 3 das Ausgangssignal der Verzögerungsstufe 112 und es dient zur Gewährleistung, daß die Daten auf der Spaltenhauptleitung vor einem negativen Spannungssprung auf der Zeilenadressenleitung RA nicht verändert werden.
Die Spaltentakt- und Steuerschaltung 24 gemäß F i g. 1 ist in F i g. 4 innerhalb der gestrichelten und mit dem Bezugszeicheri 24 bezeichneten Umrißlinie dargestellt. Es wird außerdem auf das Impulsdiagramm dor Fig.5 hingewiesen. Das Spaltenadressensignal CAS wird an eine Folge von Schaltungen gelegt, die einen Inverter 300, eine Verzögerungsstufe 301 einen Chip-Auswahlzwischenspeicher 32 sowie Verzögerungsstufen 303 bis 306 enthält. Der Ausgang des inverters 300 liegt außerdem an einem zweiten Inverter 308, dessen Ausgang mit eine.· Verzögerungsstufe 309 verbunden ist. Die Ausgaben des Inverters 300 und der Verzögerungsstufen 301 sowie 303 bis 306 sind in den F i g. 4 und 5 mit Ac bis Fc bezeichnet. Die Ausgabe dts inverters 308 ist als erste Spaltenvorladung FCP in F i g. 5 bezeichnet und dient zum Zurückstellen der Verzögerungsstufen 301 sowie 303 bis 306, der Spaltenspeicher 16, des Chip-Auswahlspeichers 32 und des Spaltendekodierers 20. Das Signa! Ar dient zum Zurückstellen der Verzögerungsstufe 309 und die Ausgabe der Verzöge-
5 6
rungsstufe 309 stellt die verzögerte Spaltenvorladung niederem Potential liegt. Wurde der Chip ausgewählt,
DCPm F i g. 5 dar. wie es das niedere Potential am CS-Anschluß andeutet.
Die Spaltenspeicher 16 sind entsprechend den Zei- dann werden Daten von den Leseverstärkern SAi bis lenspeichern 14 aufgebaut und an den sechs Adressen- SAm in den Ausgabespeicher 28 übertragen. Nach dem eingängen auftretende Daten werden in Abhängigkeit 5 Datentransfer in den Ausgabespeicher wird der Befehl von einer an die Abtast- und Freigabeeingänge gelegten am Dateneingang in den Dateneingangspcicher 26 Folge von Signalen Ac und Bc zwischengespeichert. Die übertragen, wenn der VW/TE-Anschluß einen negati-Spalten- und Zeilendekodierer 20 bzw. 18 sind identisch ven Spannungsprung erfährt. Diese Daten werden dann aufgebaut. Ein Signal Dc ist mit den Freigabeeingängen automatisch an das adressierte Speicherelement und an der 64 Spaltendekodierer 20 so verbunden, daß eine der io den adressierten Leseverstärker übertragen. Werden Dekodiererausgaben etwa gleichzeitig mit dem Signal sowohl das Zeilenadressensignal RAS als auch das Spal-Dceinen positiven Spannungssprung erfährt. Die Deko- tenadressensignal CAS Null, dann tritt ein Vorladezudiererausgabsn sind mit den Spaltenauswahlknoten 80 stand ein, der den gesamten Chip in Vorbereitung auf der jeweiligen Leseverstärker- und Schreibschaltungen einen neuen Zyklus in einen wenig Leistung aufnehmenverbunden. 15 den Vorbereitungszustand setzt.
Dem Chip werden Daten über einen Dateneingang Es kann ein Auslesezyklus ohne einen Schreibzyklus 320 in einen Eingabespeicher 26 eingegeben. Der Einga- auftreten, in dem lediglich der WRITE-Eingang auf hobespeicher 26 wird durch die verzögerte Spaltenvorla- hem Potential gehalten wird, während sich das Zeilendung DCP von der Vsrzcgsrangssiufe 309 vorgeladen. adressensigna! RAS auf niederem Potential befindet. Daten werden im Eingabespeicher 26 beim Auftreten 20 Der Lesezykluskann aber auch umgangen werden, ineiner vom NOR-Glied 30 erzeugten positiven Flanke dem der WRITE-Eingang auf niederes Potential gegepeichert, die dann auftritt, wenn sowohl das Zeilen- bracht wird, ehe CA~S einen negativen Spannungsadressensignal CAS und die WRITE-Eingabe einen ne- sprung erfährt.
gativen Spannungssprung durchführen. Der Ausgang Das Spaltenadressensignal CAS kann beliebig oft
des NOR-Glieds 30 liegt an einer bereits beschriebenen 25 durchlaufen werden, während sich das Zeilenadressensi-
Verzögerungsstufe 324, die anschließend ein Freigabesi- gnal RAS auf niederem Potential befindet, um die Zu-
gnal für den Eingabespeicher 26 liefert. grift'szeit und die Leistungsaufnahme zu verringern.
Der tatsächliche und der komplementäre Ausgang Dies ist immer dann möglich, wenn eine Folge von 326 und 328 des Eingabespeichers sind an Zwischenspei- Adressenbits eine gemeinsame Zeilenadresse enthalten, cherstufen geführt, die die Transistoren 327 und 328 für 30 und zwar nur für das Lesen, nur für das Schreiben oder die tatsächliche Ausgabe sowie 329 und 330 für die korn- für jede Kombination von Lese-Veränderung-Schreibplementäre Ausgabe enthalten. Der Ausgang des tat- Zyklen. Dadurch ermöglicht, daß die Daten jedes Speisächlichen Zwischenspeichers ist mit der Datenhauptlei- cherelements einer adressierten Zeile nach einem Zeitung 332 verbunden, während der Ausgang 334 des lenadressenabtastimpuls übertragen und in jedem der komplementären Zwischenspeichers an den Lesever- 35 entsprechenden Leseverstärker gespeichert werden, stärker- und Schreibschaltungen SAn liegt und die korn- aus denen die Daten jeder beliebigen Anzahl von Lese-B plementären Dateneingaben 75?liefert verstärkern ohne Beendigung eines Zeilenzyklus gele-Der Ausgang der Verzögerungsstufe 324 liefert au- sen oder verändert werden können. Ein Schreibbefehl ßerdem den Schreibbefehl für die Leseverstärker- und schreibt zum späteren Aufruf neue Daten in den Lese-Schreibschaltungen SAn. 40 verstärker sowie auch in die Speichermatrix. Ein Abruf
F ig.6 zeigt den Zusammenhang der an die zwölf erfolgt, wenn ein &4S-Signal auftritt. Ein Erneuern aller äußeren Anschlüsse des Chips 10 gelegten Signale, mit 64 Bits in der adressierten Zeile erfolgt automatisch Ausnahme der vier Versorgungsspannungen, und zwar durch ein Zeilenadressensignal RAS. Verbleibt der während eines typischen Lese-Veränderung-Schreib- Chipauswahl Ü5-Anschluß auf hohem Potential und Zyklus. Das Zeilenadressensignal ~RÄS führt automa- 45 weist dies darauf hin, daß der Chip nicht angesteuert tisch zu den Impulsen, die in dem Impulsdiagramm der wurde, dann geht der Datenausgang DO in einen »of-F i g. 3 dargestellt sind. Auf ähnliche Weise führt das fen« Zustand Ober. Ist der Chip angesteuert und befin-Spaltenadressensignal ~UÄ5 immer automatisch zu den det sich der Wfl/TiT-Eingang vor dem Zeilenadressensi-Signalen, die durch das Impulsdiagramm gemäß F i g. 5 gnal RAS auf niederem Potential, wodurch ein Schreibdargestellt sind und hängt vom Zustand am Chip-Aus- 50 zyklus, aber kein Lesezyklus eingerichtet wird, dann wahlCCS^Ansciiluß und am WK/TC-AnschluB ab. Im all- geht der Datenausgang DO in einen logiscii »!«-Zugemeinen bewirkt das durch eine abfallende Flanke dar- stand Ober. Ist der Chip angesteuert und befindet sich gestellte Zeilenadressensignal RAS, daß eine Adressen- der WÄ/Tß-Eingang auf hohem Patential, dann gibt der information auf den sechs Adresseneingängen in dem Datenausgang natürlich die in dem adressierten Spei-Zeilenspeicher 14 zwischengespeichert werden, wobei 55 cherelement gespeicherten Daten richtig wieder. Ein dann eine einzige Zeilenadressenleitung von RA\ bis weiterer wesentlicher Vorteil der Erfindung liegt darin, RAfA aktiviert und die Daten aus jedem Speicherele- daß die Daten von der Taktimpulsflanke Fc eines CAS-ment der Zeile in den zugehörigen Leseverstärker lö- Zyklus bis zur Flanke ßedes nächsten C4S-ZykIus gülschend eingelesen werden, wo sie gelesen, gespeichert tig bleiben.
und nach einer löschenden Ausgabe in der Speicherma- 60 Das Zeilenadressensignal RAS löst eine Folge von
trix ersetzt werden. Tritt für das Spaltenadressensignal Zeilensteuersignalen Ar bis Jr aus. Die Signalflanke Ar
CAS eine kurze Zeit später eine abfallende Flanke auf, fragt den Zeilenspeicher ab. Die Signalflanke Br gibt die
dann wird die neue Spaltenadresseninformation von Zeilenspeicher frei und läßt die sechs Pufferspeicher in
den sechs Adresseneingängen in den Spaltenspeicher 16 Abfragezustände übergehen, die den Zuständen auf den
gespeichert und der Zustand des Chip-Auswahleingangs 65 sechs Adressenleitungen entsprechen.
CS wird in den Chip-Auswahlspeicher 32 geladen. Das Es wird darauf hingewiesen, daß nach der Signalflan-
Spaltenadressensignal CAS kann außerdem einen ke Jr die Spannung auf jeder der 64 Spaltenleitungen
Schreibzyklus auslösen, wenn der WRITE-Eingang auf CBi bis CBu der in den jeweiligen Speicherelementen
R„Cm vor dem Auftreten des Zeilenadressensignal RAS gespeicherten Daten entspricht. Außerdem werden die Leseverstärker SA aufgesteuert gehalten, wenn logisch »0« gelesen wurde und sie bleiben gesperrt, wenn logisch »1« gelesen wurde, bis das Zeilenadressensignal RAS wieder einen positiven Spannungssprung durchführt und einen neuen Vorladezyklus auslöst (oder bis die Dd'tn durch einen Schreibzyklus verändert werden). Man erkinnt somit, daß die 64 Leseverstärker- und Schreibschaltungen SAι bis SAm als Register arbeiten, in das die 64 Bits der in den Speicherelementen der Adressenleitungen gespeicherten Daten zum Lesen übertragen werden, oder zum Schreiben oder für Lese-Veränderung-Schreib-Zyklen verändert werden können. Es kann eine beliebige Anzahl solcher Operationen mit mehreren C45-Zyklen während eines einzigen RAS-Zyk\us durchgeführt werden.
Erfährt das Zeilenadressensignal RAS einen positiven Sprung, dann geht die ausgewählte Zeilenleitung ΛΑ,_M wieder auf niederes Potential über und sperrt alle 64 Transistoren der Speicherelemente, wobei die Daten auf den jeweiligen Spaltenleitungen CB\ bis CSm auf den Kondensatoren der jeweiligen Speicherelemente RnCn, festgehalten werden. Es wird bemerkt, daß somit alle 64 Speicherelemente RnQ-M einer Zeile durch ein Zeilenadressensignal RAS automatisch erneuert werden, das zur periodischen Erneuerung der dynamischen Speicherelemente auch ohne nachfolgendes Spaltenadressensignal CAS auftreten kann.
Es wird jetzt auf die F i g. 4 und 5 Bezug genommen. Vor '"im Abfallen des Spaltenadressensignals CAS befinden sich die erste Spaltenvorladung FCP und die verzögerte Spaltenvorladung DCP auf hohem Potential.
Sowohl der tatsächlich als auch der komplementäre Ausgang der sechs Spaltenspeicher 16 sowie alle 64 Spaltenauswahlleitungen der 64 Spaltendekodierer 20 sind geerdet. Der Ausgang des NOR-Glieds 30 und die Verzögerungsstufe 324 sind ebenfalls geerdet, so daß die tatsächlichen und komplementären Ausgänge 326 und 328 des Eingabespeichers 26 auf Erdpotential liegen und die Transistoren 327, 328, 329 und 330 sind zur Isolierung der Datenhauptleitung 332 gesperrt, so daß sie auf Vco minus einen Schwellenwert vorladbar ist und die Transistoren 376 und 378 gesperrt sind. Da der Knoten 372 während der Vorladung auf Erdpotential liegt, ist der Transistor 340 zur Isolierung des Eingangs des Ausgabespeichers 28 gesperrt Der Knoten 342 liegt auf niederem Potential und hält somit den Transistor 364 gesperrt, so daß der Knoten 360 von letzten CAS-Zyklus an, bei dem das Signal Fc auf hohem Potential lag, auf hohem Potential verbleibt, obwohl der Transistor 362 jetzt gesperrt ist Da der. Knoten 360 auf hohem Potential verbleibt, bleiben die Daten im Ausgabespeicher 28 gültig, vorausgesetzt, daß der Chip während des vorhergehenden CAS-Zyklus adressiert wurde.
Fällt der Spaltenadressensignal CAS ab, dann steigt die Ausgangsspannung Ac des Inverters 300 sofort an. Dies läßt den Ausgang des Inverters 308, der die erste Spaitenvorladung FCP liefert, sofort abfallen, und läßt außerdem den Ausgang der Verzögerungsstufe 309, die das verzögerte Spaltenvorladesignal DCP liefert sofort einen negativen Spannungssprung durchführen. Fallen die erste Spaltenvorladung FCP und die verzögerte Spaltenvorladung DCP ab, dann werden die Transistoren 373 und 344 in Fig.4 gesperrt und isolieren die Vorladespannungen in den Knoten 374 bzw. 346. Außerdem sperrt der Transistor 390 und isoliert die Vorladespannung auf der Datenhauptleitung 332. Die Vorladetransistoren in den Spaltenspeichern 16, der Spaltendekodierer 20 und der Eingabespeicher 26 sind gesperrt. Die Vorladetransistoren in den Verzögerungsstufen 301 sowie 303 bis 306 sind ebenfalls gesperrt. Die Signalflanke Ac ist außerdem eine Abfrage für den Spaltenspeicher 16 und die Signalflanke Bc ist das Freigabesignal für den Spaltcnspeicher 16, welches die auf den sechs Adressenleitungen liegenden Daten in die sechs Bits des Spaltenspeichers zwischenspeichert.
ίο Die Signale Ar und ßrwerden außerdem an den Chip-Auswahlspeicher 32 gelegt, damit der Chip-Auswahlbefehl beim Auftreten des Signals Bczwischengespeichert wird. Der komplementäre Ausgang des Chip-Auswahlspeichers ist direkt an den Eingang der nächsten Verzögerungsstufe 303 gelegt.
Wurde der Chip angesteuert und befindet sich das Zeilenadressensignal 7£Ä3 auf niederem Potential, dann liefert der Chip-Auswahlspeicher ein Ausgangssignal für die Verzögerungsstufe 303, so daß die Signalflanken Cc bis Fc den in Kig.5 ausgezogen dargestellten Verlauf nehmen. Wurde der Chip nicht angesteuert oder liegt das Zeilenadressensignal RAS nicht auf niederem Potential, dann treten die Signale Cc bis Fc gemäß den gestrichelten Linien in Fig.5 nicht auf. Im letzten Fall wird der Spaltendekodierer 20 nicht durch das Signal Dc freigegeben und es wird kein Spaltenauswahlbefehl Cs an die adressierte Spalte gelegt.
Es wird außerdem darauf hingewiesen, daß der· Ausgabespeichervorladeknoten DOLP beim Auftreten des Signals Bc einen positiven Spannungssprung erfährt, wodurch der Ausgabespeicher 28 in den Vorladezustand gebracht wird und der tatsächliche und der komplementäre Ausgang auf Erdpotential abfallen und die Transistoren 386 und 388 sperren. Wurde der Chip nicht angesteuert oder trat kein RA S-Signal auf, dann bleibt das Ausgabespeicherfreigabesignal DOLE am Knoten 360 wegen des Fehlens des Signals Fc auf niederem Potential, der tatsächliche und der komplementäre Ausgang 382 und 384 bleiben ebenfalls auf niederem Potential und der Datenausgang bleibt offen, so daß die zu vielen Chips gehörende Datenausgabehauptleiiung in einem Speichersystem gültige Daten von dem angesteuerten Chip erhält.
Es sei angenommen, daß der Chip angesteuert wurde und ein Lese-Veränderung-Schreib-Zyklus durchgeführt werden soll, d. h. Daten sollen aus einem bestimmten Speicherelement gelesen und neue Daten sollen in dieses Speicherelement eingeschrieben werden. F i g. 7 zeigt einen derartigen Zyklus. Der Zyklus beginnt beim Abfallen des Zeilenadressensignals RAS. Der Zustand der sechs Adressenleitungen wird bei der abfallenden Funke des RAS-Signals in den Zeiienspeichem 14 zwischengespeichert und die Daten aus den 64 Speicherelementen der adressierten Leitung werden entsprechend dem Zustand der 64 Transistoren Qs in das von den 64 Leseverstärkern gebildete Register übertragen.
Die Adresseneingaben werden zu irgendeinem Zeitpunkt nach dem Auftreten der Signalflanke Dr extern von gültigen Zeüenadressen RA in gültige Spaltenadressen CA verändert und das Spaltenadressensignal CAS fällt zu irgendeinen Zeitpunkt danach ab, um die neuen, die Spalte bezeichnenden Adressendaten in die Spaltenspeicher 16 zu übertragen. Dies tritt in all den Fällen auf, die zuvor nach dem Auftreten der Signalflanken Ac und Bc beschrieben wurden. Da der Chip angesteuert wurde, geht außerdem der komplementäre Ausgang des Chipauswahlspeichers auf hohes Potential über, so daß die Signalflanken Cc bis Fc der Verzöge-
9 10
rungsstufen 303 bis 306 auftreten. Als Folge davon gibt zurück. Dies beendet das Signal auf der Zeilenadressendie Signalflanke Dc den Spaltendekodierer 20 frei, der leitung RA\ ; im Speichern der Daten in einem Speieinen Spaltenauswahlbereich auf einer der 64 Spalten- cherelement, und beendet außerdem die Spaltenausauswahileitungen erzeugt. Dies steuert die Transistoren wahl CS-Ausgabe aus dem Spaltendekodierer 20. Einen ζ>ιο und Qu der angesteuerten Leseverstärker- und 5 Verzögerungszyklus später gehen die verzögerte Zei-Schreibschaltung S/4i bis 5/4m auf. Enthält der Lesever- lenvorladung DRP und die verzögerte Spaltenvorlastärker einen Zustand logisch »0«, d. h. ist der Transistor dung DCP auf hohes Potential über. Der Grund für ein Qe aufgestellt und befindet sich die Spaltenleitung CBi verzögertes Vorladesignal liegt darin, die Spaltenleitung auf niedereivi Potential, dann wird die Datenhauptlei- CB1 bis nach dem Sperren des Speicherelementtransitung 332 über die Transistoren Qa und Qw auf Erdpoten- io stors beispielsweise durch die wieder auf Erdpotential tial entladen. Es wird darauf hingewiesen, daß sich die übergehende Zeilenadressenleitung RA\ sicher auf der Ausgabespeicherisolationssteuerung DOLIC vom Kno- richtigen Spannung zu halten, so daß in den Speichereleten 372 während dieses Zeitraumes auf hohem Potential menten RnCn, klare logische Potentiale verbleiben, befindet, so daß der Transistor 340 aufgesteuert ist und Durch den Lese-Veränderung-Schreib-Zyklus wurden Knoten 160 des Ausgabespeichers 28 entlädt. Beim is den somit Daten von allen Speicherelementen der Auftreten des Signals Fc wird der Transistor 362 dann adressierten Zeile in die zugehörigen Leseverstärkeraufgesteuert und läßt das Ausgabespeicherfreigabesi- und Schreibschaltungen &4ι_μ übertragen, in dene:i die gnal DOLEeinen positiven Spannungssprung durchfüh- entsprechenden Transistoren Qi zur richtigen Speicheren, wobei der komplementäre Ausgang auf hohes Po- rung der aus den jeweiligen Speicherelementen RnCn, tential folgt, da der Knoten 160 entladen wird. Wird 20 der zugehörigen Spaltenleitungen CBt-M gelesenen umgekehrt der Transistor Qs der adressierten Lesever- Daten aufgesteuert oder abgeschaltet wurden. Die auf stärker- und Schreibschaltung abgeschaltet, was der der adressierten Spaltenleitung CSj_M gespeicherte In-Speicherung eines Zustandes logisch »1« in dem adres- formation wird nur dann in den Ausgabespeicher 28 sierten Speicherelement entspricht, dann bleibt die Da- übertragen, wenn der Chip angewählt wird. Die Ausgatenhauptleitung 332 auf hohem Potential und ein Zu- 25 beklemme aller unangesteuerten Chips nimmt unabhänstand logisch »1« wird in den Ausgabespeicher 28 zwi- gig den Zustand einer offenen Schaltung an, wenn ein schengespeichert, während der wahre Ausgang dem Si- CÄS-Befehl vorliegt. Durch das lV/?/7E-Signal werden gnal DOLE auf hohen Potential folgt und der Transistor Daten in den Eingabespeicher 26 aller Chips getaktet. 174 den Knoten 164 erdet Die Ausgänge 382 und 384 Die neuen Daten werden dann zur adressierten Spaltendes Ausgabespeichers steuern dann entweder den Tran- 30 leitung CSi - μ und dadurch zum adressierten Speichersistor 388 oder den Transistor 386 auf, um entweder element transferiert und der Leseverstärker SA der einen Zustand logisch »1« oder »0« am Datenausgang adressierten Spalte wird nur für die angesteuerten des Chips zu erzeugen. Chips richtig aktualisiert Eingabedaten werden in die
Die neu einzuschreibenden Daten werden zu irgend- Eingabespeicher 26 aller Chips getaktet, jedoch nur in
einem Zeitpunkt vor dem Abfallen des Schreibbefehls 35 den ausgewählten Chips auf die adressierte Spaltenlei-
WRITE gemäß F i g. 6 an die Dateneingabeklemme 320 tung CSi -m übertragen. Während des Schreibvorgangs
des Eingabespeichers 26 gelegt Der Aufbau des Einga- ist der Ausgabespeicher 28 isoliert und enthält weiterhin
bespeichers 26 entspricht dem Aufbau der bereits be- gültige, aus den Speicherelementen während des Lcse-
schriebenen Eingabespeicher. Wenn das Spaltenadres- Vorgangs eingelesene Daten im Lese-Veränderung-
sensignal C45und der WRITE-Befehl auf niederem Po- 40 Schreib-Zyklus. Die Ausgabedaten bleiben bis zu der
tential liegen, dann erfährt der Ausgang des NOR- dem nächsten Zeilenadressensignal CAS folgenden Si-
Glieds 30 einen positiven Spannungssprung. Der Aus- gnalflanke ßcgültig.
gang des NOR-Glieds 30 liefert ein Eingabespeicherab- F i g. 7 zeigt, daß aufeinanderfolgende Spaltenadrestastsignal DILS gemäß F i g. 5 für den Eingabespeicher sensignale CAS\ bis CASn während eines einzigen Zei-26 und steuert außerdem die Verzögerungsstufe 324 an, 45 lenadressensignals RAS erzeugt werden, um verschiedie nach einer kurzen Verzögerungszeit das Eingabe- dene Spaltenadressen 404a und 4040 in den Spaltenspeispeicherfreigabesignal DILEgemäß Fig.5 an den Ein- eher 16 zu takten. Während jedes einzelnen Spaltengabespeicher 26 liefert und dadurch das Zwischenspei- adressensignals CASi bis CASn kann ein Lese-, ein Leseehern der neu eingegebenen Daten in den Eingabespei- Veränderung-Schreib- oder lediglich ein Schreibzyklus eher 26 beendet Wird der Eingabespeicher 26 freigege- 50 ohne Verzögerung jenes Anteils des Zeilenadressenzyben, dann bewirken die Ausgänge 326 und 328, daß der klus eingerichtet werden, welcher dem ersten Spaltenmit den Transistoren 327 und 328 aufgebaute tatsächli- adressenzyklus vorangehen muß, jedoch den übrigen ehe Datenpuffer die Datenhauptleitung 332 entweder in Spaltenadressenzyklen, die die gleiche Zeilenadresse den Zustand logisch »0« oder logisch »1« übergehen teilen, n'cht voranzugehen braucht Dies ist deswegen läßt 55 möglich, da die gesamte Eingabe- und Ausgabeschal-
Es wird darauf hingewiesen, daß der Ausgang der tung vom Spaltenadressensignal gesteuert wird.
Verzögerungsstufe 324 durch das Aufsteuern der Tran- Brauchen keine Daten aus dem adressierten Spei-
sistoren 376 und 378 ein Abfallen der Spannung am cherelement gelesen zu werden.dann kann der Lesevor-
Ausgabespeicherisolierungssteueranschluß 372 auf Erd- gang durch Anlegen eines HWTE-Befehls vor dem An-
potential bewirkt, wobei der Transistor 340 gesperrt 60 steigen des DOLf-Signals beim Auftreten der Signal-
und der Ausgabespeicher 28 von der Datenhauptleitung flanke Fc unterdrückt werden. Es können entweder das
isoliert wird, so daß die vom adressierten Speicherele- Spaltenadressensignal CAS oder das WRITE-SigmX zur
ment gerade gelesenen Daten gültig bleiben, selbst Ausgabesteuerung für das NOR-Glied 30 herangezogen
wenn der Schreibvorgang den Zustand der Datenhaupt- werden und den Schreibzyklus auslösen. Befindet sich
leitung verändert 65 das WR/TE-Signal vor dem Abfallen des C43?-Signals
Nach Abschluß des Zeilenadressensignals RAS und auf niederem Potential, dann bewirkt ein Abfallen von
des Spaltenadressensignals CAS gehen alle Steuerst- C~Ä5 ein Ansteigen der Spannung am Ausgang des gnaie Ar bis Jr und Ac bis Fc wieder auf Erdpotential NOR-Glieds 30 und somit den Transfer -von neuen Da-
11
ten in den Eingabespeicher 26. Das Ausgangssignal DILE von der Verzögerungsstufe 324 steuert die Transistoren 376 und 378 aus F i g. 4 etwa zur gleichen Zeit auf, zu der die Signalflanke Bc auftritt, so daß die Ausgabeisolierungssteuerung einen negativen Spannungssprung durchführt und den Isolierungstransistor 340 sperrt. Da ein gesperrter Transistor 340 ein Entladen des Ausgabespeichers 28 verhindert, bleiben dessen Transistoren teils aufgesteuert und teils gesperrt, so daß der Ausgabespeicher 28 einen Zustand logisch »1« ausgibt, wenn die Signalflanke Fc nach dem Signa! Ec das Speicherfreigabesignal am Knoten 360 liefert. Dadurch geht die Ausgabeklemme unabhängig in einen Zustand logisch »1« über und zeigt an, daß lediglich der Schreibzyklus durclige.'ührt wurde.
Hierzu 6 Blatt Zeichnungen
20
25
30
35
40
45
50
55
60
65

Claims (2)

ι ■ ■ ■ 2 Merkmalen des Patentanspruchs 1. Patentansprüche: Dadurch wird erreicht, daß nach der Ansteuerung einer Zeile der Speicherzellenmatrix nacheinander, d. h.
1. Verfahren zum Adressieren der Speicherzellen nicht gleichzeitig alle Spähen angesteuert werden, deeines auf einem monolithischen Halbleiterbaustein 5 ren anzusteuernde Zellen auf der gleichen Zeile liegen, gebildeten dynamischen Randomspeichers mit Ein- Dies verringert die Zugriffszeit zu den Speicherzellen transistor-Speicherzellen, die in Zeilen und Spalten beträchtlich, denn die Zeilenadressendaten brauchen angeordnet sind und zeilenweise sowie spaltenweise stets nur einmal eingegeben zu werden.
adressiert werden, dadurch gekennzeich- Eine vorteilhafte Ausgestaltung der Erfin/hmng erne t, daß während der Adressierung einer Zeile die io gibt sich aus dem Unteranspruch. Die Erfindung wird im einzelnen Bits dieser Zeile nacheinander per Spal- folgenden anhand von Figuren näher erläutert; es zeigt
tenadresse adressiert werden. F i g. 1 ein schematisches Blockschaltbild eines dyna-
2. Verfahren nach Anspruch 1, dadurch gekenn- mischen Randomspeichers;
zeichnet, daß die Zeilenadressierung durch die wäh- F i g. 2 ein schemalisches Blockschaltbild einer Zei-
rend des Auftretens eines Zeilenadressensignals i.<= lentakt- und Steuerschaltung des Randomspeichers ge-
7E43 an den Adresseneingängen des Halbleiterbau- maß F i g. 1;
steins anliegenden Spannungen und die Spalten- Fig.3 ein Impulsdiagramm zur Erläuterung der Ar-
adressiening durch die während des Auftretens von beitsweise der Zeilentakt- und Steuerschaltung gemäß
Spaltenadressensignalen CAS1, an den Adressenein- F i g. 2;
gangen anlegenden Spannungen erfolgen. 20 F ig. 4 ein schematisches Blockschaltbild einr Spaltentakt- und Steuerschaltung des Randomspeichers ge-
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