DE2545313A1 - Dynamischer misfet randomspeicher in integrierter schaltung - Google Patents

Description

Dynamischer MISFET Randomspeicher in integrierter Schaltung

Die Erfindung betrifft einen dynamischen MISFET Randomspeicher in hochintegrierter Schaltung, insbesondere betrifft die Erfindung eine integrierte Schaltung mit einer großen Anzahl von binären Speicherelementen, die zum Auslesen der Daten aus den Speicherelementen oder zum Einschreiben von Daten in die Speicherelemente für direkten Zugriff adressierbar sind.

Es ist bekannt, -Randomspeicher aus einer großen Anzahl von integrierten Halbleiterschaltungsbausteinen aufzubauen, die jeweils eine große Anzahl von Speicherelementen für binäre Daten besitzen. Die allgemein üblichen und am höchsten integrierten Schaltungen enthalten bislang lediglich 1024 Speicherelemente, die jeweils einen Speicherkondensator und drei oder mehrere MOSFETs zum Speichern und Lesen der Speicherkondensatorspannung aufweisen. Es ist außerdem bekannt, dynamische Speicherelemente mit nur einem Transistor je Speicherelement zu verwenden, so daß e.uie große Anzahl derartiger Speicherelemente auf einem einzigen kleinen integrierten Baustein

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untergebracht werden können. Das Auslesen und Feststellen, ob ein logischer Zustand "1" oder "0" in einem derartigen Speicherelement gespeichert ist, ist wegen der verhältnismäßig geringen Spannungsänderung beim Adressieren des Speicherelementes äußerst schwierig. Große Schwierigkeiten ergeben sich auch bei einer Steigerung der Anzahl von Speicherelementen aus der größeren Anzahl der notwendigen Adresseneingänge für das eindeutige Festlegen eines bestimmten Speicherelementes. Die zum Auslesen eines bestimmten Datenbits benötigte Zeit, allgemein als Zugriffszeit bezeichnet, stellt immer einen kritischen Faktor für Randomspeicher dar. Da üblicherweise eine große Anzahl von Randomspeichern in Systemen von hoher Packungsdichte verwendet werden, wird ein besonderes Augenmerk auf eine geringe Leistungsaufnahme gerichtet.

Der Erfindung liegt demgegenüber die Aufgabe zugrunde, einen höher integrierten, verbesserten Randomspeicher auf einem einzigen halbleitenden Monolithen zu schaffen.

Zur Lösung dieser Aufgabe dient ein Randomspeicher mit 4096. Speicherelementen, die in 64 Zeilen und. 64 Spalten angeordnet sind. Der auf einem Chip angeordnete Randomspeicher besitzt sechs Adressenleitungen, die zu den Eingängen eines 6-Bit-Zwischenspeichers für die Zeilenadressen, im folgenden Zeilenspeicher genannt, so wie zu den Eingängen eines 6~Bit-Zwischen-

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Speichers für die Spaltenadressen, im folgenden als Spaltenspeicher bezeichnet, führen. Auf den 6 Eingangsleitungen auftretende, die Zeile eines bestimmten Speicherelementes bezeichnende Daten werden durch einen Zeilenadressenabtastimpuls in die Zeilenspeicher getaktet. Der Zeilenadressenabtastimpuls löst einen automatischen Zyklus aus, der den in jedem Speicherelement der adressierten Zeile gespeicherten logischen Zustand feststellt, diesen an ein entsprechendes Bit eines 64-Bit-Speicherregisters überträgt und den ursprünglichen Zustand des Speicherelementes wiederherstellt. Die Adressendaten werden anschließend an die die Spalten eines bestimmten Speicherelementes bezeichnenden sechs Adresseneingänge gelegt und ein Spaltenadressenabtastimpuls bewirkt das Speichern der Adressendaten im Spaltenspeicher. Wird der Chip durch ein Signal an einem Chipauswahleingang angesteuert, dann wird die Spaltenadresse dekodiert und die an dem adressierten Speicherplatz liegenden Daten des 64-Bit-Registers werden in einen Ausgabespeicher übertragen. Ein an den Chip gelegter Schreibbefehl taktet neue Daten in einen Eingabespeicher und überträgt diese sowohl in das adressierte Bit des Spaltenregisters, als auch an das adressierte Speicherelement der Speichermatrix. Nach Abschluß der Zeilenabtastung sind die 64 Speicherelemente der adressierten Zeile automatisch mit den zuvor aus den Speicherelementen eingelesenen Daten mit der Ausnahme erneuert, daß das adressierte Bit des Spaltenregisters verändert sein kann. Zwischen aufein-

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ander folgenden Lesezyklen liegen im Ausgabespeicher gültige Daten vor. Tritt der Schreibbefehl vor dem Zeitpunkt einer vorzunehmenden Datenübertragung an den Ausgabespeicher auf, dann unterbricht er den Lesezyklus, wobei der Datenausgang in den logischen Zustand "1" übergeht. In einer Ausführung der Erfindung ist die Zugriffszeit wesentlich reduzierbar, wenn die in einer Zeile vorhandenen Speicherelemente aufeinanderfolgend adressiert werden, da bei einmal adressierter Zeile und bei erfolgtem Datentransfer zum Spaltenregister Lese-, Schreiboder Lese-Veränderung-Schreib-Zyklen an jeder Anzahl von Bits im Spaltenregister sequentiell durchführbar sind, indem lediglich die Adresseneingänge für jede Folge von Spaltenabtastimpulsen verändert werden. Da der erfindungsgemäße Randomspeicher lediglich sechs Adressenanschlüsse und insgesamt nur 12 Datenanschlüsse benötigt, ist der Chip in einem üblichen Dual-Inline IC Gehäuse mit 16 Anschlüssen unterbringbar. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Ansprüchen.

Im folgenden wird die Erfindung anhand von Figuren näher erläutert; es zeigen:

Fig. 1 ein schematisches Blockschaltbild des erfindungsgemäßen dynamischen Randomspeichers;

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Fig. 2 ein schematisches Schaltbild einer der 64 Leseverstärker- und Schreibschaltungen des Randomspeichers gemäß Fig. 1;

Fig. 3 ein schematisches Blockschaltbild der Zeilentakt- und Steuerschaltung des Randomspeichers gemäß Fig. 1.

Fig. 4 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der Zeilentakt- und Steuerschaltung gemäß Fig. 3.

Fig. 5 ein schematisches Blockschaltbild der Spaltentakt- und Steuerschaltung des Randomspeichers gemäß Fig. 1;

Fig. 6 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der Spaltentakt- und Steuerschaltung aus Fig. 5;

Fig. 7 ein schematisches Schaltbild einer typischen, in den Takt- und Steuerschaltungen gemäß den Fig. 3 und 5 verwendeten Verzögerungsstufe;

Fig. 8 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der Verzögerungsstufe gemäß Fig. 7;

Fig. 9 ein schematisches Schaltbild eines typischen Eingabespeichers des Randomspeichers gemäß Fig. 1;

Fig. 10 ein schematisches Schaltbild eines in den Zeilen-.und Spaltendekodierschaltungen des Randomspeichers gemäß Fig. 1 verwendeten Dekodierers;

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Fig. 11 ein schematisches Schaltbild des Datenausgabespeichers aus der Schaltung gemäß Fig. 1;

Fig. 12 ein schematisches Schaltbild eines NOR-Gatters der Schaltung aus Fig. 1;

Fig. 13 ein Impulsdiagramm zur Erläuterung eines typischen Lese-Veränderung-Schreibzyklus der Schaltung, gemäß Fig. 1;

Fig. 14 ein schematisches Impulsdiagramm zur Erläuterung des "Page"-Modus der Schaltung gemäß Fig. 1.

Die Beschreibung ist in zwei Teile gegliedert. Der erste Teil beschreibt die Schaltungselemente, ohne auf die Arbeitsweise einzugehen. Der zweite Teil erläutert die Arbeitsweise des erfindungsgemäßen Randomspeichers unter der Annahme, daß der Aufbau der Schaltung aus dem ersten Beschreibungsteil vertraut ist.

Der erfindungsgemäße dynamische Randomspeicher ist in Fig. allgemein mit dem Bezugszeichen 10 versehen. Der dynamische Randomspeicher 10 ist als einzelne integrierte Schaltung unter Verwendung von MISFET-Technologie hergestellt. Der Randomspeicher 10 gemäß Fig. 1 ist ein N-Kanaltyp, es ist jedoch auch ein P-Kanaltyp verwendbar. In der Beschreibung bezeichnet "hoch" die Spannung V_ccr und zwar als positive Spannung für

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N-Kanaltypen oder als negative Spannung für P-Kanaltypen, während "tief¹¹ Erdpotential bezeichnet. Ferner bezeichnet ein positiver Spannungsprung den übergang von logisch "0" auf logisch "1", während ein "negativer Spannungssprung den übergang von "1" auf "0" bedeutet'

Der Randomspeicher 10 weist vorzugsweise 4096 binäre Speicherelemente in einer 64 χ 64 Matrixanordnung mit den Zeilen R* bis Rg. und den Spalten C. bis C_ß4 auf. Jedes Speicherelement, beispielsweise das Speicherelement R-iC.. besteht aus einem Feldeffekttransistor 11 und einem kondensator 12. Die Steuerelektrode des Transistors 11 und die Steuerelektroden aller anderen Speicherelemente der ersten Zeile sind mit einer Zeilenadressenleitung RA₁ verbunden. Die Zeilenadressenleitungen RA₀

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bis RA,-„ sind auf ähnliche Weise mit den Steuerelektroden der jeweiligen Transistoren in den Speicherelementen der Zeilen 2 bis 64 verbunden. Der Transistor 11 und der Kondensator 12 liegen wie die Transistoren und Kondensatoren aller anderen Speicherelemente der ersten Spalte zwischen einer Spaltenhauptleitung CB₁ und einem festen Potential, beispielsweise V.,- oder im vorliegenden Fall Erdpotential. Die Transistoren und Kondensatoren der Speicherelemente aus den Spalten 2 bis 64 sind auf ähnliche Weise jeweils mit den Spaltenhauptleitungen CB₂ bis CB,. verbunden.

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Vorteilhafterweise werden nur 12 binäre Bits zum individuellen Adressieren der 4096 Speicherelemente benötigt. Es werden jedoch lediglich 6 gemeinsame Adresseneingänge ununterbrochen an einen 6-Bit-Zeilenadressenspeicher 14 und an einen6-Bit-Spaltenadressenspeicher 16 gelegt. In den Zeilen- und Spaltenadressenspeichern, kurz Zeilen- und Spaltenspeicher genannt, werden 6-Bit-Zeilen und 6-Bit-Spalteninformation in Mehrfachschaltung betrieben. Ein Zeilenadressendekodierer 18 wählt eine der Zeilenadressenleitungen RA₁ bis RA₆₄ in Abhängigkeit von den im Zeilenspeicher gespeicherten 6 Datenbits aus. Die 64 Spaltenhauptleitungen CB₁ bis CB₆- sind jeweils mit 64 Leseverstärker- und Schreibschaltungen SA₁ bis SA₆₄ verbunden, die ein 64-Bit-Register bilden. In Abhängkeit von einer bestimmten, im Spaltenspeicher 16 gespeicherten 6-Bit-Adresse wird einer der 64 Leseverstärker vom Spaltendekodierer 20 ausgewählt.

Der Zeilenspeicher 14, der Zeilenadressendekodierer 18 und die Zeilenlese- und -erneuerungszyklen der Leseverstärker SA₁ bis SA^. werden auf vorbestimmte Weise durch eine Zeilentakt- und Steuerschaltung 22 in Abhängigkeit .von Z'eilenabtastimpulsen automatisch betrieben. Der Zeilenspeicher 16, die Spaltendekodierung 20, die Spaltenlese- und Schreibzyklen der Leseverstärker- und Schreibschaltungen SA₁ bis SA₆₄ sowie der Datenausgabe- und Zwischenspeicher 28 werden in Abhängigkeit von Spaltenabtastimpulsen durch eine Spaltentakt- und Steuerschaltung 24 automatisch betrieben.

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Am Dateneingang liegt ein Zwischenspeicher 26, der von der Spaltentakt- und Steuerschaltung 24 und dem WRITE-Eingang gesteuert wird. Ein Schreibbefehl wird zusammen mit dem Spaltenabtastimpuls an ein NOR-Gatter 30 und ein Chip-Auswahlsignal an einen Chip-Auswahleingangsspeicher 32 gelegt. Zum Betrieb der Schaltung sind vier Spannungseingänge V__, ^V _GG^ V__, und GND notwendig, die zusammen mit 34 bezeichnet sind. Es wird darauf hingewiesen, daß lediglich 16 äußere Anschlüsse für den Betrieb des Randomspeichers 10 notwendig sind, der sich somit in einem üblichen mit 6 Anschlüssen versehenen Gehäuse unterbringen läßt.

Jede der Leseverstärker- und Schreibschaltungen SA₁ bis SA_fi4 hat den in Fig. 2 dargestellten und mit SA₁ bezeichneten Aufbau. Jeder Leseverstärker wird durch eine Anzahl von Signalen der Zeilentakt- und Steuerschaltung 22 gesteuert, die entlang des oberen Randes der Fig. 2 angedeutet sind, sowie durch Signale von der Spaltentakt- und Steuerschaltung 24, der Dateneingangsverriegelung 26 und dem Spaltendekodierer 20, die am rechten Rand der Fig. 2 dargestellt sind. Es wird darauf hingewiesen, daß die Steuerleitungen für die Leseverstärker- und Schreibschaltungen SA., SA₂ und SAg. in Fig. 1 günstigerweise in derselben Reihenfolge angeordnet sind, wie es der Fall wäre, wenn die Schaltung gemäß Fig. 2 um 90 gegen den Uhrzeigersinn gedreht würde.

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Der Leseverstärker SA₁ enthält beispielsweise die Transistoren Q₁ und Q₂/ Q₃ und Q₄ sowie Q₅ und Q_g, die zwischen der Spaltenhauptleitung CB₁ und einer Laufbeginnklemme 50 liegen. Kapazitive Verzweigungspunkte 52, 54 und 56 sind zwischen den Transistoren Q₁ und Q₂, Q_ und Q. sowie Q₅ und Q_g gebildet, die kleine Speicherkapazitäten, dargestellt durch Kondensatoren 62, 64 und 66 besitzen. Verzweigungspunkte sind im folgenden als Knoten bezeichnet. Die Steuerelektroden der Transistoren Q_ und Q₅ sind mit einer Bezugsspannungsfreigabeleitung 58 und die Steuerelektrode des Transistors Q₁ ist mit einer Signalfreigabeleitung 60 verbunden. Die Steuerelektrode des Transistors Q. wird vom Knoten 52, und die Steuerelektrode des Transistors Q₂ vom Knoten 54 gesteuert. Die Abmessungen der Transistoren Q₉ und Q. und/oder der Kondensatoren 62 und 64 sind so gewählt, daß bei gleicher Spannung an den Knoten 52 und 54 und beim Umschalten der Laufbeginnleitung 50 von etwa V„ auf Erdpotential der Knoten 54 sich schneller entlädt, um sicherzustellen, daß der Transistor Q~ gesperrt und der Transistor Q. leitend verbleiben. Liegt umgekehrt der Knoten 52 auf einem vorgegebenen niedereren Potential als der Knoten 54, dann bleiben beim Schalten der Laufbeginnleitung 50 von etwa V_,„ auf Erdpotential der Transistor Q₂ leitend und der Transistor Q₄ gesperrt. Es wird darauf hingewiesen, daß der Knoten 52 außerdem die Steuerelektrode des Transistors Q₆ steuert. Bleibt somit der Knoten 52 auf einem höheren Potential, dann folgt

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der Knoten 56 dem Knoten 50 auf Erdpotential. Folgt umgekehrt der Knoten 52 dem Knoten 50 auf Erdpotential, dann verbleibt der Knoten 56 auf etwa V__. Der Knoten 56 liegt an der Steuerelektrode des Transistors Q₇, der den Rückstellknoten 70 mit der Steuerelektrode des Transistors Qg verbindet. Ein Bootstrap-Kondensator 72 liegt zwischen den Knoten 74 und und arbeitet als Bootstrap-Schaltung zur Beibehaltung einer völligen Aufsteuerung des Transistors Q₇ in Abhängigkeit von einer Spannungserhöhung am Rückstellknoten 70, wenn der Knoten 56 auf einer hohen Spannung liegt.

Ein Transistor Q_g verbindet die Spaltenhauptleitung CB₁ mit der Versorgungsspannung V_QG zur Vorladung der Spaltenhauptleitung auf V-,,-, minus einen Schwellwert während des Vorladezyklus. Die Steuerelektrode des Transistors Q~ wird von der Verzögerezeilenvorladungsleitung 76 gesteuert. Ein Transistor Q_1n liegt zwischen der Spaltenhauptleitung CB₁ und der Datenhauptleitung und wird von der Spaltenauswahleingangsleitung 80 gesteuert. Die Spaltenauswahleingangsleitung 80 liegt außerdem an der Steuerelektrode eines Transistors Q₁₁ zur Freigabe eines Schreibbefehls, der dann, an die Steuerelektroden der Transistoren Q₁₂ und Q₁₃ nur des ausgewählten Leseverstärkers gelegt wird. Der Transistor Q₁₂ verbindet die komplementäre Dateneingangsleitung 82 mit dem Knoten 74 und der Transistor Q₁-. legt den Entladeknoten 56 im auf gesteuerten Zustand an Masse. Der Transistor Q... wird durch eine, verzögerte Spalten-

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Vorladung 86 während der Vorladezeit zu« Erden des Knotens 87 aufgesteuert.

Die Zeilentakt- und Steuerschaltung 22 ist in Fig. 3 in Einzelheiten dargestellt. Ein Zeilenabtastimpclseingang RAS wird an einen äußeren Anschluß 21 und anschließend an einen Inverter 100 gelegt. Der Ausgang des Inverters 100 wird an eine Kaskade von 8 Verzögerungsstufen 101 bis 108 geführt. Der Ausgang des Inverters 100 liegt außerdem an Eingang eines Inverters 110, dessen Ausgang mit einer Verzögerungsstufe 112 verbunden ist. Der Ausgang des Inverters 110 ist an die Vorladeeingänge der Verζögerungsstufen 101 bis 108 sowie an den Eingang einer Verzögerungsstufe 112 gelegt. Der Ausgang des Inverters 100 liegt außerdem am Vorladeeingang der Verzögerungsstufe 112. Der Aufbau jeder der Verzögerungsstufen ist durch die schematische Schaltung gemäß Fig. 7 dargestellt. Die Verzögerungsstufe 101 ist beispielsweise in der US-Patentanmeldung 337 beschrieben. Sie weist eine Bootstrap-Schaltung bestehend aus den Transistoren 120 und 121 auf, die zwischen V--, und Erde

Vati

in Reihe liegen und einen Ausgangsknoten D bilden. Ein Transistor 123 verbindet V-- mit der Steuerelektrode des Transistors

Cat·

120, welche den Knoten C bildet. Ein Kondensator 124 koppelt den Ausgangsknoten D mit dem Knoten C. Bin Abstimmeingangsknoten 125 liegt direkt an der Steuerelektrode des Transistors 123 und am Eingang einer ersten Abstimmstufe bestehend aus den

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Transistoren 126 und 127, die zwischen V_GG und Erde liegen und deren Ausgang der Knoten A ist. Dieser ist mit dem Eingang einer zweiten Abstimmstufe bestehend aus den Transistoren 128 und 129 zwischen V_rr und Erde verbunden, welche einen Ausgangsknoten B aufweist. Der Knoten B liegt an der Steuerelektrode des Transistors 121. Ein Transistor 130 verbindet den Knoten

C mit Erde. Ein Vorladesignal wird an die Steuerelektrode der Transistoren 127, 128 und 130 gelegt und der Knoten mit R bezeichnet, da das Vorladesignal die Stufe "rückstellt".

Die Arbeitsweise der Verzögerungsstufe gemäß Fig. 7 wird durch das Impulsdiagramm der Fig. 8 erläutert, in welchem die Kurven die Spannungen an den mit den gleichen Bezugszeichen versehenen Knoten angeben, wobei die Bezugszeichen in Fig. 8 mit dem Zusatz "v" versehen sind. Unter der Annahme, daß beispielsweise der Eingang 125 auf niederer Spannung, also auf Erdpotential und der Vorladeknoten R hoch, das heißt auf V-, liegt, seien die Transistoren 127, 128 und 130 aufgesteuert und legen die Knoten A und C auf Erdpotential und den Knoten B auf einen Schwellwert unter V_GG, was den Transitor 121 aufsteuern und den Ausgangsknoten D auf Erdpotential halten würde. Vor dem Übergang des Eingangsknotens 125 von niederem auf höheres Potential fällt die Spannung am Knoten R gemäß Fig. 8 ab. Als Folge davon werden die Transistoren 127, 128 und 130 gesperrt und der Trcinsistor 123 auf gesteuert, σο daß der Knoten C auf

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V_ gelangt, während der Knoten B auf dem hohen Potential verbleibt. Gleichzeitig steigt das Potential am Knoten A beim Durchschalten des Transistors 126 an, wodurch der Transistor 129 aufsteuert und der Knoten B gegen Erde abfällt, so daß der Transistor 121 einen vorbestimmten Zeitraum nach dem Aufladen des Knotens C auf im wesentlichen V„_, minus einen Schwellwert abgeschaltet wird, während der Knoten D auf Erdpotential verbleibt. Schaltet der Transistor 121 ab, dann erhöht sich die Spannung am Knoten D, die den Knoten C aufgrund des Kondensators 124 über V„~ raufzieht, so daß der Transistor 120 voll aufgesteuert bleibt und den Knoten D sehr schnell auf V__r ansteigen läßt. Erhöht sich die Spannung am Vorladeknoten R wiederum, dann sinkt die Spannung an den Knoten A, C und D ab, während der Knoten B eine Spannungszunähme verzeichnet.

Die Zexlentaktxmpulse A_n bis J_n in Fig. 4 stellen die vom Inverter 100 und den Verzögerungsstufen 101 bis 108 erzeugten Spannungen bezüglich des Zeilenabtastimpulses RAS dar. Die Ausgänge der entsprechenden Bauelemente sind mit denselben Bezugszeichen wie die Taktimpulse bezeichnet. Außerdem ist das Ausgangssignal des Inverters 110 als erste Zeilenvorladung (FRP) in Fig. 4 bezeichnet, was im wesentlichen im Zeilenabtastimpuls, jedoch auf dem höheren Potential V_ entspricht, nämlich typischerweise 12 Volt, im Gegensatz zu TTL Spannungen, die üblicherweise kleiner als 3 Volt sind. Das Ausgangssignal

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der Verzögerungsstufe 112 wird als verzögerte Zeilenvorladung (DPR) bezeichnet. Das DPR-Signal geht mit dem Zeilenabtastimpuls RAS von V"_GG auf Erdpotential über, da die Verzögerungsstufe 112 vom Taktimpulsausgangssignal A_R zurückgestellt wird. Die verzögerte Zeilenvorladung DPR geht nach einem Verzögerungsintervall nach dem Ansteigen der ersten Zeilenvorladung gemäß Fig. 4 auf ein höheres Potential über.

Die Taktausgänge A_ und B vom Inverter 100 bzw. von der Verzögerung sstufe 101 in Fig. 3 sind an den Zeilenspeicher 14 gelegt. Diese enthält 6 Bits, von denen eines in Fig. 9 allgemein mit 14a bezeichnet ist. Der Speicher 14a ist in der OS-Patentanmeldung 441 500 beschrieben. Er enthält verkoppelte Transistoren 150, 151, 152 und 153. Die Transistoren 150 und 151 liegen zwischen einem Freigabeknoten 154 und Erde, und die Transistoren 152 und 153 liegen ebenfalls zwischen dem Freigabeknoten 154 und Erde. Die Steuerelektroden der Transistoren

150 und 153 und die Steuerelektroden der Transistoren 152 und

151 sind jeweils miteinander verbunden. Die Transistoren 150 und 153 haben einen verhältnismäßig geringen Gegenwirkleitwert für eine gegebene Quellen-Steuerelektrodenspannung im Vergleich zu den Transistoren 152 und 151. Zwischen den Transistoren 150 und 151 ist ein wahrer oder tatsächlicher Ausgangsknoten 156 gebildet und mit dem Steuerelektrodenknoten 164 mittels eines Kondensators 157 verbunden, während ein komplementärer

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Ausgangsknoten 158 zwischen den Transistoren 152 und 153 gebildet und mittels eines Kondensators 159 mit dem Knoten verbunden ist. Der Knoten 160 der Transistoren 152 und 151 ist auf V„_, minus einen Schwellwert über den Transistor

VjVj

vorladbar, während der Knoten 164 der Transistoren 150 und 153 über den Transistor 166 vorladbar ist. Die Steuerelektroden der Transistoren 162 und 166 sind durch Vorladeknoten 176 gesteuert. Der Knoten 160 liegt über die hintereinander liegenden Transistoren 168 und 170 an Erdpotential, wobei die Steuerelektrode des Transistors 168 am Dateneingang liegt und die Steuerelektrode des Transistors 170 mit dem Abtastimpulsknoten 172 verbunden ist. Der Knoten 164 liegt über den Transistor 174 auf Erdpotential, die Steuerelektrode des Transistors 174 ist dabei mit dem komplementären Ausgangsknoten verbunden.

Nimmt das Vorladesignal für den Knoten 176 die Spannung V an,

dann werden die Knoten 160 und 164 auf V__, minus einen Schwellen

wert vorgeladen. Der Preigabeknoten 154 und der Abtastimpulsknoten 172 liegen auf niedrigem Potential, so daß die Transistoren 170 und 174 gesperrt sind. Der Transistor 168 wird durch ein logisch "1"-Signal aufgesteuert oder durch ein logisch "0"-Signal gesperrt. Es sei angenommen, der Dateneingang liege auf logisch "1". Fällt das Potential am Vorladeeingang ab, dann werden die Transistoren 162 und 166 gesperrt und halten

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die Vorladespannung in dem Knoten 160 und 164 fest. Zuerst wird der Abtastimpulsknoten 172 auf hohes Potential gebracht, was den Transistor 170 aufsteuert, und anschließen der Freigabeknoten 154. Da angenommen wurde, daß der Dateneingangstransistor 168 durch einen logisch "1"-Impuls aufgesteuert wurde, ist ein leitender Pfad vom Knoten 160 gegen Erde eingerichtet. Dadurch wird der Knoten 160 vor dem Auftreten des Freigabesignals entladen. Tritt das Freigabesignal auf, dann sind die Transistoren 150 und 153 aufgesteuert, während die Transistoren 151 und 152 gesperrt sind. Bei aufgesteuertem Transistor 150 und gesperrtem Transistor 151 folgt der wahre Ausgangsknoten 156 dem Freigabesignal und dem Knoten 154 bis auf V„_,, da der Boot strap-Kondensator 157 die Steuerelektrodenspannung und die Aufsteuerung des Transistors 150 während des Schaltimpulses aufrechterhält. Außerdem verbleibt der komplementäre Ausgangsknoten 158 bei gesperrtem Transistor 152 und leitendem Transistor 153 auf Erdpotential.

Unter der Annahme, der Dateneingang befinde sich auf logisch ¹¹O", ist kein leitender Pfad zwischen dem Knoten 160 und Erde eingerichtet. Die beiden Knoten 160 und. 164 liegen auf dem gleichen hohen Potential beim Auftreten des Freigabesignals, so daß die Transistoren 150, 151, 152 und 153 leitfähig sind. Da die Leitfähigkeit der Transistoren 151 und 152 größer ist als für die Transistoren 150 und 153 steigt die Spannung am

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— Ίο —

Knoten 158 schneller als am Knoten 156, und zwar typischerweise doppelt so schnell. Der Knoten 158 erreicht die Transistorschwellspannung, während sich der Knoten 156 noch deutlich unterhalb dieser Schwellspannung befindet. Hat die Spannung am Knoten 158 die Schwellspannung erreicht, dann wird der Transistor 174 leitfähig und entlädt den Knoten 164. Durch das Entladen des Knotens 164 werden die Transistoren 150 und 153 gesperrt. Mit aufgesteuertem Transistor 151 und gesperrtem Transistor 150 geht der wahre Ausgang, der Knoten 156, auf Erdpotential, ohne jemals die Schwellspannung erreicht zu haben. In der Zwischenzeit ist der Transistor 153 gesperrt und der Transistor 152 leitfähig, so daß der komplementäre Ausgang, der Knoten 158, dem Freigabesignal bis auf V„_ folgt, da die AufSteuerspannung für den Transistor 152 durch den Bootstrap-Kondensator 159 aufrechterhalten wird.

Im Falle eines Eingangssignals logisch "0" folgt der komplementäre Ausgang somit dem Freigabesignal auf V„„ und der wahre Ausgang bleibt im wesentlichen auf Erdpotential, während bei einem Eingangssignal von logisch "1" der wahre Eingang dem Freigabesignal auf V_rf, folgt und der komplementäre Ausgang im wesentlichen auf Erdpotential verbleibt.

Die zwölf Ausgänge, nämlich die sechs wahren oder tatsächlichen und die sechs komplementären der sechs Bits vom Zeilenspeicher

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werden an 64 Zeilendekodierer gelegt, die zusammen mit dem Bezugszeichen 18 versehen sind und von denen einer als 18a in Fig. 10 dargestellt ist. Der Dekodierer 18a ist in der US-Patentanmeldung 441 500 beschrieben. Der Ausgangsknoten 200 jedes Dekodierers ist mit einer der Zexlenadressenleitungen

aus RA. bis RA,-. verbunden. Vorladeknoten 202 und 203 werden ι o4

über einen Transistor 204 während der Zeilenvorladung und insbesondere der Ausgabe vom Inverter 110 auf V_rr. vorgeladen. Sechs Transistoren 205 bis 210 verbinden den Vorladeknoten 202 mit Erde. Die Steuerelektroden der Transistoren 205 bis 210 jedes Zeilendekodierers sind mit einer eindeutigen Kombination von sechs Ausgängen der tatsächlichen oder komplementären Ausgänge des Zeilenspeichers 14 verbunden. Ein Übertragungstransistor 212 verbindet den Vorladeknoten 202 mit einem Vorladeknoten 203, der die Steuerelektrode für einen Transistor 214 bildet. Der Transistor 214 verbindet einen Dekodiererfreigabeknoten 218 mit dem Ausgangsknoten 200. Ein Bootstrap-Kondensator koppelt den Ausgangsknoten 200 auf den Knoten 203 zurück. Die Steuerelektrode des Transistors 212 liegt an V~~ und läßt die Steuerelektrode des Transistors 214 durch den Bootstrap-Kondensator 216 auf mehr als V„~ ziehen, wodurch die kapazitive Last des Knotens 202 vom Bootstrap-Knoten 203 isoliert wird.

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Es ist wesentlich, daß die tatsächlichen und die komplementären Ausgänge des Zeilenspeichers 14 während des Vorladens auf niederem Potential liegen, da die Transistoren 150, 151, 152 und 153 aufgesteuert sind und der Freigabeknoten 154 auf Erdpotential liegt. Dementsprechend sind alle sechs Transistoren 205 bis 210 in allen der 64-Zeilen-Dekodierer gesperrt. Dadurch können die Knoten 202 und 203 während des Vorladezyklus auf V„„ minus einen Schwellwert vorgeladen werden. Fällt die Spannung nach dem Vorladezyklus ab, dann bedeuten die Adressendaten ein Ausgangssignal aus dem Zeilenspeicher 14, so daß mindestens einer der Transistoren 205 bis 210 von 63 der 64 Dekodierer eingeschaltet ist und die Vorladeknoten 202 und dieser 63 Dekodierer entladen werden. Es bleiben jedoch alle sechs Transistoren 205 bis 210 von einem der Dekodierer gesperrt, so daß die Knoten 202 und 203 auf hohem Potential und der Transistor 214 aufgesteuert verbleiben. Geht anschließend der Dekodiererfreigabeknoten 218 auf hohes Potential über, dann geht der Ausgang 200 ebenfalls auf hohes Potential hoch. Beim Ansteigen der.Spannung am Ausgang 200 wird die Spannung durch den Kondensator 216 zum Knoten 203 nachgezogen, um den Transistor 214 voll aufgesteuert zu halten und die Spannung am Knoten 200 bis auf V_GG ansteigen zu lassen. Der Transistor 212 trennt während des Spannungsnachziehens den Knoten 202 vom Knoten 203.

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In Verbindung mit Fig. 3 wird darauf hingewiesen, daß der Zeilentaktausgang A_n den Abtastimpuls für die Zeilenspeicher liefert, während der Zeilentaktausgang B_n das Freigabesignal erzeugt. Ein Zeilentaktausgang D_n liefert ein Zeilendekodiererfreigabesignal an die Zeilendekodierer 18.

Der Signalfreigabebefehl (SE) für die Leseverstärker wird durch !die Zeilentaktausgänge B_n, F_n und die verzögerte Zeilenvorladung DRP mittels der die Transistoren 220, 222, 224 und enthaltenden Schaltung erzeugt. Der Transistor 220 legt V-,„ an

einen Knoten 228 und der Transistor 222 verbindet diesen mit Erde. Auf ähnliche Weise verbindet der Transistor 224 den Knoten 60 mit V_,_, und der Transistor 226 legt den Knoten 60

CjCj

an Erde. Ein Kondensator 232 koppelt die Knoten 228 und 60. Die Steuerelektrode des Transistors 220 liegt am Zeilentaktausgang B_n. Die Steuerelektroden der Transistoren 222 und sind mit der verzögerten Zeilenvorladung DRP der Verzögerungsstufe 112 verbunden und die Steuerelektrode des Transistors 226 wird vom Zeilentaktausgang F_n gesteuert. Der Knoten 60

XV.

ist der Signalfreigabeknoten für alle 64 Leseverstärker- und Schreibschaltungen SA₁ bis SA₆₄.

Während der verzögerten Zeilenvorladung DRP ist der Transistor 224 zum Aufladen des Knotens 60 auf V~„ minus ein Schwell-

VjVj

wert aufgesteuert und der Transistor 222 ist zum Entladen des

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. ₂₂ . 25453Ί3

Knotens 228 durchgesteuert. Die Transistoren 220 und 226 sind gesperrt. Kurz nach dem Absinken der verzögerten Zeilenvorladung, die die Transistoren 222 und 224 sperrt, steigt die Spannung für den Taktimpuls B und steuert den Transistor auf, so daß der Knoten 228 auf eine Spannung von V _G minus ein Schwellwert gebracht wird. Danach treibt der Kondensator 232 den Knoten 60, der zuvor auf V__ minus ein Schwellwert gemäß dem Abschnitt 23Oa in Fig. 4 lag, auf eine viel höhere Spannung von etwa 2 V_GG minus zwei Schwellwerte gemäß dem Abschnitt 23Ob. Dieser Zustand dauert so lange an, bis der Taktimpuls F₀ zum Aufsteuern des Transistors 226 eine höhere Spannung annimmt. Dadurch wird der Knoten 60 sofort entladen, was durch die Flanke 23Oc in Fig. 4 dargestellt ist. Wie später genauer beschrieben wird, ist das hohe Spannungsniveau 23Ob des Signalfreigabetaktbefehls für die Arbeitsweise der Leseverstärker ebenso von Bedeutung wie die zeitliche Lage der Flanke 23Oc.

Das Bezugsfreigabesignal wird am Ausgangsknoten 58 einer die Transistoren 241 bis 244 enthaltenden Schaltung erzeugt, die der zuvor in Verbindung mit dem Signalfreigabeausgangsknoten 60 beschriebenen Schaltung entspricht. Die Spannung am Knoten

58 beträgt V„~, minus einen Schwellwert gemäß dem Abschnitt 24Oa C3C3

in Fig. 4, bis der Taktimpuls B_n einen positiven Spannungssprung durchführt, den Transistor 241 aufsteuert und die durch den Abschnitt 24Ob dargestellte höhere Spannung erzeugt. Bei

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einem positiven Spannungssprung des Taktimpulses D wird der Transistor 244 zur Entladung des Knotens 58 und zur Erzeugung der abfallenden Flanke 24Oc aufgesteuert.

Der Laufbeginnbefehl für die Leseverstärker wird von den Transistoren 252 und 254, den Taktimpulsen H_n und die verzögerte Zeilenvorladung DRP am Knoten 50 erzeugt. Während der ider Steuerelektrode des Transistors 252 zugeführten verzögerten Zeilenvorladung DRP liegt der Knoten 50 auf V-,-. minus einen Schwellwert gemäß dem Abschnitt 25Oa in Fig. 4. Nach dem Absinken der Zeilenvorladungsspannung bleibt der Knoten 250 aufgrund seiner Streukapazität auf diesem Potential. Bei einem nachfolgenden positiven Taktimpuls H„ wird der Transistor

254 aufgesteuert und entlädt den Knoten 50 gemäß der Flanke 25Ob in Fig. 4.

Das an die Leseverstärker gelegte Rückstellsignal ist lediglich ein Ausgangssignal J_R aus der Verzögerungsstufe 108. Wie bereits erwähnt, ist die verzögerte Zeilenvorladung (DRP) in Fig.. 4 das Ausgangssignal der Verzögerungsstufe 112 und es dient zur Gewährleistung, daß die Daten auf der Spaltenhauptleitung vor einem negativen Spannungsprung auf der Zeilenadressenleitung RA nicht verändert werden.

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Die Spaltentakt- und Steuerschaltung 24 gemäß Fig. 1 ist in Fig. 5 innerhalb der gestrichelten und mit dem Bezugszeichen 24 bezeichneten Umrißlinie dargestellt. Es wird außerdem auf das Impulsdiagramm der Fig. 6 hingewiesen. Der Spaltenadressenabtastimpuls CAS wird an eine Kaskade von Schaltungen gelegt, die einen Inverter 300, eine Verzögerungsstufe 301, einen Chip-Auswahlzwischenspeicher 32 sowie Verzogerungsstufen 303 bis enthält. Der Ausgang des Inverters 300 liegt außerdem an einem

zweiten Inverter 308, dessen Ausgang mit einer Verzögerungsstufe 309 verbunden ist. Die Ausgaben des Inverters 300 und der Verzogerungsstufen 301 sowie 303 bis 306 sind in den Fig. 5 und 6 mit A-, bis Fp bezeichnet. Die Ausgabe des Inverters 308 ist als erste Zeilenvorladung FCP in Fig. 6 bezeichnet und dient zum Zurückstellen der Verzogerungsstufen 301 sowie 303 bis 306, der Spaltenspeicher 16, des Chip-Auswahlspeichers 32 und des Spaltendekodierers 2O. Das Signal Ap dient zum Zurückstellen der Verzögerungsstufe 309 und die Ausgabe der Verzögerungsstufe 309 stellt die verzögerte Spaltenvorladung DCP in Fig. 6.dar. Die Verzogerungsstufen 301, 303 bis 306 sowie 309 haben den in Fig. 7 gezeigten Aufbau.

Die Spaltenspeicher 16 sind entsprechend den in Fig. 9 beschriebenen Zeilenspeichern 14 aufgebaut und an den sechs Adresseneingängen auftretende Daten werden in Abhängigkeit von einer an die Abtast- und Freigabeeingänge gelegten Folge

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von Signalen A_ und B zwischengespeichert. Die Spalten- und Zeilendekodierer 20 bzw. 18 sind identisch aufgebaut. Eine Taktausgabe D_ ist mit den Freigabeeingängen der 64 Spaltendekodierer so verbunden, daß eine der Dekodiererausgaben etwa gleichzeitig mit der Taktausgabe D_ einen positiven Spannungssprung erfährt. Die Dekodiererausgaben sind mit den Spaltenauswahlknoten 80 der jeweiligen Leseverstärker- und Schreibschaltungen verbunden.

Dem Chip werden Daten über einen Dateneingang 320 in einen Eingabespeicher 26 eingegeben. Der Eingabespeicher ist identisch wie der in Fig. 9 dargestellte Zwischenspeicher aufgebaut. Der Eingabespeicher wird durch die verzögerte Spaltenvorladung DCP von der Verzögerungsstufe 309 vorgeladen. Daten werden im Eingabespeicher 26 beim Auftreten einer von NOR-Gatter 30 erzeugten positiven Flanke gespeichert, die dann auftritt, wenn sowohl die Zeilenadressenabtastimpulseingabe CAS und die WRITE-Eingabe einen negativen Spannungsprung durchführen. Der Ausgang des NOR-Gatters 30 liegt an einer bereits beschriebenen Verzögerungsstufe 324, die anschließend ein Freigabesignal für den Eingabespeicher 26 liefert.

Der tatsächliche und der komplementäre Ausgang 326 und 328 des EingabeSpeichers sind an Zwischenspeicherstufen geführt, die die Transistoren 327 und 328 für die tatsächliche Ausgabe sowie 329 und 330 für die komplementäre Ausgabe enthalten. Der Ausgang des tatsächlichen Zwischenspeichers ist mit der

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Datenhauptleitung 332 verbunden, während der Ausgang 334 des komplementären Zwischenspeichers an den Leseverstärker- und Schreibschaltungen liegt und die komplementären Dateneingaben DI liefert.

Der Ausgang der Verzögerungsstufe 324 liefert außerdem den Schreibbefehl für die Leseverstärker- und Schreibschaltung.

Fig. 11 zeigt den Ausgabepufferspeicher 28 in Einzelheiten. Der Ausgabepufferspeicher, im folgenden kurz Ausgabespeicher 28 genannt, entspricht im wesentlichen dem in Fig. 9 dargestellten Speicher und ist daher im wesentlichen mit den gleichen Bezugszeichen versehen. Es wird jedoch darauf hingewiesen, daß der Transistor 340 den Knoten 160 mit der Datenhauptleitung 332 verbindet. Es wird außerdem darauf hingewiesen, daß die tatsächlichen und komplementären Ausgaben im Vergleich zu der in Fig. 9 dargestellten Schaltung invertiert sind. Dies kommt daher, weil die Daten auf der Datenhauptleitung zum Knoten 160 nicht invertiert werden, während der Transistor 168 eine Invertierung am Knoten 160 bewirkt. Liegt die Datenhauptleitung bei einem positiven Spannungssprung des Freigabesignals DOLE auf einem hohen Potential, dann folgt der Knoten 158 ebenfalls auf hohes Potential und der Transistor 174 entlädt den Knoten 164 wie zuvor. Liegt die Datenhauptleitung auf niederem Potential und befindet sich der Steuerelektroden-

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knoten 372 des Transistors 340 auf hohem Potential, dann leitet der Transitor 340, senkt die Spannung am Knoten 160 ab und der Knoten 156 folgt dem Freigabesignal auf hohes Potential. Die Arbeitsweise entspricht somit bis auf das Entladen des Knotens 160 der in Fig. 9 beschriebenen Arbeitsweise.

Die Dateneingabe erfolgt über den Ausgabespeicher 28 von der Datenhauptleitung über den Trenntransistor 340. Der Vorladebefehl DOLP für den Ausgabespeicher wird vom Knoten 342 in Fig. 5 geliefert, der ebenfalls mit DOLP entsprechend dem Impulsdiagramm aus Fig. 6 bezeichnet ist. Dieser Vorladebefehl wird von einer aus den Transistoren 344, 348, 350 und 352 gebildeten Schaltung erzeugt. Der Transistor 344 lädt den Knoten 346 auf V„_ minus einen Schwellwert während des verzögerten Spaltenvorladebefehls, wobei zu dieser Zeit B_c Erdpotential ist. Das Potential an Knoten 342 steigt als Folge der Taktausgabe B_c an, die über den Transistor 350 läuft und wobei der Kondensator 354 den Knoten 346 auf ein höheres Potential als V_„, zieht, um den Transistor 350 auf gesteuert zu halten. Der Ausgabespeichervorladeknoten 342 (DOLP) verbleibt auf hohem Potential, bis der Taktausgang E„ einen positiven Spannungssprung erfährt. Geht E auf höheres Potential über, dann leitet der Transistor 348 und erdet den nachgezogenen Knoten 346, sperrt den Transistor 350, während der Transistor 352 zum Erden des nachgezogenen Knotens 346 leitet und

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den Transistor 350 sperrt, während der Transistor 352 zum Erden des Knotens 342 leitet. Dies ist möglich, da der Transistor 350 gesperrt ist* Man erkennt somit, daß der Ausgabespeichervorladebefehl DOLP nur während der Taktimpulse B_ bis E_c auf hohem Potential liegt. Der Ausgabespeicherfreigabebefehl DOLE wird von den Transistoren 362 und 364 am Knoten 360 erzeugt. Durch den Taktimpuls F wird der Transistor 362 zur Spannungserhöhung am Knoten 360 bis auf V__G aufgesteuert, wenn F_ vom Knoten C der Verzögerungsschaltung abgenommen wird. Der Knoten 360 verbleibt in diesem Zustand, bis der Knoten 342, die Ausgabespeichervorladung, auf hohes Potential übergeht, wobei der Transistor 364 leitfähig wird und den Knoten 360 entlädt. Es wird darauf hingewiesen, daß dieser Vorgang bis zum nächsten Zyklus nicht auftritt, sofern Daten an der Ausgabe zwischen den Zyklen vorhanden sind.

Die mit den Transistoren 370, 373, 376 und 378 gebildete Schaltung erzeugt einen Ausgabespeichertrennung-Steuerbefehl DOLIC. Der Transistor 370 verbindet den Knoten 372 mit dem Ausgang der Verzögerungsstufe 301. Der die Steuerelektrode des Transistors 370 steuernde Knoten 37.4 wird während der verzögerten Spaltenvorladung DCP auf V_G~ minus einen Schwellwert aufgeladen, er kann jedoch in Abhängigkeit vom Schreibbefehl WC mittels des Transistors 376 auf Erdpotential entladen werden. Der Schreibbefehl WC stammt vom Ausgang der

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Verzögerungsstufe 324. Der Transistor 378 würde dann den Knoten 372 aufgrund desselben Schreibbefehls WC von der Verzögerungsstufe 324 auf Erdpotential entladen. Der Kondensator 380
zieht den Knoten 374 über V_,_, hoch, wenn der Knoten 374 auf
V-,,, beim Ansteigen des Ausgabesignals B_ von der Verzögerungsstufe 301 auf hohes Potential ansteigt. Falls die Transistoren 376 und 378 durch ein WRITE-Signal nicht aufgesteuert sind,
dann erfolgt schließlich am Knoten 372 ein negativer Spannungssprung, wenn der Taktausgabebefehl B_c während der Vorladung
einen negativen Spannungssprung erfährt, da der Knoten 374 auf hohem Potential und der Transistor 370 aufgesteuert verbleiben.

Die tatsächlichen und komplementären Ausgaben 382 und 384 des
Ausgabespeichers steuern die Steuerelektroden der Transistoren 388 und 386, die den Ausgabepufferspeicher bilden. Der Mittelknoten zwischen den Transistoren 386 und 388 bildet den Datenausgang des Chips.

Der Transistor 390 lädt die Datenhauptleitung während des
verzögerten Spaltenvorladebefehls DCP auf V_G~ minus ein Schwellwert auf.

Der Chipauswahlspeicher 32 entspricht in seinem Aufbau dem
in Fig. 9 dargestellten Speicher, mit der Ausnahme, daß zwei
parallel geschaltete Transistoren anstelle des einen Transistors

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168 verwendet werden. Diese beiden Transistoren erhalten als Eingangssignale den Chipauswahlbefehl CS" und den Zeilenadressenabtastimpuls RAS. Der Chip wird nur dann angesteuert, wenn sich die beiden Eingänge der Transistoren auf niederem Potential befinden, wodurch sich der komplementäre Chipauswahlspeicherausgang aufgrund des Taktsignals B_c auf hohem Potential befindet. Der komplementäre Ausgang des Chipauswahlspeichers 32 bildet den Eingang für die Verzögerungsstufe 303. Geht dieser Eingang nicht auf hohes Potential über, dann kann keine Ausgabe aus der Verzögerungsstufe 303 erfolgen. Es werden so lange keine Ausgabesignale aus den Verzögerungsstufen 303 bis 306 erzeugt, bis der Chip angesteuert und der Zeilenadressenabtastimpuls RAS und der Spaltenadressenabtastimpuls CAS am Chip auftreten. Fehlen diese Taktausgaben, dann werden sowohl das Schreiben, als auch die Datenausgabe unterbunden.

Fig. 12 zeigt das NOR-Gatter 30 in Einzelheiten. Es enthält Transistoren 500 und 502, die zwischen V^,^, und einem Ausgäbeknoten 504 in Serie geschaltet sind. Der Knoten 504 liefert den Eingabespeicherabtastimpuls DILS. Er ist über die parallel liegenden Transistoren 506 und 508 geerdet. Die Steuerelektrode des Transistors 506 liegt am Spaltenadressenabtastimpulseingang CAS und die Steuerelektrode des Transistors 508 am WRITE-Eingang. Die Steuerelektrode des Transistors 502 ist über den Transistor 510 an V~~ und durch den Bootstrap-Kondensator

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an den Knoten 504 angeschlossen. Die Steuerelektrode des Transistors 510 liegt an V_GG· Wie erwähnt, ist die Verzögerungsstufe 101 ebenso wie die in Fig. 7 beschriebene Verzögerungsstufe aufgebaut und die Steuerelektrode des Transistors 500 liegt am Knoten C in Fig. 7 und ist demgemäß als Taktimpuls B_nri bezeichnet. Gemäß Fig. 8 steigt das Potential an Knoten C aufgrund des Zeilenabtastimpulses wesentlich über V_rr,. Zu jedem anderen Zeitpunkt befindet sich der Knoten C jedoch auf niederem Potential, so daß vom NOR-Gatter 30 keine Leistung aufgenommen wird, außer es wurde ein Zeilenabtastimpuls RAS vom Chip aufgenommen, der den Taktimpuls B _c einen positiven Spannungssprung durchführen läßt, wobei der Transistor 500 als Schalter und der Transistor 502 als nachgezogene Hochleistungslast arbeiten. Der Ausgabeknoten 504 verbleibt so lange auf niederem Potential, so lange entweder CAS oder WRITE auf hohem Potential sind. Führen der letzte Impuls von CAS oder ViRITE einen negativen Spannungssprung durch, dann erfährt der Knoten 504 einen positiven Spannungssprung und zieht die Steuerelektrode des Transistors 502 über V„_, hinauf und läßt das Potential am Knoten 504 bis auf V_GG ansteigen.

Fig. 13 zeigt den Zusammenhang der an die zwölf äußeren Anschlüsse des Chips 10 gelegten Signale, mit Ausnahme der vier Versorgungsspannungen, während eines typischen Lese-Veränderung-Sehreib-Zyklus. Der Zeilenadressenabtastimpuls

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RAS tritt in allen Fällen immer automatisch auf, die in dem Impulsdiagramm der Fig. 4 dargestellt sind. Auf ähnliche Weise tritt der Spaltenadressenabtastimpuls CAS immer für die Fälle automatisch auf, die durch das Impulsdiagramm gemäß Fig. 6 dargestellt sind und hängt vom Zustand am Chip-Auswahl (CS) Anschluß und am WRITE-Anschluß ab. Im allgemeinen bewirkt der durch eine abfallende Flanke dargestellte Zeilenadressenabtastimpuls RAS eine Adresseninformation auf den sechs Adresseneingängen, die in dem Zeilenspeicher zwischengespeichert werden, wobei eine einzelne Zeilenadressenleitung RA₁ bis RA₆₄ aktiviert und die Daten aus jedem Speicherelement der Zeile in den zugehörigen Leseverstärker löschend eingelesen werden, wo sie gelesen, gespeichert und nach einer löschenden Ausgabe in der Speichermatrix ersetzt werden. Tritt für den Spaltenadressenabtastimpuls CAS eine abfallende Flanke auf, dann wird die neue Spaltenadresseninformation von den sechs Adresseneingängen kurze Zeit später in den Spaltenspeicher 16 und der Zustand des Chip-Auswahleingangs CS in den Chip-Auswahlspeicher 32 zwischengespeichert. Der Spaltenadressenabtastimpuls kann außerdem einen Schreibzyklus auslösen, wenn der WRITE-Eingang auf niederem Potential liegt. Wurde der Chip ausgewählt, wie es das niedere Potential am CS-Anschluß andeutet, dann werden Daten von den Leseverstärkern SA₁ bis SA₆₄ in den Ausgabespeicher 28 übertragen. Nach dem Datentransfer in den Ausgabespeicher wird der Befehl am Dateneingang in den Daten-

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eingangspeicher übertragen, wenn der WRITE-Anschluß einen negativen Spannungsprung erfährt. Diese Daten werden dann automatisch an das adressierte Speicherelement und an den adressierten Leseverstärker übertragen. Verschwinden sowohl der Zeilenadressenabtastimpuls RAS und der Spaltenadressenabtastimpuls CAS, dann tritt ein Vorladezustand ein, der den gesamten Chip in Vorbereitung auf einen neuen Zyklus in einen wenig Leistung aufnehmenden Vorbereitungszustand setzt.

Es kann ein Auslesezyklus ohne einen Schreibzyklus auftreten, in dem lediglich der WRITE-Eingang auf hohem Potential gehalten wird, während sich der Zeilenadressenabtastimpuls RAS auf niederem Potential befindet. Der Lesezyklus kann aber auch umgangen werden, indem der WRITE-Eingang auf niederes Potential gebracht wird, ehe CAS einen negativen Spannungssprung erfährt.

Vorzugsweise kann der Spaltenadressenabtastimpuls CAS beliebig oft durchlaufen werden, während sich der Zeilenadressenabtastimpuls RAS auf niederem Potential befindet, um die Zugriffszeit und die Leistungsaufnahme zu verringern. Dies ist immer dann möglich, wenn eine Folge von Adressenbits eine gemeinsame Zeilenadresse enthalten, und zwar nur für das Lesen, nur für das Schreiben oder für jede Kombination von Lese-Veränderung-Schreib-Zyklen. Dies wird als "Page"-Modus bezeichnet und dadurch ermöglicht, daß die Daten jedes Speicherelements

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einer adressierten Zeile nach einem Zeilenadressenabtastimpuls übertragen und in jedem der entsprechenden Leseverstärker gespeichert werden, aus denen die Daten jeder beliebigen Anzahl von Leseverstärkern ohne Beendigung eines Zeilenzyklus gelesen oder verändert werden können. Ein Schreibbefehl schreibt zum späteren Aufruf neue Daten in den Leseverstärker, der sich immer noch im "Page"-Modus befindet, sowie auch in die Speichermatrix. Ein Abruf erfolgt, wenn ein RAS-Signal auftritt. Ein Erneuern aller 64 Bits in der adressierten Zeile erfolgt automatisch durch einen Zeilenadressenabtastimpuls. Verbleibt der Chipauswahl CS-Anschluß auf hohem Potential und weist dies darauf hin, daß der Chip nicht angesteuert wurde, dann geht der Datenausgang in einen "offen" Zustand über. Ist der Chip angesteuert und befindet sich der WRITE-Eingang vor dem Zeilenadressenabtastimpuls auf niederem Potential, wodurch ein Schreibzyklus, aber kein Lesezyklus eingerichtet wird, dann geht der Datenausgang in einen logisch "!"-Zustand über.

Ist der Chip angesteuert und befindet sich der WRITE-Eingang auf hohem Potential, dann gibt der Datenausgang natürlich die in dem adressierten Speicherelement gespeicherten Daten richtig wieder. Ein weiterer wesentlicher Vorteil der Erfindung liegt darin, daß die Daten von der Taktimpulsflanke F- eines CAS-Äbtastimpulszyklus bis zur Flanke B des nächsten CAS-Abtastzyklus gültig bleiben.

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In den Figuren 3, 4, 9 und 10 befinden sich das erste Zeilenvorladesignal FRP und das verzögerte Zeilenvorladesignal DRP vor dem Auftreten des Zeilenadressenabtastimpulses RAS auf hohem Potential. Dadurch liegen die Ausgänge der Verzögerungsstufen 101 bis 108 auf niederem Potential und die Knoten 160 und 164 der Zeilen- und Spaltenspeicher sowie die Knoten 202 und 203 der Zeilendekodierer auf hohem Potential. Jede der Spaltenhauptleitungen CB. ist auf V^ minus ein Schwellwert vorgeladen, da der Transistor Q_g in Fig. 2 aufgesteuert ist. Die verzögerte Zeilenvorladung DRP steuert außerdem die Transistoren 224, 243 und 252 gemäß Fig. 3 auf, so daß die Knoten 60, 58 und 50 auf V_GG minus ein Schwellwert vorgeladen werden, wie es die Abschnitte 23Oa, 24Oa und 25Oa in Fig. darstellen. Das verzögerte Zeilenvorladesignal DRP steuert außerdem die Transistoren 222 und 242 zum Entladen der Knoten 228 und 238 auf.

Tritt im Zeilenadressenabtastsignal RAS eine abfallende Flanke auf, dann fallen das erste Zeilenvorladesignal FRP und das verzögerte Zeilenvorladesignal DRP ab. Dies sperrt die zum Zeilenspeicher gehörenden Transistoren 162 und 166 in Fig. sowie den Transistor 204 des Zeilendekodierers aus Fig. Die abfallende Flanke des verzögerten Zeilenvorladesignals DRP schaltet die Transistoren 224, 243 und 252 gemäß Fig. ab und hält die Vorladespannung an den Knoten 60, 58 und 50,

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und sperrt außerdem die Transistoren 222 und 224 zur Trennung der Knoten 228 und 238 von Erde. Die Transistoren Q₉ gemäß Fig. 2 sind ebenfalls abgeschaltet und schließen die Ladung auf den zugehörigen Spaltenhauptleitungen CB.. bis CBg- ein.

Der Zeilenadressenabtastimpuls löst dann eine Folge von ansteigenden Taktimpulsflanken A_R bis J_R aus. Die Taktimpulsflanke A_R fragt den Zeilenspeicher durch Aufsteuern der Transistoren 170 ab. Die Taktimpulsflanke Β_Ώ gibt die Zeilenspeicher frei und läßt die sechs Pufferspeicher in Abtastzustände übergehen, die den Zuständen auf den sechs mit den Steuerelektroden der Transistoren 168 der sechs Pufferspeicher verbundenen.Adressenleitungen entsprechen.

Beim Auftreten der Taktimpulsflanke B_ werden die Transistoren

220 und 241 aus Fig. 3 zur Aufladung der Knoten 228 und 238 auf V_Gp minus einen Schwellwert aufgesteuert. Diese Spannung wird kapazitiv an die Knoten 60 und 58 übertragen, die auf eine wesentlich höhere Spannung als V^^, gemäß den Abschnitten

V3VT

23Ob und 24Ob in Fig. 4 ansteigen. Die am Bezugsspannungsknoten 58 und am Signalfreigabeknoten 60 vorliegenden hohen Spannungen steuern die Transistoren Q., Q₃ und Q₅ aus Fig. von allen 64 Leseverstärkern SA. bis SA₆₄ vollständig auf, so daß die Knoten 52, 54 und 56 bis auf die Spannung der zugehörigen Spaltenhauptleitungen CB₁ bis CB₆₄ gebracht werden,

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von denen sie über den Transistor Q„ während der Zeit, in der sich das verzögerte Zeilenvorladesignal DRP auf hohem Potential befindet, abgefragt werden, sofern sie vorgeladen sind.

Das am Knoten 58 liegende Bezugsspannungsfreigabesignal wird durch die Taktimpulsflanke D_n beim Einschalten des Transistors 244 unterbrochen, um den Knoten 58 gemäß der Flanke 24Oc in Fig. 4 zu entladen. Dies sperrt die Transistoren Q₃ und Q₅ der 64 Leseverstärker und schließt die jeweiligen Bezugsspannungen in den jeweiligen Knoten 54 und 56 ein, welche von den entsprechenden Spaltenhauptleitungen CB₁ bis CBg. übertragen wurden. Die Taktimpulsflanke D_ gibt außerdem den Zeilendekodierer 18 frei, in dem der Knoten 218 in Fig. 10 auf hohes Potential gebracht wird, was sofort zu einem positiven Spannungssprung auf nur einer der Zeilenadressenleitungen RA... bis RAg, führt. Die übrigen 63 Zeilenadressenleitungen verbleiben auf niederem Potential. Es sei angenommen, daß die erste Zeilenadressenleitung RA₁ adressiert ist und einen positiven Spannungssprung erfährt. Die Zeilenadressenleitung geht etwa zum selben Zeitpunkt jedoch mit einer geringen Verzögerung auf hohes Potential über, zu dem die Transistoren Q₃ und Q₅ abgeschaltet werden, da das Bezugsspannungsfreigabesignal für den sehr schnellen übergang auf Erdpotential ausgebildet ist. Ist ein Zustand logisch "1", das heißt ein hohes Potential, in einem Kondensator eines bestimmten Speicherelementes gespeichert,

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dann verbleibt die zugehörige Spaltenhauptleitung im wesentlichen auf der gleichen Vorladespannung. Ist andererseits ein Zustand logisch "0", das heißt etwa Erdpotential, in einem Kondensator eines Speicherelementes gespeichert, dann sinkt die Spannung auf der zugehörigen Spaltenhauptleitung auf einen Wert ab, der durch das Größenverhältnis von Speicherkondensator und Spaltenhauptleitung bestimmt ist. Tritt anschließend eine Taktimpulsflanke F_n auf, dann wird der Transistor 226 aus Fig. 3 aufgesteuert, um den Signalfreigabeknoten 60 zu erden und dadurch die Transistoren Q₁ jeder' der 64 Leseverstärker abzuschalten, wodurch die neuen Spannungen der Spaltenhauptleitungen in den jeweiligen Knoten 52 der Leseverstärker eingeschlossen werden. Nach dem Erscheinen einer Taktimpulsflanke H wird der Transistor 254 aus Fig. aufgesteuert, so daß der Laufbeginnknoten 50 geerdet wird. Wie beschrieben, sind die Transistoren Q₂ und Q. aus Fig. und/oder die Kondensatoren 62 und 64 so bemessen, daß bei gleichen in den Knoten 52 und 54 gespeicherten Spannungen sich der Knoten 54 schneller als der Knoten 52 entlädt und dadurch den Transistor Q„ sperrt, während der Transistor Q₄ aufgesteuert bleibt, was auf einen in dem jeweiligen Speicherelement gespeicherten Zustand von logisch "1" hinweist. Dies führt zu einem Aufsteuern des Transistors Q,- zum Entladen des Knotens 56. Beim Auftreten der Taktimpulsflanke J_R, die das Rückstellsignal für den Knoten 70 ist, bleiben die Transis-

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toren Q- und Q_R abgeschaltet, so daß die Spaltenhauptleitung CB₁ auf dem hohen, den logischen Zustand "1" angebenden Potential verbleibt. Wurde umgekehrt der Zustand logisch "0" im Speicherelement R₁C- gespeichert, dann muß die Spannung am Knoten 52 ausreichend abgesenkt worden sein, damit bei abfallender Spannung am Laufbeginnknoten 50 der Transistor Q„ zur ' Entladung des Knotens 52 aufgesteuert ist, ehe der Transistor Q. zur Entladung des Knotens 54 aufgesteuert wird. Dies führt dazu, daß der Transistor Q_fi gesperrt bleibt und der Knoten 56 auf hohem Potential verbleibt, wodurch der Transistor Q₇ aufgesteuert verbleibt. Der Taktimpuls J_R, das heißt das Rückstellsignal, läuft somit durch den Transistor Q₇ und zieht den Knoten 56 über V_or, hinauf, steuert den Transistor Q₀ auf

VaCa . ö

und entlädt die jeweilige Spaltenhauptleitung und den Kondensator des jeweiligen Speicherelementes vollständig, so daß der Zustand logisch "0" des Speicherelementes wieder hergestellt wird, welcher durch den Ladungstransfer von der vorgeladenen Datenhauptleitung verändert wurde.

Es wird darauf hingewiesen, daß nach der Taktimpulsflanke J_R die Spannung auf jeder der 64 Spaltenhauptleitungen CB₁ bis CB_fi. der in den jeweiligen Speicherelementen vor dem Auftreten des Zeilenabtastimpulses RAS gespeicherten Daten entspricht. Außerdem werden die Transistoren Q₈ aufgesteuert gehalten, wenn logisch "0" gelesen wurde und sie bleiben gesperrt, wenn

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logisch "1" gelesen wurde, bis der Zeilenadressenabtastimpuls RAS wieder einen positiven Spannungssprung durchführt und einen neuen Vorladezyklus auslöst (oder bis die Daten durch einen Schreibzyklus verändert werden). Man erkennt somit, daß die 64 Leseverstärker- und Schreibschaltungen SA₁ bis SA_g4 als Register arbeiten, in das die 64 Bits der in den Speicherelementen der Adressenleitungen gespeicherten Daten zum Lesen übertragen werden, oder zum Schreiben oder für Lese-Veränderung-Schreib-Zyklen verändert werden können. Es kann eine beliebige Anzahl solcher Operationen mit mehreren CAS-Zyklen während eines einzigen RAS-Zyklus durchgeführt werden; dies ist der "Page"-Arbeitsmodus.

Erfährt der Zeilenadressenabtastimpuls RAS einen positiven Sprung, dann geht die ausgewählte Zeilenadressenleitung wieder auf niederes Potential über und sperrt alle 64 Transistoren der Speicherelemente, wobei die Daten den jeweiligen Spaltenhauptleitungen CB₁ bis CBg- auf den Kondensatoren der jeweiligen Speicherelemente festgehalten werden. Es wird bemerkt, daß somit alle 64 Speicherelemente einer Zeile durch ein Zeilenadressenabtastsignal RAS automatisch erneuert werden, das zur periodischen Erneuerung der dynamischen Speicherelemente auch ohne nachfolgendes Spaltenadressenabtastsignal CAS auftreten kann.

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Es wird jetzt auf die Fig. 5 und 6 Bezug genommen. Vor dem Abfallen des Spaltenadressenabtastimpulses CAS befinden sich die erste Spaltenvorladung (FCP) und die verzögerte Spaltenvorladung (DCP) auf hohem Potential. Dadurch befinden sich die Knoten 160 und 164 der Spaltenspeicher aus Fig. 9 auf V„„ minus einem Schwellwert, da die Transistoren 162 und

durchgesteuert sind, und die Knoten 202 und 203 aus Fig. 10 der Spaltendekodierer liegen durch das Aufsteuern des Transistors 204 auf V„„. Auf ähnliche Weise sind die Knoten 374 und 346 aus Fig. 5 auf V minus einen Schwellwert gebracht. Die Transistoren 370 und 350 sind somit durch die Spannung an den Knoten 374 bzw. 346 aufgesteuert, so daß die Knoten 372 und 342 geerdet sind, da sich B_n zu diesem Zeitpunkt auf Erdpotential befindet. Außerdem steuert die verzögerte Spalten-Vorladung den Transistor 390 auf, so daß die Datenhauptleitung 332 auf V_GG minus einen Schwellwert gebracht wird, und die Knoten 160 und 164 des Eingabespeichers 26 werden ebenfalls auf V_GC, minus einen Schwellwert geladen. Sowohl der tatsächlich als auch der komplementäre Ausgang der sechs Spaltenspeicher 16 sowie alle 64 Spaltenauswahlleitungen der 64 Spaltendekodierer 20 sind geerdet. Der Ausgang des NOR-Gatters 3O und die Verzögerungsstufe 324 sind ebenfalls geerdet, so daß die tatsächlichen und komplementären Ausgänge 326 und 328 des Eingabespeichers 26 auf Erdpotential liegen und die Transistoren 327, 328, 329 und 330 sind zur Isolierung

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der Datenhauptleitung 332 gesperrt, so daß sie auf V_GG minus einen Schwellwert vorladbar ist und die Transistoren 376 und 378 gesperrt sind. Da der Knoten 372 während der Vorladung auf Erdpotential liegt, ist der Transistor 340 zur Isolierung des Eingangs des Ausgabespeichers 28 gesperrt. Der Knoten 342 liegt auf niederem Potential und hält somit den Transistor 364 gesperrt, so daß der Knoten 360 vom letzten CAS-Zyklus an, bei dem das Taktsignal F_n auf hohem Potential lag, auf hohem Potential verbleibt, obwohl der Transistor 362 jetzt gesperrt ist. Da der Knoten 360 auf hohem Potential verbleibt, bleiben die Daten im Ausgabespeicher 28 gültig, vorausgesetzt, daß der Chip während des vorhergehenden CAS-Zyklus adressiert wurde.

Fällt der Spaltenadressenabtastimpuls CAS ab, dann steigt die Ausgangsspannung A_c des Inverters 300 sofort an. Dies läßt den Ausgang des Inverters 308, der die erste Spaltenvorladung FCP liefert, sofort abfallen, und läßt außerdem den Ausgang der Verzögerungsstufe 309, die das verzögerte Spaltenvorladesignal DCP liefert, sofort einen negativen Spannungssprung durchführen. Fallen die erste Spaltenvarladung FCP und die verzögerte Spaltenvorladung DCP ab, dann werden die Transistoren 373 und 344 in Fig. 5 gesperrt und isolieren die Vorladespannungen in den Knoten 374 bzw. 346. Außerdem sperrt der Transistor 390 und isoliert die Vorladespannung auf der Datenhauptleitung 332. Die Vorladetransistoren in den Spalten-

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speichern 16, der Spaltendekodierer 20 und der Eingabespeicher 26 sind gesperrt. Die Vorladetransistoren in den Verzögerungsstufen 301 sowie 303 bis 306 sind ebenfalls gesperrt. Die Taktimpulsflanke A_ ist außerdem eine Abfrage für den Spaltenspeicher 16 und die Taktimpulsflanke B_c ist das Freigabesignal für den Spaltenspeicher 16, welches die auf den sechs Adressenleitungen liegenden Daten in die sechs Bits des Spaltenspeichers zwischenspeichert. Der Taktimpuls B_n wird außerdem über den Transistor 370 zum Knoten 372 für das Aufsteuern des Transistors 340 übertragen und verbindet auf diese Weise den Knoten 160 des Ausgabezwischenspeichers 28 in Fig. mit der Datenhauptleitung 332; er läuft außerdem über den Transistor 350 und hebt die Spannung im Knoten 342 auf V_GG, wodurch ein Vorladebefehl DOLP an den Ausgabespeicher 28 gelegt wird. Der Knoten 342 steuert außerdem den Transistor 364 auf und entlädt dadurch den Knoten 360, wodurch das Ausgabespeicherfreigabesignal DOLE geerdet wird und dadurch der tatsächliche und der komplementäre Ausgang 382 und 384 auf Erdpotential abfallen, was die Transistoren 386 und 388 sperrt und den Datenausgang in den Zustand einer offenen Schaltung versetzt.

Die Taktimpulse A_c und B„ werden außerdem an den Chip-Auswahlspeicher 32 gelegt, damit der Chip-Auswahlbefehl beim Auftreten des Taktimpulses B zwischengespeichert wird. Der komplementäre Ausgang des Chip-AuswahlSpeichers ist direkt an den Eingang der nächsten Verzögerungsstufe 303 gelegt.

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Wurde der Chip angesteuert und befindet sich das Zeilenadressensignal RAS auf niederem Potential, dann liefert der Chip-Auswahlspeicher ein Ausgangssignal für die Verzögerungsstufe 303, so daß die Taktimpulsflanken C-, bis F_n den in Fig. ausgezogen dargestellten Verlauf nehmen. Wurde der Chip nicht angesteuert oder liegt der Zeilenadressenabtastimpuls RAS nicht auf niederem Potential, dann treten die Taktimpulse C_c bis F_c gemäß den gestrichelten Linien in Fig. 6 nicht auf. Im letzten Fall wird der Spaltendekodierer 20 nicht durch den Ausgang D_c freigegeben und es wird kein Spaltenauswahlbefehl C_c an die adressierte Spalte gelegt.

Es wird außerdem darauf hingewiesen, daß der Ausgabespeichervorladeknoten DOLP beim Auftreten des Taktimpulses B_, einen positiven Spannungssprung erfährt, wodurch der Ausgabespeicher 28 in den Vorladezustand gebracht wird und der tatsächliche und der komplementäre Ausgang auf Erdpotential abfallen und die Transistoren 386 und 388 sperren. Wurde der Chip nicht angesteuert oder trat kein RÄS-Signal auf, dann bleibt das Ausgabespeicherfreigabesignal DOLE am Knoten 360 wegen des Fehlens des Taktimpulses F„ auf niederem Potential, der tatsächliche und der komplementäre Ausgang 382 und 384 bleiben ebenfalls auf niederem Potential und der Datenausgang bleibt offen, so daß die zu vielen Chips gehörende Datenausgabehauptleitung in einem Speichersystem gültige Daten von dem angesteuerten Chip erhält.

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Es sei angenommen, daß der Chip angesteuert wurde und ein Lese-Veränderung-Schreib -Zyklus durchgeführt werden soll, d.h. Daten sollen aus einem bestimmten Speicherelement gelesen und neue Daten sollen in dieses Speicherelement eingeschrieben werden. Fig. 14 zeigt einen derartigen Zyklus. Der Zyklus beginnt beim Abfallen des Zeilenadressenabtastimpulses RAS. Der Zustand der sechs Adressenleitungen wird bei der abfallenden Flanke des RAS-Signals in den Zeilenspeichern zwischengespeichert und die Daten aus den 64 Speicherelementen der adressierten Leitung werden entsprechend dem Zustand der 64 Transistoren Q„ in das von den 64 Leseverstärkern gebildete Register übertragen.

Die Adresseneingaben werden zu irgendeinem Zeitpunkt nach dem Auftreten der Zeilentaktimpulsflanke D_R extern von gültigen Zeilenadressen in gültige Spaltenadressen verändert und das Spaltenadressenabtastsignal CAS fällt zu jedem beliebigen Zeitpunkt danach ab, um die neuen, die Spalte bezeichnenden Adressendaten in die Spaltenspeicher zu transferieren. Dies tritt in all den Fällen auf, die zuvor nach dem Auftreten der Taktimpulsflanken A„ und B„ beschrieben wurden. Da der Chip angesteuert wurde, geht außerdem der komplementäre Ausgang des Chipauswahlspeichers auf hohes Potential über, so daß die Taktimpulsflanken C bis F_c der Verzögerungsstufen 303 bis 306 auftreten. Als Folge davon gibt die Taktimpuls-

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flanke D_n den Spaltendekodierer 20 frei, der einen Spaltenauswahlbefehl auf einer der 64 Spaltenauswahllextungen erzeugt. Dies steuert die Transistoren Q₁ und Q₁₁ der angesteuerten Leseverstärker und Schreibschaltung SA₁ bis SA,-. auf. Enthält der Leseverstärker einen Zustand logisch ¹¹O", d.h. ist der Transistor Q₈ aufgesteuert und befindet sich die Spaltenhauptleitung CB₁ auf niederem Potential, dann wird die Daten- !hauptleitung 332 über die Transistoren Q₈ und Q_1Q auf Erdpotential entladen. Es wird darauf hingewiesen, daß sich die Ausgabespeicherisolationssteuerung DOLIC vom Knoten 372 während dieses Zeitraumes auf hohem Potential befindet, so daß der Transistor 340 aufgesteuert ist und den Knoten 160 des Ausgabespeichers 28 entlädt. Beim Auftreten des Taktimpulses F wird der Transistor 362 dann aufgesteuert und läßt das Ausgabespeicherfreigabesignal DOLE einen positiven Spannungssprung durchführen, wobei der komplementäre Ausgang auf hohes Potential folgt, da der Knoten 160 entladen wird. Wird umgekehrt

der Transistor Q₀ der adressierten Leseverstärker und Schreiben

schaltung abgeschaltet, was der Speicherung eines Zustandes logisch "1" in dem adressierten Speicherelement entspricht, dann bleibt die Datenhauptleitung 332 auf hohem Potential und ein Zustand logisch "1" wird in den Ausgabespeicher 28 zwischengespeichert, während der wahre Ausgang dem Signal DOLE auf hohes Potential folgt und der Transistor 174 den Knoten 164 erdet. Die Ausgänge 382 und 384 des Ausgabespeichers steuern

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dann entweder den Transistor 388 oder den Transistor 386 auf, um entweder einen Zustand logisch "1" oder "0" am Datenausgang des Chips zu erzeugen.

Die neu einzuschreibenden Daten werden zu jedem beliebigen Zeitpunkt vor dem Abfallen des Schreibbefehls WRITE gemäß Fig. 13 an die Dateneingabeklemme 320 des Eingabespeichers 26 gelegt. Der Aufbau des Eingabespeichers entspricht dem Aufbau der bereits beschriebenen Eingabespeicher. Wenn der Spaltenadressenabtastimpuls CAS und der WRITE-Befehl auf niederem Potential liegen, dann erfährt der Ausgang des NOR-Gatters 30 einen positiven Spannungssprung. Der Ausgang des Gatters 30 liefert ein Eingabespeicherabtastsignal DILS gemäß Fig. 6 für den Eingabespeicher 26 und steuert außerdem die Verzögerungsstufe 324 an, die nach einer kurzen Verzögerungszeit das Eingabespeicherfreigabesignal DILE gemäß Fig. 6 an den Eingabespeicher liefert und dadurch das Zwischenspeichern der neu eingegebenen Daten in den Eingabespeicher beendet. Wird der Eingabespeicher 26 freigegeben, dann bewirken die Ausgänge 326 und 328, daß der mit den Transistoren 327 und 328 aufgebaute tatsächliche Datenpuffer, die Datenhauptleitung 332 entweder in den Zustand logisch "0" oder logisch "1" übergehen läßt. Es wird daran erinnert, daß der Transistor Q₁₀ in Fig. 2 der angesteuerten Spalte durch das Spaltenauswahlsignal (CS) aufgesteuert wird, so daß die beispielsweise ange-

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steuerte Spaltenhauptleitung CB- entweder auf V_GG minus einen Schwellwert oder auf Erdpotential abhängig von den in den Eingabespeicher zwischengespeicherten Daten gebracht wird. Mit dem Beaufschlagen der Datenhauptleitung durch die neuen Daten liefert der Ausgang der Verzögerungsstufe 324 gleichzeitig den Schreibbefehl WC für die Leseverstärker- und Schreibschaltungen aus Fig. 2, welcher über den Transistor Q₁₁ übertragen wird, wobei der Transistor Q₁₁ lediglich von dem Spaltenauswahlsignal CS aufgesteuert ist und die Transistoren Q₁₅ und Q₁₃ dadurch aufsteuert. Der Transistor Q₁- erdet den Knoten 56, um den Transistor Q₇ sicher zu sperren. Der Transistor Q₁₂ überträgt das von dem mit den Transistoren 329 und 330 aufgebauten komplementären Puffer erzeugte komplementäre Eingangssignal ΌΪ an den Knoten 74, der die Steuerelektrode für den Transistor Q₈ bedeutet. Soll somit ein Zustand logisch "1" im Speicherelement gespeichert werden, dann würde die Datenhauptleitung 332 und die Spaltenhauptleitung CB₁ in den Zustand logisch "1" oder V_GC minus einem Schwellwert gebracht werden. Dies würde durch den Zustand logisch "0" oder durch Erdpotential auf der komplementären Eingabesignal DI Hauptleitung 82 ermöglicht werden, die den Transistor Q₈ sperren würde. Da eine Zeile angesteuert wurde, wird diese Spannung in das ausgewählte Speicherelement übertragen. Soll umgekehrt ein Zustand logisch "0" gespeichert werden, dann würde das komplementäre Eingangssignal ΌΪ den Transistor Q₈ aufsteuern

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und die Datenhauptleitung 332 beim Erden der Spaltenhauptleitung CB₁ unterstützen und den Zustand des Transistors Q„ zur Darstellung des gewünschten Zustande der Spaltenhauptleitung aktualisieren. Letztere Funktion ist auch für den "Page"-Modus notwendig. Es wird darauf hingewiesen, daß der Ausgang der Verzögerungsstufe 324 durch das Aufsteuern der Transistoren 376 und 378 ein Abfallen der Spannung #m Ausgabespeicheriisolierungssteueranschluß 372 auf Erdpotential bewirkt, wobei

der Transistor 340 gesperrt und der Ausgabespeicher von der Datenhauptleitung isoliert wird, so daß die vom adressierten Speicherelement gerade gelesenen Daten gültig bleiben, selbst wenn der Schreibvorgang den Zustand der Datenhauptleitung verändert. Es wird außerdem darauf hingewiesen, daß der Transistor Q₁₄ durch die verzögerte Spaltenvorladung DCP zur sicheren Entladung der Steuerelektroden der Transistoren Q₁~ und Q₁^ aufgesteuert ist und daß diese Transistoren zu Beginn eines Zyklus gesperrt sind.

Nach Abschluß des Zeilenadressenabtastsignals RAS und des Spaltenadressenabtastsignals CAS gehen alle Taktimpulsausgaben A-, bis J_D und A„ bis F-, wieder auf Erdpotential zurück. Dies beendet das Signal auf der Zeilenadressenleitung RA₁ zum Speichern der Daten in einem Speicherelement, und beendet außerdem die Spaltenauswahl CS-Ausgabe aus dem Spaltendekodierer. Einen Verzögerungszyklus später gehen die verzögerte

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Zeilenvorladung DRP und die verzögerte Spaltenvorladung DCP auf hohes Potential über. Der Grund für ein verzögertes Vorladesignal liegt darin, die Spaltenhauptleitung CB₁ bis nach dem Sperren des Speicherelementtransistors beispielsweise durch die wieder auf Erdpotential übergehende Zeilenadressenleitung RA₁ sicher auf der richtigen Spannung zu halten, so daß in den Speicherelementen klare logische Potentiale verbleiben.

Durch den Lese-Veränderung-Schreib-Zyklus wurden somit Daten von allen Speicherelementen der adressierten Zeile in die zugehörigen Leseverstärker- und Schreibschaltungen übertragen, in denen die entsprechenden Transistoren Q₈ zur richtigen Speicherung der aus den jeweiligen Speicherelementen der zugehörigen Spaltenhauptleitungen gelesenen Daten aufgesteuert oder abgeschaltet wurden. Die auf der adressierten Spaltenhauptleitung gespeicherte Information wird nur dann in den Ausgabespeicher übertragen, wenn der Chip angewählt wird. Die Ausgabeklemme aller unangesteuerten Chips nimmt unabhängig den Zustand einer offenen Schaltung an, wenn ein CAS-Befehl vorliegt. Durch das WRITE-Signal werden. Daten in den Eingabespeicher 26 aller Chips getaktet. Die neuen Daten werden dann zur adressierten Spaltenhauptleitung und dadurch zum adressierten Speicherelement transferiert und der Transistor Qg der adressierten Spalte wird nur für die angesteuerten Chips richtig

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aktualisiert. Eingabedaten werden in die Eingabespeicher aller Chips getaktet, jedoch nur in den ausgewählten Chips auf die adressierte Spaltenhauptleitung übertragen. Während des Schreibvorgangs ist der Ausgabespeicher 28 isoliert und enthält weiterhin gültige aus den Speicherelementen während des Lesevorgangs eingelesene Daten im Lese-Veränderung-Schreib-Zyklus. Die Ausgabedaten bleiben bis zu der dem nächsten Zeilenadressenabtastimpuls CAS folgenden Taktimpulsflanke B_c gültig.

Fig. 14 zeigt ein wichtiges Merkmal der Erfindung, nämlich daß aufeinanderfolgende Spaltenadressenabtastimpulse CAS₁ bis CAS während eines einzigen Zeilenadressenabtastimpulses RAS erzeugt werden können, um verschiedene Spaltenadressen 404a und 404b in den Spaltenspeicher 16 zu takten. Während jedes einzelnen Spaltenadressenabtastxmpulses CAS₁ bis CAS kann ein Lese-, ein Lese-Veränderung-Schreib- oder lediglich ein Schreibzyklus ohne Verzögerung jenes Anteils des Zeilenadressenzyklus eingerichtet werden, welcher dem ersten Spaltenadressenzyklus vorangehen muß, jedoch den übrigen Spaltenadressenzyklen, die die gleiche Zeilenadresse teilen, nicht voranzugehen braucht. Dies ist deswegen möglich, da die gesamte Eingabe- und Ausgabeschaltung vom Spaltenadressenabtastimpuls gesteuert wird.

Brauchen keine Daten aus dem adressierten Speicherelement gelesen zu werden, dann kann der LeseVorgang durch Anlegen

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eines WRITE-Befehls vor dem Ansteigen des DOLE-Signals beim Auftreten der Taktimpulsflanke F unterdrückt werden. Es können entweder das Spaltenadressenabtastsignal CAS oder das WRITE-Signal zur Ausgabesteuerung für das NOR-Gatter 30 herangezogen werden und den Schreibzyklus auslösen. Befindet sich das WRITE-Signal vor dem Abfallen des CAS-Signals auf niederem Potential, dann bewirkt ein Abfallen von CAS ein Ansteigen der Spannung am Ausgang des NOR-Gatters 30 und somit den Transfer von neuen Daten in den Eingabespeicher 26. Das Ausgangssignal DILE von der Verzögerungsstufe 324 steuert die Transistoren 376 und 378 aus Fig. 5 etwa zur gleichen Zeit auf, zu der die Taktimpulsflanke B_c auftritt, so daß die Ausgabeisolierungssteuerung einen negativen Spannungssprung durchführt und den Isolierungstransistor 340 sperrt. Da ein gesperrter Transistor 340 ein Entladen des Knotens 160 im Ausgabespeicher 28 gemäß Fig. 11 verhindert, bleiben die Transistoren 151 und 152 aufgesteuert und die Transistoren 150 und 153 durch den Transistor 174 gesperrt, so daß der Ausgabespeicher einen Zustand logisch "1" ausgibt, wenn die Taktimpulsflanke F_ nach dem Taktimpuls E-, das Speicherfreigabesignal am Knoten 360 liefert. Dadurch geht der Ausgabeanschluß unabhängig in einen Zustand logisch "1" über und zeigt an, daß lediglich der Schreibzyklus durchgeführt wurde.

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Claims (21)

1. Patentansprüche

   Randomspeicher in integrierter Halbleiterschaltung auf einem einzigen Chip, gekennzeichnet durch eine Matrix von Speicherelementen mit jeweils einem Speicherkondensator zur Speicherung von Daten, wobei jeder Speicherkondensator einer Spalte an eine Spaltenhauptleitung in Abhängigkeit von einer Spannung auf einer Zeilenadressenleitung zum Datentransfer in jedes und aus jedem Speicherelement mittels der entsprechenden Spaltenhauptleitung angeschlossen ist, durch einen Leseverstärker für jede Spaltenhauptleitung zur Entscheidung zwischen mindestens zwei logischen Zuständen entsprechenden Spannungen und zur Speicherung der erkannten logischen Zustände, durch mehrere Adresseneingänge, durch einen Zeilenspeicher zur Speicherung der an die Adresseneingänge gelegten Adressendaten, durch Zeilendekodierer zur Freigabe einer durch die Adressendaten im Zeilenspeicher bezeichneten Zeilenadressenleitung, durch einen Zeilenadressenabtastimpuls-Signaleingang, durch eine auf ein am Zeilenadressenabtastimpuls-Signaleingang auftretendes Signal ansprechbare Zeilentakt- und Steuerschaltung zur automatischen Zwischenspeicherung von an den Adresseneingängen auftretenden Adressendaten im Zeilenspeicher, zur Freigabe der Speicherelemente einer Zeile mittels einer Zeilenadressenleitung,

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   zur Übertragung und Speicherung der in den Speicherelementen gespeicherten Daten in die jeweiligen Leseverstärker mittels der zugehörigen Spaltenhauptleitungen, und zur Wiedereinschreibung von Daten aus den jeweiligen Spaltenhauptleitungen in die zugehörigen Speicherelemente, durch einen Spaltenadressenabtastimpuls-Signaleingang, durch einen Spaltenspeicher zur Speicherung der an die Adresseneingänge gelegten Adressendaten, durch eine Datenhauptleitung, durch einen Spaltendekodierer für die Freigabe eines adressierten Leseverstärkers zur Datenübertragung zwischen der Datenhauptleitung und dem freigegebenen Leseverstärker, durch einen Dateneingang, durch einen Eingabespeicher zum Zwischenspeichern der an die Dateneingänge gelegten Daten, durch einen Datenausgang, durch einen Äusgabespeicher zum Zwischenspeichern von mindestens zwei logischen Spannungen und zum Anlegen der entsprechenden logischen Signale an den Datenausgang, durch einen Chipauswahlsignal-Eingang, durch einen Schreibbefehl-Eingang und durch eine von einem Zeilenadressenabtastimpuls ansteuerbare Spaltentakt- und Steuerschaltung zur Zwischenspeicherung von an die Adressenleitungen des Spaltenspeichers gelegten Daten, zur Freigabe eines adressierten Leseverstärkers bei Vorliegen eines vorgegebenen Signals am Chipauswahleingang für die Datenübertragung vom Leseverstärker über die Datenhauptleitung

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   an den Ausgabespeicher, zur Zwischenspeicherung von an den Dateneingang des Eingabespeichers gelegten Daten und zur Übertragung von Daten vom Eingabespeicher an den freigegebenen Leseverstärker bei von der Datenhauptleitung isoliertem Ausgabespeicher in Anwesenheit eines vorgegebenen Signals am Chipauswahleingang und am Schreibeingang .
   i
2. 2. Randomspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jeder Leseverstärker einen Differentialverstärker mit Bezugsspannungs- und Dateneingabeknoten enthält, welcher bei etwa gleichen Spannungen an seinen Eingängen ein erstes logisches Signal und bei verschiedenen Spannungen an seinen Eingängen ein zweites logisches Signal ausgibt, und daß eine von der Zeilentakt- und Steuerschaltung ansteuerbare Einrichtung zum Vorladen der jeweiligen Spaltenhauptleitung auf ein Bezugspotential und zum Einschließen des Bezugspotentials am Bezugsspannungseingangsknoten vorgesehen ist, wodurch eine logische Spannung in Abhängigkeit von der Spannung auf der jeweiligen Spaltenhauptleitung nach der Freigabe des jeweils adressierten Speicherelementes ausgebbar ist.
3. 3. Randomspeicher in integrierter Halbleiterschaltung auf einem einzigen Chip, gekennzeichnet durch eine Matrix von

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   — bo —

   Speicherelementen/ deren Speicherelemente jeder Spalte jeweils in Abhängigkeit von einer Spannung auf einer Zeilenadressenleitung mit einer entsprechenden Spaltenhauptleitung verbindbar und wobei Daten von jedem Speicherelement jeder Spalte mittels der entsprechenden Spaltenhauptleitung übertragbar sind/ durch einen Leseverstärker für jede Spaltenhauptleitung zum Erkennen und Speichern des logischen Zustandes eines mit der jeweiligen Spaltenhauptleitung verbundenen freigegebenen Speicherelements, durch eine Zeilenadressiereinrichtung zur Freigabe einer durch die Zeilenadressendaten bezeichneten Zeile von Speicherelementen, durch einen Zeilenadressenabtastimpuls-Eingang, durch eine von einem Signal am Zeilenadressenabtastimpuls-Eingang ansteuerbare Zeilenadressentakt- und Steuerschaltung zur automatischen Freigabe einer adressierten Zeile von Speicherelementen und zur Übertragung und Speicherung der in den Speicherelementen der Zeile liegenden Daten an den jeweiligen Leseverstärker, durch eine Datenhauptleitung, durch eine Zeilenadressiereinrichtung zur Freigabe eines adressierten Leseverstärkers für die Datenübertragung zwischen der Datenhauptleitung und dem freigegebenen Leseverstärker, und durch eine Datenübertragungseinrichtung zur Übertragung von Daten zwischen der Datenhauptleitung sowie einer externen Schaltung und dem Chip.

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4. 4. Randomspeicher in integrierter Halbleiterschaltung auf einem einzigen Chip, gekennzeichnet durch eine Matrix von Speicherelementen mit einer gleichen Anzahl von Zeilen und Spalten, wobei die Speicherelemente jeder Spalte in Abhängigkeit von einer Spannung auf einer Zeilenadressenleitung mit einer zugehörigen Spaltenhauptleitung verbindbar und die Daten mittels der entsprechenden

   ! Spaltenhauptleitung aus jedem und in jedes Speicherelement jeder Spalte übertragbar sind, durch einen Leseverstärker zur Entscheidung zwischen mindestens zwei logischen Zuständen entsprechenden Spannungen und zur Speicherung der erkannten logischen Zustände, durch binäre Adresseneingänge, deren Anzahl die gleiche Anzahl von Zeilen und Spalten festlegt, durch einen Zeilenspeicher zur Speicherung der an die Adresseneingänge gelegten Adressendaten, durch einen Zeilendekodierer zur Freigabe einer von den im Zeilenspeicher liegenden Adressendaten bezeichneten Zeilenadressenleitung, durch einen Zeilenadressenabtastimpuls-Eingang, durch eine mittels eines Signals vom Zeilenadressenabtastimpuls-Eingang ansteuerbare Zeilenadressentakt- und Steuerschaltung zur automatischen Zwischenspeicherung der an den Adresseneingängen liegenden Daten im Zeilenspeicher, durch einen Spaltenadressenabtastimpuls-Eingang, durch einen Spaltenspeicher zur Speicherung der an die Adresseneingänge gelegten Spalten-

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   adressendaten, durch einen Spaltendekodierer zur Freigabe einer Datenübertragung von der Datenhauptleitung an einen Datenausgang, und durch eine von einem Spaltenadressenabtastsignal ansteuerbare Spaltentakt- und Steuerschaltung zur Zwischenspeicherung von an die Adressenlextungen im Spaltenspeicher gelegten Daten.
5. 5. Verfahren zur Adressieren von zu einer Matrix angeordneten Speicherelementen eines Randomspeichers auf einem halbleitenden Chip, dadurch gekennzeichnet, daß ein erster Satz von binären Adressendaten an so viele Adresseneingänge gelegt wird, wie zur eindeutigen Definition einer bestimmten Zeile der Matrix mindestens notwendig ist, und daß anschließend ein zweiter Satz von Adressendaten an die Adresseneingänge gelegt wird, um eine bestimmte Spalte der Matrix und somit ein bestimmtes Speicherelement eindeutig zu definieren.
6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der erste Adressendatensatz auf dem Chip vor dem Anlegen des zweiten Adressendatensatzes an die Adresseneingänge gespeichert wird.
7. 7. Verfahren zum Adressieren eines gewünschten Speicherelementes einer Matrix von Speicherelementen in einem

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   Randomspeicher, der auf einem halbleitenden Chip gebildet ist, dadurch gekennzeichnet, daß erste und zweite binäre Adressendatensätze zur Definition der Zeilen- und Spaltenlage des gewünschten Speicherelementes in der Matrix an dieselbe Gruppe von Adresseneingängen des Chips gelegt werden.
8. 8. Verfahren zur Datenausgabe aus einem auf einem halbleitenden Chip gebildeten Randomspeicher mit unterschiedlichen Zugriffs- und Vorladezeiten, dadurch gekennzeichnet, daß Daten während einer ZugriffsZeitdauer aus einem bestimmten Speicherelement gelesen werden, daß die aus einem Speicherelement ausgelesenen Daten während des nachfolgenden Vorladezeitraums in einem Ausgabespeicher gespeichert werden, und daß die Daten während der nächsten Zugriffszeitdauer aus dem Ausgabespeicher an eine außerhalb des Chips befindliche Schaltung ausgegeben werden.
9. 9. Verfahren zum direkten Zugreifen nach Daten in einem Randomspeicher, der auf einem monolithischen Chip gebildet ist und eine Vielzahl von zu Spalten und Reihen angeordneter Speicherelemente enthält, dadurch gekennzeichnet, daß an den Chip ein Zeilenabtastimpuls zur automatischen Datenübertragung aus allen Speicherelementen einer adressierten Zeile an ein Spaltenregister und ein Spalten-

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   abtastimpuls zur automatischen Datenübertragung zwischen einem adressierten Bit des Spaltenregisters und einer außerhalb des Chips befindlichen Schaltung gelegt werden.
10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Zeilenadressendaten und die Spaltenadressendaten sequentiell über dieselben Adresseneingänge des Chips eingegeben werden.
11. 11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß dem Chip mittels des Spaltenabtastimpulses ein Schreibbefehl zur automatischen Datenübertragung einer Dateneingabe an das adressierte Bit des Spaltenregisters gegatet eingegeben wird.
12. 12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß beim Fehlen eines Schreibbefehls am Chip Daten in Abhängigkeit von einem Spaltenabtastimpuls aus einem adressierten Bit des Spaltenregisters ausgegeben werden.
13. 13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß ein Schreibbefehl einen vorbestimmten Zeitraum nach dem Anlegen eines Spaltenabtastimpulses an den Chip an diesen gelegt wird, um Daten bei einer Dateneingabe an ein adressiertes Bit des Spaltenregisters nach einer Datenausgabe aus dem adressierten Bit automatisch zu übertragen. 609818/0717
14. 14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Fehlen eines Chipauswahlsignals am Chip die Übertragung von Daten zum oder vom Chip unterbindet,
15. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Datenausgang bei Fehlen eines Chipauswahlsignals in eine offene Schaltung übergeht.
16. 16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Datenausgang beim Anlegen eines Schreibbefehlß an den Chip vor oder innerhalb eines vorgegebenen.Zeitraums nach dem Anlegen eines Spaltenabtastimpulses in einen vorgegebenen logischen Zustand übergeht.
17. 17. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine Vielzahl von Spaltenabtastimpulsen nach einem einzigen Zeilenabtastimpuls sequentiell an den Chip gelegt werden ₍ um Daten automatisch zwischen einer Vielzahl von Bits des Spaltenregisters und einer außerhalb des Chips befindlichen Schaltung sequentiell zu übertragen.
18. 18. Randomspeicher mit einer Schaltung zur Erzeugung eines Taktsignals von höherer Spannung .als die Senkenversprgungsspannung zwischen ersten und zweiten aufeinanderfolgenden Taktimpulsflanken und von-etwa QueU.enver.sor-

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    gungsspannung nach der zweiten Taktimpulsflanke bis zu einem Vorladesignal, das eine gewisse Zeit nach der zweiten Taktimpulsflanke auftritt und vor der nächsten ersten Taktimpulsflanke endet, gekennzeichnet durch einen Vorladeknoten, durch einen Ausgabeknoten, durch einen den Vorladeknoten und den Ausgabeknoten koppelnden Kondensator, durch einen ersten den Vorladeknoten mit der Senken-

    versorgungsspannung verbindenden Transistor, durch einen zweiten, den Vorladeknoten mit der Quellenversorgungsspannung verbindenden Transistor, durch einen dritten den Ausgabeknoten mit der Senkenversorgungsspannung verbindenden Transistor, und durch einen vierten den Ausgabeknoten mit der Quellenversorgungsspannung verbindenden Transistor, wobei der zweite und der dritte Transistor durch das Vorladesignal aufgesteuert, der erste Transistor durch die erste Taktimpulsflanke durchgesteuert und der vierte Transistor von der zweiten Taktimpulsflanke gesperrt werden.
19. 19. Verfahren zum Erkennen eines im Kondensator eines freigegebenen Speicjherelementes gespeicherten logischen ZustandS/ wobei das Speicherelement zu einem in integrierter Halbleiterschaltung auf einem einzigen Chip gebildeten Randomspeicher gehört und wobei alle Speicherelemente des Randomspeichers jeweils einen beim Auf-

    §€98 18/071?

    steuern eines Transistors durch ein Freigabesignal mit einer Spaltenhauptleitung verbundenen Speicherkondensator aufweisen, dadurch gekennzeichnet, daß die Spaltenhauptleitung auf eine Vorladespannung gebracht wird, daß die Vorladespannung auf der Spaltenhauptleitung abgefragt und die abgefragte Spannung in einem Bezugsspannungsknoten gespeichert wird, daß anschließend ein bestimmtes ! Speicherelement durch Aufsteuern seines Transistors freigegeben wird, daß eine vorgegebene Änderung bezüglich der als Bezugsspannung gespeicherten abgefragten Spannung auf der Spaltenhauptleitung erkannt wird und daß die Spannung auf der Spaltenhauptleitung beim Erkennen einer vorgegebenen Spannungsänderung auf einen Wert verändert wird, der der Spannung des Kondensators der freigegebenen Zelle vor deren Freigabe entspricht.
20. 20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die Spaltenhauptleitung etwa auf Senkenversorgungsspannung vorgeladen wird, und daß die Spaltenhauptleitung im Falle des Erkennens einer vorgegebenen Spannungsänderung auf der Spaltenhauptleitung auf etwa Quellenversorgungsspannung durch Aufsteuern eines Transistors zur Verbindung der Spaltenhauptleitung mit einer Quellenversorgungsspannung entladen wird.

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21. 21. Randomspeicher mit einem Leseverstärker zur Erkennung von Spannungen auf einer mit einem Speicherelement durch ein Zeilenfreigabesxgnal verbundenen Spaltenhauptleitung, gekennzeichnet durch einen Differentialverstärker mit mit der Spaltenhauptleitung verbindbaren Bezugsspannungsund Dateneingabeknoten, welcher bei Freigabe einen ersten logischen Zustand ausgibt, sofern sich die Eingabeknoten

    ! etwa auf gleichem Potential befinden und einen zweiten logischen Zustand ausgibt, wenn an den Eingangsknoten verschiedene Spannungen liegen, und durch eine Schaltung zum Vorladen der Spaltenhauptleitung und der Bezugsspannungsknoten auf ein Vorladungspotential, wobei der Vorladeknoten von der Spaltenhauptleitung isolierbar und ein Speicherelement zur Veränderung der Spannung auf der Spaltenhauptleitung mit dieser verbindbar ist, falls eine Speicherung des zweiten logischen Zustands im Speicherelement ohne Änderung der Spannung am Bezugsspannungsknoten erfolgt, wobei anschließend der Ausgang des Verstärkers freigebbar ist.

    su:hu:kö

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    .65.

    Le e^vrs e i t e