DE2510757C2 - Verfahren zum Herstellen von Trägersubstraten für hochintegrierte Halbleiterschaltungsplättchen - Google Patents
Verfahren zum Herstellen von Trägersubstraten für hochintegrierte HalbleiterschaltungsplättchenInfo
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Description
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1.
Ein Verfahren nach dem Oberbegriff des Anspruchs 1 ist aus dem IBM Technical Diclosure Bulletin Bd. 15,
Nr. 2, Juli 1972,S. 656-657 bekannt.
Wenn mit dem bekannten Verfahren Trägersubstrate für Halbleiterplättchen mit hochintegrierten Schaltungen
hergestellt werden, reichen die bei dem bekannten Verfahren verwendeten zwei Metallisierungsebenen
nicht mehr aus, um die Anschlüsse der Halbleiterplättchen untereinander und mit den Auber.jnschlüssen der
gesamten Anordnung zu verbinden, es sei denn, daß ungewöhnlich großflächige und damit sehr teure
Trägerstubstrate verwendet werden.
Wenn man nun entsprechend dem Vorgehen bei der Herstellung von Halbleiterplättchen mit hochintegrierten
Schaltungen auch die Leiterstrukturen auf dem Trägersubstrat miniaturisiert und in Dünnfilmtechnik
möglichst schmcle Leiterbahnen herstellt sowie mehr als drei Metallisierupgsebenen vorsieht, treten Schwierigkeiten
insofern auf, als bei der in üblicher Dünnfilmtechnik hergestellten Verdrahtung, bei welcher
nacheinander Metall- und Isolierschichten aufeinander abgeschieden werden und die Metallschichten
jeweils zu Leiterbahnen strukturiert werden, mit jeder Metallisierungsebene die Unebenheiten in der Oberfläche
der Anordnung kumulativ zunehmen. Diese Unebenheiten führen — vor allem in den obersten
Metallisierungsebenen — zu Unterbrechungen in den Leiterbahnen.
Aufgabe der Erfindung ist deshalb, ein Verfahren zur Herstellung eines Trägersubstrates für Halbleiterplättchen
mit hochintegrierlen Schaltungen anzugeben, bei welcher die bei einer größeren Anzahl von in
Dünnfilmtechnik hergestellten Metalüsierungsebenen zu erwartenden, mit jeder Ebene stärker werdenden
Unebenheiten in der Oberfläche der Anordnung etwa halbiert werden, so daß sich Trägersubstrate mit sechs
und mehr Metallisierungsebencn herstellen lassen, ohne
daß die Ausbeute an intakten Trägersubstraten entsprechend abnimmt.
Diese Aufgabe wird dadurch gelöst, daß zunächst auf eine temporäre Hilfsträgerschicht eine erste Schicht
aufgebracht wird, die sich in ihrer chemischen Ätzbarkeit von der Hilfsträgerschicht unterscheidet und
die für nachfolgende aufgebrachte Metallisierungsmuster isolierend wirkt, daß auf der freiliegenden
überfläche der ersten Schicht eine erste Ebene eines Metallisierungsmusters, darauf eine erste Schutzschicht h>
aus einem dielektrischen Material und darüber mindestens eine zweite Ebene eines Metallisierungsmusters
aufgebracht wird, wobei jede weitere Ebene eines Metallisierungsmusters durch eine dielektrische Schutzschicht
abgedeckt wird, daß dann auf der letzten \-, Schutzschicht eine dicke, bleibende Trägerschicht
aufgebaut wird, daß anschließend die Hilfsträgerschicht durch ein chemisches Ätzmittel entfernt wird, das
bevorzugt das Material der Hilfsträgerschicht abätzt und die zweite Oberfläche der ersten Schicht freilegt
und daß auf der zweiten Oberfläche der ersten Schicht eine oder mehrere Ebenen von Metallisierungsmustern
aufgebracht werden, wobei jede Ebene eines metaüisierungsmusters
durch eine dielektrische Schutzschicht abgedeckt wird. Die durch das erfindungsgemäße 2";
Verfahren hergestellten Substrate oder Träger stellen damit gegenüber den bisher üblichen, in Dickfilmkeramik
aufgebauten Trägern oder Substraten eine vorteilhafte Alternative dar, die die bisher vorhandenen
strukturellen Beschränkungen vermeidet. m
Im vorliegenden Zusammenhang ist zwar aus der DE-OS 20 52 424 ein Verfahren zur Herstellung
elektrischer Leitungsverbindungen bekannt, durch welche die genannten Unebenheiten in den Leiterbahnen
ebenfalls weitgehend vermieden werden, jedoch weist r-,
das bekannte Verfahren pro Metallisierungsebene eine größere Anzahl von Verfahrensschritten auf und
verlangt eine sehr genaue Steuerung dieser Schritte z. B. bei der selektiven anodischen Oxydation des Materials,
aus welchem die Leiterbahnen gebildet werden. n>
Die Erfindung wird nunmehr anhand von zwei Ausführungsbeispielen in Verbindung mit den Zeichnungen
näher beschrieben. In den Zeichnungen zeigen
F i g. IA bis N schematisch die Verfahreiisschritte bei
der Herstellung eines Trägersubstrats für ein Halbleiter- 4 > plättchen mit hochintegrierten elektronischen Schaltungen
nach einer ersten Ausführungsform der Erfindung und
F i g. 2A bis G schematisch die Verfahrensschritte bei der Herstellung eines derartigen Trägersubstrates nach >o
einer weiteren Ausfühningsform der Erfindung.
Nach der ersten Ausführungsform der Erfindung erfolgt die Herstellung des Trägersubstrates folgendermaßen:
Auf einem Halbleitersubstrat !0, das in der vorliegen- r>
den bevorzugten Ausführungsform aus einem N-Ieitenden Halbleiterplättchen mit einer Dicke von 0,16 mm
hergestellt ist und mit einem Dotierungsmaterial, wie z. B. Arsen oder Phosphor dotiert ist, wird eine erste
Schicht 11 aus elektrisch isolierendem Material gebildet, bo
In der ersten Ausführungsform besteht das Substrat 10 vorzugsweise aus Silicium und die Schicht 11 aus
Siliciumdioxid mit einer Dicke in der Größenordnung von 1 μηι. Stattdessen können volle andere Materialien
für die Schichten 10 und 11 benutzt werden. Das t>i
wesentliche Kriterium bei der Auswahl dieser Materialien besteht darin, daß das Substrat 10 vorzugsweise
durch eine chemische Substanz ätzbar sein muß einschließlich elektrochemischer Ätzverfahren, so daß
die Schicht 10 von der Schicht 11 abgetragen werden kann. Wenn das Substrat 10 ein hochdotiertes N- oder
P-Ieitendes Material ist, läßt es sich leicht von einer
Isolierschicht 11 dadurch ablösen, daß man ein normales
Ätzverfahren mit einem Ätzmittel, wie wäßriger Salpetersäure-Fluorwasserstoffsäurelösung verwendet
oder ein elektrochemisches Ätzverfahren, wie z. B. anodisches Ätzen. Verwendet man solche üblichen
chemischen Ätzverfahren, dann ist es nicht notwendig, daß das Siliciumsubstrat hochdotiert ist, damit es von
der Isolierschicht 11, die aus solchen dielektrischen Materialien wie Siliciumnitrid oder Siliciumdioxid
bestehen können, trennbar isL
Wenn die Isolierschicht 11 aus Siliciumdioxid besteht,
dann läßt sie sich leicht dadurch herstellen, daß man die Oberfläche des Substrats 10 thermisch zu Siliciumdioxid
oxidiert Natürlich können auch die üblichen Verfahren wie Niederschlag aus der Damp! phase oder Kathodenzerstäubung
oder Hochfrequenzzerstäubung angewandt «-erden, um dielektrische Materialien, wie
Siliciumnitrid, Aluminiumoxid odr. Siliciumdioxid als Schicht 1 ί aufzubringen.
Wenn die Schicht 11 aus Siliciumdioxid besteht, kann
sie in zwei Schritten gebildet werden, nämlich durch eine erste Wärmebehandlung und dann durch den
Niederschlag einmal aus der Dampfphase oder durch Zerstäubung. Anschließend wird auf übliche Weise in
Dünnfilmtechnik eine metallische Schicht 12 auf der Isolierschicht 11 aufgebracht, wie dies beispielsweise in
der US-Patentschrift 35 39 876 beschrieben ist. Die metallische Schicht kann beispielsweise durch Niederschlag
aus der Dampfphase oder durch Hochfrequenzzerstäubung aufgebracht werden. Die Metallschicht 12,
die eine Dicke vor. etwa 1 bis 2 [im aufweist, kann aus
einem für Leitungszüge in integrierten Schaltungen üblicherweise verwendeten Metall sein. In der vorliegenden
Ausführungsform besteht diese Metallisierung vorzugsweise aus mehreren Schichten aus Chrom,
Kupfer und Chrom oder aber aus Aluminium oder einer
Aluminiumkupferlegierung. Andere brauchbare dünne metallische Filme sind beispielsweise hochschmelzende
Metalle, wie z. B. Wolfram, Tantal, Molybdän oder zusammengesetzte Schichten solcher hochschmelzenden
Metalle und Gold.
Anschließend wird gemäß F i g. ? B nach üblicher, photolithographischer Technik für integrierte Schaltungen
und mit Ätzverfahren mit üblichem Ätzen oder mit Zerstäubungsätzen eine erste Ebene eines Musters von
Leitungszügen UA einer Metallisierung auf der metallischen Schicht 12 hergestellt. Das Metallisierungsmuster 12/4 stellt dann eine Ebene der elektrisch
leitenden Verbindungen in dem Träger oder Subs'rat dar.
D .tan anschließend wird gemäß Fig. IC mit einem
zum Niederschlagen von dünnen Filmen üblichen Verfahren eine üünne Isolierschicht 13 aufgebracht,
vorzugsweise durch Hochfrequenzzerstäubung, wenn das Isoliermaterial aus Siliciumdioxid besteht, oder
insbesondere durch Niederschlag aus der Dampfphase, wenn das Isoliermaterial aus Siliciumnitrid besteht.
Wenn die erste Isolierschicht Π aus Siliciumdioxid besteht, dann ist es vorzuziehen, als Schicht 13 ebenfalls
Siliciumdioxid zu verwenden. Die Schicht 13, die als erste Schutzschicht dient, hat vorzugsweise eine Dicke
in der Größenordnung von 2 μιτι. Wie man erkennen
kann, hat die Schicht 13, die im wesentlichen eine gleichförmige Stärke aufweist, ein Muster von Erhöhun-
gen und Vertiefungen, das dem darunterliegenden Metallisierungsmuster 12,4 entspricht.
Anschließend werden, wie in Fig. ID dargestellt, unter Verwendung von für Siliciumdioxid üblichen
photolithographischen Ätzverfahren durchgehende Lö- -, eher durch das Siliciumdioxid der Schutzschicht 13 nach
dem darunterliegenden Metallisierungsmusier 12/4 geätzt. Ein übliches Ätzmittel, das für diesen Zweck
verwendet werden kann, ist gepufferte Fluorwasserstoffsäure. ,<■
Gemäß Fig. IE wird in gleicher Weise, wie zuvor
beschrieben, eine weitere Ebene eines Metallisierungsmusters
15 auf der Schutzschicht 13 aufgebracht. Das Metallisierungsmuster 15 wird vorzugsweise aus dem
gleichen Metall hergestellt, wie das Muster 12,4 und hat , ·
eine Dicke von etwa 1,5 bis 2,5 um. Während des
Niederschlags des Metallisierungsmusters 15 werden einzelne Abschnitte der Metallisierung 15.4 in den
Bohrungen 14 niedergeschlagen und bilden Querverbindungen zwischen den einzelnen MeiüüisicrurigscbcriC". .,
d. h. von der oberen Metallisierungsebene und dem l.er ingsmuster 15 nach dem darunterliegenden Metallisierungs-Leitungsmuster
12,4.
Aus Fig. IF erkennt man, daß anschließend eine
weitere Schutzschicht 16 aus dielektrischem Material, ,-, vorzugsweise aus Siliciumdioxid über der zweiten
Ebene eines Metallisierungsmusters 15 durch übliche bereits beschriebene Verfahren niedergeschlagen wird.
Die Schicht 16 hat vorzugsweise eine Dicke von 2 bis 3 μίτι. j,.
Falls zwei bzw. vier Metallisierungsebenen auf dem Trägersubstrat nicht ausreichen, die erforderlichen
elektrischen Verbindungen herzustellen, kann es erforderlich sein, auf der Schutzschicht 16 ein weiteres
Metallisierungsmuster und darüber eine weitere isolie- j5
rende Schutzschicht anzubringen. Auf diese Weise erhält man drei Ebenen der Metallisierung oberhalb der
Obeifläche ir der ersten isolierenden Schieb·. Der
Einfachheit der Darstellung dieser ersten Ausführung wegen ist jedoch diese letzte Ebene eines Metallisierungsmusters
und die zusätzliche Schutzschicht nicht dargestellt.
Wie aus F i ,z. 1G zu erkennen, wird eine relativ dicke
Trägerschicht 18 aus Silicium durch bekannte Niederschlagsverfahren bei einer Temperatur in der Größen-Ordnung
von 5000C bis 900°C bei Normaldruck niedergeschlagen. Die Dicke der Trägerschicht liegt
vorzugsweise in der Größenordnung von 0,2 bis 0,4 mm. Diese Trägerschicht kann beispielsweise gemäß einem
Verfahren unter Verwendung einer Vorrichtung aufgebracht werden, wie sie in der US-Patentschrift 34 24 629
offenbart ist. Diese Trägerschicht dient als Basis für den Träger für Halbleiterplättchen mit integrierten Schaltunger..
Da die darunterliegende Schicht 16 aus dielektrischem Material besteht, besteht die Schicht 18
aus polykristallinem Silicium.
Nach diesen Verfahrensschritten wird die Siliciumschicht
10, die als Hilfsträgerschicht für den Träger gedient hat, entfern! Wenn die Schicht 11 aus
Siliciumdioxid besteht, wird ein übliches chemisches Ätzverfahren angewandt mit einem bekannten Ätzmittel,
das bevorzugt Silicium ätzt und dabei Siliciumdioxid im wesentlichen nicht angreift. Eine wäßrige Lösung aus
Salpetersäure und Fluorwasserstoffsäure, die diesem Zweck dienlich ist, hat folgende Zusammensetzung:
500 Voiumenieiie 70%ige Salpetersäure, 50 Teile mit
Jod gesättigte Salpetersäure, 14 Teile 40%iges Ammoniumfluorid,
2 Teile 49%ige Fluorwasserstoffsäure und 5 Teile 98"/oige Essigsäure.
Wenn die Isolierschicht Il aus Siliciumnitrid besteht
ist es besser, ein elektrochemisches Ätzverfahren, das
als anodisches Ätzen bekannt ist. einzusetzen. Anodisches Ätzen ist an sich bekannt und ist beispielsweise in
der Zeitschrift »journal of The Electrochemical Society«, Juli 1970 von M.Theunissen und anderen auf
den Seii'-n 959 bis 9b5 beschrieben.
Die Schicht 11 kann aus zwei Einzelschichten zusammengesetzt sein, wobei dann eine Isolierschicht,
z. B. aus Siliciumdioxid an der Trennfläche 17 liegt und eine Schicht aus Metall, die beispielsweise eines der
bereits erwähnten Metalle oder Metallegierungen sein kann, in Berührung mit der Hilfsträgerschicht 10 ist. In
, einem solchen Fall wird man zum chemischen Ätzen für die Entfernung der Hilfsträgerschicht 10 ein Ätzmittel
einsetzen, das zwar das Silicium angreift, nicht jedoch das Metall. Elektrochemisches, anodisches Ätzen gibt
dafür eine Möglichkeit. Dies wird im Zusammenhang
, rpiit den F i g. 2A bis 2G näher beschrieben.
Nach Entfernen der Hilfsträgerschicht 10 werden durchgehende Löcher 19 durch die Isolierschicht 11
unter Einsatz der zuvor im Zusammenhang mit F i g. I Il
erwähnten photolithographischen Ätzverfahren hergestellt. Anschließend wird, wie in F i g. 11 zu sehen, unter
Verwendung der gleichen Metallisierung und des gleichen Niederschlagsverfahrens für diese Metallisierung
eine Metallisierungsebene 20 auf der freiliegenden Oberfläci.: 1Γ der Isolierschicht Il aufgebracht. Teile
dieser Schicht 20Λ werden in den durchgehenden Löchern 19 niedergeschlagen und bilden damit elektrische
Verbindungen durch die lsolierschicht 11 nach der
ersten Ebene des Metallisierungsrvjsters \2A.
Anschließend wird gemäß Fig. Ij unter Verwendung
der bereits erwähnten photolithographischen Ätzverfahren die Metallisierungsebene 20 in ein Metallisierungsmuster
geätzt, auf dem dann eine Schutzschicht aus dielektrischem Material 21 aufgebracht wird, die in
Dicke und Zusammensetzung dieselbe Struktur hat wie die bereits beschriebenen Schutzschichten und wird
ebenfalls durch bereits beschriebene Verfahren niedergeschlagen. Anschließend werden Durchgangslöcher 22
durch die Schutzschicht 21 hindurch in üblicher Weise erzeugt.
Entsprechend F i g. 1K wird dann eine weitere Ebene einer Metallisierung 23 mit der gleichen Dicke und
Zusammensetzung wie die zuvor beschriebenen Metallisierungsebenen durch die ebenfalls bereits beschriebenen
Verfahren aufgebracht. Teile der Metallisierung 23 erstrecken sich durch die Durchgangslöcher 19 und
stellen eine Verbindung mit dem darunterliegenden Metallisierungsmuster 20 her. Dann wird gt.näß
Fig. IL unter Verwendung der bereits beschriebenen
Verfahren eine Metallisierungsebene 23 in ein Metallisierungsmuster umgewandelt, auf der dann eine weitere
Schutzschicht 24 aus dielektrischem Material niedergeschlagen wird.
In der Struktur gemäß F i g. 1L, ist die Unebenheit der
Oberfläche der isolierschicht 24 wesentlich gegenüber dem Fall verringert, bei welchem die vier Metallisierungsebenen
nacheinander auf der Trägerschicht 18 niedergeschlagen worden wären.
Ein Vorteil des Verfahrens nach der Erfindung ist, daß
zwischen den der Metallisierung 12A unmittelbar benachbarten Metallisierungen 15 und 20 zuverlässige
Durchverbindungen (z. B. an den Stellen 15Λι, 20Λι,
15Λ2, 2ΟΛ2) hergestellt werden können, während es
Schwierigkeiten bereiten würde, derartige Durchver-
bindungen herzustellen, wenn die betreffenden Mctallisierungs-
und die Isolierschichten nacheinander von einer Seite auf die Trägerschicht 18 niedergeschlagen
würden.
Bei einem solchen Herstellungsverfahren hätte -, nämlich die oberste Isolierschicht, in welcher das
oberste Durchvcrbindungsloch hergestellt werden soll, derartige Unregelmäßigkeiten in ihrer Dicke, daß die
Gefpu.r der Überät/ung oder Unieräl/ung bei der
Herstellung eines solchen Durchverbindungsloches m besonders groß wäre. Ganz allgemein ist der geglättete
Verlauf der Oberflächen von Vorteil, denn es wird bei Unebenheiten in Oberflächen, z. B. von Isolierschichten
sehr schwierig, diese gleichmäßig mit photolithographischen Masken zu überziehen. Demgemäß weisen solche ι -,
Isolierschichten häufig sogenannte Nadellöcher auf. Solche Nadellöcher haben manchmal Kurzschlüsse
zwischen den einzelnen Metallisierungsmustern zur Folge.
Falls es erwünscht sein sollte, das mit einer jo
integrierten Schaltung versehene Halbleiterplättchen auf dem Träger durch Wiederaufschmelzlöten zu
befestigen, könnte man entsprechend Lötstützpunkte 25 auf der Oberseite der Isolierschicht 24 anbringen, wobei
diese Lötstützpunkte über die metallisierten Durchver- .·-, bindungslöcher 26 mit dem Metallisierungsmuster 23
verbunden sind, wobei metallisierte Durchverbindungslöcher so hergestellt sein können, wie im Zusammenhang
mit F i g. IM beschrieben.
Wie in Fig. IN gezeigt ist, wird anschließend ein j»
Halbleiterschaltungsplättchen 30, das Lötstützpunkte 29 aufv· eist, die praktisch mit den Lötstützpunkten 25 auf
dem Träger zusammenfallen, auf diese Lötstützpunkte aufgesetzt und gemäß bekannter Verfahren mit
Wiederaufschmelzlöten befestigt. )5
Die in den Fig. IM oder 1N gezeigte Struktur ist ein
Träger mit vier Ebenen der Metallisierung. Bei einer solchen Struktur kann falls gewünscht, auch eine
metallische oder leitende Abschirmung benutzt werden und dies hängt zum großen Teil von dem vertikalen und
horizontalen Abstand zwischen den Metallisierungsleitungen der verschiedenen Ebenen von Leitungsmustern
ab. In Strukturen, bei denen jedoch eine solche leitende Abschirmung erwünscht ist, kann man die polykristalline
Trägerschicht 18, die von der Metallisierung durch die Schicht 16 getrennt ist, für diesen Zweck benutzen.
In diesem Fall ist es notwendig, die polykristalline Trägerschicht 18 so hoch zu dotieren, daß sie leitfähig
wird. Dies läßt sich leicht dadurch erreichen, daß man das zuvor beschriebene Niederschlagsverfahren zum
Niederschlag einer polykristallinen Trägerschicht 18 mit der Ausnahme einsetzt, daß eine ausreichende Menge
eines die Leitfähigkeit bestimmenden Störelements oder Dotierungsmaterials dem System beigemischt
wird, so daß die polykristalline Trägerschicht 18 bis zu
einer Dotierung in der Größenordnung von 1013 Atome
je cm3 gebracht wird. Demgemäß dient dann die polykristalline Trägerschicht 18 als Abschirmung für die
Ableitung von Störsignalen, die in den einzelnen Leitungen der Metallisierungsmuster erzeugt werden
und verhindert damit daß diese Signale eine ausgesprochene Einwirkung auf die anderen Leitungen haben.
Wenn die polykristalline Trägerschicht 18 so dotiert ist daß sie leitend ist kann sie auch als spannungsführende
Ebene benutzt werden, so daß damit die Verwendung einer der Metallisierungsebenen für diesen
Zweck ausgespart wird. In diesem Fall würde die Struktur von Fig. IM oderiN dahingehend abgewandelt,
daß einige metallisierte Durchgangslöcher (nicht gezeigt) in der zuvor beschriebenen Weise durch die
Schicht 16 nach der dariiberliegenden Metallisierung 15
angebracht werden. Diese durchmetallisierten Bohrungen wurden durch die Schicht 16 vor dem Niederschlag
der polykristallinen Trägerschicht 18 im Verfahrensschritt IC angebracht werden, so daß das dotierte,
polykristalline Material auch in den Durchgangslöchern niedergeschlagen würde, und so die vorgesehenen
elektrischen Verbindungen hergestellt wird.
Wenn die Trägerstruktur gemäß der vorliegenden Erfindung sechs oder mehr Metallisierungsebenen
aufweist, dann werden manchmal mehrere leitende Abschirmungen erforderlich. Die in den F i g. 2A bis 2G
beschriebene Ausführungsform zeigt, wie in einer Trägerstruktur mit sechs oder mehr Metallisierungsebenen
eine metallische Abschirmung in der Struktur untergebracht werden kann. Diese Abschirmung kann
entweder allein oder in Kombination mit einer bis entsprechend stark dotierten polykristallinen Trägerschicht
als Abschirmung dienen.
Die zweite Ausführungsform des Verfahrens nach der Erfindung, wie in den Fig. 2A bis 2G illustriert, wird
nunmehr beschrieben. Da eine große Anzahl der Verfahrensschritte bei dieser Ausführungsform im
wesentlichen die gleiche ist, wie sie bereits im Zusammenhang mit der Ausführungsform gemäß
Fig. IA bis IN beschrieben wurde, werden Einzelbeschreibungen
eines bestimmten Verfahrensschrittes weggelassen, wenn dieser Schritt zuvor bereits beschrieben
worden ist.
In Fig. 2A wird ein Substrat 31 aus N-Ieitendem
Silicium mit einer Dicke von 0,38 mm mit einer die Leitfähigkeit bestimmenden Störstellenkonzentration
von mehr als 3 · 1018 Atomen je cm3 mit einem Dotierungsmaterial wie z. B. Arsen und Phosphor
dotiert, und anschließend wird auf dieser Schicht eine metallische Schicht 32 aus Chrom-Kupfer-Chrom oder
eine Aluminiumschicht mit einer Dicke in der Größen-Ordnung zwischen 0,5 und 1 μπι aufgebracht, die dünner
ist als die zuvor beschriebenen Metallisierungsschichten. Eine Siliciumdioxidschicht 33 mit einer Dicke von 1 bib
2 μπι wird auf der metallischen Schicht 32 durch Zerstäubung oder Niederschlag aus der Dampfphase
aufgebracht. Eine Metallisierungsschicht 34 mit der gleichen Stärke, z. B. 1 μηι und derselben Zusammensetzung
wie die Metallisierungsebenen der zuvor beschriebenen Ausführungsform wird dann auf der Siliciumdioxidschicht
33 niedergeschlagen. Es sei hierbei bemerkt, daß die Siliciumschicht 31 auch P-leitend sein kann. Da
diese Schicht durch ein anodisches Ätzverfahren entfernt werden soll, ist sie vorzugsweise stark dotiert.
Anschließend wird gemäß Fig.2B die metallische
Schicht 34 in ein erstes Metallisierungsmuster umgewandelt Dieses Muster wird durch eine erste Schutzschicht
35 aus dielektrischem Material überzogen, darauf wird eine zweite Ebene eines Metallisierungsmusters
36 aufgebracht das wiederum durch eine weitere Schutzschicht 37 aus dielektrischem Material überzogen
wird. Eine dritte Ebene eines Metallisierungsmusters 38 wird auf der Schutzschicht 37 hergestellt und dieses
Metallisierungsmuster 38 wird dann durch eine Schicht aus dem dielektrischen Material 39 abgedeckt Das
dielektrische Material der Schutzschicht besteht vorzugsweise aus Siliciumdioxid.
Anschließend wird gemäß Fig.2C unter Verwendung des bereits beschriebenen Niederschlagsverfahrens
eine relativ dicke Trägerschicht 40 aus polykristalli-
nein Silicium aufgebracht, clic entweder dotiert oder
undotiert sein kann, je nachdem, ob die Trägerschicht
!eilend sein soll oder nicht. Anschließend wird, wie ebenfalls in F i g. 2C gezeigt, die Siliciumschieht 31, die
ills Hilfsträgerschieht für den Trager gedient hat.
entfernt. In diesem Beispiel wird das N-leitende Silicium durch anodisches Ätzen gemäß dem zuvor beschriebenen
Verfahren entfernt. Die metallische Schicht 32 ist dabei nicht nur widerstandsfähig gegen das anodische
Ätzverfahren, sondern dient außerdem noch während des anodischen Ätzverfahrens als Anode. Die folgenden
Arbeitsbedingungen können verwendet werden: VaihkIo
KüihcKie = 10 Volt; als Elektrolyt dient eine 5°/oige
wäßrige Lösung von Fluorwasserstoffsäure: Badtemperatur 18"C; vollständige Dunkelheit. Die Kathode
besteht aus Platingaze. Die Kathode liegt parallel zur Anode 32 und hat einen Abstand von etwa 5 cm. Als
Ergebnis dieses anodischen Ätzens wird das Siliciumsubstrat sauber entfernt, so daß die metallische Schicht
32 freiliegt.
Wenn man die metallische Schicht 32, wie angegeben als Sperrschicht für das anodische Ätzverfahren
benutzt, dann kann sie anschließend in ein Metallisierungsmuster umgewandelt werden, das etwa dem
Metallisierungsmuster 20 in Fig. Il entsprechen würde. Als solches könnte es als leitende Verbindung für den
Chipträger dienen. In diesem Fall wäre es erwünscht, daß die metallische Schicht 32 etwa die gleiche Stärke
aufweist wie die die verschiedenen Metallisierungsmuster bildenden Schichten. Gemäß der vorliegenden
Ausführungsform ist jedoch die metallische Schicht 32 wesentlich dünner als die die verschiedenen Metallisierungsschichten
bildenden Schichten und dient im wesentlichen als leitende Abschirmung, d. h. sie stellt
eine metallische Abschirmung in der Mitte zwischen den bereits gebildeten drei Ebenen von Metallisierungsmustern
auf der einen Seite der ebenen Siliciumdioxidschicht 33 und den drei Ebenen von Metallisierungsmustern
auf der anderen Seite der Siliciumdioxidschicht 33 dar, welche anschließend noch gebildet werden müssen.
Dann werden, wie in Fig.2D, öffnungen 41 mit den
seitlichen Abmessungen, die größer sind als die durchgehenden Löcher in der Struktur durch die
Abschirmschicht 32 hindurch hergestellt, worauf eine
Schicht aus Siliciumdioxid 42, die etwa die gleiche Dicke aufweist wie die Siliciumdioxidschicht 33 über der
Abschirmung 32, Fig.2E, niedergeschlagen wird. Als
nächster Schritt wird gemäß Fig.2F die Herstellung der Durchgangslöcher 43 mit kleineren Seitenabmessuiigen
als die Öffnungen 41 durch die Siliciumdioxidschichl 42 und 33 innerhalb der Öffnungen 41
vorgenommen, ίϊ/her durchsetzen die Speicher in den
durchgehenden Löchern 43 abgeschiedenen Teile der Metallisierung 44,4 ohne die metallische Schicht 32, die
als Abschirmung dient, zu berühren.
Anschließend wird eine weitere Ebene eines Metallisierungsmusters
44 in der bereits beschriebenen Weise hergestellt. Teile 44\ dieses Metallisicrungsmustcrs
erstrecken sich durch die Bohrungen 33 in Kontakt mit der ersten Ebene eines Metallisierungsmuslers 34.
F i g. 2G. Unter Verwendung bereits beschriebener Verfahrenstechniken werden die Metallisierungsebenen
mit ihren Mustern 45 und 46 und die entsprechenden Schul/schichten 47, 48 und 49 hergestellt. Die sich
ergebende Struktur hat sechs funktionale Metallisierungsebenen. davon drei auf jeder Seite der in der Mitte
liegenden zusammengesetzten Struktur, die aus den Siliciumdioxidschichten 33 und 42 und der metallischen
Abschirmung 32 besteht.
Es sei darauf verwiesen, daß die metallische
Abschirmung 32 in der Struktur gemäß F i g. 2G auch neben ihrer Aufgabe als metallische Abschirmung auch
spannungsführend sein kann. In einem solchen Fall ist es
notwendig, einige Durchverbindungen (nicht gezeigt) von der metallischen Schicht 32 durch die Siliciumdioxidschicht
42 nach dem Metallisierungsmuster 44 und/oder durch die Siliciumdioxidschicht 33 nach dem Metallisierungsmuster
34 vorzusehen. Wenn außerdem weitere leitende Abschirmungen erwünscht sind, kann die
polykristalline Trägerschicht 40. wie zuvor beschrieben, in geeigneter Weise dotiert werden und als zusätzliche
leitende Abschirmung dienen. Wenn die polykristalline Trägerschicht 40 dotiert wird, können nicht gezeigte
Bohrungen durch die benachbarte Schutzschicht 39 zur Herstellung einer leitenden Verbindung von dem
polykristallinen Material 40 nach dem Metallisierungsmuster 38 hergestellt werden. In einem solchen Fall
kann, wie zuvor beschrieben, die poijvristanine
, Trägerschicht auch der Verteilung von Spannungen dienen. Die in F i g. 2G gezeigte Anordnung stellt daher
ein Trägersubstrat für die Befestigung von hochintegrierten Halbleiterschaltungsplättchen mit insgesamt
acht elektrisch leitenden Ebenen dar.
Lötstützpunkte (nicht gezeigt) können dann in gleicher Weise auf der Oberfläche der dielektrischen
Schutzschicht 49 angebracht werden, wie dies im Zusammenhang mit den Fig. IM und IN beschrieben
wurde.
Hierzu 5 Blatt Zeichnungen
Claims (10)
1. Verfahren zum Herstellen eines Trägersubstrates für mit hochintegrierten Schaltungen versehene
Halbleiterplättchen durch Aufbringen einer Folge von Ebenen von Metallisierungs-Leitungsmustern
und darüberliegenden Isolier- oder Schutzschichten, dadurch gekennzeichnet,
daß zunächst auf eine temporäre Hilfsträgerschicht
(10) eine erste Schicht (11) aufgebracht wird, die sich
in ihrer chemischen Atzbarkeit von der Hilfsträgerschicht unterscheidet und die für nachfolgende
aufgebrachte Metallisierungsmuster isolierend wirkt,
daß auf der freiliegenden Oberfläche der ersten Schicht (11) eine erste Ebene eines Metallisierungsmusters
(12), darauf eine erste Schutzschicht (13) aus einem dielektrischen Material und darüber mindestens
eine zweite Ebene (15) eines Metallisierungsmusters aufgebracht wird, wobei jede weitere Ebene
eines MetaEiäerungsmusters durch eine dielektrische
Schutzschicht (16) abgedeckt wird,
daß dann auf der letzten Schutzschicht eine dicke, bleibende Trägerschicht (18) aufgebaut wird,
daß anschließend die Hilfsträgerschicht durch ein chemisches Ätzmittel entfernt wird, das bevorzugt das Material der Hilfsträgerscbicht abätzt und die zweite Oberfläche der ersten Schicht (11) freilegt und
daß auf der zweiten Oberfläche der ersten Schicht
daß dann auf der letzten Schutzschicht eine dicke, bleibende Trägerschicht (18) aufgebaut wird,
daß anschließend die Hilfsträgerschicht durch ein chemisches Ätzmittel entfernt wird, das bevorzugt das Material der Hilfsträgerscbicht abätzt und die zweite Oberfläche der ersten Schicht (11) freilegt und
daß auf der zweiten Oberfläche der ersten Schicht
(11) eine oder mehrere Ebenen von Metallisierungsmustern (20, 2J) aufgebracht werden, wobei jede
Ebene eines Metallisi^rungsr~jsters durch eine
dielektrische Schutzschicht (21, 24) abgedeckt wird.
2. Verfahren nach Anspruch !, dadurch gekennzeichnet,
daß für die erste Schicht (11) ein bis zu Temperaturen von mindestens 5000C temperaturstabiles
Material verwendet wird und daß als Trägerschicht (18) eine Schicht aus polykristallinen!
Silicium aufgebracht wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß für die erste Schicht (11) ein
dielektrisches Material verwendet wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß für die erste Schicht (H) eine aus einer
ebenen metallischen Schicht (32), die sich unmittelbar an die freiliegende Oberfläche der Hilfsträgerschicht
anschließt, und einer ebenen dielektrischen Schicht (33) bestehende Doppelschicht (32, 33)
verwendet wird.
5. Verfahren nach Anspruch 4. dadurch gekennzeichnet,
daß die erste Ebene der auf der zweiten freien Oberfläche der ersten Schicht gebildete
Ebene des Metallisierungsmusters durch selektives Ätzen der ebenen metallischen Schicht (32) erzeugt
wird (F ig. 2E).
6. Verfahren nach Anspruch 2 oder 5, dadurch gekennzeichnet, daß durch mindestens eine der
dielektrischen Schutzschichten Durchgangslöcher nach der darunterliegenden Ebene eines Metallisierungsmusters
vor Aufbringen einer weiteren Ebene eines Metallisierungsmusters hergestellt werden,
wodurch elektrisch leitende Verbindungen zwischen zwei Ebenen von Metallisierungen hergestellt
werden.
7. Verfahren nach Ansprüche, dadurch gekennzeichnet,
daß vor Aufbringen einer zusätzlichen Ebene eines Melallisierungsmusters auf der zweiten
freigelegten Oberfläche der ersten Schicht (11) in dieser mindestens ein Durchgangsloch für eine
elektrisch leitende Verbindung zwischen den zu beiden Seiten der ersten Schicht angeordneten
Ebenen (12, 20) von Metallisierungsmustern hergestellt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als Material für die Hilfsträgerschicht
(10) ein Halbleitermaterial, vorzugsweise Silicium, verwendet wird.
9. Verfahren nach Ansprüche, dadurch gekennzeichnet,
daß für die Schutzschichten Siliciumdioxid verwendet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß für den dielektrischen Teil der ersten Schicht (11) Siliciumdioxid verwendet wird.
1J. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
daß für die Hilfsträgerschicht (10) dotiertes Silicium verwendet wird,
daß als zusammengesetzte Schicht (32, 33) für die erste Schicht im Anschluß an das Substrat eine
metallische Schicht und darüber eine aus Siliciumdioxid
bestehende Schicht verwendet wird und
daß die Hilfsträgerschicht (10) durch elektrochemisches Ätzen entfernt wird.
daß die Hilfsträgerschicht (10) durch elektrochemisches Ätzen entfernt wird.
Applications Claiming Priority (1)
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DE2510757C2 true DE2510757C2 (de) | 1983-08-25 |
Family
ID=23831131
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DE2510757A Expired DE2510757C2 (de) | 1974-04-15 | 1975-03-12 | Verfahren zum Herstellen von Trägersubstraten für hochintegrierte Halbleiterschaltungsplättchen |
Country Status (7)
Country | Link |
---|---|
US (1) | US3918148A (de) |
JP (1) | JPS56945B2 (de) |
CA (1) | CA1026469A (de) |
DE (1) | DE2510757C2 (de) |
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Legal Events
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OD | Request for examination | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |