DE2358593A1 - Datenverarbeitungsanordnung und bei dieser verwendbare steuerschaltung - Google Patents

Description

Dipl.-Ing. H. Bardehle

8 München 22, Herrnstr. 15

Minchen, den 24. November 1973

Mein Zeichen: P 1759

Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham/Mass., V. St. A.

Datenverarbeitungsanordnung und bei dieser verwendbare Steuerschaltung

Die Erfindung bezieht sich auf ein Allzweck-Datenverarbeitungssystem und insbesondere auf eine Kombination eines Mikrobefehlssatzes und einer Steuerschaltung zur Ausführung der bei einem Allzweckrechner erforderlichen Rechen- und Verknüpfungsfunktionen.

Für einen digitalen Rechner ist als grundsätzlicher Teil der Teil einer Anordnung anzusehen, der die Rechen- und/oder Verknüpfungsfunktionen ausführt. Eine derartige Anordnung enthält eine Vielzahl von Verknüpfungsgattern für die Aufnahme von zwei zu addierenden Binärzahlen. Normaler- ■ weise werden diese Binärzahlen von Registern übertragen,

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die mit einem Hauptspeicher verbunden sind. Für einen Zugriff von anderen Registern in verschiedenen Teilen des Systems, z.B. von dem Hauptspeicher-Adressenregister oder den Registern, die irgendeiner Eingabe/Ausgabe-Einrichtung zugeordnet sind, ist daher eine zusätzliche Schaltungsanordnung erforderlich.

In gewissen größeren Ausführungsformen mo_derner Rechner erfolgt ein Informationsaustausch mittels einer gemeinsamen Hauptleitung bzw. Sammelleitung. Für eine Informationsübertragung von einer Quelle zu einem Bestimmungsort hin werden dabei die Daten an die gemeinsame Sammelleitung abgegeben und an dem Bestimmungsort abgetastet. Dies ermöglicht eine große Flexibilität in den Datenwegen, da es möglich ist, eine Information zu irgendeiner Stelle in dem Rechner hinzuführen, indem bewirkt wird, daß die Information auf der gemeinsamen Sammelleitung erzeugt wird. Dieses Konzept einer gemeinsamen Sammelleitung schließt generell Jedoch nicht eine Rechenfähigkeit mit ein. Darüber hinaus ist es stets nicht möglich, gewisse Informationsänderungen oder -modifikationen für diese anderen Register bereitzustellen, da nämlich die Rechen- und Verknüpfungseinheiten nicht die notwendigen Steuerfähigkeiten besitzen können. Die vorliegende Erfindung schafft nun nicht nur eine Anordnung mit einer solchen Funktionsfähigkeit, daß sie als zentraler Datenweg zu irgendeinem der Register in dem Datenverarbeitungssystem dient, sondern die Erfindung zeichnet sich ferner durch das Merkmal aus, daß sie während jeder Übertragung für sämtliche Rechen- und Verknüpfungsfunktionen sorgt, das sind die Funktionen EXKLUSIV-ODER, INKLUSIV-ODER und UND.

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Die zur Erreichung des obigen Zieles benötigte Steuerschaltung ist in einer kleinen, bit-seriell arbeitenden Datenverarbeitungsmaschine vorgesehen. Da eine bit-seriell arbeitende Maschine lediglich jeweils ein Bit verarbeitet, ist es bedeutsam, daß die Informationsquellen zusätzlich zu den bezüglich dieser Informationsquellen auszuführenden Operationen schnell definiert bzw. festgelegt werden. Zu diesem Zweck ist ein Festwertspeicher vorgesehen, der eine Vielzahl von Mikrobefehlen speichert. Jeder Mikrobefehl in dem Festwertspeicher besteht aus einem Satz von Mikrooperationen, die ausgeführt werden, um eine bestimmte Funktion zu erfüllen. Bei der vorliegenden Erfindung übersteuern die Signale des Mikrobefehls gewissermaßen die normale Funktion, die von der VerknUpfungsanordnung in der Recheneinheit bzw. dem Rechenwerk ausgeführt wird, so daß eine bestimmte Verknüpfungsoperation ausgeführt wird. Da dieses Merkmal von der Grundschaltung des Rechenwerks Gebrauch macht, ist die Gesamtschaltung vereinfacht.

Neben den Funktionssignalen und gleichzeitig mit diesen arbeitet jeder Mikrobefehl mit einem Auswahlmechanismus zusammen, um die Informationsquelle aus einer Vielzahl * verschiedener Angaben auszuwählen. Damit erfüllt die Steuerschaltung ferner die Funktion eines zentralen Datenweges. Dies erleichtert das Problem der Bereitstellung von anderen Schaltungen für verschiedene Teile der Datenverarbeitungseinrichtung, während Operationen zentralisiert werden.

Der Erfindung liegt die Aufgabe zu Grunde, einen eindeutigen Mikrobefehlssatz bereitzustellen, der die in einer Rechen- und Verknüpfungseinheit einer bit-seriell

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arbeitenden Datenverarbeitungsmaschine benötigte Steuerschal tung minimisiert. Ferner soll eine Rechen- und Verknüpfungseinheit geschaffen werden, die zusätzlich zu der Fähigkeit, den gesamten Rechenvorgang auszuführen, noch die von einer Datenverarbeitungseinrichtung benötigte Übertragungsfähigkeit besitzt und die damit als zentraler Datenweg in einem Datenverarbeitungssystem verwendbar ist. Darüber hinaus soll eine Kombination eines Mikrobefehlssatzes und einer Steuerschaltung angegeben werden, die einen vollständigen Auswahlprozeß für die Bedienung eines gewünschten Ausgangs bereitstellt, und zwar durch Überlaufen der normalen Funktionen verschiedener Verknüpfungsglieder zum Zwecke der Bereitstellung einer spezifischen Operation innerhalb der Rechen- und Verknüpfungseinheit. Schließlich soll eine Rechen- und Verknüpfungseinheit bereitgestellt werden, die sich durch die Fähigkeit einer gemeinsamen Sammelleitung auszeichnet.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch einen direkten und eindeutigen Mikrobefehlssatz für die Steuerung der Operation einer Rechen- und Verknüpfungseinheit. Jeder Mikrobefehl dient zur Schaltungssteuerung und gibt ausgewählte Verknüpfungsglieder frei, welche die für eine bestimmte Operation zutreffenden Quellen festlegen. Derselbe Mikrobefehl wird ferner dem Rechenwerk bereitgestellt, so daß eine Steuerung bezüglich der auszuführenden Operation erhalten wird. Wenn eine Rechenoperation angezeigt ist, setzt der Mikrobefehl die Ausgangszustände in der Steuerschaltung fest, legt die Übertragungsfunktion fest und bestimmt die spezifische Rechenfunktion (d.h. Addition oder Subtraktion). Wenn eine Verknüpfungsoperation angezeigt wird, sperrt

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der Mikrobefehl die Übertragsfunktion und gibt Teile des Rechenwerkes frei, um eine Kombination in einer bestimmten Weise vorzunehmen, und zwar derart, daß eine EXKLUSIV-ODER, INKLUSIV-ODER- oder UND-Operation bereitgestellt wird.

An Hand von Zeichnungen wird die Erfindung nachstehend an einem bevorzugten Ausführungsbeispiel, näher erläutert. Fig. 1 zeigt in einem Blockdiagramm ein Datenverarbeitungasystem, in welchem die Erfindung anwendbar ist. Fig. 2 zeigt eine bevorzugte Ausf Uhrungsform von drei Mikrobefehlskonfigurationen, die bei der vorliegenden Erfindung verwendbar sind.

Fig. 3 zeigt einen Teil des in Fig. 2 dargestellten Mikrobefehlsformats, wobei dieser Teil Rechen- und Verknüpfungseinheitfunktionen freigibt.

Fig. 4 zeigt in einem detaillierten Diagramm eine bevorzugte Ausführungsform einer Rechen- und Verknüpfungseinheit gemäß der Erfindung.

Fig. 5 zeigt in einer Wertetabelle die möglichen Kombinationen, wie sie durch eine in Fig. 4 dargestellte Verknüpfungslogik bereitgestellt werden. Fig. 6 zeigt in einer Wertetabelle die Operation einer in Fig. 4 dargestellten Übertragslogik. Fig. 7 zeigt schematisch in einem Diagramm eine noch weitere Schaltungsanordnung, die den in Fig. 2 angegebenen Mikrobefehlssatz verwendet.

Zur Erzielung eines klaren Verständnisses der vorliegenden Erfindung wird eine bevorzugte Ausführungsform der Erfindung unter einer Anzahl von Gesichtspunkten betrachtet werden, und zwar in einer Reihenfolge, die am besten die

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neuen Merkmale und Vorteile der Erfindung offenbart. Zunächst sei ein Gesamtüberblick des Anwendungsbereichs gegeben, in welchem die vorliegende Erfindung verwendbar ist. Daran anschließend wird eine Aufstellung der Mikrobefehle und ihrer Auswirkungen gegeben, um die Gesamtsystem-Operation zu veranschaulichen. Zum dritten wird schließlich das Mikrobefehlsformat für die Steuerschaltung erläutert werden, um die verschiedenen.auszuführenden Operationstypen zu veranschaulichen. Darauf wird die Grundsystemhardware unter Bezugnahme auf die bevorzugte Verknüpfungsschaltung für die Bildung der Hardwarekomponenten erläutert werden. Schließlich folgt eine Erläuterung der Verknüpfungsschaltungsoperation des Systems, und zwar unter Heranziehung von Wertetabellen zum Zwecke der Veranschaulichung von Einzelheiten des Systembetriebs. Der Hauptzweck dieser Beschreibungen besteht darin, ein klares Verständnis der Erfindung zu erzielen, so daß der auf dem vorliegenden Gebiet tätige Fachmann die Erfindung auszuführen und ihre Merkmale und Vorteile zu erreichen vermag.

Jeweils gleiche, in den Zeichnungen verwendete Bezugszeichen sind verwendet worden, um entsprechende Elemente in den Zeichnungen zu bezeichnen, und zwar dort, wo es möglich ist, um ein schnelles Verständnis der Beziehung zwischen den betreffenden Zeichnungen zu erleichtern.

In dem in Fig. 1 dargestellten Grundblockdiagramm ist ein Typ einer digitalen Verarbeitungseinheit 100 gezeigt, in der die vorliegende Erfindung Anwendung findet. Die digitale Verarbeitungseinheit 100 zeigt den Systemaufbau eines bit-seriell arbeitenden elektronischen Datenverarbeitungssystems, welches lokale Eingabe/Ausgabe-Operationen, eine lokale Verarbeitung und Ubertragungsfunktionen

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ausführt, und zwar sämtliche unter der Steuerung eines gespeicherten Anwenderprogramms. Ein Festwertspeicher (ROM) 102 bewirkt die Steuerung der digitalen Verarbei- . tungseinheit 100 mittels verschiedener Mikrobefehle, von denen einige in Fig. 2 angegeben sind. Ein Festwertspeicher-Adressenregister 104 adressiert den Festwertspeicher 102, und ein Mikrobefehl wird in ein U-Register 106 gelesen. Eine weitere Erläuterung der Gesamtoperation eines Festwertspeichers findet sich an anderer Stelle (siehe die US-Patentanmeldung, Serial No. 175 266).

Eine Decodierlogik 108 wertet die von dem U-Register 106 bereitgestellte Bitkombination als MikroOperationen und Unterbefehle aus. (Bezüglich einer vollständigeren Erläuterung einer Mikrobefehlsdecodierung sei auf das Buch "Digital Computer Design Fundamentals", von Yaohan Chu, Seite 467, veröffentlicht von McGraw-Hill Book Company hingewiesen.) Die Decodierlogik 108 ist auf die bestimmten Bitkombinationen hin mit der Rechen- und Verknüpfungseinheit 110, dem Hauptspeicher 116 und einem Bitzähler 114 verbunden. Die Rechen- und Verknüpfurigseinheit 110 führt gewünschte Verknüpfungsoperationen und gewünschte Rechenoperationen auf eine ihr bereitgestellte Information hin aus. Die Rechen- und Verknüpfungseinheit 110 ist so geschaltet, daß sie jegliche seriellen Übertragungen oder Speicheroperationeh der Datenverarbeitungseinrichtung 100 zu modifizieren gestattet. Ein Hauptspeicher-Adressenregister 112 wählt Speicherplätze in dem Hauptspeicher 116 aus oder vermag ein Eingangssignal an die Rechen- und Verknüpfungseinheit 110 zu liefern. Der Bitzähler 114 ist ebenfalls mit dem Hauptspeicher 116 verbunden; er steuert die Anzahl, in der ein Mikrobefehl ausgeführt wird. Der Hauptspeicher 116 kann funktionell in zwei Teilen organisiert

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sein. Die ersten 256 Bytes sind für einen Mikroprogrammgebrauch als Speicher für die Speicherung verschiedener Zustandsbytes, als Zähler und Register zur Verfügung gestellt. Der übrige Teil des Hauptspeichers 116 ist für die Ausnutzung durch das Anwenderprogramm als Puffer, durch den Befehl oder durch andere Daten vorgesehen.

Die Rechen- und Verknüpfungseinheit 110 ist ferner mit einer Eingabe/Ausgabe-Steuereinrichtung bzw. -Steuerlogik 118 und mit Eingabe/Ausgabe-Einrichtungen 120 verbunden. Bei den Eingabe/Ausgabe-Einrichtungen kann es sich um Bandeinheiten, Drucker, Datenanschlußgeräte für den Einsatz bei der Übertragung, etc. handeln. Jsfelnformation, die in einer Eingabe/Ausgäbe-Einrichtung enthalten ist, wird über die Rechen- und Verknüpfungseinheit 110 übertragen. Wenn irgendeine Modifikation oder Änderung bezüglich der Information erforderlich ist, die von den Eingabe/Ausgabe-Einrichtungen 120 bereitgestellt wird, so vermag die Recheneinheit bzw. das Rechenwerk 110 in Verbindung mit den von dem Festwertspeicher 102 abgegebenen Steuerfunktionen für diese Funktion zu sorgen.

Der Ausgang der Rechen- und Verknüpfungseinheit 110 ist mit einem Serienregister 122 und einem Test-Fliflop 124 verbunden. Das Serienregister 122 ist ein 8-Bit-Schieberegister, welches im wesentlichen als Akkumulator wirkt. Das Ausgangssignal des Registers 122 wird durch den Mikrobefehls-Festwertspeicher 102 gesteuert; es kann an den Hauptspeicher 116 abgegeben, zu der Rechen- und Verknüpfungseinheit 110 zurückgeleitet, an das Hauptspeicher-Adressenregister 112 abgegeben oder zu irgendeiner der Eingabe/Ausgabe-Einrichtungen 120 zurück übertragen werden.

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Das Test-Flipflop 124 wird dazu benutzt, die Information zu überprüfen, die an das Serienregister 122 von der Rechen- und Verknüpfungseinheit 110 auf spezielle Bitkombinationen hin abgegeben wird.

Bei der dargestellten besonderen Ausführungsform sind sämtliche in einem einzigen Wort dargestellte Mikrooperationen Operationen,' die nahezu gleichzeitig auszuführen sind. Diese Operation vereinfacht die Hardware, indem sie die notwendigen Taktschaltungen vermeidet, die für Folgesteueroperationen benötigt werden, welche in einem einzelnen Wort bestimmt sind.

In Fig. 2 sind drei Mikrobefehlstypen dargestellt. In der Praxis sind jedoch sieben Mikrobefehlstypen vorgesehen, die erweitert werden können, wenn neue Funktionen benötigt werden. Für die Zwecke der Erfindung sorgen diese drei Mikrobefehlstypen jedoch für die Steuerfunktionen bezüglich der Rechen- und Verknüpfungseinheit 110. Mn Mikrobefehl des Typs 1 ist dabei durch eine binäre Null an der vierzehnten Bitstelle bestimmt und durch eine Rechen- und Verknüpfungseinheitfunktion (AUF) in den Bitstellen 9 bis 12. Diese AUF-Funktion besitzt die Binärwerte von 0000 bis 1110. Ein Mikrobefehl des Typs vermag eine Steuerung über die meisten der Datenwege der Verarbeitungseinrichtung auszuführen. Ein Mikrobefehl des Typs 1 wählt die an das Rechenwerk 110 abzugebenden Eingangssignale aus, ferner die von der Rechen- und Verknüpfungseinheit auf die ausgewählten Eingangssignale hin auszuführende Operation und das Register, zu welchem das Ausgangssignal der Rechen- und Verknüpfungseinheit 110 hin übertragen wird. Dies wird wie folgt erreicht. Die Bits 1 bis 6 wählen irgendeine von 64 mö-glichen Quellen

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bezüglich eines Eingangs- bzw. Eingabesignals aus. Die Bits 9 bis 12 bestimmen die Operation, die auf das ausgewählte Eingangssignal hin auszuführen ist. Die Bits 14 und 13 bestimmen den Mikrobefehlstyp 1, und das Bit 13 zeigt ferner das Bestimmungsregister des ausgewählten Eingangs an ,. Die sich aus den Bits 9 bis 12 ergebenden AUF-Funktionen werden unter Bezugnahme auf Fig. 3 noch näher beschrieben werden; die Auswahl des gewünschten Eingangs, das sind die Bits 1 bis 6, wird unter Bezugnahme auf die in Fig. 4 dargestellte Steuerschaltung noch weiter beschrieben werden.

Die Mikrobefehle des Typs 2 und des Typs 3 legen die Datenwege in einer festliegenden Weise fest und modifizieren die Inhalte der zu der Rechen- und Steuereinheit übertragenen Daten. Der Mikrobefehl des Typs 2 ist dann bestimmt, wenn das Bit 14 eine binäre 1 ist, sowie durch eine AUF-Funktion in den Bitstellen 9 bis 12 und dadurch, daß die Bits 1 bis 8 binäre O-Zeichen sind. Ein Mikrobefehl des Typs 2 ermöglicht dem vorliegenden Inhalt des Hauptspeicher-Adressenregisters 112, in dem Hauptspeicher 116 einen Speicherplatz zu adressieren, dessen Information dann seriell zu der Rechen- und Verknüpfungseinheit 110 übertragen wird. Ein Mikrobefehl des Typs 3 ist bestimmt durch das als binäre 1 auftretende Bit 14, durch eine AUF-Funktion in den Bitstellen 9 bis 12 und dadurch, daß die Bits 1 bis 8 nicht sämtlich als binäre Nullen auftreten. Die unteren acht Bits bei dem Mikrobefehl des Typs 3 werden dem Hauptspeicher 116 geliefert, um eine Adresse aus dem Hauptspeicher 116 auszuwählen. Die Information in dem adressierten Hauptspeicherplatz wird dann seriell zu dem Rechenwerk 110 hin übertragen, in welchem die durch die AUF-Funktion angezeigte Operation ausgeführt wird. Die

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beiden Mikrobefehle des Typs 2 und des Typs 3 zeigen die Quelle von zwei Eingängen für die Rechen- und Verknüpfung seinheit 110 sowie die daraufhin auszuführende Operation an. Die beiden Mikrobefehlstypen 2 und 3 besitzen ferner ein Test- und Modifizierungsbit in der Bitstelle 13, welches das Bestimmungsregister des verarbeiteten Inhalts von der Rechen- und Verknüpfungseinheit 110 anzeigt.

Im folgenden sei auf Fig. 3 Bezug genommen, in der eine detaillierte Überprüfung des AUF-Teiles des Mikrobefehls veranschaulicht ist. Der betreffende Teil dieses Mikrobefehls, das sind die Bits 9 "bis 12 bei Betrachtung des Mikrobefehlsformats gemäß Fig. 2 von rechts nach links, gibt' die gewünschten Funktionen für die Ausführung von der Rechen- und Steuerlogik 110 frei. Diese Funktionen werden von dem Festwertspeicher 102 in die Mikrobefehlsund Decodierlogik 108 geliefert und dann in das Rechenwerk 110 eingetastet bzw. eingeleitet, um deren Verknüpfungsschaltung 110 einzustellen, wie dies an Hand von Fig. ersichtlich werden wird. In Fig. 3 sind die verschiedenen Kombinationen gezeigt, welche die vier Bit umfassende AUF-Funktion annehmen können. Ferner sind die spezifischen Verknüpfungs~ und Rechenoperationen angegeben, welche die betreffenden Bitkombinationen liefern. Jede dieso?Operationen ist auf den Mikrobefehlstyp 1, den Mikrobefehlstyp 2 oder den Mikrobefehlstyp 3 anwendbar. Eine AUF-Funktion bestimmt ferner die beiden Eingänge oder Quellen, deren Signale an die Rechen- und Verknüpfungseinheit 110 geliefert werden. Diese Eingangssignale sind für den ersten Operandeneingang als Alpha (>*■) bezeichnet, und mit der Buchstabenfolge SR, die für die in dem Serien-.

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register 122 gemäß Fig. 1 enthaltenen Bits steht, ist der zweite Eingang bezeichnet. Das erste Eingangssignal ist mit Alpha bezeichnet, da bei einem Mikrobefehlstyp 1 ein Auswahlprozeß irgendein Eingangssignal aus einer Vielzahl von Eingangssignalen für die Bereitstellung des ersten Eingangssignals auszuwählen vermag, wie dies anschließend noch erläutert werden wird. Bei einem Mikrobefehlstyp 2 ist Alpha der Inhalt des Hauptspeicher-Adressenregisters 102. Bei einem Mikrobefehlstyp 3 ist Alpha der Speicherplatz des Hauptspeichers 116, der durch die letzten acht Bits des Mikrobefehls bestimmt ist.

Nunmehr sei speziell auf Fig. 3 Bezug genommen, gemäß der eine Summierungsoperation für eine AUF-Funktion 0 bereitgestellt wird, was bedeutet, daß die Bits 9 bis 12 gegeben sind durch 0000. Hiermit ist gemeint, daß die in Fig. 4 darzustellende Steuerschaltung so eingestellt wird, daß die Verknüpfung zweier Eingangssignale zur Addition der beiden Eingangssignale führt. Wenn eine AUF-Funktion 0 bereitgestellt ist, wird die Übertragslogik auf Null voreingestellt, so daß lediglich die Summe der beiden Eingangssignalbytes geliefert wird. Diese AUF-Funktion 0 ist insbesondere dann brauchbar, wenn eine Anfangsadditionsoperation auszuführen erforderlich ist. Diese Funktion löscht die Übertragslogik und stellt die Steuerschaltung so ein, daß ein Byte von jedem der Eingangssignale arithmetisch verknüpft werden kann. Zum Zwecke der Klarheit wird ein Byte definiert als acht Bits; es bildet ein normales Wort in der Datenverarbeitungseinheit 100.

Eine AUF-Funktion, das ist der Fall, daß die Bitkombination gegeben ist durch 0001, bewirkt ferner eine Additionsoperation zwischen zwei Eingangsvariablen. Diese Funktion

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unterscheidet sich von der AUF-Funktion 0 insofern, als sie das zusätzliche Merkmal mit sich bringt, daß der Übertragswert in der Übertragslogik gespeichert wird. Diese Rechenwerkfunktion ist z.B. in dem Fall von Nutzen, daß eine Rechenoperation von mehr als einem Byte auszuführen ist. Wäre z.B. eine Additionsoperation von zwei Bytes erforderlich, wenn die zweiten Bytes der jeweiligen Eingangssignale zusammenaddiert werden, so würde eine AUF-Funktion 1 benutzt werden. Bei dieser AUF-Funktion wird der auf Grund der Addition der ersten Bytes vorliegende Übertragswert für die Anfangsaddition der ersten Bits der zweiten Bytes bereitgestellt. Wie einzusehen sein dürfte, wird die Übertragslogik von einem Mikrobefehl zum anderen nicht gelöscht, und die AUF-Funktion nutzt diese Eigenschaft aus.

Bei einer AUF-Funktion 2 wird eine UND-Verknüpfungsoperation bereitgestellt. Diese Verknüpfungsoperation kann z.B. dazu herangezogen werden, bestimmte Bits eines Wortes auszublenden oder ausgewählte Bits zu prüfen bzw. zu testen. Beim Zurückwickeln einer Bandeinheit muß ein Zustandsbit gelesen werden, welches eine gewisse Information über die Bandeinheit anzeigt. Dies wird dadurch erreicht, daß das Zustandsbit mit einer Konstanten undmäßig verknüpft wird und daß das Ausgangssignal überprüft wird. Die Konstante kann z.B. durch eine nur Nullen enthaltende Binärfolge gebildet sein, wobei allerdings die Stelle des Zustandsbits ausgenommen ist. Somit würden sämtliche Bits des Ausgangssignals mit Ausnahme des einen in Frage stehenden Bits ausgeblendet werden. Diese Zustandsbit kann durch das Test-Flipflop 124 gemäß Fig. Ί ermittelt werden, und' die daraus resultierende Information kann ausgenutzt werden. Die AUF-Funktion 2 macht die Übertragslogik unwirksam.

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Dies ergibt sich mit Rücksicht darauf, daß eine Verknüpfungsoperation nur auf zwei Eingangssignale hin ausgeführt werden kann.

Für eine AUF-Funktion 3 wird eine Halbadditionsoperation oder, was üblicherweise bekannt ist, eine EXKLUSIV-ODER-Verknüpfungsoperation bereitgestellt. Die Ubertragslogik wird auch hier nicht angewandt, da eine Verknüpfungsoperation ihren Einsatz ausschließt. Eine Halbadditionsoperation wird dann angewandt, wenn es erwünscht ist, zwei Zahlen zu vergleichen. Wenn somit z.B. eine Summe erzeugt worden ist und wenn es erwünscht ist, diese Zahl mit einer Konstanten oder einer vorgegebenen bestimmten Zahl zu vergleichen, um zu bestimmen, ob die beiden Zahlen gleich sind, dann würde eine AUF-Funktion 3 benutzt werden.

Die AUF-Funktion 4 und 5 führen zu denselben Operationen wie sie durch die AUF-Funktionen O bzw. 1 bereitgestellt werden. Diese beiden Funktionen sind jedoch bedeutsam, wenn das Bit 13 des Mikrobefehls betrachtet wird. Wie früher bereits angedeutet, bestimmt das Bit 13 einen Test- und Modifizierungs-Mikrobefehl. Wenn eine AUF-Funktion 4 oder vorhanden ist, kann das Test- und Modifizierungsbit eine Form einer adaptiven Decodierung mit sich bringen. Hierunter wird verstanden, daß dieselbe Funktion geliefert wird, daß aber die Ergebnisse an andere Verknüpfungsglieder abgegeben werden können als an jene, denen sie normalerweise zugeführt werden. Wenn z.B. der AUF-Wert von Null vorliegt, wird das Eingangssignal wieder in den ursprünglichen Speicherplatz eingeschrieben, und die Summe wird dem Serienregister 122 zugeführt. Wenn eine AUF-Funktion 4 bereitgestellt wird, wird die Summe an das Serienregister 122 abgegeben, und zusätzlich wird die Summe auch in den

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ursprünglichen Speicherplatz eingeschrieben. Folglich sind die Ursprungswerte, wie sie an die Eingänge des Rechenwerks 110 abgegeben wurden zerstört. Es sei darauf hingewiesen, daß die Rechenfunktion in diesem System in hohem Maße ausgenutzt wird und daß somit die hinzugefügte Flexibilität einer Änderung des Inhalts des Hauptspeicherplatzes zumindest ein Mikrobefehl durch den Test- und Modifizierungs-Mikrobefehl einspart« Eine beispielsweise Anwendung der AUF-Funktionen 4 und 5 wäre die Verkleinerung des Inhalts des Hauptspeicher-Adressenregisters 112. Wenn eine 2-Byte-Zahl in dem Hauptspeicher zu addieren ware, würde das Adressenregister 112 das untere Byte zuerst und dann das höhere Byte bereitstellen« Der Inhalt des Adressenregisters 112 würde zu einem zweiten Eingangssignal addiert werden, dessen Bitstellen alle binäre Einsen sind. Das Test- und Modifizierungs-Bit würde mit hohem Pegel auftreten, womit das verringerte Ausgangssignal in das Hauptspeicher-Adressenregister 112 wieder zurückgeschrieben würde.

Die AUF-Funktionen 6 und 7 stellen eine UND-Verknüpfungsoperation bzw. eine EXKLUSIV-ODER-Operation dar, und zwar wie die AUF-Funktionen 2 und 3. Auch hier führt der Testund Modifizierungs-Mikrobefehl dazu, daß das Verknüpfungsausgangssignal in unterschiedlichen Registern unterzubringen ist. Diese Mikrobefehle werden dann benutzt, wenn das. aus der Verknüpfungsoperation sich ergebende neue Ausgangssignal in dem Quelleingang anstelle des vorhergehenden Inhalts abzuspeichern erwünscht ist, auf den hin eine Operation stattgefunden hat.

Die AUF-Funktion 8 liefert eine Rechenoperation. Bei einer AUF-Funktion 8 wird das zweite Eingangssignal, das ist das Serienregister 122, durch die Steuerlogik in der

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Rechen- und Verknüpfungseinheit 110 auf Null gebracht. Die AUF-Funktion 9 unterscheidet sich von den AUF-Befehlen 0 und 4 insofern, als die Übertragslogik auf eine binäre 1 anstatt auf eine binäre 0 voreingestellt wird. Diese AUF-Funktion ist für den Einsatz als Schrittbefehl wertvoll. Wenn der Inhalt des Adressenregisters 112 z.B. zu erhöhen ist, wird als erstes Eingangssignal das Alpha-Eingangssignal ausgewählt. Ein Mikrobefehl stellt eine AUF-Funktion 8 bereit, so daß sie mit einem zweiten Eingangssignal verknüpft wird, dessen Bits alle Null-Bits sind. Das durch das Adressenregister 112 bereitgestellte Anfangsbit wird jedoch vergrößert, da die Übertragslogik eine binäre 1 liefert. Somit wird das Adressenregister dann imstande sein, die nächstfolgende Speicherstelle in dem Hauptspeicher 116 auszuwählen.

Die AUF-Funktion 9 liefert eine Rechenoperation. Die betreffende Funktion ist ähnlich der AUF-Funktion 8, und zwar insofern, als das zweite Eingangssignal zwangsweise auf Null gebracht wird. Die AUF-Funktion 9 besitzt jedoch den Übertragswert von der geschützten Übertragslogik, und zwar im Gegensatz zur AUF-Funktion 8, bei der der Übertrag auf eine binäre 1 voreingestellt wird. Diese Funktion ist insbesondere dann von Nutzen, wenn wie im Falle der AUF-Funktion 1 ein 2-Byte-Wort zu benutzen ist. Nachdem das Ergebnis der ersten Verknüpfung von Bytes berechnet worden ist, wird der Übertragswert in der Übertragslogik aufbewahrt. Nachdem die zweiten Bytes ausgewählt worden sind, würde der aus den ersten summierten Bytes resultierende Übertragswert zu den ersten Bits der zweiten Bytekombination hinzuaddiert werden, um die Gesamtsumme zu liefern.

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Die AUF-Funktion/liefert eine ODER-Verknüpfung, die zuweilen als INKLUSIV-ODER-Operation bekannt ist. Die Übertragvoreinstellung wird ebenfalls unberücksichtigt gelassen, und zwar wie im Falle bei sämtlichen Verknüpfungsfunktionen. Die AUF-Funktion 10 besitzt in jenen Fällen einen Nutzen, die das Setzen eines Zustands-kennzeichens und eine Zeichencodebehandlung erfordern. So ist z.B. für ein Zustandsfeld mit einem Bit, welches eine Fehlersteuerung betrifft, die Erzeugung eines Fehlerbits wichtig. Das Serienregister 122 würde mit einer Konstanten beliefert werden, d_eren Bits alle einen Null-Wert besitzen? ausgenommen hiervon ist jedo.ch das Steuerbit, welches die Fehleranzeige enthält. Durch Bereitstellen der ODER-Verknüpfungsfunktion und dadurch, daß das Alpha-Wort das Zustandswort ist, kann der Wert des Zustandsbits beeinflußt werden. Weitere Anwendungen können ebenfalls die ODER-Verknüpfungsfunktion ausnutzen.

Die AUF-Funktion 11 dient einer Halbadditions-Verknüpfungsoperation. Diese Funktion führt das erste Eingangssignal auf einen Binärwert Null, so daß der Inhalt des SR-Registers 122 gedreht werden kann. Wenn z.B. eine Summe gerade erzeugt worden ist und wenn es erwünscht ist, diese Summe zu einer Eingabe/Ausgabe-Einrichtung hin zu übertragen oder zu irgendeinem der Arbeitsregister in dem System, dann wird die AUF-Funktion*11 bereitgestellt. Dieser Befehl kann auch dann benutzt werden, wenn es erwünscht ist, den Inhalt des SR-Registers 122 in irgendein ausgewähltes Bestimmungsregister einzuschreiben, da dies zu einer einfachen Verschiebeoperation führt.

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Die AUF-Funktion 12 stellt eine Rechenoperation bereit. Diese Funktion dient insbesondere der Subtraktionsoperation zweier Zahlen. Bei der Ausführung dieser Funktion wird das erste Eingangssignal negiert, bevor es in die Rechen- und Verknüpfungseinheit 110 eintritt. Die Übertragslogik wird auf eine binäre 1 voreingestellt, und eine Zweierkomplement-Subtraktion, wie sie auf dem Rechnergebiet bekannt ist, wird ausgeführt. Somit führt eine AUF-Funktion

12 zur Summierung des negierten ersten Eingangssignals und des positiven zweiten Eingangssignals_s das ist der Inhalt in dem Serienregister, wobei sich die Differenz zwischen den beiden Signalen ergibt.

Die AUF-Funktion 13 wird ebenfalls für eine Subtraktionsoperation herangezogen. Die Übertragslogik wird jedoch nicht voreingestellt; vielmehr wird der Wert, den die betreffende Logik enthält, aufbewahrt bzw. festgehalten. Diese Funktion ist insbesondere dann von Nutzen, wenn mehr als ein Byte in einer Subtraktionsoperation verwendet wird. Wird eine 2-Byte-Zahl verwendet, so wird die AUF-Funktion

13 für die Subtraktion des zweiten Bytes der 2-Byte-Zahl erzeugt. Es sei darauf hingewiesen, daß die 2-Byte-Zahl insgesamt verwendet wird und daß folglich das Anfangsbit des zweiten Bytes nicht in die Zweierkomplementform zu bringen ist, was für die Operation des Bytes niederer Ordnung der 2-Byta-Zahl der Fall wäre.

Die AUF-Funktion 14 liefert eine ODER-Verknüpfungsoperation. Diese Funktion ist vergleichbar mit der AUF-Funktion 10, wobei jedoch anstelle der zwangsweisen Überführung des ersten Eingangssignals auf Null hier das zweite Eingangssignal auf Null zwangsweise gebracht wird. Diese Funktion ist von Nutzen hinsichtlich des Hereinbringens einer

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Information von einer Eingabe/Ausgabe-Einrichtung, wobei es erwünscht ist, daß diese Information unverändert "bleibt. Wenn somit Daten von einer peripheren Quelle 120 zu dem' SR-Register 122 übertragen werden, wird die durch die AUF-Funktion 14 bereitgestellte Verknüpfungsfunktion"ausgenutzt.

Die AUF-Funktion 15 verhindert bzw. sperrt die Operation des Rechenwerks 110. Dies wird dadurch erreicht, daß das erste Eingangssignal und das zweite Eingangssignal durch die Steuerschaltung zu Null gemacht werden. Wenn eine AUF-Funktion 15 bereitgestellt wird, geschieht in der Rechen- und Verknüpfungseinheit 110 nichts. Die Bitverknüpfung wird jedoch in anderen Mikrobefehlstypen ausgenutzt, wie dies an anderer Stelle näher beschrieben wird (siehe die US-Patentanmeldung, Serial No, 175 266). Da diese AUF-Funktion in anderen Mikrobefehlstypen ausgenutzt wird«, ist eine größere Flexibilität und die Anwendung einer adaptiven Decodierung erzielt.

Eine Überprüfung der obigen Funktionen zeigt gewisse brauchbare Beziehungen. So wird z.B. die Bitposition 10 dazu herangezogen zu bestimmen, ob eine Rechen- oder Verknüpfungsfunktion vorgesehen ist oder nicht. Wenn das Bit eine binäre Null ist, tritt somit eine Rechenoperation auf. Wenn das Bit 10 eine binäre 1 ist, dann ergibt sich eine Verknüpfungsoperation. Wenn die- Bits 9 und 10 binäre Nullen sind, dann wird die Übertragslogik auf einen bestimmten Wert voreingestelltο Wenn das Bit 12 eine binäre Null ist, dann wird die Übertragslogik auf eine binäre Null voreingestellt. Wenn das Bit 12 eine binäre 1 ist, dann wird die Übertragslogik auf eine binäre 1 voreingestellt.

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Die oben erläuterten AUF-Funktionen bringen eine hinreichende Flexibilität mit sich, um irgendeine Übertragungsoperation zu den Arbeitsregistern hin aus. führen

zu können, die in die digitale Rechnereinheit 100 einbezogen sind, wie dies in Fig. 1 gezeigt ist. Zusätzlich zu diesem Merkmal der gemeinsamen Haupt- bzw. Sammelleitung dürfte ersichtlich sein, daß irgendeine Rechen- und/oder Verknüpfungsoperation auf die übertragene Information hin ausgeführt werden kann. Darüber hinaus vereinfachen die AUF-Funktionen den Aufbau der Steuerschaltung, wie sie in Fig. 4 gezeigt ist, so daß lediglich eine minimale Anzahl an Verknüpfungsgliedern zur Erzielung dieser Funktionen verwendet wird.

Die Realisierung der AUF-Funktionen, auf die im Zusammenhang mit Fig. 3 Bezug genommen worden ist, wird die Verbindung mit der in Fig. 4 dargestellten Steuerschaltung deutlich machen. In Fig. 4 ist die grundsätzliche Rechen- und Verknüpfungseinheit 110 als eine Vielzahl von Verknüpfungsgliedern dargestellt, von denen einige auf die AUF-Funktionen ansprechen. Diese Verknüpfungsglieder geben entweder die Rechenfunktion frei oder modifizieren die Rechenfunktion derart, daß Verknüpfungsoperationen bereitgestellt werden.

Im folgenden sei insbesondere auf Fig. 4 eingegangen; die Steuerschaltung spricht auf die AUF-Funktionen an, die durch die Bezugszeichen U09, U10, U11 und U12 angegeben sind. Hierbei handelt es sich um die Bits 9 bis 12 des Mikrobefehls. Für die Kennzeichnung einer binären 1 ist ein Querstrich über der betreffenden Bitangabe verwendet.

Wenn z.B. die AUF.-Furidion 8, d.h. 1000, ausgewählt wird,

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dann ist die Darstellung in der Steuerschaltung gegeben durch UTI, U11, U10 und U09.

Das Bezugszeichen 200 bezeichnet mit den gestrichelten Linien die Auswahlschaltung, die für die Auswahl und Bestimmung des ersten Eingangs oder der ersten Quelle verwendet wird. Mit der Bezugszahl 202 ist die Auswahllogik bezeichnet, die für die Auswahl und Bestimmung des zweiten Eingangs oder der zweiten Quelle benutzt wird. Mit der Bezugszahl 204 ist die Verknüpfungslogik für eine Rechenoeration oder eine Verknüpfungsoperation bezeichnet, und mit der Bezugszahl 206 ist die Übertragslogik bezeichnet. Die drei Mikrobefehlstypen, welche die AUF-Funktionen besitzen, geben die Auswahllogik 200 und 202 zum Zwecke der Bestimmung der Quellen frei. Diese Quellen bzw. Quellensignale werden durch die Verknüpfungslogik 204 gemäß der Rechen- oder Verknüpfungsoperation verknüpft, die durch die AUF-Funktion bestimmt worden ist. Wenn eine Rechenoperation freigegeben worden ist, dann vervollständigt die Übertragslogik 206 die erforderliche Verknüpfungsschaltung.

Im folgenden sei insbesondere auf die erste Eingabeeinrichtung 200 Bezug genommen, in der acht -Eingangs-Multiplexeinrichtungen 208 bis 215 gezeigt sind. Diese Multiplexeinrichtungen können z.B. durch einen achtkanaligen digitalen Schalter gebildet sein, wie er von der Firma Fairchild hergestellt wird und wie er in der Druckschrift "Fairchild Semiconductor Circuit Data Catalog" 1970, von Schwerber, unter der Bezeichnung DM7210/DM8210 auf Seite 95 der genannten Druckschrift beschrieben ist. Jede Multiplexeinrichtung kann mit einer Vielzahl von

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Eingabe/Ausgäbe-Einrichtungen 120 und/oder Arbeitsregistern in der Datenverarbeitungseinheit 100 verbunden sein. So sind z.B. mit der Multiplexeinrichtung 208 Eingabe/Ausgabe-Einrichtungen, wie Schnelldrucker und Langsamdrucker, Bandantriebe mit Zustande-, Daten- und Steuerbitinformationen und Kartenleser, verbunden. An weiteren Eingängen ist die Multiplexeinrichtung 208 mit dem Hauptspeicher-Adressenregister 112 (A01) verbunden, wie es in Fig. 1 dargestellt ist, sowie mit irgendeinem Hauptspeicherplatz (M01) -des Hauptspeichers 116 und mit Erde (0). Diese Eingänge bzw. Eingangssignale sind lediglich als beispielhaft anzusehen} sie können ohne weiteres ausgetauscht werden, und zwer in Abhängigkeit von der Anzahl und dem Typ der peripiheren Einrichtung, die in dem Gesamtsystem festgelegt werden kann. Wenn z.B. das Gesamtsystem an einer Rennstrecke benutzt würde,wären die meisten Eingabeeinrichtungen durch Eingabe/Ausgabe-Einrichtungen gegeben, die an den Totalisatorfeld angeschlossen sind.

Die Auswahl des bestimmten Eingangssignals für die Multiplexeinrichtungen 208 bis 215 wird durch einen Mikrobefehlstyp 1 festgelegt, wie er in Fig. 2 gezeigt ist. Dabei bewirken insbesondere die drei Bits niederer Ordnung dieses Mikrobefehls, das sind die Bits 1 bis 3» eine Freigabe eines der jeder Multiplexeinrichtung 208 bis 215 zugeführten Eingangssignale. Wenn z.B. die Bits U03, U02 und U01, die an der Unterseite in die Multiplexeinrichtungen 208 bis 215 eingeführt werden, gegeben sind durch die Bits 1 bzw. 0 bzw. 0, so würde die dem vierten Eingang der jeweiligen Multiplexeinrichtung zugeführte Information zu dem Ausgang der jeweiligen Multiplexeinrichtung hin übertragen werden. Die Multiplexeinrichtung 216 ist mit

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jeweils einem Eingang an die Ausgänge der Multiplexeinrichtungen-208 bis 215 angeschlossen. Der Multiplexeinrichtung 216 werden ferner die drei Bits der nächsthöheren Wertigkeit bzw. Ordnung von einem Mikrobefehlstyp 1 her zugeführt* Dies ist mit U06, U05 und U04 angegeben. In Abhängigkeit von der speziellen Konfiguration der 3-Bit-Konfigurationen wird auch hier lediglich ein Eingangssignal der acht Eingangssignal ausgewählt. Somit führt die Kombination der Multiplexeinrichtungen 208 bis 215 und 216 zu einem 1-aus-64-Auswahlvorgang. Anders ausgedrückt heißt dies, daß von 64 EingangsSignalen, die dem digitalen Rechner 100 zugeführt werden können, lediglich ein Eingangssignal zu einem bestimmten Zeitpunkt eine Information an die Rechen- und Steuereinheit 110 liefert_o

Der Ausgang der Multiplexeinrichtung 216 ist mit einem NAND-Glied 218 verbunden* Das NAND-Glied 218 erhält ein zweites Eingangssignal von einem NAND-Glied 220, und einem dritten Eingang des NAND-Gliedes 218 wird das vierzehnte Bit (ÜT4°) des Festwertspeicher-Mikrobefehls zugeführt, wobei das betreffende NAND-Glied auf eine binäre Null anspricht. Das NAND-Glied 220 ist ferner mit einem NAND-Glied 222 verbunden, welches seinerseits mit einem zweiten Eingang mit dem Hauptspeicher 116 verbunden ist; dieser Eingang ist.mit M01 bezeichnet. Ein dritter Ein- · gang dieses NAND-Gliedes 222 erhält das vierzehnte Bit (U14) des Festwertspeicher~Mikrobefehls ; das betreffende NAND-Glied spricht auf das betreffende Bit dann an, wenn es eine binäre 1 ist.

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Das NAND-Glied 220 ermittelt die AUF-Funktion 11 oder 15· Diese Funktionen sind wichtig für eine Drehoperation des zweiten Eingangssignals. Wenn das NAND-Glied 220 freigegeben ist, wird ein Signal niedrigen Pegels an die NAND-Glieder und 222 abgegeben. Das mit niedrigem Pegel auftretende Signal stellt sicher, daß ein Signal hohen Pegels von den NAND-Gliedern 218 und 222 abgegeben vird. In diesem Fall bewirkt das Steuer-Verknüpfungsglied 220 eine Übersteuerung der anderen Eingangssignale, und zwar mit dem Ergebnis, daß das Eingangssignal der ersten Eingangssignalquelle eine binäre Null ist. Da das zweite Eingangssignal mit einer binären Null verknüpft würde, wird eine Umdrehung des zweiten Eingangssignals bewirkt. Wenn eine andere AUF-Funktion vorhanden ist, d.h. eine andere AUF-Funktion als die AUF-Funktion 11 oder 15, dann gibt das NAND-Glied 220 ein Signal hohen Pegels an die NAND-Glieder 218 und 222 ab. Dieses Signal hohen Pegels bewirkt keine Steuerung der Ausgangssignale der Verknüpfungsglieder 218 und 222 und ermöglicht damit einer weiteren Variablen, deren Leitendsein zu steuern.

Diese andere Variable ist der Mikrobefehlstyp, der von dem Festwertspeicher 102 erzeugt worden ist. Wenn ein Mikrobefehl des Typs 1 vorhanden ist und wenn eine AUF-Funktion 11 oder 15 nicht vorhanden ist, ist das NAND-Glied 218 freigegeben. Wie früher bereits ausgeführt, benützt ein Mikrobefehl des Typs 1 eine binäre Null bezüglich der vierzehnten Bitstelle. Das U14-Eingangssignal für das NAND-Glied 218 invertiert diese binäre Null in eine binäre Sind an den Eingängen zwei Signale hohen Pegels vorhanden, so gibt das NAND-Glied 218 die von dem Quelleregister her gelieferten Bits frei, die durch die Multiplexeinrichtung bis 216 für die Steuerung ihres Ausgangssignals ausgewählt

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worden waren. Wenn der Mikrobefehl des Typs 2 oder 3 vorhanden ist, dann wird ein Signal niedrigen Pegels . an das NAND-Glied 218 abgegeben, und dessen Ausgangssignal muß ein Signal hohen Pegels sein. Das Ui4-Eingangssignal für das NAND-Glied 222 wäre ein Signal hohen Pegels, und damit würde das von dem Hauptspeicher 116 gelieferte Informationsbit, das ist das Bit M01, übertragen werden. Das Ausgangssignal des NAND-Gliedes oder des NAND-Gliedes 222 muß mit hohem Pegel auftreten, · wenn das NAND-Glied 220 nicht freigegeben ist, da das Steuerbit 14 bei einem dieser Verknüpfungsglieder mit hohem Pegel auftritt..Dasjenige Verknüpfungsglied, dessen beide Eingangssignale mit hohem Pegel auftreten, liefert das eigentliche Bit, welches ausgewählt worden ist. Das andere, nicht ausgewählte Verknüpfungsglied liefert lediglich ein Steuerausgangssignal hohen Pegels, da es an seinem Eingang ein Steuersignal niedrigen Pegels führt.

Die NAND-Glieder 218 und 222 liefern die Eingangssignale für ein UND-Glied 224. Die Funktion des UND-Gliedes besteht darin, die Auswahl des Informationsbits abzuschließen. Wenn das ausgewählte Bit eine binäre Null führt, besitzt das UND-Glied 224 zwei Eingangssignale hohen Pegels, womit es ein Ausgangssignal hohen Pegels abgibt. Wenn das ausgewählte Bit eine binäre 1 ist, führt das UND-Glied ein Signal niedrigen Pegels und ein Signal hohen Pegels an seinen Eingängen, womit es ein Ausgangssignal niedrigen Pegels abgibt. Diese Signale sind entgegengesetzt zu dem ausgewählten Bit, da die NAND-Glieder 218 und 222 das ausgewählte Bit invertieren.

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Der Ausgang des UND-Gliedes 224 ist mit einem EXKLUSIV-ODER-Glied 226 verbunden. Ein zweites Eingangssignal wird dem E XKLUSIV-ODER-Glied 226 von dem NAND-Steuerglied her zugeführt. Dieses NAND-Steuerglied 228 spricht auf eine AUF-Funktion 12 oder 13 an und stellt fest, ob eine Subtraktionsoperation auszuführen ist oder nicht. Wenn das Steuerglied 228 freigegeben ist, liefert es ein Steuersignal mit niedrigen! Pegel an das EXKLUSIV-ODER-Glied 226, Dieses Steuersignal niedrigen Pegels ermöglicht dem negativen Bit, welches von dem Verknüpfungsglied 224 abgegeben worden ist, durch das EXKLUSIV-ODER-Glied 226 hindurch zu gelangen. Wenn das Steuerglied bzw. Steuergatter 228 nicht freigegeben ist, gibt es ein Steuersignal hohen Pegels an das EXKLUSIV-ODER-Glied 226 ab. Dieses mit hohem Pegel auftretende Steuersignal ermöglicht dem EXKLUSIV-ODER-GIied 226, das Ausgangssignal des UND-Gliedes 224 zu invertieren, und zwar derart, daß der tatsächliche Wert des ausgewählten Bits bereitgestellt wird. Das Ausgangssignal des EXKLUSIV-ODER-Gliedes 226 bestimmt das erste Eingangssignal der Rechen- und Verknüpfungseinheit 110.

Das zweite Eingangssignal für die Rechen- und Verknüpfungseinheit 110 wird durch die innerhalb der gestrichelten Linien 202 befindliche Steuerschaltung festgelegt. Dabei werden insbesondere die NAND-Glieder 228, 230 und das UND-Glied 232 verwendet. Das UND-Glied 232 besitzt drei Eingänge, von denen der erste, mit SR1 bezeichnet, mit dem Serienregister 122 gemäß Fig. 1 verbunden ist. Normalerweise wird der in diesem Serienregister enthaltene Wert als zweites Eingangssignal der Recheneinheit bzw. dem Rechenwerk zugeführt. Wenn jedoch einer von zwei Zuständen maßgebend ist, tritt dieser Fall nicht ein. Diese beiden

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Zustände werden durch die NAND-Steuerglieder 228 und ermittelt. Das NAND-Steuerglied bzw. -Glied 228 wird freigegeben, wenn eine AUF-Funktion 8 oder 9 bereitgestellt ist· Für diese Punktion ist eine Schrittoperation vorgesehen, und als Ergebnis ist zu bemerken, daß der Inhalt des Serienregisters 122 nicht erwünscht ist. Wenn das NAND-Glied freigegeben ist, liefert es· ein Signal niedrigen Pegels, welches das UND-Glied 232 veranlaßt, ein Signal niedrigen Pegels abzugeben. Das NAND-Glied 230 ist freigegeben bzw. übertragungsfähig, wenn eine AUF-Funktion 14 oder 15 vorhanden ist. Für diese Funktion ist entweder eine Übertragung einer peripheren Datenoperation erwünscht, oder die Steuerschaltung für das Rechenwerk ist zu sperren. Demgemäß wird der in dem SR-Register 122 enthaltene Wert nicht benötigt. Wenn das NAND-Glied 230 freigegeben ist, liefert es ein Signal niedrigen Pegels, welches das UND-Glied 232 zur Abgabe eines Signals niedrigen Pegels führt. Wenn keines dieser Steuerglieder freigegeben ist, d.h. dann, wenn weder eine AUF-Funktion 8,,9, 14 oder 15 vorhanden ist, dann führt das UND-Glied 232 an seinen Eingängen zwei Signale hohen Pegels. Damit bestimmen die Informationsbits des SR-Registers 122 das von dem UND-Glied 232 abgegebene Ausgangssignal.

Die obige Beschreibung der Steuerschaltung bestimmt die Quellenregister, die der Steuerschaltung 204 bereitgestellt werden. Die innerhalb der mit 204 bezeichneten Anordnung vorhandene Verknüpfungsschaltung führt normalerweise eine Halbadditions- oder EXKLUSIV-ODER-Operation bezüglich der Quelleeingangssignale aus. Mit Hilfe von an der Grundschaltung angeschlossenen Übersteuerungs-Gliedern werden jedoch die Rechenfunktionen und andere

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Verknüpfungsfunktionen bereitgestellt. Dabei sind zwei Steuerglieder vorgesehen, denen die AUF-Funktionen zugeführt werden, wie sie an Hand von Fig. 3 beschrieben worden sind, welche die Halbadditionsoperation überlaufen bzw. übersteuern, um die verknüpfungsmäßige UND- und ODER-Operation bereitzustellen. Ein drittes Steuergatter bzw. Steuerglied liefert auf seine Freigabe hin die volle Rechenoperation. Dieses dritte Verknüpfungsglied erfaßt die U10-Bitstelle der AUF-Funktion. Das betreffende Verknüpfungsglied sperrt in dem Fall, daß es nicht freigegeben ist, das Übertragsausgangssignal im Hinblick auf eine Mitwirkung bei der Erzeugung des Rechen- und Verknüpfungseinheit-Ausgangssignals, womit die Rechenoperation gesperrt wird. Durch die Konfiguration der AUF-Funktion werden in Verbindung mit der Steuerschaltung die Verknüpfungsfunktionen UMD, EXKLUSIV-ODER, IWKLUSIV-ODBR oder Rechenfunktionen, die Inversion des ersten Eingangssignals oder die Überführung des ersten oder zweiten Eingangssignals auf eine binäre Null vorgesehen.

Die Ausgangssignale des UND-Gliedes 232 und des EXKLUSIV-ODER-Gliedes 226 werdendem ODER-Glied 234 und außerdem dem NAND-Glied 236 zugeführt. Das ODER-Glied 234 gibt ein Eingangssignal an das NAND-Glied 238 ab, welches mit seinem anderen Eingang an dem NAND-Glied 240 angeschlossen ist. Dieses NAND-Glied 240 erhält die AUF-Funktionen 2 eier 6 und stellt ferner den UND-Verknüpfungszustand fest. Das NAND-Glied 236 ist mit seinem dritten Eingang an dem NAND-Glied 242 angeschlossen; es stellt die AUF-Funktion 10 oder 14 fest, was der ODER-Verknüpfungsfunktion entspricht. Die Ausgangssignale der NAND-Glieder 236 und werden dem EXKLUSIV-ODER-Glied 244 zugeführt, welches

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seinerseits mit einem weiteren EXKLUSIV-ODER-Glied 246 verbunden ist. Das EXKLUSIV-ODER-Glied 246 ist mit einem zweiten Eingang mit dem UND-Steuerglied 248 verbunden, welches mit seinen Eingängen mit der UIO-Bitstelle der AUF-Funktion und außerdem mit der Übertragslogik (AUC) verbunden ist. Der Ausgang des EXKLUSIV-ODER-Gliedes 146 ist mit dem Serienregister 122 gemäß Fig. 1 verbunden. Wie aus einer Überprüfung der Wertetabelle gemäß Fig. 5 ersichtlich ist, ist dieser Ausgang für jede der erforderlichen Verknüpfungs- oder Rechenkombinationen vorgesehen.

Wenn insbesondere eine' ODER-Verknüpfungsoperation auszu-. führen ist, zeigt die oberste Reihe der Wertetabelle, das ist der Zustand A, an, daß die Verknüpfungskombinationen benutzt werden, und zwar in folgender Weise. Das NAND-Glied 242, welches den ODER-Verknüpfungszustand feststellt, wird freigegeben. Dieses Steuerglied gibt dann ein Signal niedrigen Pegels an das NAND-Glied 236 ab. Da d§ts NAND-Glied 236 ein Eingangssignal niedrigen Pegels führt, muß sein Ausgangssignal mit hohem Pegel auftreten. Dieses Signal hohen Pegels ist eines der beiden Eingangssignale des EXKLUSIV-ODER-Gliedes 244. Das andere Eingangssignal für das EXKLUSIV-ODER-Glied 244 ist das Ausgangssignal des NAND-Gliedes 238. Mit dem NAND-Glied 238 ist ein Steuerglied bzw. Steuergatter 240 verbunden, welches den UND-Verknüpfungszustand feststellt. Da dieser Zustand durch die AUF-Funktion nicht vorgesehen ist, tritt das Ausgangssignal des Steuergliedes 240 mit hohem Pegel auf. Das NAND-Glied 238 ist mit seinem anderen Eingang an dem ODER-Glied 234 angeschlossen, welches das erste Quellensignal und das zweite Quellensignal verknüpft. Dies ist mit A^ + Ap ange-

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geben, wobei A, das erste Quelleneingangssignal und A_ das zweite Quelleneingangssignal bezeichnen. Das Pluszeichen (+) bezeichnet eine ODER-Verknüpfung. Da das Eingangssignal für das NAND-Glied 238 von dem Steuerglied 240 her mit hohem Pegel auftritt, bewirkt das NAND-Glied 238 eine Invertierung und leitet die odermäßig verknüpften beiden Quellensignale dem EXKLUSIV-ODBR-Glied zu. Somit erhält das SXKLUSIV-ODER-Glied 244 das invertierte, odermäßig gebildete Signal von dem NAND-^Ulied 238 und ein Steuersignal von dem NAND-Glied 236. Das Ausgangs signal des EXKLUSIV-ODER-Gliedes 244 wird zu einem weiteren EXKLUSIV-ODER-Glied 246 hin übertragen. Dieses Ausgangssignal ist die invertierte Form des Ausgangssignals an dem NAND-Glied 238, was die Negation der ODER-Kombination von dem ODER-Glied 234 darstellt. Damit ist das Ausgangssignal des SXKLUSIV-ODER-Gliedes 244 das ODER-Verknüpfungssignal. Dieses Signal wird dem EXKLUSIV-ODER-Glied 246 geliefert, welches mit seinem anderen Eingang an dem UND-Glied 248 angeschlossen ist. Das UND-Glied 248 gibt ein Steuersignal niedrigen Pegels an das EXKLUSIV-ODER-Glied 246 ab, da das UND-Glied 248 nur für einen Rechenzistand freigegeben wird. Das Steuersignal von dem UND-Glied 248 stellt sicher, daß das Signal von dem EXKLUSIV-ODER-Glied 246 nicht invertiert wird und daß damit das Ausgangs signal des EXKLUSIV-ODER-Gliedes 246 die ODER-Verknüpfungskombination darstellt.

Für die UND-Verknüpfungsfunktion zeigt der Zustand B der Werte tabelle gemäß Fig. 5 die Verknüpfungskombinationen an. Die UND-Verknüpfungsfunktion wird durch das Steuerglied 240 festgestellt. Das Steuerglied bzw. Steuergatter 240 wird dadurch freigegeben und gibt ein Signal

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niedrigen Pegels* an das NAND-Glied 238 ab. Dieses Signal niedrigen Pegels steuert das NAND-Glied 238 derart, daß ein Steuersignal hohen Pegels an das EXKLUSIV-ODER-Glied abgegeben wird. Das EXKLUSIV-ODER-Glied 244 nimmt an seinem anderen Eingang ein Signal von dem NAND-Glied 236- her auf. Das NAND-Glied 236 führt drei Eingangssignale,' und zwar in folgender Weise« Das Steuerglied 242 liefert ein Signal hohen Pegels, da es nicht freigegeben bzw. übertragungsfähig ist« Die anderen beiden Eingangssignale stammen von der ersten Quelle -und der zweiten Quelle. Das NAND-Glied verknüpft diese Signale und invertiert sie, was zu der Angabe A^ · A₂ führt. Der Malpunkt zwischen den beiden Bestimmungsgrößen zeigt eine UND-Operation an. Das EXKLUSIV-ODER-Glied 244 komplementiert dann diese Verknüpfung, da das Steuersignal von dem NAND-Glied 234 mit hohem Pegel auftritt. Damit ist das Ausgangssignal des EXKLUSIV-ODER-Gliedes 244 die undmäßige Verknüpfung der beiden Quellensignale. Dieses Ausgangssignal wird an das EXKLUSIV-ODER-Glied 246 abgegeben, welches lediglich das UND-Verknüpfungssignal überträgt. Dies ergibt sich mit Rücksicht darauf, daß das Steuersignal von dem UND-Glied 246 mit niedrigem Pegel auftritt« Wie weiter oben bereits ausgeführt, spricht das Steuerglied 248 lediglich auf den Rechenzustand an. Damit stellt das Ausgangssignal des EXKLUSIV-ODER-Gliedes 246 die undmäßige Verknüpfung der beiden Quellensignale dar.

Bei einer Rechenoperation arbeitet die Steuerschaltung 204, wie dies durch den Zustand C der Wertetabelle veranschaulicht ist, wie folgt. Die Steuerglieder 240 und 242 sind nicht freigegeben bzw. übertragungsfähig, wodurch Signale hohen Pegels an die NAND-Glieder 238 bzw. 236 abgegeben werden. Das NAND-Glied 238 ist mit seinem anderen Eingang an dem

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ODER-Glied 234 angeschlossen und leitet somit das invertierte ODER-Verknüpfungssignal zu dem EXKLUSIV-ODER-GIied. hin. Dies ist dargestellt als A. + A₂ . Das NAND-Glied ist für das invertierte UND-Verknüpfungssignal der beiden Quellensignale vorgesehen, da es die beiden Uuellensignale und ein Signal hohen Pegels von dem Steuerglied bzw. Steuergatter 242 führt. Dies ist dargestellt als AT"· A₂" . Somit besitzt das EXKLUSIV-ODER-Glied 244 ein Eingangssignal, welches kennzeichnend ist für die komplementierte UND-Verknüpfung der beiden Uuellensignale, und ein weiteres Eingangssignal, welches kennzeichnend ist für das komplementierte ODER-Verknüpfungssignal der beiden Quellensignale. Das EXKLUSIV-ODER-Glied 244 summiert diese beiden Signale auf. Wie in der Booleschen Algebra bekannt, ist die Summe dieser beiden Signale gegeben durch A₁ Φ A₂s wobei Φ die Summe bezeichnet. Das EXKLUSIV-ODiäR-Glied 244 gibt diese Summe als das eine Eingangssignal an das EXKLUSIV-GDER-Glied 246 ab. Das andere Eingangssignal für das EXKLUSIV-ODER-Glied 246 ist der durch das UND-Glied 248 festgestellte Wert. Da dies eine Rechenoperation ist, stellt das Bit 10 ein Signal hohen Pegels dar, und das UND-Glied 248 ist freigegeben. Das UND-Glied 248 überträgt den voreingestellten oder vorherigen Übertragungswert als ein Eingangssignal zu dem EXKLUSIV-ODER-Glied 246 hin. Das ÜXKLUSIV-ODER-Glied 246 summiert sodann diese beiden Eingangssignale auf, d.h. A₁ Φ A₂ und A_c. Dies ist dargestellt als A₁ © Ap Φ A . Diese Summe ist der Endrechenwert. Wie ersichtlich sein dürfte, führen die EXKLUSIV-ODER-GIieder und 246 Summierungsoperationen bezüglich der Rechenfunktion aus, und zwar im Gegensatz zu Komplementierungs- und Übertragungsoperationen, die für die UND- und ODER-Verknüpfungsfunktionen vorgesehen wären. Erreicht wird dies dadurch, dai3

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die EXKLUSIV-ODER-Glieder 244 und 246 als weitere Eingangssignale nicht Steuersignale führen.

Die übrige, verbleibende Verknüpfungsoperation, die durch die Steuerschaltung innerhalb der Anordnung 204 ausgeführt werden kann, ist die Halbadditions- oder EXKLUSIV-ODER-Operation. Dies ist durch den Zustand D in der Wertetabelle veranschaulicht; die betreffende Operation, ergibt sich dabei wie' folgt. Weder das Steuerglied 240 noch das · Steuerglied 242 ist freigegeben, weshalb Signale hohen Pegels den NAND-Gliedern 238 bzw. 236 zugeführt werden. Damit gibt das NAND-Glied 238 das komplementierte ODER-Signal der beiden Quellensignale ab, und das NAND-Glied gibt das komplementierte UND-Signal der beiden Quellensignale ab. Das EXKLUSIV-ODER-GIied 244 summiert sodann diese beiden Eingangssignale auf und führt die Halbadditions- oder EXKLUSIV-ODER-Operation an Hand dieser beiden Signale aus. Wie oben erläutert worden ist, ist das Ergebnis A₁ @ A^ . Dieses Signal wird dem EXKLUSIV-ODER-Glied 246 zugeführt. "Das andere Eingangssignal für das EXKLUSIV-ODER-Glied 246 wird von dem UND-Glied 248 geliefert. Dieses Signal ist ein Signal niedrigen Pegels, da das UND-Glied 248 nicht freigegeben ist. Damit wirkt das EXKLUSIV-ODER-Glied 246 lediglich als Steuerglied, welches das EXKLUSIV-ODER-Signal des •Verknüpfungsgliedes 244 überträgt.

Betrachtet man die Steuerschaltung 204, so können -folgende Beobachtungen getroffen werden. Das NAND-Glied 238 dient im wesentlichen drei Funktionen. Es s.ind dies die Übertragserzeugung, eine Rechensuinniierungsoperation und eine UND-Verknüpfungsoperation. Das NAND-Glied 236 dient

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ebenfalls drei Funktionen: Es sind die Ubertragserzeugung, eine Rechensummierungsoperation und eine ODER-Verknüpfungsoperation. Das EXKLUSIV-ODER-Glied 244 wirkt als Komplementierungsglied für den UND-Verknüpfungszustand und den ODEii-Verknüpfungszustand. Für die Rechenoperation und die EXKLUSIV-ODER-Operation wirkt das EXKLUSIV-ODER-GIied 24.4 als Binäraddierer im Hinblick auf die beiden Quellensignale. Das EXKLUSIV-ODER-Glied 246 stellt eine Übertragungsfunktion für die UND-, ODER- und EXKLUSIV-ODER-Verknüpfungsoperationen bereit. Bei der Rechenoperation wirkt das EXKLUSIV-ODER-Glied 246 jedoch als Summierungsglied, welches das Übertragssignal mit den beiden Quellensignalen summiert. Somit ist die mit 204 bezeichnete Steuerschaltung für eine normale EXKLUSIV-ODER-Funktion vorgesehen. Durch die Übersteuerungs- bzw. Überlauf-Steuerglieder 240, 242 und 248 werden jedoch die UM)-, ODBR- und Rechensummierungsfunktionen bereitgestellt.

Die Übertragserzeugungslogik ist mit 206 bezeichnet. Der Übertragswert wird als verknüpfungsmäßiges Äquivalent einer Rechenfunktion abgeleitet. Die Schaltungsanordnung 206, welche ein ODER-Glied 252 und ein NAND-Glied 254 umfaßt, stellt insbesondere ein 2-aus-3-Übertragserzeugungsnetzwerk bzw. Übertragsgeneratornetzwerk dar. Dies dürfte aus einer Überprüfung der in Fig. 6 angegebenen Vierte tabelle ersichtlich werden.

Das ODER-Glied 252 erhält an einem Eingang das vorhergehende Übertragssignal. Das Übertragssignal wird komplementiert, wie dies durch die Darstellung AUC angegeben ist.Dem anderen Eingang des betreffenden ODER-Gliedes wird das Äusgangssignal des NAM)-Gliedes 238 zugeführt. Wie zuvor erläutert

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worden ist_s ist während einer Rechenoperation das Ausgangssignal des NAMD-Gliedes 238 ein komplementiertes ODER-Verknüpfungssignal der beiden Quellensignale. Das NAND-Glied 254 ist mit einem Eingang an dem Ausgang eines NOR-Gliedes 252 angeschlossen und der andere Eingang des betreffenden NAND-Gliedes, ist an dem Ausgang des NAND-Gliedes 236 angeschlossen. Wie- xieiter oben im Hinblick auf eine Rechenoperation erläutert worden ist, ist das Ausgangssignal des NAND-Gliedes 236 das komplementierte UND-Verknüpfungssignal der beiden Eingangssignale_β

Im folgenden wird die ¥ertetabelle gemäß Fig«. 6 erläutert werden. Gemäß dem ersten Fall sind die beiden Quellensignale binäre Nullen* und die Übertragslogik liefert eine binäre Null. Bei diesen Eingangssignalen ist das komplementierte ODER-Verknüpfungssignal von dem Verknüpfungsglied zu dem Verknüpfungsglied 252 ein Signal hohen Pegels. Das mit niedrigem Pegel auftretende Übertragseingangssignal wird komplementiert und führt zu einem Signal hohen Pegels. Somit führt das ODER-Glied 252 zwei Eingangssignale hohen Pegels, womit ein Signal hohen Pegels zu dem NAND-Glied 254 hin geleitet wird. Das andere Signal für das Verknüpfungsglied 254 ist das komplementierte UND-Verknüpfungssignal der beiden Quellensignale. Bei den angenommenen Werten tritt dieses Signal ebenfalls mit hohem Pegel auf. Mt an den Eingängen vorhandenen Signalen hohen Pegels liefert das NAND-Glied 254 ein Signal niedrigen Pegels, womit angezeigt wird, daß für die Bächsten summierten Bits kein Übertrag vorhanden ist«

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Bei demkweiten dargestellten Zustand ist das Übertragssignal eine binäre 1, und die beiden Quellensignale sind ebenfalls binäre 1. Dadurch wird das komplementierte Übertragseingangssignal für das ODER-Glied 252 geändert. Das ODER-Glied 252 liefert jedoch noch ein Ausgangssignal hohen Pegels, da das Eingangssignal von dem Verknüpfungsglied 236 mit hohem Pegel auftritt. Das NAND-Glied 254 führt ein Signal hohen Pegels von dem ODER-Glied 252 und außerdem ein Signal hohen Pegels von dem Verknüpfungsglied 238. Damit gibt das NAND-Glied 254 ein Übertragssignal niedrigen Pegels ab.

Bei dem dritten Zustand ist das zweite Quellensignal eine binäre 1 und das erste Quellensignal und das Übertragssignal sind jeweils eine binäre 0. Unter dieser Bedingung ist das AUC-Signal für das ODER-Glied 252 ein Signal mit hohem Pegel; das Verknüpfungsglied 236 führt einen niedrigen Pegel, da es ein komplementiertes ODER-Verknüpfungssignal einer binären 1 und einer binären 0 ist. Demgemäß gibt das ODER-Glied 252 ein Signal hohen Pegels an das NAND-Glied 254 ab. Das andere Eingangssignal des NAND-Gliedes 254 ist ein komplementiertes UND-Verknüpfungssignal der beiden Quellensignale; dieses Signal tritt mit hohem Pegel auf. Demgemäß besitzt das NAND-Glied 254 an seinen beiden Eingängen Signale hohen Pegels; es gibt ein Übertragssignal niedrigen Pegels für den nächsten Übertragswert ab.

Im vierten Zustand sind das Übertragssignal und das zweite Quelleneingangssignal jeweils durch eine binäre 1 gebildet, und das erste Quelleneingangssignal ist durch eine binäre gebildet. Hierdurch ändert sich das AUC-Signal auf einen

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niedrigen Pegel, wodurch die beiden Eingangssignale für das ODER-Glied 252 auf einen niedrigen Pegel gebracht sind. Dadurch ist das Ausgangssignal des ODER-Gliedes ein Signal niedrigen Pegels. Bei Vorliegen eines Signals niedrigen Pegels von dem ODER-Glied 252 liefert das NAND-Glied 254 ein Signal hohen Pegels, womit angezeigt ist, daß ein Übertragsignal hohen Pegels, das ist eine binäre 1, für die nächste Verknüpfung in der Rechenoperation bereitgestellt werden sollte.

Bei dem fünften Zustand ist das erste Quellensignal eine binäre 1, und das zweite Quellensignal und das Übertragssignal sind jeweils eine binäre O, Damit tritt das AUC-Signal an dem ODER-Glied 252 mit hohem Pegel auf, und das Signal des Verknüpfungsgliedes 238 tritt mit niedrigem Pegel auf. Das ODER-Glied 252 liefert damit ein Signal hohen Pegels an das NAND-Glied 254. Das andere, dem NAND-Glied 254 zugeführte Signal ist ebenfalls ein Signal mit hohem Pegel. Damit führt das NAND-Glied 254 an seinen beiden Eingängen Signale hohen Pegels; es gibt ein Übertragssignal niedrigen Pegels für die nächste auszuführende Rechenoperation ab.

Bei dem sechsten Zustand sind das erste Quellensignal und das Übertragsignal jeweils eine binäre 1, und das zweite Quellensignal ist eine binäre O. Damit treten das AUC-Signal und das von dem Verknüpfungsglied 236 abgegebene Signal an dem ODER-Glied 252 mit niedrigem Pegel. auf. Das ODER-Glied 252 liefert somit ein Signal niedrigen Pegels an das NAND-Glied 254. Dieses bei dem NAND-Glied mit niedrigem Pegel auftretende Signal führt zur Abgabe eines Ausgangssignals hohen Pegels, womit angezeigt wird,

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daß ein Übertrag für die nächste Rechenoperation vorgesehen werden sollte.

Bei dem siebten Zustand sind das erste Quellensignal und das zweite Quellensignal jeweils durch eine binäre 1 gegeben, und das Übertragssignal ist eine binäre 0. Unter diesen Bedingungen tritt das von dem Verknüpfungsglied an das NAND-Glied 254 abgegebene Signal mit niedrigem Pegel auf, da das komplementierte UND-Verknüpfungssignal der beiden, mit hohem Pegel auftretenden Quellensignale ein Signal niedrigen Pegels ist. Damit liefert das NAND-Glied 254 ein Übertragssignal hohen Pegels, womit angezeigt wird, daß der Übertragswert bei der nächsten Rechenoperation hinzuaddiert werden sollte.

Bei dem achten Zustand sind das erste Quellensignal, das zweite Quellensignal und das Übertragssignal jeweils eine binäre 1. Damit tritt das komplementierte UND-Eingangssignal an dem NAND-Glied 254 mit niedrigem Pegel auf, wodurch ein Übertragsausgangssignal hohen Pegels von dem NAND-Glied 254 geliefert wird. Damit stellt die Übertragserzeugungslogik 2Q6 eine 2-aus-3-Übertragserzeugungs-Verknüpfungsschaltung dar.

Das Ausgangssignal des NAND-Gliedes 254 wird einem Flipflop 256 vom D-Typ zugeführt. Dieses Flipflop kann z.B. ein von der Firma National Semiconductor Corporation hergestelltes Flipflop sein. In diesem Zusammenhang sei auf die Druckschrift "Digital Integrated Circuits Handbook" vom Mai 1971 Bezug genommen, und zv/ar insbesondere auf das auf Seite 65 dieser Druckschrift gezeigte D-Flipflop mit der Typenbezeichnung SN7474. Wenn das Ausgangs-

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signal des NAND-Gliedes 254 an das Flipflop 256 abgegeben wird, kann es mit einem Taktsignal Kss«, CY1 verknüpft werden, welches von einem NAND-Glied 258 geliefert wird. Dieses Taktsignal 'wird lediglich dann abgegeben, wenn ein Rechenzustand vorliegt, wie dies durch die ÜTo-Eingangssignale des Verknüpfungsgliedes 258 angezeigt wird. Die Verknüpfung eines Taktsignals von dem NAND-Glied 258 mit dem Übertragsignal von dem NAND-Glied 254 gibt das Setzen des D-Flipflops 256 frei.

Das D-Flipflop 256 vom D-Typ, hier auch als D-Flipflop bezeichnet, weist zwei zusätzliche Eingangsanschlüsse auf ο Signale an bzw. von diesen Eingängen dienen der für die Übertragslogik gegebenenfalls erforderlichen Voreinstellung von ¥erten_e Bei den betreffenden Eingangssignalen handelt es.sich um die Signale der NAND-Glieder 260 und 262. Das NAND-Glied 262 spricht auf ein Taktsignal KPS und auf eine AUF-Funktion 0 oder 4 an. Das NAND-Glied 262 stellt das Flipflop 256 auf einen Binärzustand 0 zurück. Das NAND-Glied 260 spricht auf eine AUF-Funktion 8 oder 12 in Verknüpfung mit einem Taktsignal KPS an. Das NAND-Glied 260 setzt das Flipflop 256 auf einen Binärzustand 1. Das NAND-Glied 260 wird z.B. für eine Schrittoperation freigegeben, in der es erwünscht ist, eine binäre"1 zum Inhalt des zu erhöhenden Bytes hinzuzuaddieren, oder es wird für eine Subtraktiorisoperation freigegeben, wenn eine erzwungene binäre 1 bereitgestellt·werden muß, um die negative Zahl in Zweierkomplementform zu liefern.

Es sei darauf hingewiesen, daß in dem Fall, daß eine Verknüpfungsoperation auszuführen ist, v^eder das NAND-Glied

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noch das NAIJD-Glied. 262 freigegeben ist. Damit kann die einzige Änderung des Eingangssignals durch die zusammengefaßten Signale von den NAND-Gliedern 254 und 258 vorgenommen werden. Das NAND-Glied 258 liefert dabei jedoch nicht ein Taktsignal, da es auf das Bit 10 (U10) der AUF-Funktion anspricht. Wenn das Signal U1O mit niedrigem Pegel auftritt, wird eine Verknüpfungsoperation bereitgestellt, womit das Verknüpfungsglied 258 nicht das Taktsignal liefert. Demgemäß erzeugt das Flipflop 256 nicht ein Übertragssignal für irgendeine Verknüpfungsoperation.

In Fig. 7 ist die Ausnutzung des Bits 13 (U13) veranschaulicht, welches zuvor als Test- und Modifizierungs-Bit erwähnt worden ist. Ein EXKLUSIV-ODER-Glied 300 stellt insbesondere die Signale an den Bitstellen 11 und 12 fest, das sind die Bits U11 und U12. Für die AUF-Funktionen O bis 3 und 13 bis 16 liefert das EXKLUSIV-ODER-Glied 300 ein Signal niedrigen Pegels. Bei Vorliegen der Zustände bis 11 liefert das EXKLUSIV-ODER-Glied 300 ein Signal hohen Pegels. Das Ausgangssigral des EXKLUSIV-ODER-Gliedes ist ein Eingangssignal für Multiplexeinrichtungen 302 und 304. Das andere Eingangssignal für diese Multiplexeinrichtungen ist das Test- und Modifizierungs-Bit oder das Bit 13 in dem Mikrobefehl.

Die MuItiplexeinrichtung 302 führt zwei eingangssignale, da e sie in Abhängigkeit von der obigen Bitkonfiguration überträgt. Das Eingangssignal HOI gibt den ausgewählten Speicherplatz des Hauptspeichers 116 an; es wird drei Eingängen der Multiplexeinrichtung 302 zugeführt. Der übrige Eingang der Ilultiplexeinrichtung 302 ist mit dem Ausgang des EXKLUSIV-O DER-GIiedes 246 verbunden; er ist

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mit AUS bezeichnet. Der Ausgang der Multiplexeinrichtung 302 ist zu dem ausgewählten Speicherplatz des Hauptspeichers 116 zurückgekoppelt; dieser Ausgang ist mit AUM bezeichnet. Die Multiplexeinrichtung 304 spricht auf dieselben Eingangsbitkombinationen an wie die Multiplexe inrichtung 302. Die Multiplexeinrichtung 304 erhält jedoch drei Eingangssignale von dem Serienregister, was mit SR1 bezeichnet ist; ein viertes Eingangssignal erhält die Multiplexeinrichtung 304 von dem EXKLUSIV-ODER-Glied 246. Das Ausgangssignal der Multiplexeinrichtung ist über die mit AUO bezeichnete Leitung zu dem Serienregister zurückgekoppelt.

Die Multiplexeinrichtungen 302 und 304 arbeiten wie folgt. Wenn die Bitkombination U12 und U11 ein Signal niedrigen Pegels von dem Verknüpfungsglied 300 liefert oder wenn das Signal U13 mit niedrigem Pegel auftritt, dann überträgt die Multiplexeinrichtung 302 die von dem Hauptspeicher empfangene Quelleninformation in denselben Speicherplatz zurück. Dies wird durch das M01-Eingangssignal und das AUM-Ausgangssignal angezeigt. Wenn die Bitkombination U12 und U13 eine binäre 1 liefert und wenn das Signal U13 mit hohem Pegel auftritt, dann wird das Ausgangssignal des EXKLUSIV-ODER-Gliedes 246 in den Quellenplatz eingeschrieben. Dies wird durch das AUS-Eingangssignal und durch ein AUI-I-Ausgangssignal veranschaulicht. In diesem Fall wird die ursprüngliche Quelleninformation von dem Hauptspeicher zerstört. Es dürfte einzusehen sein, daß ein Mikrobefehl eingespart wird, da das neu berechnete Ausgangssignal in den Hauptspeicher-Quellenplatz mit demselben Mikrobefehl abgegeben wird.

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Die Multiplexeinrichtung 304 funktioniert in derselben Weise wie die Multiplexeinrichtung 302. Sie überträgt jedoch das Ausgangssignal des Ursprungsregisters SR1, in denselben Speicherplatz zurück, wenn entweder das EXKLUSIV-ODER-Glied 300 ein Signal niedrigen Pegels abgibt oder das Signal U13 mit niedrigem Pegel auftritt. Dies wird durch das Eingangssignal SR1 und durch das Ausgangssignal AUO angezeigt. Wenn das Verknüpfungsglied ein Signal mit hohem Pegel abgibt und wenn das Signal U13 mit hohem Pegel auftritt, wird das Ausgangssignal des EXKLUSIV-ODER-GIiedes 246 in den Ursprungsplatz bzw.

-Speicherplatz eingeschrieben. Dies wird angezeigt durch das Eingangssignal AUS und durch das Ausgangssignal AUO. Das Test- und Modifizierungs-Bit wird somit in zweierlei Weise ausgenutzt, und zwar in Abhängigkeit von der AUF-Funktion. Für acht der Rechenwerkfunktionen, das sind die AUF-Funktionen 4 bis 11, und bei einem durch eine binäre 1 gebildeten Test- und Modifizierungs-Bit wird das neu berechnete Ausgangs signal, wie es an dem EXKLUSIV-ODER-Glied 246 erscheint, ausgewählt, um in die üuellenregister zurückgeschrieben zu werden. Wenn das Test- und Modifizierungs-Bit eine binäre 1 ist oder wann die anderen AUF-Funktionen vorhanden sind, wird das alte Ausgangs signal des Quellenregisters wieder eingeschrieben. In diesem Fall wird die Quelleninformation einfach umgewälzt. Daher wird am Ende des Mikrobefehls der vorhergehende Inhalt des Guellenregisters wieder eingeschrieben sein.

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Claims (1)

1. _ 43 -

   Patentansprüche

   Datenverarbeitimgsanordtoung, dadurch gekennzeichnet, daß eine Vielzalil vom ersten Quelleneinrichtungen vorgesehen istρ deren $e&e für ein anderes erstes Wort kennzeichnende Signale abzugeben vermag., i-robei' jedes erste Wort aus eiaer ¥ielzahl von Operandenbits besteht, die entx-ieaer in einem ersten oder einem zweiten Binärzustand auftreten, daß ein Speicher (-102) vorgesehen ist, der eine Vielzaiü. voa Befehlsdarstellungen zu speichern vermag-, wobei Jeder BsJTeML aus einer Vielzahl von Segmenten bestellt xmß. t-joTbei die Darstellung eines der Segmente eine UnterAaaktion. aus einer Vielzahl von auszuführenden Unterfunktionen freigibt, daß Freigabeeinrichtungen (104) -vorgeselaesj. sind,, die den Speicher (102) für die BereitsibeULsmg einer der Vielzahl von Befehlsdarstellungen freigeben,, daß eine Steueranordnung (108) vorgesehen ist, die ein® Einrichtung enthält_? welche auf jede der Darstelliunagen der Segmentbefehle für eine selektive Steuerung eimer der ersten Quelleneinrichtungen anspricht_p und daß Einrichtungen vorgesehen sind, die auf irgendeine der Darstellungen des einen Segments hin eine bestimmte Verknüpfungsoperation auf das erste Wort der ausgewählten .ersten Quelleneinrichtung hin ausfünren.

   £ ο Datenverarbeitungsanordnung nach Anspruch 1 „ dadurch gekennzeichnet, daß zweite Quelleneinricntungen vorgesehen sind, welciie tür ein zweites Wort kennzeichnende Signale abzugeben veinögen_s wobei das zweite Wort aus einer Vielzahl von Operandenbits besteht, die entweder in einem ersten oder zweiten Binärzustand auftreten,

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   daß Ausgangseinrichtungen vorgesehen sind, die das Ausgangssignal mit der Steueranordnung aufzunehmen vermögen, daß die eine bestimmte Verknüpfungsoperation ausführenden Einrichtungen eine Einrichtung enthalten, die auf eine erste Unterfunktion hin das erste Wort der ersten Quelleneinrichtung mit dem zweiten Wort der zweiten Quelleneinrichtung summiert, wobei diese eine Summierung bewirkende Einrichtung ein erstes Ausgangssignal bereitstellt, welches mit einem ersten ' Binärzustand auftritt, wenn die Bits des ersten und zweiten Wortes unterschiedliche Binärzustände besitzen, während die die Summierung bewirkende Einrichtung ein erstes Ausgangssignal mit einem zweiten Binärzustand in dem Fall liefert, daß die Bits des ersten Wortes und des zweiten Wortes denselben Binärzustand besitzen, und daß eine Verknüpfungseinrichtung vorgesehen ist, die auf die erste Unterfunktion hin das erste Ausgangssignal der die Summierung bewirkenden Einrichtung zu der Ausgangseinrichtung hin überträgt .

   . Datenverarbeitungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine erste Steuereinrichtung vorgesehen ist, die auf eine zweite Unterfunktion hin ein erstes Steuersignal an die die Summierung bewirkende Einrichtung abgibt, wobei dieses erste Steuersignal die die Summierung bewirkende Einrichtung derart verändert, daß ein zweites Ausgangssignal mit einem ersten Binärzustand in dem Fall abgegeben wird, daß entweder die Bits des ersten Wortes oder des zweiten Wortes mit dem

   ersten Binärzustand auftreten, während die die Summierung bewirkende Einrichtung das zweite Ausgangssignal mit einem zweiten Binärzustand in dem Fall abgibt, dai3 die

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   Bits des ersten Wortes und des zweiten Wortes mit dem zweiten Binärzustand auftreten, und daß die Verknüpfungseinrichtung auf die zweite Unterfunktion hin das zweite Ausgangssignal der die Summierung bewirkenden Einrichtung zu der Ausgangseinrichtung hin überträgt.

   4. Datenverarbeitungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß eine zweite Steuereinrichtung vorgesehen ist, die auf eine dritte Unterfunktion hin ein zweites Steuersignal an die die Summierung bewirkende Einrichtung abgibt, wobei das zweite Steuersignal die die Summierung bewirkende Einrichtung derart verändert, daß ein drittes Ausgangssignal mit einem ersten Binärzustand in dem Fall auftritt, daß die Bits des ersten Wortes und des zweiten Wortes mit dem ersten Binärzustand auftreten, während die die Summierurig bewirkende Einrichtung das dritte Ausgangssignal mit einem zweiten Binärzustand in dem Fall abgibt, daß entweder die Bits des ersten Wortes oder des zweiten Wortes mit dem zweiten Binärzustand auftreten, und daß die Verknüpfungseinrichtung auf das dritte Ausgangssignal der die Summierung bewirkenden Einrichtung hin das zweite Ausgangssignal dieser die Summierung bewirkenden Einrichtung zu der Ausgangseinrichtung hin überträgt.

   5. Datenverarbeitungsanordnung nach Anspruch 4, dadurch 'gekennzeichnet, daß eine Übertragseinrichtung vorgesehen ist, die ein Übertragssignal mit einem ersten Binärzustand oder einem zweiten Binärzustand bereitzustellen vermag, daß eine dritte. Steuereinrichtung vor- · gesehen ist, die auf eine vierte Unterfunktion hin ein

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   drittes Steuersignal an die Verknüpfungseinrichtung abgibt, wobei das dritte Steuersignal die Verknüpfungseinrichtung derart verändert, daß das Übertragssignal mit dem Ausgangssignal der die Summierung bewirkenden Einrichtung summiert wird, daß die die Summierung bewirkende Einrichtung auf die vierte Unterfunktion hin das erste Wort der ersten Quelleneinrichtung mit dem zweiten Wort der zweiten Quelleneinrichtung summiert und ein viertes Ausgangssignal abgibt, welches mit einem ersten Binärzustand in dem Fall auftritt, daB die Bits des ersten Wortes und des zweiten Wortes unterschiedliche Binärzustände besitzen, während das vierte Ausgangssignal mit einem zweiten Binärzustand in dem Fall auftritt, daß die Bits des ersten „Wortes und des zweiten Wortes mit demselben Binärzustand auftreten, und daß die Verknüpfungseinrichtung auf die vierte Unterfunktion hin ein fünftes Ausgangssignal abgibt, welches in einem ersten Binärzustand in dem Fall auftritt, daß das vierte Ausgangssignal und das Übertragssignal unterschiedliche Binärzustände besitzen, während das betreffende fünfte Ausgangssignal in einem zweiten Binärzustand in dem Fall auftritt, daß das vierte Ausgangssignal und das Übertragssignal denselben Binärzustand besitzen, wobei das fünfte Ausgangssignal an die Ausgangseinrichtung abgegeben wird.

   Datenverarbeitungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Unterfunktion eine EXKLUSIV-ODER-Operation festsetzt, daß die zweite Unterfunktion eine ODER-Verknüpfungsoperation festsetzt, daß die dritte Unterfunktion eine UIJD-Verknüpfungsoperation festsetzt und daß die vierte Unterfunktion eine Summierungs-Verknüpfungsoperation festsetzt.

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   7. Datenverarbeitungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl der ersten Quelleneinrichtungen eine Hauptspeichereinrichtung (116), ein Hauptspeicher-Aüressenregister (112) und eine Vielzahl von Eingabe/Ausgabe-Einrichtungen (120) enthält, welche Lochstreifen, mit hoher Geschwindigkeit und mit niedriger Geschwindigkeit arbeitende Kartenleser und Tastatur-Schreibmaschinen enthalten.

   8. Datenverarbeitungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die selektiv steuerbaren Einrichtungen eine Vielzahl von ersten Multiplexeinrichtungen (208 bis 215) enthalten, die mit der Vielzahl von ersten Quelleneinrichtungen verbunden sind und die jeweils auf die Signale eines zweiten Segments der Vielzahl von Befehlen hin eine Quelleneinrichtung aus der Vielzahl von ersten Quelleneinrichtungen auszuwählen gestatten, und daß eine zweite Multiplexeinrichtung (216) vorgesehen ist, die mit jeder der Vielzahl von ersten Multiplexeinrichtungen (208 bis 215) verbunden ist und die auf die Signale eines dritten Segments der Vielzahl von Befehlen hin eine Multiplexeinrichtung aus der Vielzahl der ersten Multiplexeinrichtungen (208 bis 215) auswählt und ein Ausgangssignal von einer der Vielzahl von ersten Que.lleneinrichtungen überträgt.

   9. Datenverarbeitungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die selektiv steuerbaren Einrichtungen ferner eine vierte Steuereinrichtung, die auf eine fünfte Unterfunktion hin die erste ausgewählte üuelleneinrichtung derart zu überlaufen gestattet, daß ein bestimmtes erstes Wort bereitgestellt wird, und eine

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   fünfte Steuereinrichtung enthaltendelche auf eine sechste Unterfunktion hin den Binärzustand des ersten Wortes zu invertieren gestattet.

   10. Datenverarbeitungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Quelleneinrichtung mit den Ausgangseinrichtungen verbundene Austauscheinrichtungen enthält , die den vorhergehenden Inhalt der Ausgangseinrichtungen aufzunehmen vermögen, daß Freigabeeinrichtungen vorgesehen sind, die die Austauscheinrichtungen als zweite Quelleneinrichtungen freizugeben vermögen, daß eine sechste Steuereinrichtung vorgesehen ist, die auf eine siebte Unterfunktion hin die Freigabeeinrichtungen veranlaßt, die Austauscheinrichtungen zu sperren, wobei die Freigabeeinrichtungen durch die sechste Steuereinrichtung gesteuert ein bestimmtes zweites Wort als zweite Quelleneinrichtungen bereitstellen , und daß eine siebte Steuereinrichtung vorgesehen ist, die auf eine achte Unterfunktion hin die Freigabeeinrichtungen veranlaßt, die Austauscheinrichtungen zu sperren, wobei die Freigabeeinrichtungen durch die siebte Steuereinrichtung gesteuert ein bestimmtes zweites Wort als zweite Einrichtungen bereitstellt.

   11. Steuerschaltung für eine Mt-seriell arbeitende Datenverarbeitungsanordnung, insbesondere nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß eine erste Einrichtung für die Abgabe eines ersten Eingangssignals vorgesehen ist, daß eine zweite Einrichtung für die Abgabe eines zweiten Eingangssignal vorgesehen ist, daß eine erste Verknüpfungseinrichtung vorgesehen ist, die auf das erste Eingangssignal und das zweite Eingangs-

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   signal hin ein erstes Ausgangssignal abgibt, welches kennzeichnend ist für eine Verknüpfungskombination des ersten Eingangssignals und des zweiten Eingangssignals, daß eine zweite Verknüpfungseinrichtung vorgesehen ist, die auf das erste Eingangssignal und das zweite Eingangssignal hin ein zweites Ausgangssignal abgibt, welches kennzeichnend ist für eine zweite Verknüpf ungskombination des ersten Eingangssignals und des zweiten Eingangssignals, und daß eine Verknüpfungsschaltungseinrichtung vorgesehen ist, die auf das erste Ausgangssignal und das zweite Ausgangssignal hin eine Summierung dieser beiden Ausgangssignale vornimmt und die ein drittes Ausgängssignal abgibt, welches mehr als eine verknüpfungsmäßige Kombination der beiden Eingangssignale darstellt.

   12. Steuerschaltung nach Anspruch 11, dadurch gekennzeichnet, daß mit ihr eine Vielzahl von Steuereinrichtungen verbunden ist, die auf ihre Freigabe hin jeweils eine gesonderte Verknüpfungsoperation festsetzen und die in dem Fall, daß sie nicht freigegeben sind, jeweils eine bestimmte Verknüpfungsoperation festlegen, welche verschieden ist von den Verknüpfungsoperationen, die bei jeweils freigegebener Steuereinrichtung festgelegt sind.

   13. Steuerschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Vielzahl von Steuereinrichtungen eine erste Steuereinrichtung enthält, die mit der ersten Verknüpfungseinrichtung für die Bereitstellung eines ersten Steuersignals verbunden ist, welches die Abgabe des ersten Ausgangssignals von der ersten Verknüpfungseinrichtung verhindert, daß die erste Verknüpfungseinrichtung

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   durch die erste Steuereinrichtung gesteuert ein erstes gesteuertes Ausgangssignal abzugeben vermag, und daß die Verknüpfungsschaltungseinrichtung auf das erste gesteuerte Ausgangssignal hin das zweite Ausgangssignal derart überträgt, daß sich die zweite Verknüpfungskombination ergibt.

   14. Steuerschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Vielzahl von Steuereinrichtungen eine zweite Steuereinrichtung enthalten, die mit der zweiten Verknüpfungseinrichtung zwecks Abgabe eines zweiten Steuersignals verbunden ist, welches die Abgabe des zweiten Ausgangssignals von der zweiten Verknüpfungseinrichtung zu sperren imstande ist, daß die zweite Verknüpfungseinrichtung durch die zweite Steuereinrichtung gesteuert ein zweites gesteuertes Ausgangssignal abzugeben vermag, und daß die Verknüpfungsschaltungseinrichtung auf das zweite gesteuerte Ausgangssignal hin das erste Ausgangssignal derart zu übertragen gestattet, daß sich die erste Verknüpfungskombination ergibt.

   15. Steuerschaltung nach Anspruch 14, dadurch gekennzeichnet, daß eine Übertragseinrichtung vorgesehen ist, die einen Übertragswert bereitzustellen vermag, daß eine Ausgabeeinrichtung vorgesehen ist, die das Ausgangssignal der Verknüpfungsschaltungseinrichtung aufzunehmen vermag, welche eine dritte Verknüpfungseinrichtung enthält, die mit 4er ersten Verknüpfungseinrichtung und der zweiten VeKnüpfungseinrichtung verbunden ist und die das erste Ausgangssignal und das zweite Ausgangssignal zu verknüpfen gestattet, daß die dritte Verknüpfungseinrichtung ein viertes Ausgangssignal zu liefern vermag, welches

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   kennzeichnend ist für eine dritte Verknüpfungskombination des ersten Eingangssignals und des zweiten Eingangssignals, und daß mit der dritten Verknüpfungseinrichtung und der Übertragseinrichtung eine vierte Verknüpfungseinrichtung verbunden ist, die das.vierte Ausgangssignal und den Übertragswert zu summieren gestattet und die ein fünftes Ausgangssignal abgibt, welches kennzeichnend ist für eine vierte Verknüpfungskombination des ersten Eingangssignals und des zweiten Eingangssignals.

   16. Steuerschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Vielzahl von Steuereinrichtungen eine dritte Steuereinrichtung enthalten, die mit der vierten Verknüpfungseinrichtung für die Abgabe eines dritten Steuersignals verbunden ist, welches Steuersignal die Abgabe des fünften Ausgangssignal von der vierten Verknüpf ungs einrichtung zu verhindern gestattet, und daß die vierte Verknüpfungseinrichtung auf das dritte Steuersignal hin das vierte Ausgangssignal der vierten Verknüpfungseinrichtung zu der Ausgabeeinrichtung hin überträgt.

   17. Steuerschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die erste Steuereinrichtung eine UND-Verknüpfungsfunktion festlegt, daß die zweite Steuereinrichtung .eine ODER-Verknüpfungsoperation festlegt, daß die dritte Steuereinrichtung eine Rechen-Summierungsoperation festlegt und daß die bestimmte Verknüpfungsfunktion eine SiKLUSIV-ODER-Operation ist.

   18. Anordnung nach Anspruch 10, dadurch gekennzeichnet,

   daß die erste Einrichtung aus einer Vielzahl von Quellen-

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   einrichtungen ausgewählt ist, enthaltend eine Hauptspeichereinrichtung (116), ein Hauptspeicher-Adressenregister (112) und Eingabe/Ausgabe-Einrichtungen (120).

   19. Anordnung nach Anspruch 18, dadurch gekennzeichnet, daß eine Vielzahl von Multiplexeinrichtungen (208 bis 216) mit der Vielzahl von Quelleneinrichtungen für die Auswahl einer Quelleneinrichtung aus der Vielzahl von Quelleneinriclrtungen verbunden ist, und daß eine vierte Steuereinrichtung mit den Multiplexeinrichtungen (208 bis 216) und der ersten und zweiten Verknüpfungseinrichtung verbunden ist und daß die vierte Steuereinrichtung die ausgewählte Quelleneinrichtung von der Vielzahl von Multiplexeinrichtungen (208 bis 216) zu sperren und eine festgelegte erste Zahl als erstes Eingangssignal für die erste und zweite Verknüpfungseinrichtung freizugeben gestattet.

   20".Anordnung nach Anspruch 19, dadurch gekennzeichnet, daß die zweite Einrichtung eine Einrichtung enthält, die mit einem bestimmten Register für die Aufnahme des Inhalts dieses Registers verbunden ist, daß eine Freigabeeinrichtung vorgesehen ist, die die Aufnahmeeinrichtung als zweite Eingangseinrichtung freizugeben gestattet, und daß fünfte und sechste Steuereinrichtungen vorgesehen sind, die die Freigäbeeinrichtung veranlassen, die Aufnahmeeinrichtung als zweite Eingangseinrichtung zu sperren, wobei die Freigabeeinrichtung durch die fünfte oder sechste Steuereinrichtung gesteuert eine festgelegte zweite Zahl als zweite Eingangsgröße abgibt.

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